JP3930584B2 - 半導体集積回路のレイアウト設計手法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路のI/Oセル配置領域に配設されたクロック信号の供給を必要とする素子に供給するクロック信号のスキューを制御する半導体集積回路のレイアウト設計手法に関するものである。
【0002】
【従来の技術】
半導体集積回路の微細化,高密度化が進んで、大規模且つ高速の半導体集積回路が開発されるのに伴い、半導体集積回路の線路長の増加による信号の遅延値の増加が無視できなくなってきた。特に、クロック信号の遅延値差(以下「スキュー」という)が大きい場合、フリップフロップ等のようにクロック信号の供給を必要とする素子へのクロック信号の到達時間に差が生じて、半導体集積回路が誤動作したり、動作しなくなる等の悪影響を及ぼす。
【0003】
そこで、これ等の悪影響を解消するための同期回路の設計方法として「スーパバッファ方式」,「クロックツリー方式」等が提案されているが、半導体集積回路のレイアウト設計手法では、I/Oセル配置領域とそれ以外の論理回路部分のコア領域とを分けて設計するのが一般的である。
【0004】
例えば、フリップフロップ等のようにクロック信号の供給を必要とする素子が形設されたI/OセルをI/Oセル配置領域に配置する半導体集積回路の場合には、従来、「スーパバッファ方式」と呼ばれるクロック信号の供給方法が採られてきた。
【0005】
図5はスーパバッファ方式を用いた従来の半導体集積回路のレイアウト設計手法によるレイアウト、図6は図5の半導体集積回路のI/Oセル配置領域に配設するI/Oセルの拡大図で、501は、クロック信号の供給を必要とする素子、例えばフリップフロップと、このフリップフロップにクロック信号を供給する供給線チップ601とを形設したI/Oセル〔図6(a)参照〕、502は、供給線チップ601と、この供給線チップ601へのクロック信号の供給タイミングを制御する素子、例えばバッファとを形設したI/Oセル〔図6(b)参照〕、511はI/Oセル501或いは502を配設するI/Oセル配置領域である。
【0006】
このような構成を有する従来例において、I/Oセル501或いは502を半導体集積回路のI/Oセル配置領域511に隣接させて配設すると、I/Oセル501或いは502の供給線チップ601が接続されて、クロック信号の供給線503(図5参照)が全てI/Oセル配置領域511に形成されるので、I/Oセル501のフリップフロップに供給されるクロック信号のスキューが軽減できる。
【0007】
又、図7はクロックツリー方式を用いた従来のレイアウト設計手法による半導体集積回路のレイアウトで、701は系統Aのクロック信号の供給線、702は系統Bのクロック信号の供給線、711乃至714はクロック信号の供給タイミングを制御する素子、例えばバッファで、バッファ711は供給線701に接続され、バッファ712は供給線702に接続され、バッファ713及び714はバッファ712に並列に接続されて2段のクロックツリーを構成している。721はバッファ711からクロック信号を供給される素子、例えばフリップフロップを形設したI/Oセル、722はバッファ713及び714からそれぞれクロック信号を供給される素子、例えばフリップフロップを形設したI/Oセル、731はハードマクロブロック、732は論理セル配置領域、733はブロック間配線領域、741はI/Oセル721或いは722を配設するI/Oセル配置領域、742はハードマクロブロック731,論理セル配置領域732及びブロック間配線領域733を形設する論理回路部分のコア領域である。
【0008】
このように構成された従来例では、系統Aの1つのバッファ711が複数のI/Oセル721へのクロック信号の供給タイミングを制御し、クロックツリーを構成する系統Bの複数のバッファ712乃至714が複数のI/Oセル722へのクロック信号の供給タイミングを制御しているので、I/Oセル721及び722のフリップフロップに供給されるクロック信号のスキューが軽減できる。
【0009】
又、I/Oセル配置領域741に配設したフリップフロップ等の素子へのクロック信号の供給系統が3つ以上であっても、同様にクロック信号のスキューが軽減できる。
【0010】
【発明が解決しようとする課題】
ところで、スーパバッファ方式を用いた従来のレイアウト設計手法では、半導体集積回路のI/Oセル配置領域にI/Oセルを配設すれば、供給線がI/Oセル配置領域に形成されるので、供給線の配線が、論理回路部分のレイアウトに影響されることなく、自由にできるという利点がある。
【0011】
しかしながら、1チップの半導体集積回路の中に複数のクロック系統が存在する場合には、系統が異なるI/OセルをI/Oセル配置領域に入れ子状に混在させて配設することはできず、同一系統のI/Oセルはまとめて配設しなければならないので、I/OセルがI/Oセル配置領域に自由に配設できないという問題があった。
【0012】
又、同一系統のI/OセルをI/Oセル配置領域にまとめて配設しようとすると、I/Oセル配置領域へのI/Oセルの配設範囲が広がって、供給線の線路長が長くなるので、スキューを抑えきれないか、若しくは、半導体集積回路の面積増加を伴うという問題があった。
【0013】
他方、クロックツリー方式を用いた従来のレイアウト設計手法では、供給線をブロック間配線領域に配線するので、I/OセルをI/Oセル配置領域に自由に配設できるという利点がある。
【0014】
しかしながら、バッファは論理セル配置領域に形設しなければならないので、バッファの配置及び供給線の配線が論理回路部分の回路構成,レイアウト等の影響を強く受けるようになる。例えば、図7の如き配線では、バッファ711を論理セル配置領域732の最も左上の位置に配設する等して、クロック信号のスキューを低減させる必要があり、バッファの配置及び供給線の配線によってはクロック信号のスキューが却って大きくなるという問題があった。
【0015】
又、クロックツリーを構成する複数のバッファの配置及び供給線の配線は、多くの要素を考慮しなければならないので、専用のアルゴリズムを備えた自動配置配線装置を使用しなければならない上、バッファの配置及び供給線の配線を変更する毎に自動配置配線装置を同時に開発しなければならないので、半導体集積回路のレイアウト設計方法及び自動配置配線装置の開発に要する期間及び費用が増加するという問題があった。
【0016】
本発明は、このような問題を解決するためになされたもので、I/Oセル配置領域に配設するI/Oセルのフリップフロップ等の素子に供給するクロック信号のスキューを簡単に制御できる半導体集積回路のレイアウト設計方法を提供するものである。
【0017】
【課題を解決するための手段】
本発明は、クロック信号の供給を必要とする素子が形設されたI/Oセルを、I/Oセル配置領域に配設する半導体集積回路のレイアウト設計手法において、クロック信号の供給タイミングを制御する素子が形設されたI/Oセルを、前記I/Oセル配置領域に配設し、前記クロック信号の供給を必要とする素子に直接接続されるクロック信号の供給線をブロック間配線領域に形設するものである。
【0018】
本発明の半導体集積回路のレイアウト設計方法によれば、クロック信号の供給範囲が広かったり、クロック信号の供給系統が複数存在する場合でも、1チップの半導体集積回路の面積及び供給線の線路長をほとんど増加させることなく、バッファの配置及び供給線の配線が自由に行えるので、クロック信号のスキューを簡単に小さくできる。
【0019】
又、本発明の半導体集積回路のレイアウト設計方法によれば、特殊なアルゴリズムを実現する自動配置配線装置を新たに開発することなく、既に開発した自動配置配線装置によってバッファの配置及び供給線の配線が行えるので、クロック信号のスキューが小さい半導体集積回路のレイアウト設計方法の開発に要する期間及び費用が減少する。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について図面の図1乃至図4をを参照しながら説明する。
【0021】
図1は本発明の第1の実施の形態の半導体集積回路のレイアウト設計手法によるレイアウト、図2は図1の半導体集積回路のI/Oセル配置領域に配置するI/Oセルの拡大図で、101は、クロック信号の供給を必要とする素子、例えばフリップフロップ401を形設したI/Oセル〔図2(a)参照〕、111はクロック信号の供給タイミングを制御する素子、例えばバッファ402を形設したI/Oセル〔図2(b)参照〕、211はフリップフロップ401及びバッファ402の2つの素子を形設したI/Oセル〔図2(c)参照〕、121はI/Oセル111或いはI/Oセル211(図1には図示しない)のバッファ402にクロック信号を供給する供給線、131はI/Oセル101或いは111を配置する半導体集積回路のI/Oセル配置領域である。
【0022】
このような構成を有する本実施の形態は、複数のI/Oセル101のフリップフロップ401をI/Oセル配置領域131の狭い範囲に配設する場合に、バッファ402から最も遠いフリップフロップ401までのクロック信号のスキューが小さくなるように、供給線121に接続した1つのI/Oセル111のバッファ402を、複数のI/Oセル101のフリップフロップ401の中央部に配置したものである。
【0023】
このように、I/Oセル111のバッファ402の配置は、I/Oセル101のフリップフロップ401の一次的な配置でほぼ決定されるので、バッファ及びフリップフロップの配置並びに供給線の配線を決定する自動配置配線装置を使用することなく、簡単に決定できる。
【0024】
又、I/Oセル111のバッファ402はI/Oセル配置領域131に配設され、又、クロック信号の供給線はブロック間配線領域に形設されるので、バッファ402の配置及び供給線の配線は論理回路部分の回路構成,レイアウト等の影響を全く受けることなく簡単に決定できる。
【0025】
なお、2つのI/Oセル101とI/Oセル111との代わりに1つのI/Oセル211をI/Oセル配置領域131に配設するようにしてもよい。
【0026】
図3は本発明の第2の実施の形態の半導体集積回路のレイアウト設計手法によるレイアウトで、201は、クロック信号の供給を必要とする素子、例えばフリップフロップを形設した第1群のI/Oセル、202は、クロック信号の供給を必要とする素子、例えばフリップフロップを形設した第2群のI/Oセル、210はクロック信号の供給タイミングを制御する素子、例えばバッファを形設した第1段目のI/Oセル、211は第1群のI/Oセル201のフリップフロップに供給するクロック信号の供給タイミングを制御する素子、例えばバッファを形設した第2段目のI/Oセル、212は第2群のI/Oセル202のフリップフロップに供給するクロック信号の供給タイミングを制御する素子、例えばバッファを形設した第2段目のI/Oセル、220はI/Oセル210のバッファにクロック信号を供給する供給線、231はI/Oセル201,202,210,211或いは212を配設する半導体集積回路のI/Oセル配置領域である。
【0027】
このような構成を有する本実施の形態は、複数のI/Oセル201のフリップフロップ及び複数のI/Oセル202のフリップフロップをI/Oセル配置領域231の広い範囲に配設する場合に、供給線の線路長の増加に伴う供給線の抵抗値の増加によってクロック信号のスキューが大きくならないように、クロック信号が供給されるフリップフロップを第1群の複数のI/Oセル201のフリップフロップと第2群の複数のI/Oセル202のフリップフロップとの2組に分割すると共に、供給線220に接続した第1段目のI/Oセル210のバッファと、第1群の複数のI/Oセル201のフリップフロップの中央部に配置した第2段目のI/Oセル211のバッファ及び第2群の複数のI/Oセル202のフリップフロップの中央部に配置した第2段目のI/Oセル212のバッファとを2段のツリー状に接続して、供給線の線路長を短くすると共に、I/Oセル211のバッファ及びI/Oセル212のバッファの負荷容量を均等にしたものである。
【0028】
このように、I/Oセル210,211及び212のバッファの配置は、第1群の複数のI/Oセル201のフリップフロップ及び第2群の複数のI/Oセル202のフリップフロップの一次的な配置でほぼ決定されるので、バッファ及びフリップフロップの配置並びに供給線の配線を決定する自動配置配線装置を使用することなく、簡単に決定できる。
【0029】
なお、本実施の形態では、複数のフリップフロップを2組に分割し、3つのバッファを2段のツリー状に配置し、バッファを複数のフリップフロップの中央部に配置する例で説明したが、複数のフリップフロップの分割数,複数のバッファの段数及びバッファのフリップフロップの中への配置は、スキューの程度,バッファ及びフリップフロップの配置,供給線の配線等を勘案して決定すればよい。
【0030】
図4は本発明の第3の実施の形態の半導体集積回路のレイアウト設計手法によるレイアウトで、301は、系統Aのクロック信号の供給を必要とする素子、例えばフリップフロップを形設したI/Oセル、302は、系統Bのクロック信号の供給を必要とする素子、例えばフリップフロップを形設した第1群のI/Oセル、303は、系統Bのクロック信号の供給を必要とする素子、例えばフリップフロップを形設した第2群のI/Oセル、311は系統Aのクロック信号の供給タイミングを制御する素子、例えばバッファを形設したI/Oセル、312は系統Bのクロック信号の供給タイミングを制御する素子、例えばバッファを形設した第1段目のI/Oセル、313は系統Bの第1群のI/Oセル302のフリップフロップに供給するクロック信号の供給タイミングを制御する素子、例えばバッファを形設した第2段目のI/Oセル、314は系統Bの第2群のI/Oセル303のフリップフロップに供給するクロック信号の供給タイミングを制御する素子、例えばバッファを形設した第2段目のI/Oセル、321はI/Oセル311に系統Aのクロック信号を供給する供給線、322はI/Oセル312に系統Bのクロック信号を供給する供給線、331はI/Oセル301,302,303,311,312,313或いは314を配設する半導体集積回路のI/Oセル配置領域である。
【0031】
このような構成を有する本実施の形態は、図1の半導体集積回路と同様のレイアウトの複数のI/Oセル301のフリップフロップ及びI/Oセル311のバッファと、図3の半導体集積回路と同様のレイアウトの複数のI/Oセル302のフリップフロップ,複数のI/Oセル303のフリップフロップ,I/Oセル312のバッファ,I/Oセル313のバッファ及びI/Oセル314のバッファとをI/Oセル配置領域331に配設する場合に、I/Oセル301のフリップフロップとI/Oセル302のフリップフロップとを一部入れ子状に混在させたものである。
【0032】
このように、I/Oセル301のフリップフロップとI/Oセル302のフリップフロップとを一部入れ子状に混在させても、ブロック間配線領域に配線される複数のI/Oセル301のフリップフロップに接続する供給線と複数のI/Oセル302のフリップフロップに接続する供給線とは、バッファ及びフリップフロップの配置並びに供給線の配線を決定する自動配置配線装置を使用することなく、その線路長及び配線を自由に決めることができる。
【0033】
又、供給線の線路長を自由に決めることができるため、フリップフロップが広範囲に配置される場合でも、供給線の線路長の増加に伴う供給線の抵抗値の増加が抑制できるので、クロック信号のスキューを小さくできる。
【0034】
更に、複数のI/Oセル301のフリップフロップに接続する供給線と複数のI/Oセル302のフリップフロップに接続する供給線とはブロック間配線領域に配線されるので、I/Oセル301,302或いは303の配置はクロック信号の系統による制約を受けなくなって、I/Oセル301,302或いは303のフリップフロップは入れ子状に混在させることができるようになる。
【0035】
なお、本発明の第1乃至第3の実施の態様において、クロック信号の供給タイミングを制御する素子はバッファに限定されるものではなく、又、クロック信号の供給を必要とする素子はフリップフロップに限定されるものではない。
【0036】
【発明の効果】
以上説明したように、本発明によれば、クロック信号の供給範囲が広かったり、クロック信号の供給系統が複数存在する場合でも、1チップの半導体集積回路の面積及び供給線の線路長をほとんど増加させることなく、バッファの配置及び供給線の配線が自由に行えるので、クロック信号のスキューを簡単に小さくできるという効果を有する。
【0037】
又、本発明の半導体集積回路のレイアウト設計方法は、特殊なアルゴリズムを実現する自動配置配線装置を新たに開発することなく、既に開発した自動配置配線装置によってバッファの配置及び供給線の配線が行えるので、クロック信号のスキューが小さい半導体集積回路のレイアウト設計方法の開発に要する期間及び費用が減少するという効果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体集積回路のレイアウト設計手法によるレイアウトである。
【図2】図1の半導体集積回路のI/Oセル配置領域に配設するI/Oセルの拡大図である。
【図3】本発明の第2の実施の形態の半導体集積回路のレイアウト設計手法によるレイアウトである。
【図4】本発明の第3の実施の形態の半導体集積回路のレイアウト設計手法によるレイアウトである。
【図5】スーパバッファ方式を用いた従来の半導体集積回路のレイアウト設計手法によるレイアウトである。
【図6】図5の半導体集積回路のI/Oセル配置領域に配設するI/Oセルの拡大図である。
【図7】クロックツリー方式を用いた従来の半導体集積回路のレイアウト設計手法によるレイアウトである。
【符号の説明】
101,201,202,301,302,303…フリップフロップを配設したI/Oセル、
111,210,211,212,311,312,313,314…バッファを配設したI/Oセル、
121,220,321,322…クロック信号の供給線、
131,231,331…I/Oセル配置領域、
211…フリップフロップ及びバッファを配設したI/Oセル、
401…フリップフロップ、
402…バッファ。
Claims (2)
- クロック信号の供給を必要とする素子が形設されたI/Oセルを、I/Oセル配置領域に配設する半導体集積回路のレイアウト設計手法において、
クロック信号の供給タイミングを制御する素子が形設されたI/Oセルを、前記I/Oセル配置領域に配設し、前記クロック信号の供給を必要とする素子に直接接続されるクロック信号の供給線をブロック間配線領域に形設することを特徴とする半導体集積回路のレイアウト設計手法。 - 前記クロック信号の供給を必要とする素子が形設されたI/Oセル内に、前記クロック信号の供給タイミングを制御する素子を配設することを特徴とする請求項1記載の半導体集積回路のレイアウト設計手法。
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JP12854096A JP3930584B2 (ja) | 1996-05-23 | 1996-05-23 | 半導体集積回路のレイアウト設計手法 |
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JPH09312344A JPH09312344A (ja) | 1997-12-02 |
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