JPH056983A - 集積回路及びゲートアレイ用マスタチツプ - Google Patents
集積回路及びゲートアレイ用マスタチツプInfo
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- JPH056983A JPH056983A JP3276836A JP27683691A JPH056983A JP H056983 A JPH056983 A JP H056983A JP 3276836 A JP3276836 A JP 3276836A JP 27683691 A JP27683691 A JP 27683691A JP H056983 A JPH056983 A JP H056983A
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- fan
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Abstract
(57)【要約】
【目的】 集積回路レイアウト面積を減少させながら、
最適のファンアウト調整を可能とする。 【構成】 一般セル20と共に、ファンアウト調整用セ
ル10を備える。これら一般セル20とファンアウト調
整用セル10とは、論理回路が同一であり、遅延時間だ
けが異なる。例えば、これら一般セル20とファンアウ
ト調整用セル10とをセルライブラリ中や、内部論理回
路領域の少なくとも一部が複数の基本セルのアレイ構成
となっているゲートアレイ用マスタチップ中に備えるこ
とにより、最適のファンアウト調整を容易に行うことが
可能である。
最適のファンアウト調整を可能とする。 【構成】 一般セル20と共に、ファンアウト調整用セ
ル10を備える。これら一般セル20とファンアウト調
整用セル10とは、論理回路が同一であり、遅延時間だ
けが異なる。例えば、これら一般セル20とファンアウ
ト調整用セル10とをセルライブラリ中や、内部論理回
路領域の少なくとも一部が複数の基本セルのアレイ構成
となっているゲートアレイ用マスタチップ中に備えるこ
とにより、最適のファンアウト調整を容易に行うことが
可能である。
Description
【0001】
【産業上の利用分野】本発明は、セルライブラリ中のセ
ルの集積回路パターンを用いて集積回路レイアウトが構
成された集積回路、及び、内部論理回路領域の少なくと
も一部が複数の基本セルのアレイ構成となっているゲー
トアレイ用マスタチップに係り、特に、該集積回路内部
におけるファンアウト調整についての改良に関する。
ルの集積回路パターンを用いて集積回路レイアウトが構
成された集積回路、及び、内部論理回路領域の少なくと
も一部が複数の基本セルのアレイ構成となっているゲー
トアレイ用マスタチップに係り、特に、該集積回路内部
におけるファンアウト調整についての改良に関する。
【0002】
【従来の技術】論理演算を行ういくつかの論理素子から
なる論理回路には、非同期式順序回路と呼ばれるものが
ある。
なる論理回路には、非同期式順序回路と呼ばれるものが
ある。
【0003】この非同期式順序回路は、出力を現在の入
力のみでは定めず、入力や該順序回路の過去の履歴に依
存して定めると共に、入力や該順序回路の状態が変化し
た場合には逐次出力が変化するものである。
力のみでは定めず、入力や該順序回路の過去の履歴に依
存して定めると共に、入力や該順序回路の状態が変化し
た場合には逐次出力が変化するものである。
【0004】このような非同期式順序回路の設計時にお
いては、競合条件やハザードに関して注意されている。
いては、競合条件やハザードに関して注意されている。
【0005】非同期式順序回路においては、入力や該順
序回路内部の定常的な状態が同一であっても、この定常
的な状態に至るまでの各入力及び該順序回路内部の状態
の変化の順序が異なる場合には、この非同期式順序回路
の出力結果は異なるものである。従って、このような非
同期式順序回路の設計に際しては、これら複数の入力や
順序回路内部の状態に関する競合条件やハザードに注意
しなければならない。
序回路内部の定常的な状態が同一であっても、この定常
的な状態に至るまでの各入力及び該順序回路内部の状態
の変化の順序が異なる場合には、この非同期式順序回路
の出力結果は異なるものである。従って、このような非
同期式順序回路の設計に際しては、これら複数の入力や
順序回路内部の状態に関する競合条件やハザードに注意
しなければならない。
【0006】目的の論理演算を実現した非同期式順序回
路を得るために、入力や内部の状態変化の時期をこのよ
うな非同期式順序回路の内部で調整することが行われて
いる。即ち、このような非同期式順序回路のある入力又
は内部の信号の状態変化の時期を、他の入力又は内部の
信号の状態の変化の時期に比べて確実に遅れて状態変化
するように信号伝達を遅延させる等が行われている。
路を得るために、入力や内部の状態変化の時期をこのよ
うな非同期式順序回路の内部で調整することが行われて
いる。即ち、このような非同期式順序回路のある入力又
は内部の信号の状態変化の時期を、他の入力又は内部の
信号の状態の変化の時期に比べて確実に遅れて状態変化
するように信号伝達を遅延させる等が行われている。
【0007】又、論理回路を実現する集積回路の性能
は、近年飛躍的に進歩しており、単位ゲート当たりの遅
延スピードも速くなっている。集積回路内部の単位ゲー
ト当たりの遅延スピードが速くなると、クロックの分配
時のスキューが問題となっている。
は、近年飛躍的に進歩しており、単位ゲート当たりの遅
延スピードも速くなっている。集積回路内部の単位ゲー
ト当たりの遅延スピードが速くなると、クロックの分配
時のスキューが問題となっている。
【0008】従来、クロックの分配時や複数の信号間に
おけるスキューが問題となるような場合には、信号伝達
の遅延のために、遅延させる信号経路上にバッファゲー
ト等の遅延回路を挿入していた。
おけるスキューが問題となるような場合には、信号伝達
の遅延のために、遅延させる信号経路上にバッファゲー
ト等の遅延回路を挿入していた。
【0009】又、クロックを分配したときのスキューの
問題が生じる場合に、特開平2−110955では、M
OSトランジスタのゲート静電容量を活用したファンア
ウト調整用ブロックを用い、分配されたクロックのファ
ンアウトを揃えるという技術が開示されている。
問題が生じる場合に、特開平2−110955では、M
OSトランジスタのゲート静電容量を活用したファンア
ウト調整用ブロックを用い、分配されたクロックのファ
ンアウトを揃えるという技術が開示されている。
【0010】
【発明が達成しようとする課題】しかしながら、バッフ
ァゲート等の信号伝達時間を用いて信号伝達を遅延調整
することは、このバッファゲート等の信号伝達時間が固
定されたものであるために、信号伝達を極僅か遅延させ
ることや細かい信号伝達の遅延の調整を行うことができ
ないという問題がある。
ァゲート等の信号伝達時間を用いて信号伝達を遅延調整
することは、このバッファゲート等の信号伝達時間が固
定されたものであるために、信号伝達を極僅か遅延させ
ることや細かい信号伝達の遅延の調整を行うことができ
ないという問題がある。
【0011】又、前述の特開平2−110955におい
ては、集積回路レイアウト上にファンアウト調整用ブロ
ックを設けるスペースを備えなければならないという問
題がある。従って、この技術においては、集積回路レイ
アウト上のセルの配置やこれらセル間の配線が終了ない
しはほぼ終了した後の、ファンアウト調整用ブロックを
配置するためのスペースがなくなってしまう場合には、
ファンアウトの調整を行うことができないという問題が
ある。
ては、集積回路レイアウト上にファンアウト調整用ブロ
ックを設けるスペースを備えなければならないという問
題がある。従って、この技術においては、集積回路レイ
アウト上のセルの配置やこれらセル間の配線が終了ない
しはほぼ終了した後の、ファンアウト調整用ブロックを
配置するためのスペースがなくなってしまう場合には、
ファンアウトの調整を行うことができないという問題が
ある。
【0012】本発明は、前記従来の問題点を解決するべ
くなされたもので、セルライブラリ中のセルの集積回路
パターンを用いて集積回路レイアウトが構成された集積
回路や、内部論理回路領域の少なくとも一部が複数の基
本セルのアレイ構成となっているゲートアレイ用マスタ
チップにおいて、集積回路レイアウト面積を減少させな
がら、最適のファンアウト調整を可能とすると共に、配
置配線後にもファンアウトを調整可能とすることを目的
とする。
くなされたもので、セルライブラリ中のセルの集積回路
パターンを用いて集積回路レイアウトが構成された集積
回路や、内部論理回路領域の少なくとも一部が複数の基
本セルのアレイ構成となっているゲートアレイ用マスタ
チップにおいて、集積回路レイアウト面積を減少させな
がら、最適のファンアウト調整を可能とすると共に、配
置配線後にもファンアウトを調整可能とすることを目的
とする。
【0013】
【課題を達成するための手段】本発明は、セルライブラ
リ中のセルの集積回路パターンを用いて集積回路レイア
ウトが構成された集積回路において、ファンアウト調整
用セルを備え、配置配線後にファンアウトを調整するこ
とによって、スキューを調整可能としたことにより、前
記課題を達成したものである。
リ中のセルの集積回路パターンを用いて集積回路レイア
ウトが構成された集積回路において、ファンアウト調整
用セルを備え、配置配線後にファンアウトを調整するこ
とによって、スキューを調整可能としたことにより、前
記課題を達成したものである。
【0014】又、前記ファンアウト調整用セルを、サイ
ズ及び入出力の位置が一定で、ファンアウトが異なる複
数のセルとしたものである。
ズ及び入出力の位置が一定で、ファンアウトが異なる複
数のセルとしたものである。
【0015】又、前記ファンアウト調整用セルを、複数
の選択的に切り離し可能な負荷を含むセルとしたもので
ある。
の選択的に切り離し可能な負荷を含むセルとしたもので
ある。
【0016】更に、前記負荷を、配線長を調整可能な配
線としたものである。
線としたものである。
【0017】又、前記負荷を、ファンアウト調整用トラ
ンジスタとしたものである。
ンジスタとしたものである。
【0018】又、内部論理回路領域の少なくとも一部が
複数の基本セルのアレイ構成となっているゲートアレイ
用マスタチップにおいて、前記アレイ構成の基本セル
を、論理を構成する素子とファンアウト調整用素子で構
成したものである。
複数の基本セルのアレイ構成となっているゲートアレイ
用マスタチップにおいて、前記アレイ構成の基本セル
を、論理を構成する素子とファンアウト調整用素子で構
成したものである。
【0019】
【作用及び効果】本発明においては、集積回路レイアウ
トを構成する集積回路パターンのセルライブラリ中や、
内部論理回路領域の少なくとも一部が複数の基本セルの
アレイ構成となっているゲートアレイ用マスタチップ中
に、論理回路を構成するための一般的なセルと共に、フ
ァンアウト調整用セルを備えるようにしている。このフ
ァンアウト調整用セルは、従来のように論理回路を構成
するための論理機能を有するファンアウトの異なる複数
のセルや、論理回路を構成する論理機能を有すると共に
ファンアウトを調整することのできるセルや、論理回路
を構成する論理機能は無いが配線の長さや電気抵抗やキ
ャパシタンス容量やインダクタンス容量によりファンア
ウトを調整できる(この調整はセルの選択であっても、
セル内部における調整でもよい)セルである。
トを構成する集積回路パターンのセルライブラリ中や、
内部論理回路領域の少なくとも一部が複数の基本セルの
アレイ構成となっているゲートアレイ用マスタチップ中
に、論理回路を構成するための一般的なセルと共に、フ
ァンアウト調整用セルを備えるようにしている。このフ
ァンアウト調整用セルは、従来のように論理回路を構成
するための論理機能を有するファンアウトの異なる複数
のセルや、論理回路を構成する論理機能を有すると共に
ファンアウトを調整することのできるセルや、論理回路
を構成する論理機能は無いが配線の長さや電気抵抗やキ
ャパシタンス容量やインダクタンス容量によりファンア
ウトを調整できる(この調整はセルの選択であっても、
セル内部における調整でもよい)セルである。
【0020】従って、本発明によれば、例えばセルライ
ブラリ中に備えられたファンアウト調整用セルのファン
アウト調整量やファンアウト調整幅を、予め設計対象と
なる集積回路に従って適切に決定しておくことにより、
極小さいファンアウト調整や細かいファンアウト調整を
行うこと等より最適のファンアウト調整を行うことがで
きる。
ブラリ中に備えられたファンアウト調整用セルのファン
アウト調整量やファンアウト調整幅を、予め設計対象と
なる集積回路に従って適切に決定しておくことにより、
極小さいファンアウト調整や細かいファンアウト調整を
行うこと等より最適のファンアウト調整を行うことがで
きる。
【0021】又、ファンアウト調整用セルを、論理回路
を構成する論理機能を持った一般のセルと置換え可能
な、論理回路を構成する論理機能を有するようにした場
合には、ファンアウト調整用ブロック等新たな追加を必
要とする従来に比べ、集積回路レイアウト面積を全く増
加させずにファンアウト調整を行うことができる点で非
常に優れている。又、レイアウト面積が無くなっている
配置配線後においてもファンアウトの調整を行うことが
できる。
を構成する論理機能を持った一般のセルと置換え可能
な、論理回路を構成する論理機能を有するようにした場
合には、ファンアウト調整用ブロック等新たな追加を必
要とする従来に比べ、集積回路レイアウト面積を全く増
加させずにファンアウト調整を行うことができる点で非
常に優れている。又、レイアウト面積が無くなっている
配置配線後においてもファンアウトの調整を行うことが
できる。
【0022】又、このような一般セルとファンアウト調
整用セルとの間のセルの入替えや、ファンアウト調整用
セル間のセルの入替えや、ファンアウト調整用セル内部
におけるファンアウト調整は非常に簡単な作業であるの
で、集積回路レイアウト設計の作業能率を向上できるだ
けではなく、プログラムによる自動化を図ることも可能
である。
整用セルとの間のセルの入替えや、ファンアウト調整用
セル間のセルの入替えや、ファンアウト調整用セル内部
におけるファンアウト調整は非常に簡単な作業であるの
で、集積回路レイアウト設計の作業能率を向上できるだ
けではなく、プログラムによる自動化を図ることも可能
である。
【0023】又、本発明によればより最適なファンアウ
ト調整が可能であるので、スキューを小さくするための
信号伝達の遅延時間は最低限に抑えることができる。従
って、従来に比べ、集積回路内部に構成された論理回路
の動作速度を向上させることができる。
ト調整が可能であるので、スキューを小さくするための
信号伝達の遅延時間は最低限に抑えることができる。従
って、従来に比べ、集積回路内部に構成された論理回路
の動作速度を向上させることができる。
【0024】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【0025】図1は、本発明の第1実施例の論理回路図
である。
である。
【0026】この図1においては、左方から入力される
クロック信号CLKは、2つの論理素子30を介して、
2つの論理回路40a 、40b に分配されている。又、
論理回路40a にクロック信号CLKを分配する論理素
子30は、一般セル20を用いている。一方、論理回路
40b に分配されるクロック信号CLKは、スキューを
小さくするために信号伝達をやや遅延させる必要がある
ことから、ファンアウト調整用負荷12を有するファン
アウト調整用セル10を用いている。
クロック信号CLKは、2つの論理素子30を介して、
2つの論理回路40a 、40b に分配されている。又、
論理回路40a にクロック信号CLKを分配する論理素
子30は、一般セル20を用いている。一方、論理回路
40b に分配されるクロック信号CLKは、スキューを
小さくするために信号伝達をやや遅延させる必要がある
ことから、ファンアウト調整用負荷12を有するファン
アウト調整用セル10を用いている。
【0027】この本発明の第1実施例におけるファンア
ウト調整用セル10の集積回路レイアウト面積は、一般
セル20の集積回路レイアウト面積より広くなるが、予
め同じ面積となるように作成しておくものとする。この
ため、新たに別のファンアウト調整用ブロックを用いた
場合に比べ、一般セル20とファンアウト調整用セル1
0との相互の入替え交換は極僅かな作業であるので、集
積回路レイアウト設計の能率向上を図ることができる。
ウト調整用セル10の集積回路レイアウト面積は、一般
セル20の集積回路レイアウト面積より広くなるが、予
め同じ面積となるように作成しておくものとする。この
ため、新たに別のファンアウト調整用ブロックを用いた
場合に比べ、一般セル20とファンアウト調整用セル1
0との相互の入替え交換は極僅かな作業であるので、集
積回路レイアウト設計の能率向上を図ることができる。
【0028】図2は、本発明の第2実施例の論理回路図
である。
である。
【0029】この図2において、符号20、30、CL
Kは、前述の図1の同符号のものと同一のものである。
Kは、前述の図1の同符号のものと同一のものである。
【0030】この図2において、ファンアウト調整用セ
ル10のファンアウト調整用負荷12は、メタル配線層
等に形成された配線を利用している。このようなファン
アウト調整用負荷12の配線は、ファンアウト調整用セ
ル内部における未使用スペースも利用して形成できるの
で、このファンアウト調整用セル10の集積回路レイア
ウト面積をコンパクトにすることができる。
ル10のファンアウト調整用負荷12は、メタル配線層
等に形成された配線を利用している。このようなファン
アウト調整用負荷12の配線は、ファンアウト調整用セ
ル内部における未使用スペースも利用して形成できるの
で、このファンアウト調整用セル10の集積回路レイア
ウト面積をコンパクトにすることができる。
【0031】従って、このファンアウト調整用セル10
の集積回路レイアウト面積を、該ファンアウト調整用セ
ル10内部の同等の論理素子30を有するファンアウト
調整機能のない一般セル20の集積回路レイアウト面積
と、同一面積にすることも可能である。
の集積回路レイアウト面積を、該ファンアウト調整用セ
ル10内部の同等の論理素子30を有するファンアウト
調整機能のない一般セル20の集積回路レイアウト面積
と、同一面積にすることも可能である。
【0032】図3は、一般セルの簡略化した集積回路パ
ターン図である。又、図4は、本発明の第3実施例のフ
ァンアウト調整用セルの簡略化した集積回路パターン図
である。
ターン図である。又、図4は、本発明の第3実施例のフ
ァンアウト調整用セルの簡略化した集積回路パターン図
である。
【0033】これら図3及び図4において、一般セル2
0及びファンアウト調整用セル10には、論理回路を構
成するための論理素子30が設けられている。又、これ
ら一般セル20及びファンアウト調整用セル10のこれ
ら論理素子30の入力及び出力は、それぞれ入力端子I
N及び出力端子OUTに接続されている。又、これら一
般セル20及びファンアウト調整用セル10には、これ
らセル内部への電源を供給するための電源入力端子VD
D及びグランド入力端子GNDが設けられている。
0及びファンアウト調整用セル10には、論理回路を構
成するための論理素子30が設けられている。又、これ
ら一般セル20及びファンアウト調整用セル10のこれ
ら論理素子30の入力及び出力は、それぞれ入力端子I
N及び出力端子OUTに接続されている。又、これら一
般セル20及びファンアウト調整用セル10には、これ
らセル内部への電源を供給するための電源入力端子VD
D及びグランド入力端子GNDが設けられている。
【0034】又、ファンアウト調整用セル10には、フ
ァンアウト調整のためのファンアウト調整用負荷12
が、論理素子30の出力と出力端子OUTとの接続部分
に接続されている。
ァンアウト調整のためのファンアウト調整用負荷12
が、論理素子30の出力と出力端子OUTとの接続部分
に接続されている。
【0035】この図3の破線に示される一般セル20の
集積回路パターンの外形及び面積は、図4の破線で示さ
れるファンアウト調整用セル10の集積回路パターンの
外形及び面積と同一となっている。
集積回路パターンの外形及び面積は、図4の破線で示さ
れるファンアウト調整用セル10の集積回路パターンの
外形及び面積と同一となっている。
【0036】又、集積回路パターン上の、入力端子IN
と出力端子OUTと電源入力端子VDDとグランド入力
端子GNDとの位置は、図3に示される一般セル20
と、図4に示されるファンアウト調整用セル10とにお
いて、同一位置になっている。
と出力端子OUTと電源入力端子VDDとグランド入力
端子GNDとの位置は、図3に示される一般セル20
と、図4に示されるファンアウト調整用セル10とにお
いて、同一位置になっている。
【0037】従って、この本発明の第3実施例によれ
ば、一般セル20を用いていた後ファンアウト調整が必
要となった場合に、配線領域の配線を全く変更すること
なく、この一般セル20をファンアウト調整用セル10
に変更置換えすることができる。
ば、一般セル20を用いていた後ファンアウト調整が必
要となった場合に、配線領域の配線を全く変更すること
なく、この一般セル20をファンアウト調整用セル10
に変更置換えすることができる。
【0038】図5は、本発明の第4実施例の論理回路図
である。
である。
【0039】この図5において、符号IN、OUT、V
DD、GNDは、それぞれ、入力端子、出力端子、電源
入力端子、グランド入力端子である。又、符号30は、
論理回路を構成する論理素子である。
DD、GNDは、それぞれ、入力端子、出力端子、電源
入力端子、グランド入力端子である。又、符号30は、
論理回路を構成する論理素子である。
【0040】この図5に示されるファンアウト調整用セ
ル10には、合計3つのファンアウト調整用負荷12
が、論理素子30の出力と出力端子OUTとの接続部分
に、ファンアウト調整点Pを介して接続されている。
ル10には、合計3つのファンアウト調整用負荷12
が、論理素子30の出力と出力端子OUTとの接続部分
に、ファンアウト調整点Pを介して接続されている。
【0041】このファンアウト調整点Pは、有効となっ
ている電気的な接続を無効として、ファンアウト調整用
負荷12の接続を非接続状態とするものである。
ている電気的な接続を無効として、ファンアウト調整用
負荷12の接続を非接続状態とするものである。
【0042】即ち、これら3つのファンアウト調整点P
1〜P3の接続をそれぞれ無効にするかしないかによ
り、ファンアウト調整用負荷12の接続個数を変更する
ことができる。これによりこのファンアウト調整用セル
10のファンアウト調整を行うことができる。
1〜P3の接続をそれぞれ無効にするかしないかによ
り、ファンアウト調整用負荷12の接続個数を変更する
ことができる。これによりこのファンアウト調整用セル
10のファンアウト調整を行うことができる。
【0043】なお、このファンアウト調整点Pの接続を
無効とするかしないかの決定は、集積回路レイアウト設
計中に行ってもよく、又、レーザトリミング等により集
積回路の製造中に行ってもよい。
無効とするかしないかの決定は、集積回路レイアウト設
計中に行ってもよく、又、レーザトリミング等により集
積回路の製造中に行ってもよい。
【0044】図6は、本発明の第5実施例の論理回路図
である。
である。
【0045】この図6において、符号30、IN、OU
T、VDD、GND、Pは、前述の図5の同符号のもの
と同一のものである。
T、VDD、GND、Pは、前述の図5の同符号のもの
と同一のものである。
【0046】この図6のファンアウト調整用セル10に
おいては、3つのファンアウト調整点Pにより直列に接
続された、該ファンアウト調整用セルの集積回路パター
ン上に設けられた配線による4つのファンアウト調整用
負荷12により、出力端子OUTのファンアウト調整を
行っている。即ち、これらファンアウト調整点Pにより
ファンアウト調整(増減)を行うことができる。
おいては、3つのファンアウト調整点Pにより直列に接
続された、該ファンアウト調整用セルの集積回路パター
ン上に設けられた配線による4つのファンアウト調整用
負荷12により、出力端子OUTのファンアウト調整を
行っている。即ち、これらファンアウト調整点Pにより
ファンアウト調整(増減)を行うことができる。
【0047】図7は、本発明の第6実施例の論理回路図
である。
である。
【0048】この図7において、符号10、30、I
N、OUT、VDD、GND、Pは、前述の図5の同符
号のものと同一である。
N、OUT、VDD、GND、Pは、前述の図5の同符
号のものと同一である。
【0049】又、この図7において、図5と同様に並列
にファンアウト調整点Pにより接続されたファンアウト
調整用負荷12は、ファンアウト調整用セル10の集積
回路パターン上に形成された配線である。このようなフ
ァンアウト調整用負荷12のための配線は、ファンアウ
ト調整用セル10の集積回路パターンの空スペースを利
用して形成することができ、該ファンアウト調整用セル
10の集積回路パターン面積を最小限に抑えることがで
きる。
にファンアウト調整点Pにより接続されたファンアウト
調整用負荷12は、ファンアウト調整用セル10の集積
回路パターン上に形成された配線である。このようなフ
ァンアウト調整用負荷12のための配線は、ファンアウ
ト調整用セル10の集積回路パターンの空スペースを利
用して形成することができ、該ファンアウト調整用セル
10の集積回路パターン面積を最小限に抑えることがで
きる。
【0050】図8は、本発明の第7実施例の回路図であ
る。
る。
【0051】この図8において、符号10、12、I
N、OUT、Pは、前述の図6の同符号のものと同一の
ものである。
N、OUT、Pは、前述の図6の同符号のものと同一の
ものである。
【0052】この図8に示されるファンアウト調整用セ
ル10においては、ファンアウト調整用負荷12を主と
して構成されており、論理素子30が含まれていない。
従って、従来の技術と同様に、ファンアウト調整にあた
っては、この図8のファンアウト調整用セル10を配置
するための新たなスペースが必要となってしまうという
問題がある。
ル10においては、ファンアウト調整用負荷12を主と
して構成されており、論理素子30が含まれていない。
従って、従来の技術と同様に、ファンアウト調整にあた
っては、この図8のファンアウト調整用セル10を配置
するための新たなスペースが必要となってしまうという
問題がある。
【0053】しかしながら、この図8に示される本発明
の第7実施例によれば、同ファンアウト調整用セル10
の配置という単純な操作だけで、配線のみを利用して、
ファンアウトの調整を行うことができる。又、このよう
な配線によるファンアウト調整用負荷12を利用したフ
ァンアウト調整用セル10は、集積回路内部のセル間の
配線を行う配線領域にも設置できる。この場合には、手
数のかかる配線の操作を行わず、このファンアウト調整
用セル10の配置という簡単な操作だけで、長い配線に
よるファンアウトの調整を簡単に行うことができる。
の第7実施例によれば、同ファンアウト調整用セル10
の配置という単純な操作だけで、配線のみを利用して、
ファンアウトの調整を行うことができる。又、このよう
な配線によるファンアウト調整用負荷12を利用したフ
ァンアウト調整用セル10は、集積回路内部のセル間の
配線を行う配線領域にも設置できる。この場合には、手
数のかかる配線の操作を行わず、このファンアウト調整
用セル10の配置という簡単な操作だけで、長い配線に
よるファンアウトの調整を簡単に行うことができる。
【0054】なお、このように配線領域にファンアウト
調整用セル10の配置(配線のデータ展開等)をするよ
うな場合には、図9に示される本発明の第8実施例のよ
うな、比較的構造の簡単なものが好ましい。このように
構造の簡単なものであれば、一般セル内部の配線のあい
ているところへ重ねて構成することも、場合によって可
能である。
調整用セル10の配置(配線のデータ展開等)をするよ
うな場合には、図9に示される本発明の第8実施例のよ
うな、比較的構造の簡単なものが好ましい。このように
構造の簡単なものであれば、一般セル内部の配線のあい
ているところへ重ねて構成することも、場合によって可
能である。
【0055】この図9に示されるファンアウト調整用セ
ル10は、入力端子INと、出力端子OUTと、配線に
より形成されたファンアウト調整用負荷12とにより構
成されている。
ル10は、入力端子INと、出力端子OUTと、配線に
より形成されたファンアウト調整用負荷12とにより構
成されている。
【0056】図10(A)及び(B)は、それぞれ、前
述の図3の一般セル10に対応する論理ゲートの一例
(インバータゲート)の回路図及び集積回路レイアウト
図である。又、図11(A)及び(B)は、それぞれ、
前述の図4のファンアウト調整用セル10に対応する本
発明の第9実施例による論理ゲートの一例(MOSトラ
ンジスタのゲートのキャパシタンス容量によりファンア
ウトを調整したインバータゲート)の回路図及び集積回
路レイアウト図である。
述の図3の一般セル10に対応する論理ゲートの一例
(インバータゲート)の回路図及び集積回路レイアウト
図である。又、図11(A)及び(B)は、それぞれ、
前述の図4のファンアウト調整用セル10に対応する本
発明の第9実施例による論理ゲートの一例(MOSトラ
ンジスタのゲートのキャパシタンス容量によりファンア
ウトを調整したインバータゲート)の回路図及び集積回
路レイアウト図である。
【0057】これら図10(A)、(B)、図11
(A)、(B)において、符号Aは論理ゲートの入力で
あり、符号Yは論理ゲートの出力である。又、符号VD
D及びGNDは、それぞれ、電源線及びグランド線であ
る。TPはPチャネルMOSトランジスタで、TNはN
チャネルMOSトランジスタである。
(A)、(B)において、符号Aは論理ゲートの入力で
あり、符号Yは論理ゲートの出力である。又、符号VD
D及びGNDは、それぞれ、電源線及びグランド線であ
る。TPはPチャネルMOSトランジスタで、TNはN
チャネルMOSトランジスタである。
【0058】又、TN2は、ゲートのキャパシタンス容
量によりファンアウトを調整するNチャネルMOSトラ
ンジスタである。
量によりファンアウトを調整するNチャネルMOSトラ
ンジスタである。
【0059】これら図10(A)、(B)、図11
(A)、(B)において、2つのMOSトランジスタT
P、TNの2つのゲートは入力Aとなっている。又、図
11(A)(B)において、PチャネルMOSトランジ
スタのソースとNチャネルMOSトランジスタのドレイ
ンとの接続部分である出力Yには、ファンアウト調整の
ためのNチャネルMOSトランジスタTN2のゲートが
接続されている。
(A)、(B)において、2つのMOSトランジスタT
P、TNの2つのゲートは入力Aとなっている。又、図
11(A)(B)において、PチャネルMOSトランジ
スタのソースとNチャネルMOSトランジスタのドレイ
ンとの接続部分である出力Yには、ファンアウト調整の
ためのNチャネルMOSトランジスタTN2のゲートが
接続されている。
【0060】このような本発明の第9実施例によれば、
ファンアウト調整を、図10(A)、(B)のインバー
タゲートを用いるか、図11(A)、(B)のインバー
タゲートを用いるかの選択により、非常に容易に行うこ
とができる。又、図11(A)、(B)のファンアウト
調整のために新たに設けられたNチャネルMOSトラン
ジスタTN2は、該インバータゲートの集積回路の空ス
ペースに設けられており、集積回路パターンの大きさが
図10(A)、(B)の従来からあるインバータゲート
と同一にすることができている。
ファンアウト調整を、図10(A)、(B)のインバー
タゲートを用いるか、図11(A)、(B)のインバー
タゲートを用いるかの選択により、非常に容易に行うこ
とができる。又、図11(A)、(B)のファンアウト
調整のために新たに設けられたNチャネルMOSトラン
ジスタTN2は、該インバータゲートの集積回路の空ス
ペースに設けられており、集積回路パターンの大きさが
図10(A)、(B)の従来からあるインバータゲート
と同一にすることができている。
【0061】なお、この本発明の第9実施例において、
ファンアウト調整のためのNチャネルMOSトランジス
タの大きさや個数により、ファンアウト調整量を調整し
てもよい。このファンアウト調整量の調整は、1つのセ
ルの集積回路パターンを修正することによってもよい。
又、予めファンアウト調整量の異なる複数のセルの集積
回路パターンをセルライブラリに準備しておき、これら
複数のセルの集積回路パターンからの選択により、ファ
ンアウト調整量を調整してもよい。これにより配置配線
後にも、配置配線の変更をすることなく、ファンアウト
調整することができる。
ファンアウト調整のためのNチャネルMOSトランジス
タの大きさや個数により、ファンアウト調整量を調整し
てもよい。このファンアウト調整量の調整は、1つのセ
ルの集積回路パターンを修正することによってもよい。
又、予めファンアウト調整量の異なる複数のセルの集積
回路パターンをセルライブラリに準備しておき、これら
複数のセルの集積回路パターンからの選択により、ファ
ンアウト調整量を調整してもよい。これにより配置配線
後にも、配置配線の変更をすることなく、ファンアウト
調整することができる。
【0062】図12は、本発明の第10実施例に用いら
れる第1NANDゲートセル、及びファンアウト調整用
セルである第2NANDゲートセルの回路図である。
れる第1NANDゲートセル、及びファンアウト調整用
セルである第2NANDゲートセルの回路図である。
【0063】この図12において、第1NANDゲート
セルは、主に、PチャネルMOSトランジスタTP1、
TP2、NチャネルMOSトンジスタTN3、TN4と
で構成されている。又、前記第2NANDゲートセル
は、PチャネルMOSトランジスタTP1、TP2、N
チャネルMOSトランジスタTN3、TN4に加え、更
に、NチャネルMOSトランジスタTN5を有してい
る。
セルは、主に、PチャネルMOSトランジスタTP1、
TP2、NチャネルMOSトンジスタTN3、TN4と
で構成されている。又、前記第2NANDゲートセル
は、PチャネルMOSトランジスタTP1、TP2、N
チャネルMOSトランジスタTN3、TN4に加え、更
に、NチャネルMOSトランジスタTN5を有してい
る。
【0064】前記PチャネルMOSトランジスタTP1
及びTP2において、ドレインは共に電源VDDに接続
され、ソースは共に出力Yに接続されている。前記Nチ
ャネルMOSトランジスタTN3のドレインは出力Yに
接続され、ソースは前記NチャネルMOSトランジスタ
TN4のドレインに接続されている。NチャネルMOS
トランジスタTN4のソースはグランドGNDに接続さ
れている。
及びTP2において、ドレインは共に電源VDDに接続
され、ソースは共に出力Yに接続されている。前記Nチ
ャネルMOSトランジスタTN3のドレインは出力Yに
接続され、ソースは前記NチャネルMOSトランジスタ
TN4のドレインに接続されている。NチャネルMOS
トランジスタTN4のソースはグランドGNDに接続さ
れている。
【0065】前記PチャネルMOSトランジスタTP1
のゲートと、前記NチャネルMOSトランジスタTN3
のゲートとは、入力Aに接続されている。前記Pチャネ
ルMOSトランジスタTP2のゲートと、前記Nチャネ
ルMOSトランジスタTN4のゲートとは、入力Bに接
続されている。
のゲートと、前記NチャネルMOSトランジスタTN3
のゲートとは、入力Aに接続されている。前記Pチャネ
ルMOSトランジスタTP2のゲートと、前記Nチャネ
ルMOSトランジスタTN4のゲートとは、入力Bに接
続されている。
【0066】又、この図12の破線に示される如く、本
第10実施例に用いられる第2NANDゲートセルの出
力Yには、ファンアウト調整のためのNチャネルMOS
トランジスタTN5のゲートが接続されている。該Nチ
ャネルMOSトランジスタTN5のソース及びドレイン
は、グランドGNDに接続されている。
第10実施例に用いられる第2NANDゲートセルの出
力Yには、ファンアウト調整のためのNチャネルMOS
トランジスタTN5のゲートが接続されている。該Nチ
ャネルMOSトランジスタTN5のソース及びドレイン
は、グランドGNDに接続されている。
【0067】なお、該NチャネルMOSトランジスタT
N5は、前記図11のNチャネルMOSトランジスタT
N2に該当するものである。
N5は、前記図11のNチャネルMOSトランジスタT
N2に該当するものである。
【0068】図13は、本発明による基本セルを用いて
構成した前記第10実施例の第1NANDゲートセルの
集積回路パターン図である。
構成した前記第10実施例の第1NANDゲートセルの
集積回路パターン図である。
【0069】この図13において、符号A、B、Y、V
DD、GNDは、前記図12の同符号のものに対応して
いる。
DD、GNDは、前記図12の同符号のものに対応して
いる。
【0070】この図13において、前記PチャネルMO
SトランジスタTP1は、主に、ゲート12a と、拡散
領域14a とにより構成されている。前記PチャネルM
OSトランジスタTP2は、主に、ゲート12c と、拡
散領域14a とより構成されている。前記NチャネルM
OSトランジスタTN3は、主に、ゲート12b と、拡
散領域14b とにより構成されている。前記Nチャネル
MOSトランジスタTN4は、主に、ゲート12d と、
拡散領域14b とにより構成されている。
SトランジスタTP1は、主に、ゲート12a と、拡散
領域14a とにより構成されている。前記PチャネルM
OSトランジスタTP2は、主に、ゲート12c と、拡
散領域14a とより構成されている。前記NチャネルM
OSトランジスタTN3は、主に、ゲート12b と、拡
散領域14b とにより構成されている。前記Nチャネル
MOSトランジスタTN4は、主に、ゲート12d と、
拡散領域14b とにより構成されている。
【0071】なお、ファンアウト調整用素子のゲート1
2f と、拡散領域14d は、全て電源VDDに接続され
ている。又、もう1つのファンアウト調整素子のゲート
12e と、拡散領域14c は、全てグランドGNDに接
続されている。
2f と、拡散領域14d は、全て電源VDDに接続され
ている。又、もう1つのファンアウト調整素子のゲート
12e と、拡散領域14c は、全てグランドGNDに接
続されている。
【0072】なお、符号A、B、Y、VDD、GNDに
係る配線は、アルミニウム配線である。又、四角印は、
第1アルミニウム配線と第2アルミニウム配線とを接続
するコンタクトである。右上りの斜線の付された四角印
は、アルミニウム配線と下地とを接続するコンタクトで
ある。左上りの斜線の付された四角印は、アルミニウム
配線とポリシリコン配線とを接続するコンタクトであ
る。なお、ゲート12a〜12f は、全てポリシリコン
配線が用いられている。
係る配線は、アルミニウム配線である。又、四角印は、
第1アルミニウム配線と第2アルミニウム配線とを接続
するコンタクトである。右上りの斜線の付された四角印
は、アルミニウム配線と下地とを接続するコンタクトで
ある。左上りの斜線の付された四角印は、アルミニウム
配線とポリシリコン配線とを接続するコンタクトであ
る。なお、ゲート12a〜12f は、全てポリシリコン
配線が用いられている。
【0073】図14は、本発明による基本セルを用いて
構成した前記第10実施例の第2NANDゲートセルの
集積回路パターン図である。
構成した前記第10実施例の第2NANDゲートセルの
集積回路パターン図である。
【0074】この図14において、符号10b は、ファ
ンアウト調整用セルである第2NANDゲートセルであ
る。
ンアウト調整用セルである第2NANDゲートセルであ
る。
【0075】この図14において、符号A、B、Y、V
DD、GND、12a〜12f 、14a 〜14d は、前
記図13の同符号のものと同一のものである。即ち、こ
の図14の第2NANDゲートセルでも、前記図13の
第1NANDゲートセルと同様に、PチャネルMOSト
ランジスタTP1、TP2、NチャネルMOSトランジ
スタTN3、TN4が構成されている。
DD、GND、12a〜12f 、14a 〜14d は、前
記図13の同符号のものと同一のものである。即ち、こ
の図14の第2NANDゲートセルでも、前記図13の
第1NANDゲートセルと同様に、PチャネルMOSト
ランジスタTP1、TP2、NチャネルMOSトランジ
スタTN3、TN4が構成されている。
【0076】この図14において、第2NANDゲート
セルは、ファンアウト調整のためにNチャネルMOSト
ランジスタTN5が、ゲート12e と、拡散領域14c
とで構成されている。
セルは、ファンアウト調整のためにNチャネルMOSト
ランジスタTN5が、ゲート12e と、拡散領域14c
とで構成されている。
【0077】又、該NチャネルMOSトランジスタTN
5のゲートは出力Yに接続され、ソースはグランドGN
Dに接続され、ドレインは拡散領域14d に接続されて
いる。
5のゲートは出力Yに接続され、ソースはグランドGN
Dに接続され、ドレインは拡散領域14d に接続されて
いる。
【0078】図15は、本第10実施例のゲートアレイ
用マスタチップを複数の有するマスタウェハの全体図で
ある。
用マスタチップを複数の有するマスタウェハの全体図で
ある。
【0079】この図15の符号6はゲートアレイ用マス
タチップであり、詳細は図16(a)に示される通りで
ある。
タチップであり、詳細は図16(a)に示される通りで
ある。
【0080】この図15において、符号2はマスタウェ
ハであり、符号8はマスタチップ6の周囲のパッド配置
領域であり、符号4a 、4b は個々のマスタチップに分
割する際のスクライブ予定線である。
ハであり、符号8はマスタチップ6の周囲のパッド配置
領域であり、符号4a 、4b は個々のマスタチップに分
割する際のスクライブ予定線である。
【0081】又、図16において、符号61は内部論理
回路領域の基本セルであり、符号62は入出力回路領域
の基本入出力用セルである。なお、図16の符号4a 、
4b、8は、前記図15の同符号のものと同一のもので
ある。
回路領域の基本セルであり、符号62は入出力回路領域
の基本入出力用セルである。なお、図16の符号4a 、
4b、8は、前記図15の同符号のものと同一のもので
ある。
【0082】なお、図16(b )は、前記図16(a )
のマスタチップに最上層の配線層を設けた最終的な集積
回路チップである。
のマスタチップに最上層の配線層を設けた最終的な集積
回路チップである。
【0083】この図16(b )に示されるように、集積
回路チップは、ボンディング用パッド63を備えている
と共に、内部論理回路領域及び入出力回路領域にはカス
タマイズされた配線が施されている。
回路チップは、ボンディング用パッド63を備えている
と共に、内部論理回路領域及び入出力回路領域にはカス
タマイズされた配線が施されている。
【0084】以上、図15、図16(a )、(b )を用
いて説明した本第10実施例のゲートアレイ用マスタチ
ップは、ゲートアレイの特徴であるアレイ構成となった
基本セルが、前記図13及び図14を用いて説明したフ
ァンアウト調整用素子12e、12f 、14c 、14d
を備えている。本第10実施例のゲートアレイ用マスタ
チップは、図12〜図14で説明したNANDゲートセ
ル等、等しい論理であるが遅延時間が異なる複数種のラ
イブラリセルを用意しておき、配置配線後にタイミング
の最適化を行う場合には、配置配線をそのままにして、
異なる遅延時間のライブラリセルを入れ替える。又は、
微小配線変更してタイミングの最適化が可能である。
いて説明した本第10実施例のゲートアレイ用マスタチ
ップは、ゲートアレイの特徴であるアレイ構成となった
基本セルが、前記図13及び図14を用いて説明したフ
ァンアウト調整用素子12e、12f 、14c 、14d
を備えている。本第10実施例のゲートアレイ用マスタ
チップは、図12〜図14で説明したNANDゲートセ
ル等、等しい論理であるが遅延時間が異なる複数種のラ
イブラリセルを用意しておき、配置配線後にタイミング
の最適化を行う場合には、配置配線をそのままにして、
異なる遅延時間のライブラリセルを入れ替える。又は、
微小配線変更してタイミングの最適化が可能である。
【0085】従って、本第10実施例によれば、集積回
路設計の大幅な時間短縮を図ることができる。又、希望
する遅延時間に従ったライブラリセルの入れ替えを、C
ADシステム等を用いて自動化することも可能である。
路設計の大幅な時間短縮を図ることができる。又、希望
する遅延時間に従ったライブラリセルの入れ替えを、C
ADシステム等を用いて自動化することも可能である。
【0086】以上説明したように、本発明の実施例によ
れば、集積回路内部の論理素子の出力のファンアウトを
能率良く調整することが可能である。
れば、集積回路内部の論理素子の出力のファンアウトを
能率良く調整することが可能である。
【0087】なお、本発明は、以上説明した本発明の実
施例の、ファンアウト調整用負荷の個数や、複数のファ
ンアウト調整用負荷の配置方法や、複数のファンアウト
調整用負荷の切り離し可能な構造や、ファンアウト調整
用負荷のファンアウト調整のための構造を限定するもの
ではない。即ち、本発明においては、スキューの調整等
論理素子の出力の信号伝達の調節を、この出力に接続さ
れた負荷により行うものであり、この負荷の接続がファ
ンアウト調整用セルの配置の有無によるものであればよ
い。又、このファンアウト調整用負荷は、配線の長さ
や、配線の本数の相違により配線の総長等によるものに
限定するものでなく、このような配線を含めた、電気抵
抗やキャパシタンスやリアクタンスによるものであって
もよい。
施例の、ファンアウト調整用負荷の個数や、複数のファ
ンアウト調整用負荷の配置方法や、複数のファンアウト
調整用負荷の切り離し可能な構造や、ファンアウト調整
用負荷のファンアウト調整のための構造を限定するもの
ではない。即ち、本発明においては、スキューの調整等
論理素子の出力の信号伝達の調節を、この出力に接続さ
れた負荷により行うものであり、この負荷の接続がファ
ンアウト調整用セルの配置の有無によるものであればよ
い。又、このファンアウト調整用負荷は、配線の長さ
や、配線の本数の相違により配線の総長等によるものに
限定するものでなく、このような配線を含めた、電気抵
抗やキャパシタンスやリアクタンスによるものであって
もよい。
【0088】
【発明の効果】以上説明した通り、本発明によれば、セ
ルライブラリ中のセルの集積回路パターンを用いて集積
回路レイアウトが構成された集積回路や、内部論理回路
領域の少なくとも一部が複数の基本セルのアレイ構成と
なっているゲートアレイ用マスタチップにおいて、論理
回路を構成するためのセル内部の空スペースや配線領域
の空スペースを効果的に活用することが可能であり、集
積回路レイアウト面積を減少させながら、最適のファン
アウト調整を可能とすると共に、配置配線後にもファン
アウトを調整することができるという優れた効果を有す
る。
ルライブラリ中のセルの集積回路パターンを用いて集積
回路レイアウトが構成された集積回路や、内部論理回路
領域の少なくとも一部が複数の基本セルのアレイ構成と
なっているゲートアレイ用マスタチップにおいて、論理
回路を構成するためのセル内部の空スペースや配線領域
の空スペースを効果的に活用することが可能であり、集
積回路レイアウト面積を減少させながら、最適のファン
アウト調整を可能とすると共に、配置配線後にもファン
アウトを調整することができるという優れた効果を有す
る。
【図1】図1は、本発明の第1実施例の論理回路図であ
る。
る。
【図2】図2は、本発明の第2実施例の論理回路図であ
る。
る。
【図3】図3は、一般セルの簡略化した集積回路パター
ン図である。
ン図である。
【図4】図4は、本発明の第3実施例の簡略化した集積
回路パターン図である。
回路パターン図である。
【図5】図5は、本発明の第4実施例の論理回路図であ
る。
る。
【図6】図6は、本発明の第5実施例の論理回路図であ
る。
る。
【図7】図7は、本発明の第6実施例の論理回路図であ
る。
る。
【図8】図8は、本発明の第7実施例の回路図である。
【図9】図9は、本発明の第8実施例の回路図である。
【図10】図10図は、通常のインバータゲートの回路
図及び集積回路パターン図である。
図及び集積回路パターン図である。
【図11】図11は、本発明の第9実施例の回路図及び
集積回路パターン図である。
集積回路パターン図である。
【図12】図12は、本発明の第10実施例に用いられ
る第1NANDゲートセル及び第2NANDゲートセル
の回路図である。
る第1NANDゲートセル及び第2NANDゲートセル
の回路図である。
【図13】図13は、前記第1NANDゲートセルの集
積回路パターン図である。
積回路パターン図である。
【図14】図14は、前記第2NANDゲートセルの集
積回路パターン図である。
積回路パターン図である。
【図15】図15は、前記第10実施例のマスタウェハ
全体図である。
全体図である。
【図16】図16は、前記第10実施例のマスタチップ
の平面図である。
の平面図である。
10…ファンアウト調整用セル、
12…ファンアウト調整用負荷、
20…一般セル、
30…論理素子、
40a 、40b …論理回路、
CLK…クロック信号、
P…ファンアウト調整点、
IN…入力端子、
OUT…出力端子、
VDD…電源入力端子、
GND…グランド入力端子。
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所
H03K 19/173 7827−5J
Claims (6)
- 【請求項1】セルライブラリ中のセルの集積回路パター
ンを用いて集積回路レイアウトが構成された集積回路に
おいて、ファンアウト調整用セルを備え、配置配線後に
ファンアウトを調整することによって、スキューを調整
可能としたことを特徴とする集積回路。 - 【請求項2】請求項1において、前記ファンアウト調整
用セルが、サイズ及び入出力の位置が一定で、ファンア
ウトが異なる複数のセルであることを特徴とする集積回
路。 - 【請求項3】請求項1において、前記ファンアウト調整
用セルが、複数の選択的に切り離し可能な負荷を含むセ
ルであることを特徴とする集積回路。 - 【請求項4】請求項3において、前記負荷が、配線長を
調整可能な配線であることを特徴とする集積回路。 - 【請求項5】請求項3において、前記負荷が、ファンア
ウト調整用トランジスタであることを特徴とする集積回
路。 - 【請求項6】内部論理回路領域の少なくとも一部が複数
の基本セルのアレイ構成となっているゲートアレイ用マ
スタチップにおいて、前記アレイ構成の基本セルが、論
理を構成する素子とファンアウト調整用素子で構成され
ることを特徴とするゲートアレイ用マスタチップ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3276836A JPH056983A (ja) | 1990-09-28 | 1991-09-27 | 集積回路及びゲートアレイ用マスタチツプ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26010990 | 1990-09-28 | ||
JP2-260109 | 1990-09-28 | ||
JP3276836A JPH056983A (ja) | 1990-09-28 | 1991-09-27 | 集積回路及びゲートアレイ用マスタチツプ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH056983A true JPH056983A (ja) | 1993-01-14 |
Family
ID=26544452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3276836A Pending JPH056983A (ja) | 1990-09-28 | 1991-09-27 | 集積回路及びゲートアレイ用マスタチツプ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH056983A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08236704A (ja) * | 1995-02-28 | 1996-09-13 | Nec Kyushu Ltd | 半導体集積回路 |
-
1991
- 1991-09-27 JP JP3276836A patent/JPH056983A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08236704A (ja) * | 1995-02-28 | 1996-09-13 | Nec Kyushu Ltd | 半導体集積回路 |
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