JPH056983A - 集積回路及びゲートアレイ用マスタチツプ - Google Patents

Abstract

(57)【要約】 【目的】 集積回路レイアウト面積を減少させながら、
最適のファンアウト調整を可能とする。 【構成】 一般セル２０と共に、ファンアウト調整用セ
ル１０を備える。これら一般セル２０とファンアウト調
整用セル１０とは、論理回路が同一であり、遅延時間だ
けが異なる。例えば、これら一般セル２０とファンアウ
ト調整用セル１０とをセルライブラリ中や、内部論理回
路領域の少なくとも一部が複数の基本セルのアレイ構成
となっているゲートアレイ用マスタチップ中に備えるこ
とにより、最適のファンアウト調整を容易に行うことが
可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、セルライブラリ中のセ
ルの集積回路パターンを用いて集積回路レイアウトが構
成された集積回路、及び、内部論理回路領域の少なくと
も一部が複数の基本セルのアレイ構成となっているゲー
トアレイ用マスタチップに係り、特に、該集積回路内部
におけるファンアウト調整についての改良に関する。

【０００２】

【従来の技術】論理演算を行ういくつかの論理素子から
なる論理回路には、非同期式順序回路と呼ばれるものが
ある。

【０００３】この非同期式順序回路は、出力を現在の入
力のみでは定めず、入力や該順序回路の過去の履歴に依
存して定めると共に、入力や該順序回路の状態が変化し
た場合には逐次出力が変化するものである。

【０００４】このような非同期式順序回路の設計時にお
いては、競合条件やハザードに関して注意されている。

【０００５】非同期式順序回路においては、入力や該順
序回路内部の定常的な状態が同一であっても、この定常
的な状態に至るまでの各入力及び該順序回路内部の状態
の変化の順序が異なる場合には、この非同期式順序回路
の出力結果は異なるものである。従って、このような非
同期式順序回路の設計に際しては、これら複数の入力や
順序回路内部の状態に関する競合条件やハザードに注意
しなければならない。

【０００６】目的の論理演算を実現した非同期式順序回
路を得るために、入力や内部の状態変化の時期をこのよ
うな非同期式順序回路の内部で調整することが行われて
いる。即ち、このような非同期式順序回路のある入力又
は内部の信号の状態変化の時期を、他の入力又は内部の
信号の状態の変化の時期に比べて確実に遅れて状態変化
するように信号伝達を遅延させる等が行われている。

【０００７】又、論理回路を実現する集積回路の性能
は、近年飛躍的に進歩しており、単位ゲート当たりの遅
延スピードも速くなっている。集積回路内部の単位ゲー
ト当たりの遅延スピードが速くなると、クロックの分配
時のスキューが問題となっている。

【０００８】従来、クロックの分配時や複数の信号間に
おけるスキューが問題となるような場合には、信号伝達
の遅延のために、遅延させる信号経路上にバッファゲー
ト等の遅延回路を挿入していた。

【０００９】又、クロックを分配したときのスキューの
問題が生じる場合に、特開平２−１１０９５５では、Ｍ
ＯＳトランジスタのゲート静電容量を活用したファンア
ウト調整用ブロックを用い、分配されたクロックのファ
ンアウトを揃えるという技術が開示されている。

【００１０】

【発明が達成しようとする課題】しかしながら、バッフ
ァゲート等の信号伝達時間を用いて信号伝達を遅延調整
することは、このバッファゲート等の信号伝達時間が固
定されたものであるために、信号伝達を極僅か遅延させ
ることや細かい信号伝達の遅延の調整を行うことができ
ないという問題がある。

【００１１】又、前述の特開平２−１１０９５５におい
ては、集積回路レイアウト上にファンアウト調整用ブロ
ックを設けるスペースを備えなければならないという問
題がある。従って、この技術においては、集積回路レイ
アウト上のセルの配置やこれらセル間の配線が終了ない
しはほぼ終了した後の、ファンアウト調整用ブロックを
配置するためのスペースがなくなってしまう場合には、
ファンアウトの調整を行うことができないという問題が
ある。

【００１２】本発明は、前記従来の問題点を解決するべ
くなされたもので、セルライブラリ中のセルの集積回路
パターンを用いて集積回路レイアウトが構成された集積
回路や、内部論理回路領域の少なくとも一部が複数の基
本セルのアレイ構成となっているゲートアレイ用マスタ
チップにおいて、集積回路レイアウト面積を減少させな
がら、最適のファンアウト調整を可能とすると共に、配
置配線後にもファンアウトを調整可能とすることを目的
とする。

【００１３】

【課題を達成するための手段】本発明は、セルライブラ
リ中のセルの集積回路パターンを用いて集積回路レイア
ウトが構成された集積回路において、ファンアウト調整
用セルを備え、配置配線後にファンアウトを調整するこ
とによって、スキューを調整可能としたことにより、前
記課題を達成したものである。

【００１４】又、前記ファンアウト調整用セルを、サイ
ズ及び入出力の位置が一定で、ファンアウトが異なる複
数のセルとしたものである。

【００１５】又、前記ファンアウト調整用セルを、複数
の選択的に切り離し可能な負荷を含むセルとしたもので
ある。

【００１６】更に、前記負荷を、配線長を調整可能な配
線としたものである。

【００１７】又、前記負荷を、ファンアウト調整用トラ
ンジスタとしたものである。

【００１８】又、内部論理回路領域の少なくとも一部が
複数の基本セルのアレイ構成となっているゲートアレイ
用マスタチップにおいて、前記アレイ構成の基本セル
を、論理を構成する素子とファンアウト調整用素子で構
成したものである。

【００１９】

【作用及び効果】本発明においては、集積回路レイアウ
トを構成する集積回路パターンのセルライブラリ中や、
内部論理回路領域の少なくとも一部が複数の基本セルの
アレイ構成となっているゲートアレイ用マスタチップ中
に、論理回路を構成するための一般的なセルと共に、フ
ァンアウト調整用セルを備えるようにしている。このフ
ァンアウト調整用セルは、従来のように論理回路を構成
するための論理機能を有するファンアウトの異なる複数
のセルや、論理回路を構成する論理機能を有すると共に
ファンアウトを調整することのできるセルや、論理回路
を構成する論理機能は無いが配線の長さや電気抵抗やキ
ャパシタンス容量やインダクタンス容量によりファンア
ウトを調整できる（この調整はセルの選択であっても、
セル内部における調整でもよい）セルである。

【００２０】従って、本発明によれば、例えばセルライ
ブラリ中に備えられたファンアウト調整用セルのファン
アウト調整量やファンアウト調整幅を、予め設計対象と
なる集積回路に従って適切に決定しておくことにより、
極小さいファンアウト調整や細かいファンアウト調整を
行うこと等より最適のファンアウト調整を行うことがで
きる。

【００２１】又、ファンアウト調整用セルを、論理回路
を構成する論理機能を持った一般のセルと置換え可能
な、論理回路を構成する論理機能を有するようにした場
合には、ファンアウト調整用ブロック等新たな追加を必
要とする従来に比べ、集積回路レイアウト面積を全く増
加させずにファンアウト調整を行うことができる点で非
常に優れている。又、レイアウト面積が無くなっている
配置配線後においてもファンアウトの調整を行うことが
できる。

【００２２】又、このような一般セルとファンアウト調
整用セルとの間のセルの入替えや、ファンアウト調整用
セル間のセルの入替えや、ファンアウト調整用セル内部
におけるファンアウト調整は非常に簡単な作業であるの
で、集積回路レイアウト設計の作業能率を向上できるだ
けではなく、プログラムによる自動化を図ることも可能
である。

【００２３】又、本発明によればより最適なファンアウ
ト調整が可能であるので、スキューを小さくするための
信号伝達の遅延時間は最低限に抑えることができる。従
って、従来に比べ、集積回路内部に構成された論理回路
の動作速度を向上させることができる。

【００２４】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００２５】図１は、本発明の第１実施例の論理回路図
である。

【００２６】この図１においては、左方から入力される
クロック信号ＣＬＫは、２つの論理素子３０を介して、
２つの論理回路４０a 、４０b に分配されている。又、
論理回路４０a にクロック信号ＣＬＫを分配する論理素
子３０は、一般セル２０を用いている。一方、論理回路
４０b に分配されるクロック信号ＣＬＫは、スキューを
小さくするために信号伝達をやや遅延させる必要がある
ことから、ファンアウト調整用負荷１２を有するファン
アウト調整用セル１０を用いている。

【００２７】この本発明の第１実施例におけるファンア
ウト調整用セル１０の集積回路レイアウト面積は、一般
セル２０の集積回路レイアウト面積より広くなるが、予
め同じ面積となるように作成しておくものとする。この
ため、新たに別のファンアウト調整用ブロックを用いた
場合に比べ、一般セル２０とファンアウト調整用セル１
０との相互の入替え交換は極僅かな作業であるので、集
積回路レイアウト設計の能率向上を図ることができる。

【００２８】図２は、本発明の第２実施例の論理回路図
である。

【００２９】この図２において、符号２０、３０、ＣＬ
Ｋは、前述の図１の同符号のものと同一のものである。

【００３０】この図２において、ファンアウト調整用セ
ル１０のファンアウト調整用負荷１２は、メタル配線層
等に形成された配線を利用している。このようなファン
アウト調整用負荷１２の配線は、ファンアウト調整用セ
ル内部における未使用スペースも利用して形成できるの
で、このファンアウト調整用セル１０の集積回路レイア
ウト面積をコンパクトにすることができる。

【００３１】従って、このファンアウト調整用セル１０
の集積回路レイアウト面積を、該ファンアウト調整用セ
ル１０内部の同等の論理素子３０を有するファンアウト
調整機能のない一般セル２０の集積回路レイアウト面積
と、同一面積にすることも可能である。

【００３２】図３は、一般セルの簡略化した集積回路パ
ターン図である。又、図４は、本発明の第３実施例のフ
ァンアウト調整用セルの簡略化した集積回路パターン図
である。

【００３３】これら図３及び図４において、一般セル２
０及びファンアウト調整用セル１０には、論理回路を構
成するための論理素子３０が設けられている。又、これ
ら一般セル２０及びファンアウト調整用セル１０のこれ
ら論理素子３０の入力及び出力は、それぞれ入力端子Ｉ
Ｎ及び出力端子ＯＵＴに接続されている。又、これら一
般セル２０及びファンアウト調整用セル１０には、これ
らセル内部への電源を供給するための電源入力端子ＶＤ
Ｄ及びグランド入力端子ＧＮＤが設けられている。

【００３４】又、ファンアウト調整用セル１０には、フ
ァンアウト調整のためのファンアウト調整用負荷１２
が、論理素子３０の出力と出力端子ＯＵＴとの接続部分
に接続されている。

【００３５】この図３の破線に示される一般セル２０の
集積回路パターンの外形及び面積は、図４の破線で示さ
れるファンアウト調整用セル１０の集積回路パターンの
外形及び面積と同一となっている。

【００３６】又、集積回路パターン上の、入力端子ＩＮ
と出力端子ＯＵＴと電源入力端子ＶＤＤとグランド入力
端子ＧＮＤとの位置は、図３に示される一般セル２０
と、図４に示されるファンアウト調整用セル１０とにお
いて、同一位置になっている。

【００３７】従って、この本発明の第３実施例によれ
ば、一般セル２０を用いていた後ファンアウト調整が必
要となった場合に、配線領域の配線を全く変更すること
なく、この一般セル２０をファンアウト調整用セル１０
に変更置換えすることができる。

【００３８】図５は、本発明の第４実施例の論理回路図
である。

【００３９】この図５において、符号ＩＮ、ＯＵＴ、Ｖ
ＤＤ、ＧＮＤは、それぞれ、入力端子、出力端子、電源
入力端子、グランド入力端子である。又、符号３０は、
論理回路を構成する論理素子である。

【００４０】この図５に示されるファンアウト調整用セ
ル１０には、合計３つのファンアウト調整用負荷１２
が、論理素子３０の出力と出力端子ＯＵＴとの接続部分
に、ファンアウト調整点Ｐを介して接続されている。

【００４１】このファンアウト調整点Ｐは、有効となっ
ている電気的な接続を無効として、ファンアウト調整用
負荷１２の接続を非接続状態とするものである。

【００４２】即ち、これら３つのファンアウト調整点Ｐ
１〜Ｐ３の接続をそれぞれ無効にするかしないかによ
り、ファンアウト調整用負荷１２の接続個数を変更する
ことができる。これによりこのファンアウト調整用セル
１０のファンアウト調整を行うことができる。

【００４３】なお、このファンアウト調整点Ｐの接続を
無効とするかしないかの決定は、集積回路レイアウト設
計中に行ってもよく、又、レーザトリミング等により集
積回路の製造中に行ってもよい。

【００４４】図６は、本発明の第５実施例の論理回路図
である。

【００４５】この図６において、符号３０、ＩＮ、ＯＵ
Ｔ、ＶＤＤ、ＧＮＤ、Ｐは、前述の図５の同符号のもの
と同一のものである。

【００４６】この図６のファンアウト調整用セル１０に
おいては、３つのファンアウト調整点Ｐにより直列に接
続された、該ファンアウト調整用セルの集積回路パター
ン上に設けられた配線による４つのファンアウト調整用
負荷１２により、出力端子ＯＵＴのファンアウト調整を
行っている。即ち、これらファンアウト調整点Ｐにより
ファンアウト調整（増減）を行うことができる。

【００４７】図７は、本発明の第６実施例の論理回路図
である。

【００４８】この図７において、符号１０、３０、Ｉ
Ｎ、ＯＵＴ、ＶＤＤ、ＧＮＤ、Ｐは、前述の図５の同符
号のものと同一である。

【００４９】又、この図７において、図５と同様に並列
にファンアウト調整点Ｐにより接続されたファンアウト
調整用負荷１２は、ファンアウト調整用セル１０の集積
回路パターン上に形成された配線である。このようなフ
ァンアウト調整用負荷１２のための配線は、ファンアウ
ト調整用セル１０の集積回路パターンの空スペースを利
用して形成することができ、該ファンアウト調整用セル
１０の集積回路パターン面積を最小限に抑えることがで
きる。

【００５０】図８は、本発明の第７実施例の回路図であ
る。

【００５１】この図８において、符号１０、１２、Ｉ
Ｎ、ＯＵＴ、Ｐは、前述の図６の同符号のものと同一の
ものである。

【００５２】この図８に示されるファンアウト調整用セ
ル１０においては、ファンアウト調整用負荷１２を主と
して構成されており、論理素子３０が含まれていない。
従って、従来の技術と同様に、ファンアウト調整にあた
っては、この図８のファンアウト調整用セル１０を配置
するための新たなスペースが必要となってしまうという
問題がある。

【００５３】しかしながら、この図８に示される本発明
の第７実施例によれば、同ファンアウト調整用セル１０
の配置という単純な操作だけで、配線のみを利用して、
ファンアウトの調整を行うことができる。又、このよう
な配線によるファンアウト調整用負荷１２を利用したフ
ァンアウト調整用セル１０は、集積回路内部のセル間の
配線を行う配線領域にも設置できる。この場合には、手
数のかかる配線の操作を行わず、このファンアウト調整
用セル１０の配置という簡単な操作だけで、長い配線に
よるファンアウトの調整を簡単に行うことができる。

【００５４】なお、このように配線領域にファンアウト
調整用セル１０の配置（配線のデータ展開等）をするよ
うな場合には、図９に示される本発明の第８実施例のよ
うな、比較的構造の簡単なものが好ましい。このように
構造の簡単なものであれば、一般セル内部の配線のあい
ているところへ重ねて構成することも、場合によって可
能である。

【００５５】この図９に示されるファンアウト調整用セ
ル１０は、入力端子ＩＮと、出力端子ＯＵＴと、配線に
より形成されたファンアウト調整用負荷１２とにより構
成されている。

【００５６】図１０（Ａ）及び（Ｂ）は、それぞれ、前
述の図３の一般セル１０に対応する論理ゲートの一例
（インバータゲート）の回路図及び集積回路レイアウト
図である。又、図１１（Ａ）及び（Ｂ）は、それぞれ、
前述の図４のファンアウト調整用セル１０に対応する本
発明の第９実施例による論理ゲートの一例（ＭＯＳトラ
ンジスタのゲートのキャパシタンス容量によりファンア
ウトを調整したインバータゲート）の回路図及び集積回
路レイアウト図である。

【００５７】これら図１０（Ａ）、（Ｂ）、図１１
（Ａ）、（Ｂ）において、符号Ａは論理ゲートの入力で
あり、符号Ｙは論理ゲートの出力である。又、符号ＶＤ
Ｄ及びＧＮＤは、それぞれ、電源線及びグランド線であ
る。ＴＰはＰチャネルＭＯＳトランジスタで、ＴＮはＮ
チャネルＭＯＳトランジスタである。

【００５８】又、ＴＮ２は、ゲートのキャパシタンス容
量によりファンアウトを調整するＮチャネルＭＯＳトラ
ンジスタである。

【００５９】これら図１０（Ａ）、（Ｂ）、図１１
（Ａ）、（Ｂ）において、２つのＭＯＳトランジスタＴ
Ｐ、ＴＮの２つのゲートは入力Ａとなっている。又、図
１１（Ａ）（Ｂ）において、ＰチャネルＭＯＳトランジ
スタのソースとＮチャネルＭＯＳトランジスタのドレイ
ンとの接続部分である出力Ｙには、ファンアウト調整の
ためのＮチャネルＭＯＳトランジスタＴＮ２のゲートが
接続されている。

【００６０】このような本発明の第９実施例によれば、
ファンアウト調整を、図１０（Ａ）、（Ｂ）のインバー
タゲートを用いるか、図１１（Ａ）、（Ｂ）のインバー
タゲートを用いるかの選択により、非常に容易に行うこ
とができる。又、図１１（Ａ）、（Ｂ）のファンアウト
調整のために新たに設けられたＮチャネルＭＯＳトラン
ジスタＴＮ２は、該インバータゲートの集積回路の空ス
ペースに設けられており、集積回路パターンの大きさが
図１０（Ａ）、（Ｂ）の従来からあるインバータゲート
と同一にすることができている。

【００６１】なお、この本発明の第９実施例において、
ファンアウト調整のためのＮチャネルＭＯＳトランジス
タの大きさや個数により、ファンアウト調整量を調整し
てもよい。このファンアウト調整量の調整は、１つのセ
ルの集積回路パターンを修正することによってもよい。
又、予めファンアウト調整量の異なる複数のセルの集積
回路パターンをセルライブラリに準備しておき、これら
複数のセルの集積回路パターンからの選択により、ファ
ンアウト調整量を調整してもよい。これにより配置配線
後にも、配置配線の変更をすることなく、ファンアウト
調整することができる。

【００６２】図１２は、本発明の第１０実施例に用いら
れる第１ＮＡＮＤゲートセル、及びファンアウト調整用
セルである第２ＮＡＮＤゲートセルの回路図である。

【００６３】この図１２において、第１ＮＡＮＤゲート
セルは、主に、ＰチャネルＭＯＳトランジスタＴＰ１、
ＴＰ２、ＮチャネルＭＯＳトンジスタＴＮ３、ＴＮ４と
で構成されている。又、前記第２ＮＡＮＤゲートセル
は、ＰチャネルＭＯＳトランジスタＴＰ１、ＴＰ２、Ｎ
チャネルＭＯＳトランジスタＴＮ３、ＴＮ４に加え、更
に、ＮチャネルＭＯＳトランジスタＴＮ５を有してい
る。

【００６４】前記ＰチャネルＭＯＳトランジスタＴＰ１
及びＴＰ２において、ドレインは共に電源ＶＤＤに接続
され、ソースは共に出力Ｙに接続されている。前記Ｎチ
ャネルＭＯＳトランジスタＴＮ３のドレインは出力Ｙに
接続され、ソースは前記ＮチャネルＭＯＳトランジスタ
ＴＮ４のドレインに接続されている。ＮチャネルＭＯＳ
トランジスタＴＮ４のソースはグランドＧＮＤに接続さ
れている。

【００６５】前記ＰチャネルＭＯＳトランジスタＴＰ１
のゲートと、前記ＮチャネルＭＯＳトランジスタＴＮ３
のゲートとは、入力Ａに接続されている。前記Ｐチャネ
ルＭＯＳトランジスタＴＰ２のゲートと、前記Ｎチャネ
ルＭＯＳトランジスタＴＮ４のゲートとは、入力Ｂに接
続されている。

【００６６】又、この図１２の破線に示される如く、本
第１０実施例に用いられる第２ＮＡＮＤゲートセルの出
力Ｙには、ファンアウト調整のためのＮチャネルＭＯＳ
トランジスタＴＮ５のゲートが接続されている。該Ｎチ
ャネルＭＯＳトランジスタＴＮ５のソース及びドレイン
は、グランドＧＮＤに接続されている。

【００６７】なお、該ＮチャネルＭＯＳトランジスタＴ
Ｎ５は、前記図１１のＮチャネルＭＯＳトランジスタＴ
Ｎ２に該当するものである。

【００６８】図１３は、本発明による基本セルを用いて
構成した前記第１０実施例の第１ＮＡＮＤゲートセルの
集積回路パターン図である。

【００６９】この図１３において、符号Ａ、Ｂ、Ｙ、Ｖ
ＤＤ、ＧＮＤは、前記図１２の同符号のものに対応して
いる。

【００７０】この図１３において、前記ＰチャネルＭＯ
ＳトランジスタＴＰ１は、主に、ゲート１２a と、拡散
領域１４a とにより構成されている。前記ＰチャネルＭ
ＯＳトランジスタＴＰ２は、主に、ゲート１２c と、拡
散領域１４a とより構成されている。前記ＮチャネルＭ
ＯＳトランジスタＴＮ３は、主に、ゲート１２b と、拡
散領域１４b とにより構成されている。前記Ｎチャネル
ＭＯＳトランジスタＴＮ４は、主に、ゲート１２d と、
拡散領域１４b とにより構成されている。

【００７１】なお、ファンアウト調整用素子のゲート１
２f と、拡散領域１４d は、全て電源ＶＤＤに接続され
ている。又、もう１つのファンアウト調整素子のゲート
１２e と、拡散領域１４c は、全てグランドＧＮＤに接
続されている。

【００７２】なお、符号Ａ、Ｂ、Ｙ、ＶＤＤ、ＧＮＤに
係る配線は、アルミニウム配線である。又、四角印は、
第１アルミニウム配線と第２アルミニウム配線とを接続
するコンタクトである。右上りの斜線の付された四角印
は、アルミニウム配線と下地とを接続するコンタクトで
ある。左上りの斜線の付された四角印は、アルミニウム
配線とポリシリコン配線とを接続するコンタクトであ
る。なお、ゲート１２a〜１２f は、全てポリシリコン
配線が用いられている。

【００７３】図１４は、本発明による基本セルを用いて
構成した前記第１０実施例の第２ＮＡＮＤゲートセルの
集積回路パターン図である。

【００７４】この図１４において、符号１０b は、ファ
ンアウト調整用セルである第２ＮＡＮＤゲートセルであ
る。

【００７５】この図１４において、符号Ａ、Ｂ、Ｙ、Ｖ
ＤＤ、ＧＮＤ、１２a〜１２f 、１４a 〜１４d は、前
記図１３の同符号のものと同一のものである。即ち、こ
の図１４の第２ＮＡＮＤゲートセルでも、前記図１３の
第１ＮＡＮＤゲートセルと同様に、ＰチャネルＭＯＳト
ランジスタＴＰ１、ＴＰ２、ＮチャネルＭＯＳトランジ
スタＴＮ３、ＴＮ４が構成されている。

【００７６】この図１４において、第２ＮＡＮＤゲート
セルは、ファンアウト調整のためにＮチャネルＭＯＳト
ランジスタＴＮ５が、ゲート１２e と、拡散領域１４c
とで構成されている。

【００７７】又、該ＮチャネルＭＯＳトランジスタＴＮ
５のゲートは出力Ｙに接続され、ソースはグランドＧＮ
Ｄに接続され、ドレインは拡散領域１４d に接続されて
いる。

【００７８】図１５は、本第１０実施例のゲートアレイ
用マスタチップを複数の有するマスタウェハの全体図で
ある。

【００７９】この図１５の符号６はゲートアレイ用マス
タチップであり、詳細は図１６（a）に示される通りで
ある。

【００８０】この図１５において、符号２はマスタウェ
ハであり、符号８はマスタチップ６の周囲のパッド配置
領域であり、符号４a 、４b は個々のマスタチップに分
割する際のスクライブ予定線である。

【００８１】又、図１６において、符号６１は内部論理
回路領域の基本セルであり、符号６２は入出力回路領域
の基本入出力用セルである。なお、図１６の符号４a 、
４b、８は、前記図１５の同符号のものと同一のもので
ある。

【００８２】なお、図１６（b ）は、前記図１６（a ）
のマスタチップに最上層の配線層を設けた最終的な集積
回路チップである。

【００８３】この図１６（b ）に示されるように、集積
回路チップは、ボンディング用パッド６３を備えている
と共に、内部論理回路領域及び入出力回路領域にはカス
タマイズされた配線が施されている。

【００８４】以上、図１５、図１６（a ）、（b ）を用
いて説明した本第１０実施例のゲートアレイ用マスタチ
ップは、ゲートアレイの特徴であるアレイ構成となった
基本セルが、前記図１３及び図１４を用いて説明したフ
ァンアウト調整用素子１２e、１２f 、１４c 、１４d
を備えている。本第１０実施例のゲートアレイ用マスタ
チップは、図１２〜図１４で説明したＮＡＮＤゲートセ
ル等、等しい論理であるが遅延時間が異なる複数種のラ
イブラリセルを用意しておき、配置配線後にタイミング
の最適化を行う場合には、配置配線をそのままにして、
異なる遅延時間のライブラリセルを入れ替える。又は、
微小配線変更してタイミングの最適化が可能である。

【００８５】従って、本第１０実施例によれば、集積回
路設計の大幅な時間短縮を図ることができる。又、希望
する遅延時間に従ったライブラリセルの入れ替えを、Ｃ
ＡＤシステム等を用いて自動化することも可能である。

【００８６】以上説明したように、本発明の実施例によ
れば、集積回路内部の論理素子の出力のファンアウトを
能率良く調整することが可能である。

【００８７】なお、本発明は、以上説明した本発明の実
施例の、ファンアウト調整用負荷の個数や、複数のファ
ンアウト調整用負荷の配置方法や、複数のファンアウト
調整用負荷の切り離し可能な構造や、ファンアウト調整
用負荷のファンアウト調整のための構造を限定するもの
ではない。即ち、本発明においては、スキューの調整等
論理素子の出力の信号伝達の調節を、この出力に接続さ
れた負荷により行うものであり、この負荷の接続がファ
ンアウト調整用セルの配置の有無によるものであればよ
い。又、このファンアウト調整用負荷は、配線の長さ
や、配線の本数の相違により配線の総長等によるものに
限定するものでなく、このような配線を含めた、電気抵
抗やキャパシタンスやリアクタンスによるものであって
もよい。

【００８８】

【発明の効果】以上説明した通り、本発明によれば、セ
ルライブラリ中のセルの集積回路パターンを用いて集積
回路レイアウトが構成された集積回路や、内部論理回路
領域の少なくとも一部が複数の基本セルのアレイ構成と
なっているゲートアレイ用マスタチップにおいて、論理
回路を構成するためのセル内部の空スペースや配線領域
の空スペースを効果的に活用することが可能であり、集
積回路レイアウト面積を減少させながら、最適のファン
アウト調整を可能とすると共に、配置配線後にもファン
アウトを調整することができるという優れた効果を有す
る。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施例の論理回路図であ
る。

【図２】図２は、本発明の第２実施例の論理回路図であ
る。

【図３】図３は、一般セルの簡略化した集積回路パター
ン図である。

【図４】図４は、本発明の第３実施例の簡略化した集積
回路パターン図である。

【図５】図５は、本発明の第４実施例の論理回路図であ
る。

【図６】図６は、本発明の第５実施例の論理回路図であ
る。

【図７】図７は、本発明の第６実施例の論理回路図であ
る。

【図８】図８は、本発明の第７実施例の回路図である。

【図９】図９は、本発明の第８実施例の回路図である。

【図１０】図１０図は、通常のインバータゲートの回路
図及び集積回路パターン図である。

【図１１】図１１は、本発明の第９実施例の回路図及び
集積回路パターン図である。

【図１２】図１２は、本発明の第１０実施例に用いられ
る第１ＮＡＮＤゲートセル及び第２ＮＡＮＤゲートセル
の回路図である。

【図１３】図１３は、前記第１ＮＡＮＤゲートセルの集
積回路パターン図である。

【図１４】図１４は、前記第２ＮＡＮＤゲートセルの集
積回路パターン図である。

【図１５】図１５は、前記第１０実施例のマスタウェハ
全体図である。

【図１６】図１６は、前記第１０実施例のマスタチップ
の平面図である。

【符号の説明】

１０…ファンアウト調整用セル、 １２…ファンアウト調整用負荷、 ２０…一般セル、 ３０…論理素子、 ４０a 、４０b …論理回路、 ＣＬＫ…クロック信号、 Ｐ…ファンアウト調整点、 ＩＮ…入力端子、 ＯＵＴ…出力端子、 ＶＤＤ…電源入力端子、 ＧＮＤ…グランド入力端子。

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 7827−5Ｊ

Claims (6)

【特許請求の範囲】
1. 【請求項１】セルライブラリ中のセルの集積回路パター
   ンを用いて集積回路レイアウトが構成された集積回路に
   おいて、ファンアウト調整用セルを備え、配置配線後に
   ファンアウトを調整することによって、スキューを調整
   可能としたことを特徴とする集積回路。
2. 【請求項２】請求項１において、前記ファンアウト調整
   用セルが、サイズ及び入出力の位置が一定で、ファンア
   ウトが異なる複数のセルであることを特徴とする集積回
   路。
3. 【請求項３】請求項１において、前記ファンアウト調整
   用セルが、複数の選択的に切り離し可能な負荷を含むセ
   ルであることを特徴とする集積回路。
4. 【請求項４】請求項３において、前記負荷が、配線長を
   調整可能な配線であることを特徴とする集積回路。
5. 【請求項５】請求項３において、前記負荷が、ファンア
   ウト調整用トランジスタであることを特徴とする集積回
   路。
6. 【請求項６】内部論理回路領域の少なくとも一部が複数
   の基本セルのアレイ構成となっているゲートアレイ用マ
   スタチップにおいて、前記アレイ構成の基本セルが、論
   理を構成する素子とファンアウト調整用素子で構成され
   ることを特徴とするゲートアレイ用マスタチップ。