JP2002033442A - 半導体装置、回路基板及び電子機器 - Google Patents

半導体装置、回路基板及び電子機器

Info

Publication number
JP2002033442A
JP2002033442A JP2000216870A JP2000216870A JP2002033442A JP 2002033442 A JP2002033442 A JP 2002033442A JP 2000216870 A JP2000216870 A JP 2000216870A JP 2000216870 A JP2000216870 A JP 2000216870A JP 2002033442 A JP2002033442 A JP 2002033442A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
semiconductor device
electrodes
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000216870A
Other languages
English (en)
Other versions
JP3818359B2 (ja
Inventor
Kazunori Sakurai
和徳 桜井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2000216870A priority Critical patent/JP3818359B2/ja
Publication of JP2002033442A publication Critical patent/JP2002033442A/ja
Application granted granted Critical
Publication of JP3818359B2 publication Critical patent/JP3818359B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 半導体チップの外形に制限されず、かつ、好
適に電気的接続を図れる半導体装置、回路基板及び電子
機器を提供することにある。 【解決手段】 半導体装置は、電極１２、２２、３２、
４２が形成され、積み重ねられてなる複数の半導体チッ
プ１０、２０、３０、４０を有し、前記複数の半導体チ
ップ１０〜４０は、第１の半導体チップ２０と、前記第
１の半導体チップ１０に搭載された第２の半導体チップ
２０と、を含み、前記第２の半導体チップ２０は、前記
第１の半導体チップ１０の外側に一部をはみ出して搭載
され、前記第１の半導体チップ１０からはみ出した側に
前記電極２２が形成されてなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、回路
基板及び電子機器に関する。
【０００２】
【発明の背景】高密度実装を実現した半導体装置の一つ
の形態として、複数の半導体チップを積み重ねたスタッ
ク構造の半導体装置が知られている。例えば、積み重ね
られた複数の半導体チップは、それぞれの半導体チップ
の周端部に形成された電極が、ワイヤによって配線基板
に電気的に接続される。
【０００３】しかし、ワイヤによる電気的接続を考慮す
ると、電極を避けて半導体チップを積み重ねる必要があ
り、半導体チップの外形は、搭載する一方において、搭
載される側となる他方よりも小さくなければならなかっ
た。すなわち、上側に搭載する半導体チップの大きさに
制限があった。
【０００４】また、この場合に、上下に積層されたそれ
ぞれの半導体チップにおいて、平面的にワイヤが重複し
てしまうので、上側の半導体チップのワイヤを高く、か
つ、長く形成する必要があった。これは、半導体装置の
小型化、高密度化の弊害となる場合があった。
【０００５】本発明はこの問題点を解決するものであ
り、その目的は、半導体チップの外形に制限されず、か
つ、好適に電気的接続を図れる半導体装置、回路基板及
び電子機器を提供することにある。
【０００６】
【課題を解決するための手段】（１）本発明に係る半導
体装置は、電極が形成され、積み重ねられてなる複数の
半導体チップを有し、前記複数の半導体チップは、第１
の半導体チップと、前記第１の半導体チップに搭載され
た第２の半導体チップと、を含み、前記第２の半導体チ
ップは、前記第１の半導体チップの外側に一部をはみ出
して搭載され、前記第１の半導体チップからはみ出した
側に前記電極が形成されてなる。
【０００７】本発明によれば、第２の半導体チップは、
第１の半導体チップからはみ出した側に電極が形成され
るので、例えば電極にワイヤを接続した場合に、直接的
に上下に積層された２つの半導体チップにおいて、ワイ
ヤを平面的に重複させることがない。これによって、そ
れぞれのワイヤを互いに接触させずに、電極に接続して
設けることができる。さらに、第２の半導体チップの電
極が第１の半導体チップからはみ出した部分に形成され
たときに、例えば電極と基板の配線パターンとをワイヤ
で接続した場合に、平面的に最短距離でワイヤを形成で
きる。
【０００８】また、第２の半導体チップは、第１の半導
体チップの外側にはみ出して搭載されるので、第１の半
導体チップの外形の大きさに制限されずに搭載できる。
これによって、例えば、同一サイズの複数の半導体チッ
プが積み重ねられた半導体装置を提供できる。
【０００９】なお、本発明では、複数の半導体チップ
は、２つのみならずそれ以上の数であってもよく、第１
及び第２の半導体チップとは、複数の半導体チップのう
ちの任意の２つを示す。
【００１０】（２）この半導体装置において、前記第１
の半導体チップの前記電極は、端部に形成され、前記第
２の半導体チップは、前記第１の半導体チップにおける
前記電極が形成された面に前記電極を避けて搭載され、
前記第１の半導体チップの前記電極から離れる方向に前
記第１の半導体チップの外側に突出してもよい。
【００１１】これによれば、第２の半導体チップは、第
１の半導体チップの外形の大きさに制限されず、かつ、
第１の半導体チップの電極を露出させることができる。
【００１２】（３）この半導体装置において、前記第１
の半導体チップの外形は矩形をなし、前記第１の半導体
チップの前記電極は、前記第１の半導体チップの１辺に
並んで形成され、前記第２の半導体チップは、前記第１
の半導体チップの前記１辺に対向する辺を超えて外側に
突出してもよい。
【００１３】これによれば、第２の半導体チップは、第
１の半導体チップとの平面的に重なる部分を広くして安
定した状態で積み重ねられる。
【００１４】（４）この半導体装置において、前記第１
の半導体チップの外形は矩形をなし、前記第１の半導体
チップの前記電極は、前記第１の半導体チップの隣り合
う２辺に並んで形成され、前記第２の半導体チップは、
前記第１の半導体チップの前記２辺に対向する他の２辺
を超えて外側に突出してもよい。
【００１５】これによれば、それぞれの半導体チップの
電極の数が多くても、第２の半導体チップは、第１の半
導体チップの隣り合う２辺を避けることで第１の半導体
チップからはみ出して搭載できる。
【００１６】（５）この半導体装置において、前記第１
又は第２の半導体チップの前記電極の並ぶ側に配置され
たリードを含み、前記電極と前記リードとが電気的に接
続されてもよい。
【００１７】（６）前記電極と前記リードとが直接ある
いは導電材によって電気的に接続されてもよい。
【００１８】（７）本発明に係る回路基板には、上記半
導体装置が搭載されてなる。
【００１９】（８）本発明に係る電子機器は、上記半導
体装置を有する。
【００２０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。ただし、本発明は、
以下の実施の形態に限定されるものではない。
【００２１】（第１の実施の形態）図１及び図２は、本
実施の形態に係る半導体装置を説明するための図であ
る。半導体装置は、積み重ねられてなる複数の半導体チ
ップを有する。複数の半導体チップは、第１及び第２の
半導体チップ１０、２０を含む。ここで、複数の半導体
チップは、２つのみならずそれ以上の数であってもよ
く、第１及び第２の半導体チップとは、複数の半導体チ
ップのうち、上下に積層された任意の２つを示す。
【００２２】各半導体チップは、例えば、フラッシュメ
モリ、ＳＲＡＭ、ＤＲＡＭ、ＡＳＩＣ又はＭＰＵなどで
ある。複数の半導体チップの組み合わせとして、例え
ば、ＡＳＩＣとフラッシュメモリとＳＲＡＭ、ＳＲＡＭ
同士、ＤＲＡＭ同士、あるいはフラッシュメモリとＳＲ
ＡＭなどがある。なお、各半導体チップの機能及び複数
の半導体チップの組み合わせは、上述に限定されない。
【００２３】図１に示すように、第２の半導体チップ２
０は、第１の半導体チップ１０に搭載されている。第１
の半導体チップ１０は、矩形（長方形又は正方形を含
む）をなすことが多いがこれに限定されない。また、第
１の半導体チップ１０は、集積回路が形成された面とは
反対の面において、薄く研削されてなるものであっても
よい。
【００２４】第１の半導体チップ１０は、一方の面（集
積回路が形成された面）に１つ又は複数の電極１２を有
する。電極１２は、例えばアルミニウム又は銅などで第
１の半導体チップ１０に薄く平らに形成されている。電
極１２の平面形状は、矩形又は円形であってもよく、そ
の形状は限定されない。電極１２は、第１の半導体チッ
プ１０の中央部又は端部に形成される。図示するよう
に、電極１２は、第１の半導体チップ１０の１辺に１列
で並んで形成されてもよい。あるいは、第１の半導体チ
ップ１０の端部又は中央部に、２列以上に並んで形成さ
れてもよく、あるいは千鳥状に形成されてもよい。
【００２５】第１の半導体チップ１０には、電極１２の
形成された側の面に、保護膜（図示しない）が形成され
てもよい。保護膜は、各電極１２の表面において、中央
部を露出させて端部を覆って形成される。保護膜は、電
気的な絶縁膜である。保護膜は、一般的なパッシベーシ
ョン膜であってもよい。保護膜は、ＳｉＯ2、ＳｉＮ又
はポリイミド樹脂などで形成することができる。
【００２６】図示するように、第２の半導体チップ２０
は、第１の半導体チップ１０と同じ形態（例えば形状及
び電極の配置）であってもよい。本実施の形態によれ
ば、同一形態を有する複数の半導体チップを積層させる
ことができる。あるいは、第２の半導体チップ２０は、
第１の半導体チップ１０と異なる形態を有してもよい。
例えば、第２の半導体チップ２０は、第１の半導体チッ
プ１０の外形よりも大きくてもよく、あるいは小さくて
もよい。
【００２７】第２の半導体チップ２０は、第１の半導体
チップ１０の外側に一部をはみ出して搭載される。例え
ば、第２の半導体チップ２０は、第１の半導体チップ１
０の面で、中心から平面的にいずれかの方向に平行移動
した位置に搭載されてもよい。
【００２８】図示する例では、第２の半導体チップ２０
は、第１の半導体チップ１０における、電極１２が並ぶ
１辺に対向する辺を超えて、第１の半導体チップ１０の
外側に突出している。すなわち、第２の半導体チップ２
０は、第１の半導体チップ１０の面で、その中心から第
１の半導体チップ１０の電極１２から離れる方向へ、平
行移動した位置に搭載される。例えば、第１及び第２の
半導体チップ１０、２０が同一サイズである場合に、第
２の半導体チップ２０は、第１の半導体チップ１０の表
面を平面的に露出させた面積分だけ、第１の半導体チッ
プ１０の外側に突出する。言い換えると、第１及び第２
の半導体チップ１０、２０は、電極１２の側又は電極１
２に対向する側において階段形状をなしている。
【００２９】これによれば、第２の半導体チップ２０
は、第１の半導体チップ１０からはみ出すので、第１の
半導体チップ１０の外形の大きさに制限されずに搭載さ
れる。すなわち、第２の半導体チップ２０の外形は、第
１の半導体チップよりも小さい必要はない。これによれ
ば、上下に積み重ねる半導体チップの組合わせの形態が
広がるという利点がある。
【００３０】第２の半導体チップ２０は、第１の半導体
チップ１０における電極１２が形成された面に搭載され
てもよい。この場合に、第２の半導体チップ２０は、第
１の半導体チップ１０における電極１２を避けて搭載さ
れる。第１の半導体チップ１０の電極１２を避けること
で、電極１２に例えばワイヤを接続できる。
【００３１】図示する例のように、第１の半導体チップ
１０の電極１２は、端部（例えば１辺に沿った領域）に
形成されることが好ましい。これによれば、第２の半導
体チップ２０は、第１の半導体チップ１０における端部
に形成された電極１２を避ければよいので、第１の半導
体チップ１０との平面的に重なる部分を広くすることが
できる。すなわち、第２の半導体チップ２０は、安定し
た状態で第１の半導体チップ１０上に固定できる。これ
によって、例えば、確実に、第２の半導体チップ２０の
電極２２に圧力（超音波振動など）を加えてワイヤボン
ディングすることができる。
【００３２】図示するように、第２の半導体チップ２０
は、電極２２が形成された面とは反対の面を、第１の半
導体チップ１０に対向させて搭載されてもよい。あるい
は、第２の半導体チップ２０は、電極２２が形成された
面を対向させて、第１の半導体チップ１０に搭載されて
もよい。後者の場合には、第２の半導体チップ２０は、
第１の半導体チップ１０から露出する面に電極２２が配
置されてもよい。
【００３３】第２の半導体チップ２０は、少なくとも第
１の半導体チップ１０からはみ出した側に電極２２を有
する。第１の半導体チップ１０が１辺に電極１２を有す
る場合には、第２の半導体チップ２０は、第１の半導体
チップ１０における他の３辺のいずれかにはみ出す側に
電極２２を有してもよい。例えば、第２の半導体チップ
２０は、第１の半導体チップ１０の電極１２を避けるこ
とによって、反対側に突出する側において、電極２２が
形成されてもよい。なお、第２の半導体チップ２０は、
第１の半導体チップ１０からはみ出した部分のみに形成
されてもよく、あるいは、それに加えて第１の半導体チ
ップ１０と重なる部分に形成されてもよい。
【００３４】これによれば、電極１２及び電極２２にワ
イヤを接続した場合に、上下に積層されてなる第１及び
第２の半導体チップ１０、２０において、ワイヤを平面
的に重複させることがない。すなわち、高さの異なる第
１及び第２の半導体チップ１０、２０の面から、それぞ
れ延ばして形成する２つのワイヤを、互いに高さ方向に
おいて非接触にすることができる。これによって、例え
ば、第２の半導体チップ２０の電極２２に接続するワイ
ヤを、そのループの形状を高く形成する必要がなく、さ
らにワイヤ長を長くする必要がない。したがって、小型
で、かつ、信号の高速化を実現した半導体装置を提供で
きる。
【００３５】さらに、第２の半導体チップ２０の電極２
２が第１の半導体チップ１０からはみ出した部分に形成
されたときに、例えば電極２２と基板の配線パターンと
をワイヤで接続する場合に、平面的に、電極２２を配線
パターンに近づけて最短距離でワイヤを形成できる。
【００３６】第２の半導体チップ２０上にさらに他の半
導体チップが積み重ねられてもよい（図２参照）。さら
に積み重ねられる他の半導体チップは、第２の半導体チ
ップ２０が第１の半導体チップ１０に積み重ねられるよ
うに、第２の半導体チップ２０に搭載されてもよい。こ
の場合には、前記他の半導体チップを含む任意の２つを
第１及び第２の半導体チップ１０、２０として、上述の
形態を適用することができる。
【００３７】図２は、本実施の形態に係る半導体装置の
一例を示す図である。詳しくは、図２は、半導体装置の
断面図を示したものである。半導体装置１は、複数の半
導体チップ１０、２０、３０、４０を含む。複数の半導
体チップ１０〜４０は、上下に積層された任意の２つを
上述の第１及び第２の半導体チップとすることができ
る。
【００３８】半導体装置１は、複数のリード５０と、半
導体チップ１０〜４０を封止する樹脂５２と、をさらに
含む。本実施の形態に係る半導体装置の一例としては、
ＱＦＰ（Quad Flat Package）などのリードフレームを
用いたパッケージに適用した形態が挙げられる。
【００３９】複数の半導体チップ１０〜４０は、上下に
積層された２つが平面的に一部において重なるように積
層されている。それぞれの半導体チップ１０〜４０は、
接着剤５４によって接着されていてもよい。図示するよ
うに、接着剤５４は、搭載する側の半導体チップの裏面
（例えば電極が形成された側とは反対側の面）に設けら
れ、それ自体が搭載される側の半導体チップからはみ出
してもよい。接着剤５４は、絶縁性のものであってもよ
い。また、接着剤５４は、ペースト状であってもよく、
あるいはフィルム状のものであってもよい。なお、接着
剤５４の性質及び形態は特に限定されない。
【００４０】最も下から３番目の半導体チップ３０は、
１つ飛ばして、最も下の半導体チップ１０と平面的に重
なってもよい。すなわち、半導体チップ３０は、直接下
にくる半導体チップ２０に対して一部をはみ出して搭載
され、１つ飛ばした半導体チップ１０に対して平面的に
重なって搭載されてもよい。これによれば、２つの半導
体チップを積層してなる半導体装置と平面面積を同じに
して、３つ以上の半導体チップを積層することができ
る。したがって、小型の半導体装置を提供できる。な
お、最も下から４番目（最も上）の半導体チップ４０
は、１つ飛ばして、最も下から２番目の半導体チップ２
０と平面的に重なってもよく、同じようにさらに半導体
チップ４０に他の半導体チップが積み重ねられてもよ
い。
【００４１】リード５０は、それぞれの半導体チップ１
０〜４０の電極１２、２２、３２、４２と電気的に接続
されている。リード５０は、ワイヤ１４、２４、３４、
４４によって、電極１２〜４２と電気的に接続されても
よい。詳しくは、リード５０は接続部５６を有し、接続
部５６にワイヤ１４〜４４が接続される。ワイヤ１４〜
４４は、金を含む材料で形成されることが多い。また、
リード５０は、例えば銅を含む材料で形成されてもよ
い。リード５０は、特に接続部５６にメッキが施されて
もよい。リード５０は、例えばリードフレームの一部で
あってもよい。この場合に、接続部５６はインナーリー
ドと称してもよい。
【００４２】複数の半導体チップ１０〜４０は、上下に
積層される２つの半導体チップにおいて、それぞれはみ
出す側に電極が形成されている。詳しくは、それぞれの
半導体チップ２０〜４０は、下にくる半導体チップから
はみ出た側に電極が形成される。特に、それぞれの半導
体チップ１０〜４０の１辺に電極が並ぶ場合には、それ
ぞれの半導体チップ１０〜４０の電極１２〜４２は、１
辺の側とそれに対向する側とに交互に形成されてもよ
い。これによれば、直接的に上下に積層されてなる半導
体チップ（例えば半導体チップ１０、２０）において、
ワイヤ（例えばワイヤ１４、２４）を平面的に重複させ
ることがないので、高さ方向におけるワイヤの接触を防
止できる。また、電極１２〜４２と、リード５０の接続
部５６と、の平面的な距離を短くすることができるの
で、ワイヤ長を短くできる。
【００４３】半導体チップ１０〜４０の電極１２〜４２
は、複数のリード５０のうちのいずれかに重複して電気
的に接続してもよい。例えば、半導体チップ１０におけ
る複数の電極１２のいずれかと、半導体チップ３０の複
数の電極３２のいずれかとを、同一のリード５０と電気
的に接続してもよい。特に、複数の半導体チップ１０〜
４０が同一の回路構造を有するときに、それぞれの半導
体チップ１０〜４０に対して、同一のリード５０と電気
的な接続を図ることができる。例えば、複数の半導体チ
ップ１０〜４０がメモリである場合に、同一のリード５
０で、アドレス端子やデータ端子を共有化することが容
易になる。詳しくは、同一のリード５０から、それぞれ
の半導体チップ１０〜４０の同じアドレスのメモリセル
に、情報の読み出し又は書き込みを行うことができる。
【００４４】さらに、本実施の形態によれば、同一サイ
ズの半導体チップを積み重ねることが可能である。した
がって、設計時の制約に制限されることなく、例えば大
容量のメモリを有する半導体装置を提供できる。
【００４５】複数の半導体チップ１０〜４０は、樹脂５
２によって封止されている。樹脂５２は、例えば金型を
使用して成型することができる。樹脂５２は金型を使用
した場合には、樹脂５２をモールド樹脂と称してもよ
い。
【００４６】リード５０は、樹脂５２で封止された領域
から突出する。リード５０における樹脂５２から突出す
る部分は、樹脂５２で封止されてなる領域の平面視にお
いて、対向する２辺から突出してもよく、あるいは４辺
から突出してもよい。リード５０における樹脂５２から
突出する部分は、所定の形状に成形される。なお、リー
ド５０における樹脂５２から突出する部分は、アウター
リードと称してもよい。
【００４７】本実施の形態に係る半導体装置によれば、
第２の半導体チップ（例えば半導体チップ２０）は、第
１の半導体チップ（例えば半導体チップ１０）からはみ
出した側に電極２２が形成されるので、例えば電極１
２、２２にワイヤ１４、２４を接続した場合に、直接的
に上下に積層された２つの半導体チップ１０、２０にお
いて、ワイヤ１４、２４を平面的に重複させることがな
い。これによって、それぞれのワイヤ１４、２４を互い
に接触させずに、電極１２、２２に接続して設けること
ができる。
【００４８】また、第２の半導体チップ２０は、第１の
半導体チップ１０の外側にはみ出して搭載されるので、
第１の半導体チップ１０の外形の大きさに制限されずに
搭載できる。これによって、例えば、同一サイズの複数
の半導体チップ１０〜４０が積み重ねられた半導体装置
を提供できる。
【００４９】（第２の実施の形態）図３及び図４は、本
実施の形態に係る半導体装置を説明するための図であ
る。なお、以下に示す実施の形態においても、第１の実
施の形態で説明した内容を可能な限り適用することがで
きる。本実施の形態では、上下に積層されてなる第１及
び第２の半導体チップ６０、７０の形態が上述と異な
る。
【００５０】第１の半導体チップ６０は、矩形をなす。
第１の半導体チップ６０における電極６２は、隣り合う
２辺に並んで形成されている。電極６２は、図示するよ
うに１列に並んでもよく、あるいは２列以上に並んでも
よい。あるいは、電極６２は、千鳥状に形成されてもよ
い。また、電極６２の並びは、規則的であってもよく、
あるいは不規則的であってもよい。
【００５１】第２の半導体チップ７０は、第１の半導体
チップ６０における電極６２が形成された２辺に対向す
る他の２辺を超えて、第１の半導体チップ６０の外側に
突出している。第１の半導体チップ６０から避ける領域
は、矩形をなす第１の半導体チップ６０の隣り合う２辺
の領域であるので、第２の半導体チップ７０は、電極６
２の全てを避けることができる。これによれば、第１の
半導体チップ６０の電極６２の数が多い場合に効果的で
ある。したがって、高密度の半導体装置を提供できる。
【００５２】第２の半導体チップ７０は、第１の半導体
チップ６０の形態と同様であってもよい。すなわち、第
２の半導体チップ７０の電極７２は、矩形をなす第２の
半導体チップ７０の隣り合う２辺に並んで形成されても
よい。この場合に、第２の半導体チップ７０の電極７２
は、第１の半導体チップ６０の電極６２の並ぶ２辺とは
異なる２辺に並んで形成される。
【００５３】本実施の形態によれば、電極６２、７２の
数が多い場合であっても、第２の半導体チップ７０は、
第１の半導体チップ６０から一部をはみ出して搭載でき
るので、高密度の半導体装置を提供できる。
【００５４】図４は、本実施の形態に係る半導体装置の
一例を示す図である。詳しくは、図４は、半導体装置の
断面図を示したものである。半導体装置２は、複数の半
導体チップ６０、７０、８０、９０を含む。複数の半導
体チップ６０〜９０は、上下に積層された任意の２つの
上述の第１及び第２の半導体チップとすることができ
る。
【００５５】半導体装置２は、基板１００と、複数の半
導体チップを封止する樹脂５２と、を含む。本実施の形
態では、実装形態（パッケージ形態）が上述の実施の形
態と異なる。本実施の形態に係る半導体装置の一例とし
て、ＢＧＡ（Ball Grid Array）又はＣＳＰ（Chip Scal
e/Size Package）などの基板（インターポーザ）を用い
たパッケージに適用した形態が挙げられる。
【００５６】複数の半導体チップ６０〜９０は、上下に
積層された２つが平面的に一部において、重なるように
積層されている。半導体チップ６０〜９０のいずれか
は、１つ飛ばしで、他の半導体チップと平面的に重なっ
て積層されてもよい。
【００５７】いずれかの半導体チップ（例えば半導体チ
ップ７０）は、下にくる半導体チップ（例えば半導体チ
ップ６０）からはみ出した側に電極（例えば電極７２）
が形成されている。複数の半導体チップ６０〜９０が隣
り合う２辺に電極６２、７２、８２、９２を有する場合
は、それぞれの半導体チップ６０〜９０の電極６２〜９
２は、隣り合う２辺の側とそれに対向する側とに交互に
形成されてもよい。これによれば、半導体チップを積み
重ねる高さ方向において、ワイヤ６４、７４、８４、９
４の接触を防止できる。
【００５８】これまでに示した半導体チップの積層形態
は、同一構造の半導体チップを積層する形態であるが、
これとは別に異なる構造の複数の半導体チップを積層さ
せてもよい。例えば、１辺に並んだ電極を有する半導体
チップ（例えば第１の半導体チップ１０）の上に、隣り
合う２辺に並んだ電極を有する半導体チップ（例えば第
２の半導体チップ７０）を積層させてもよい。あるい
は、隣り合う２辺に並んだ電極を有する半導体チップ
（例えば第１の半導体チップ６０）の上に、１辺に並ん
だ電極を有する半導体チップ（例えば第２の半導体チッ
プ２０）を積層させてもよい。また、積層されてなる複
数の半導体チップは、下側の半導体チップからはみ出し
た側に電極が並んでなる上下の半導体チップの組み合わ
せを、少なくとも１つ（１つ又は全部）有していればよ
い。
【００５９】基板１００は、有機系、無機系又はこれら
の複合によって形成されることが多い。基板１００の一
例として、例えばポリイミド樹脂からなるフレキシブル
基板であってもよく、又はセラミック、ガラスもしくは
ガラスエポキシなどのものであってもよい。なお、基板
１００として、多層基板やビルドアップ型基板を用いて
もよい。
【００６０】基板１００にはリードが形成されている。
この場合にリードは、配線パターン１０２であってもよ
い。配線パターン１０２は、ワイヤ６４、７４、８４、
９４によって、それぞれの半導体チップ６０〜９０の電
極６２〜９２と電気的に接続される。詳しくは、ワイヤ
６４〜９４は、配線パターン１０２の接続部１０４と接
続される。接続部１０４は、そこに接続される配線より
も面積の広い、いわゆるランド部であってもよい。
【００６１】半導体装置２は、外部端子１０６を有して
もよい。図４に示す例では、外部端子１０６としてボー
ル状のバンプが形成されている。外部端子１０６は、例
えばハンダボールであってもよい。複数の半導体チップ
と電気的に接続する配線パターン１０２を所定の配置に
引き回して形成することで、外部端子１０６を基板１０
０における２次元的に広がる領域に設けることができ
る。すなわち、半導体装置の外部端子１０６のピッチを
変換して、例えば回路基板（マザーボード）への搭載を
容易に行うことができる。
【００６２】外部端子１０６のその他の形態として、基
板１００の配線パターン１０２の一部を延出し、そこか
ら外部接続を図るようにしてもよい。配線パターン１０
２の一部をコネクタのリードとしたり、コネクタを基板
１００上に実装してもよい。さらに、積極的に外部端子
１０６を形成せず回路基板への実装時に回路基板側に塗
布されるハンダクリームを利用し、その溶融時の表面張
力で結果的に外部端子を形成してもよい。その半導体装
置は、いわゆるランドグリッドアレイ型の半導体装置で
ある。なお、本実施の形態においても、上述と同様の効
果を得ることができる。
【００６３】これまでに記載の例では、電極とリードと
をワイヤ（導電材）を介して接続する例を示したが、直
接的に電極とリードとを電気的に接続してもよい。例え
ば、本発明をＴＡＢ技術によって製造される半導体装置
に適用してもよい。図４に示す例では、基板１１０のデ
バイスホール１１６に半導体チップ１０、２０が配置さ
れて、デバイスホール１１６の内側に突出するリード１
１２の一部（インナーリード１１４）と電極１２、２２
とが直接的に接続される。半導体チップ１０、２０は、
電極１２、２２を有する面が基板１１０におけるリード
１１２を有する面と同じ方向を向いて配置されることが
多い。リード１１２は、図示するように、積層された半
導体チップ１０、２０の面の高さに応じて、先端部が屈
曲してもよい。
【００６４】電極１２、２２とインナーリード１１４の
間に図示しないバンプが介在してもよい。また、リード
１１２における少なくともインナーリード１１４は、メ
ッキされてもよい。例えば、電極１２、２２上に形成さ
れた金バンプ（少なくとも表面が金からなるバンプ）
と、インナーリード１１４のスズメッキと、によって共
晶接合されてもよい。あるいは、電極１２、２２上の金
バンプと、インナーリード１１４の金メッキと、によっ
て熱圧着されて両者が接合されてもよい。
【００６５】図６には、上述の実施の形態に係る半導体
装置２を実装した回路基板２００が示されている。回路
基板２００には例えばガラスエポキシ基板等の有機系基
板を用いることが一般的である。回路基板２００には例
えば銅などからなる配線パターンが所望の回路となるよ
うに形成されていて、それらの配線パターンと半導体装
置２の外部端子１０６とを機械的に接続することでそれ
らの電気的導通を図る。
【００６６】なお、回路基板２００に直接的に複数の半
導体チップを上述の形態で搭載してもよい。いわゆるベ
アチップ実装の場合にも本発明を適用することができ、
上述と同様の効果を得ることができる。
【００６７】そして、本発明を適用した半導体装置を有
する電子機器として、図７にはノート型パーソナルコン
ピュータ２１０、図８には携帯電話２２０が示されてい
る。
【図面の簡単な説明】
【図１】図１は、本発明を適用した第１の実施の形態に
係る半導体装置を説明するための図である。
【図２】図２は、本発明を適用した第１の実施の形態に
係る半導体装置の一例を示す図である。
【図３】図３は、本発明を適用した第２の実施の形態に
係る半導体装置を説明するための図である。
【図４】図４は、本発明を適用した第２の実施の形態に
係る半導体装置の一例を示す図である。
【図５】図５は、本発明を適用した実施の形態に係る半
導体装置の一例を示す図である。
【図６】図６は、本発明を適用した実施の形態に係る半
導体装置が実装された回路基板を示す図である。
【図７】図７は、本発明を適用した実施の形態に係る半
導体装置を有する電子機器を示す図である。
【図８】図８は、本発明を適用した実施の形態に係る半
導体装置を有する電子機器を示す図である。
【符号の説明】
１０ 半導体チップ（第１の半導体チップ） １２ 電極 ２０ 半導体チップ（第２の半導体チップ） ２２ 電極 ３０ 半導体チップ ３２ 電極 ４０ 半導体チップ ４２ 電極 ５０ リード ６０ 半導体チップ（第１の半導体チップ） ６２ 電極 ７０ 半導体チップ（第２の半導体チップ） ７２ 電極 ８０ 半導体チップ ８２ 電極 ９０ 半導体チップ ９２ 電極 １１２ リード

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 電極が形成され、積み重ねられてなる複
    数の半導体チップを有し、前記複数の半導体チップは、
    第１の半導体チップと、前記第１の半導体チップに搭載
    された第２の半導体チップと、を含み、 前記第２の半導体チップは、前記第１の半導体チップの
    外側に一部をはみ出して搭載され、前記第１の半導体チ
    ップからはみ出した側に前記電極が形成されてなる半導
    体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記第１の半導体チップの前記電極は、端部に形成さ
    れ、 前記第２の半導体チップは、前記第１の半導体チップに
    おける前記電極が形成された面に前記電極を避けて搭載
    され、前記第１の半導体チップの前記電極から離れる方
    向に前記第１の半導体チップの外側に突出してなる半導
    体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、 前記第１の半導体チップの外形は矩形をなし、 前記第１の半導体チップの前記電極は、前記第１の半導
    体チップの１辺に並んで形成され、 前記第２の半導体チップは、前記第１の半導体チップの
    前記１辺に対向する辺を超えて外側に突出してなる半導
    体装置。
  4. 【請求項４】 請求項２記載の半導体装置において、 前記第１の半導体チップの外形は矩形をなし、 前記第１の半導体チップの前記電極は、前記第１の半導
    体チップの隣り合う２辺に並んで形成され、 前記第２の半導体チップは、前記第１の半導体チップの
    前記２辺に対向する他の２辺を超えて外側に突出してな
    る半導体装置。
  5. 【請求項５】 請求項１から請求項４のいずれかに記載
    の半導体装置において、 前記第１又は第２の半導体チップの前記電極の並ぶ側に
    配置されたリードを含み、前記電極と前記リードとが電
    気的に接続されてなる半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、 前記電極と前記リードとが直接あるいは導電材によって
    電気的に接続されてなる半導体装置。
  7. 【請求項７】 請求項１から請求項６のいずれかに記載
    の半導体装置が搭載された回路基板。
  8. 【請求項８】 請求項１から請求項６のいずれかに記載
    の半導体装置を有する電子機器。
JP2000216870A 2000-07-18 2000-07-18 半導体装置、回路基板及び電子機器 Expired - Fee Related JP3818359B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000216870A JP3818359B2 (ja) 2000-07-18 2000-07-18 半導体装置、回路基板及び電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000216870A JP3818359B2 (ja) 2000-07-18 2000-07-18 半導体装置、回路基板及び電子機器

Publications (2)

Publication Number Publication Date
JP2002033442A true JP2002033442A (ja) 2002-01-31
JP3818359B2 JP3818359B2 (ja) 2006-09-06

Family

ID=18712061

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000216870A Expired - Fee Related JP3818359B2 (ja) 2000-07-18 2000-07-18 半導体装置、回路基板及び電子機器

Country Status (1)

Country Link
JP (1) JP3818359B2 (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183934A (ja) * 2003-11-28 2005-07-07 Nec Electronics Corp オフセット接合型マルチチップ半導体装置
DE102004031920B4 (de) * 2003-06-27 2005-11-17 Samsung Electronics Co., Ltd., Suwon Mehrchippackung und Herstellungsverfahren
JP2006055458A (ja) * 2004-08-23 2006-03-02 Pentax Corp 電子内視鏡の先端部
DE102004049356A1 (de) * 2004-10-08 2006-04-20 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
JP2008130998A (ja) * 2006-11-24 2008-06-05 Toshiba Corp 半導体集積回路
JP2008192662A (ja) * 2007-02-01 2008-08-21 Matsushita Electric Ind Co Ltd 半導体チップの積層構造、メモリーカード、及び半導体チップの積層構造の製造方法
JP2008204037A (ja) * 2007-02-19 2008-09-04 Matsushita Electric Ind Co Ltd 半導体モジュールおよびカード型情報装置
WO2008139605A1 (ja) * 2007-05-14 2008-11-20 Kabushiki Kaisha Nihon Micronics 積層型パッケージ、及び、積層型パッケージの形成方法
US7989960B2 (en) 2008-02-08 2011-08-02 Renesas Electronics Corporation Semiconductor device
WO2011142581A2 (ko) * 2010-05-10 2011-11-17 하나마이크론(주) 적층형 반도체 패키지
KR20130091624A (ko) 2012-02-08 2013-08-19 가부시키가이샤 제이디바이스 반도체 장치 및 그 제조방법
US8729689B2 (en) 2010-05-10 2014-05-20 Hana Micron Inc. Stacked semiconductor package
WO2018123189A1 (ja) * 2016-12-27 2018-07-05 キヤノン株式会社 放射線撮像装置、その製造方法および撮像システム
CN110178054A (zh) * 2017-01-16 2019-08-27 佳能株式会社 放射线成像装置、其制造方法以及成像***

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004031920B4 (de) * 2003-06-27 2005-11-17 Samsung Electronics Co., Ltd., Suwon Mehrchippackung und Herstellungsverfahren
JP4580730B2 (ja) * 2003-11-28 2010-11-17 ルネサスエレクトロニクス株式会社 オフセット接合型マルチチップ半導体装置
JP2005183934A (ja) * 2003-11-28 2005-07-07 Nec Electronics Corp オフセット接合型マルチチップ半導体装置
JP2006055458A (ja) * 2004-08-23 2006-03-02 Pentax Corp 電子内視鏡の先端部
JP4575726B2 (ja) * 2004-08-23 2010-11-04 Ｈｏｙａ株式会社 電子内視鏡の先端部
DE102004049356A1 (de) * 2004-10-08 2006-04-20 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
DE102004049356B4 (de) * 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US7352057B2 (en) 2004-10-08 2008-04-01 Infineon Technologies Ag Semiconductor module having an internal semiconductor chip stack, and method for producing said semiconductor module
JP2008130998A (ja) * 2006-11-24 2008-06-05 Toshiba Corp 半導体集積回路
JP2008192662A (ja) * 2007-02-01 2008-08-21 Matsushita Electric Ind Co Ltd 半導体チップの積層構造、メモリーカード、及び半導体チップの積層構造の製造方法
JP2008204037A (ja) * 2007-02-19 2008-09-04 Matsushita Electric Ind Co Ltd 半導体モジュールおよびカード型情報装置
US7936058B2 (en) 2007-05-14 2011-05-03 Kabushiki Kaisha Nihon Micronics Stacked package and method for forming stacked package
WO2008139605A1 (ja) * 2007-05-14 2008-11-20 Kabushiki Kaisha Nihon Micronics 積層型パッケージ、及び、積層型パッケージの形成方法
US8754534B2 (en) 2008-02-08 2014-06-17 Renesas Electronics Corporation Semiconductor device
US7989960B2 (en) 2008-02-08 2011-08-02 Renesas Electronics Corporation Semiconductor device
US9377825B2 (en) 2008-02-08 2016-06-28 Renesas Electronics Corporation Semiconductor device
US8319352B2 (en) 2008-02-08 2012-11-27 Renesas Electronics Corporation Semiconductor device
WO2011142581A3 (ko) * 2010-05-10 2012-03-01 하나마이크론(주) 적층형 반도체 패키지
US8729688B2 (en) 2010-05-10 2014-05-20 Hana Micron Inc. Stacked seminconductor package
US8729689B2 (en) 2010-05-10 2014-05-20 Hana Micron Inc. Stacked semiconductor package
WO2011142581A2 (ko) * 2010-05-10 2011-11-17 하나마이크론(주) 적층형 반도체 패키지
EP2634796A2 (en) 2012-02-08 2013-09-04 J-Devices Corporation Semiconductor device and manufacturing method thereof
KR20130091624A (ko) 2012-02-08 2013-08-19 가부시키가이샤 제이디바이스 반도체 장치 및 그 제조방법
US8872350B2 (en) 2012-02-08 2014-10-28 J-Devices Corporation Semiconductor device and manufacturing method thereof
WO2018123189A1 (ja) * 2016-12-27 2018-07-05 キヤノン株式会社 放射線撮像装置、その製造方法および撮像システム
CN110178054A (zh) * 2017-01-16 2019-08-27 佳能株式会社 放射线成像装置、其制造方法以及成像***

Also Published As

Publication number Publication date
JP3818359B2 (ja) 2006-09-06

Similar Documents

Publication Publication Date Title
JP3722209B2 (ja) 半導体装置
JP3874062B2 (ja) 半導体装置
US8026584B2 (en) Semiconductor package, module, system having solder ball coupled to chip pad and manufacturing method thereof
US6472746B2 (en) Semiconductor device having bonding wires serving as external connection terminals
JP2819285B2 (ja) 積層型ボトムリード半導体パッケージ
US20070222050A1 (en) Stack package utilizing through vias and re-distribution lines
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
JP3490314B2 (ja) マルチチップ型半導体装置
JP3818359B2 (ja) 半導体装置、回路基板及び電子機器
US6072700A (en) Ball grid array package
US20110115100A1 (en) Semiconductor device
US6163070A (en) Semiconductor package utilizing a flexible wiring substrate
JP2001077294A (ja) 半導体装置
JP2002373968A (ja) 電子回路装置およびその製造方法
KR19990069438A (ko) 칩 스택 패키지
JP2000228468A (ja) 半導体チップ及び半導体装置
JPH10242380A (ja) 半導体装置およびその製造方法
KR20110055985A (ko) 스택 패키지
JP3888438B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3625714B2 (ja) 半導体装置
JPH0621328A (ja) 半導体素子の実装方法
JP3850712B2 (ja) 積層型半導体装置
US20240170456A1 (en) Semiconductor package
TW557518B (en) Low profile stack semiconductor package
KR100370851B1 (ko) 반도체패키지

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041228

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060606

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees