JP2002008942A - Capacitor device, method of manufacturing the same, and module mounted with the device - Google Patents
Capacitor device, method of manufacturing the same, and module mounted with the deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はコンデンサ装置、コ
ンデンサ装置の製造方法及びコンデンサ装置が実装され
たモジュールに関し、さらに詳しくは、電源ラインとグ
ランドラインの間に接続されるデカップリングコンデン
サの機能を有するコンデンサ装置、コンデンサ装置の製
造方法及びコンデンサ装置が実装されたモジュールに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor device, a method of manufacturing the capacitor device, and a module on which the capacitor device is mounted, and more particularly, has a function of a decoupling capacitor connected between a power supply line and a ground line. The present invention relates to a capacitor device, a method for manufacturing the capacitor device, and a module on which the capacitor device is mounted.
【０００２】[0002]
【従来の技術】近年、マイクロプロセッサをはじめとす
るデジタルＬＳＩ半導体装置は、演算速度の高速化及び
低消費電力化による電源電圧の低減が進めらている。こ
のため、ＬＳＩのインピーダンスが急激に変動したとき
などにＬＳＩの動作電源電圧が不安定になりやすい。こ
の電源電圧を安定させ、かつ高周波ノイズを低減させる
ため、ＬＳＩの電圧電源ラインとグランドラインとの間
にデカップリングコンデンサを配置している。また、高
速動作デジタルＬＳＩはさらなる高周波（ＧＨｚ）領域
での安定した動作が要求されており、高周波ノイズによ
るＬＳＩの誤動作防止が必要となる。2. Description of the Related Art In recent years, in digital LSI semiconductor devices such as microprocessors, the operation speed has been reduced and the power supply voltage has been reduced by reducing the power consumption. Therefore, when the impedance of the LSI fluctuates rapidly, the operating power supply voltage of the LSI tends to become unstable. In order to stabilize the power supply voltage and reduce high frequency noise, a decoupling capacitor is arranged between a voltage power supply line and a ground line of the LSI. In addition, a high-speed operation digital LSI is required to operate stably in a further high frequency (GHz) region, and it is necessary to prevent malfunction of the LSI due to high frequency noise.
【０００３】従来のデカップリングコンデンサはマザー
ボードである回路基板上にチップコンデンサをＬＳＩチ
ップ近傍に設けて実装している。この場合、チップコン
デンサとＬＳＩチップとの間で配線の引き回しが必要で
あり、これらのリード間では比較的大きなインダクタン
スが存在する。従って、チップコンデンサを設けても高
速動作のＬＳＩに対しての電源電圧変動の抑制及び高周
波ノイスの低減の効果は少なくなってしまう。A conventional decoupling capacitor is mounted by mounting a chip capacitor near an LSI chip on a circuit board as a motherboard. In this case, it is necessary to route wiring between the chip capacitor and the LSI chip, and a relatively large inductance exists between these leads. Therefore, even if a chip capacitor is provided, the effect of suppressing power supply voltage fluctuation and reducing high-frequency noise for a high-speed LSI is reduced.
【０００４】デカップリングコンデンサに要求されるこ
とは基板回路の等価直列抵抗（ＥＳＲ）及び等価直列イ
ンダクタンス（ＥＳＬ）を低減することである。特に、
デカップリングコンデンサとＬＳＩとの間の配線の引き
回しによるインダクタンスの増加はデカップリングコン
デンサの高周波特性を妨げている。そこで、ＬＳＩの直
下にコンデンサを配置することにより、ＬＳＩとデカッ
プリングコンデンサとの配線距離を最短にしてインダク
タンスを低減させることが提案されている。特開平４−
２１１１９１にはマザーボードであるセラミック回路基
板にコンデンサを内臓して形成し、この上にＬＳＩを実
装することにより、ＬＳＩとコンデンサとの配線距離を
短くしてインダクタンスを低減させることが開示されて
いる。[0004] What is required of a decoupling capacitor is to reduce the equivalent series resistance (ESR) and the equivalent series inductance (ESL) of the substrate circuit. In particular,
The increase in inductance due to the routing of the wiring between the decoupling capacitor and the LSI hinders the high-frequency characteristics of the decoupling capacitor. Therefore, it has been proposed to arrange a capacitor directly below the LSI to minimize the wiring distance between the LSI and the decoupling capacitor to reduce the inductance. JP-A-4-
No. 211191 discloses that a capacitor is built in a ceramic circuit board as a motherboard, and an LSI is mounted thereon, thereby shortening a wiring distance between the LSI and the capacitor to reduce inductance.
【０００５】また、セラミック回路基板に多数のコンデ
ンサやコンデンサを多層構造にして内臓させることによ
り、コンデンサの容量を大きくしている。さらに、ＬＳ
Ｉなどを実装するセラミックス回路基板とは別にコンデ
ンサを内臓したセラミックス基板を作成して、ＬＳＩと
コンデンサを内臓したセラミックス基板とをマザーボー
ドである回路基板に実装する方法が提案されている。こ
の場合、セラミックス基板はグリーンシート法で製造さ
れる。[0005] In addition, a large number of capacitors or capacitors are built in a ceramic circuit board in a multilayer structure to increase the capacitance of the capacitors. Furthermore, LS
There has been proposed a method in which a ceramic substrate having a built-in capacitor is prepared separately from a ceramic circuit substrate on which I and the like are mounted, and the LSI and the ceramic substrate having the built-in capacitor are mounted on a circuit board which is a motherboard. In this case, the ceramic substrate is manufactured by a green sheet method.
【０００６】グリーンシート法では、アルミナなどのセ
ラミックス粉末を粘結剤などでシート状にしたグリーン
シート上に銅などの導電ペーストで配線パターンを形成
し、スルーホールにペーストを充填して、複数枚重ねて
プレスし、焼成して回路基板を作成する。In the green sheet method, a wiring pattern is formed with a conductive paste such as copper on a green sheet in which ceramic powder such as alumina is formed into a sheet with a binder or the like, and the paste is filled in through holes to form a plurality of sheets. The circuit board is created by stacking, pressing and firing.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記コ
ンデンサ内臓のセラミックス回路基板では容量絶縁膜の
材料である高誘電体の焼成温度が７００℃であるため、
回路基板、製造工程及び材料が限定されてしまう。そし
て、コンデンサの容量をさらに増やそうとすると電極や
グリーンシートを介して強誘電体を積層する必要があ
り、製造が極端に難しくなる。However, in the above-mentioned ceramic circuit board with a built-in capacitor, the firing temperature of the high dielectric, which is the material of the capacitive insulating film, is 700 ° C.
Circuit boards, manufacturing processes and materials are limited. In order to further increase the capacitance of the capacitor, it is necessary to laminate a ferroelectric substance via an electrode or a green sheet, which makes the production extremely difficult.
【０００８】さらに、従来例のコンデンサ内臓のセラミ
ックス回路基板では一部のコンデンサがショートすると
回路基板全体が不良となるため、回路基板の歩留りを上
げるのが困難であった。ところで、マイクロプロセッサ
を始めとするデジタルＬＳＩのＧＨｚ帯での高速動作、
低消費電力化及びチップの大面積化によりＬＳＩパッケ
ージのピン数が増加し、ピン間のピッチが微細化されて
くる。これに対応して、マザーボードである回路基板の
配線ピッチを小さくする必要がある。Further, in the conventional ceramic circuit board with a built-in capacitor, if a part of the capacitor is short-circuited, the entire circuit board becomes defective, and it is difficult to increase the yield of the circuit board. By the way, high-speed operation in the GHz band of a digital LSI including a microprocessor,
With the reduction in power consumption and the increase in the area of the chip, the number of pins of the LSI package increases, and the pitch between pins becomes finer. Correspondingly, it is necessary to reduce the wiring pitch of the circuit board as the motherboard.
【０００９】しかしながら、上記グリーンシートのスル
ーホールの加工は、通常、ドリルで行われるので、加工
できるスルーホールのピッチは１００μｍから２００μ
ｍ程度が限界であった。また、ＬＳＩへの高周波電流の
給電においては、通常、デカップリングコンデンサが高
周波バイパスとして用いられる。デカップリングコンデ
ンサを高周波領域で用いるには、コンデンサ容量を大き
くし、かつデカップリングコンデンサの実装領域を小さ
くして給電経路を短くし、寄生インダクタンスを減少さ
せる必要がある。従って、デカップリングコンデンサの
製造にはさらなる、微細加工が要求されている。However, since the processing of the through holes in the green sheet is usually performed by a drill, the pitch of the through holes that can be processed is 100 μm to 200 μm.
m was the limit. In supplying a high-frequency current to an LSI, a decoupling capacitor is generally used as a high-frequency bypass. In order to use a decoupling capacitor in a high-frequency region, it is necessary to increase the capacitance of the capacitor, reduce the mounting area of the decoupling capacitor, shorten the power supply path, and reduce the parasitic inductance. Therefore, further fine processing is required for the production of decoupling capacitors.
【００１０】しかしながら、前述のグリーンシート法で
は微細加工に限界があるため、高速デジタルＬＳＩに対
応したデカップリングコンデンサを製造することは困難
である。このように、従来技術では、高周波領域に対応
するための、回路基板への実装面積が小さく、かつ大き
な容量をもつコンデンサ装置を製造できないという問題
点がある。However, in the above-described green sheet method, there is a limit in fine processing, and it is difficult to manufacture a decoupling capacitor corresponding to a high-speed digital LSI. As described above, in the conventional technique, there is a problem that a capacitor device having a small mounting area on a circuit board and a large capacity for a high frequency region cannot be manufactured.
【００１１】本発明は上述の問題点を鑑みて創作された
ものであり、大きな容量を容易に得ることができ、かつ
微細加工が可能で、回路基板への実装面積を小さくする
ことができるコンデンサ装置、コンデンサ装置の製造方
法及びコンデンサ装置が実装されたモジュールを提供す
ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and a capacitor capable of easily obtaining a large capacity, capable of fine processing, and having a small mounting area on a circuit board. It is an object to provide a device, a method of manufacturing a capacitor device, and a module on which the capacitor device is mounted.
【００１２】[0012]
【課題を解決するための手段】上記した課題は、シリコ
ン単体或いはシリコン含有絶縁膜からなる基板、又はサ
ファイアからなる基板に第１のスルーホールを形成する
工程と、前記第１のスルーホール内に導電体を充填する
工程と、前記基板上に前記第１のスルーホール内の前記
導電体に接続された第１の電極を形成する工程と、前記
第１の電極上に容量絶縁膜を形成する工程と、前記容量
絶縁膜上に第２の電極を形成する工程とを有することを
特徴とするコンデンサ装置の製造方法により解決され
る。The above object is achieved by forming a first through hole in a substrate made of simple silicon or a silicon-containing insulating film or a substrate made of sapphire, and forming a first through hole in the first through hole. Filling a conductor, forming a first electrode connected to the conductor in the first through hole on the substrate, and forming a capacitive insulating film on the first electrode And a step of forming a second electrode on the capacitor insulating film.
【００１３】この発明によれば、シリコン単体或いはシ
リコン含有絶縁膜からなる基板、又はサファイアからな
る基板に表面から裏側まで貫通したスルーホールを形成
している。シリコン単体或いはシリコン含有絶縁膜から
なる基板を用いた場合、微細加工が可能なドライエッチ
ング技術を用いてスルーホールを形成することができ
る。また、サファイアからなる基板を用いた場合、レー
ザーを用いた加工技術で微細なスルーホールを形成する
ことができる。これにより、実装面積の小さいコンデン
サ装置を製造することができる。According to the present invention, a through hole penetrating from the surface to the back side is formed in a substrate made of simple silicon or a silicon-containing insulating film, or a substrate made of sapphire. When a substrate made of silicon alone or a silicon-containing insulating film is used, through holes can be formed by using a dry etching technique capable of fine processing. When a substrate made of sapphire is used, fine through holes can be formed by a processing technique using a laser. Thereby, a capacitor device having a small mounting area can be manufactured.
【００１４】上記した課題は、第１のスルーホールを有
し、前記第１のスルーホール内に導電体が充填された、
シリコン単体或いはシリコン含有絶縁膜からなる基板、
又はサファイアからなる基板と、第１の電極と、容量絶
縁膜と、第２の電極とがこの順に積層されてなるコンデ
ンサとを有し、前記コンデンサが前記基板上に形成さ
れ、前記コンデンサの第１の電極が前記第１のスルーホ
ール内の導電体に接続されていることを特徴とするコン
デンサ装置により解決する。An object of the present invention is to provide a semiconductor device having a first through hole, wherein the first through hole is filled with a conductor.
A substrate made of silicon alone or a silicon-containing insulating film,
A capacitor formed by laminating a substrate made of sapphire, a first electrode, a capacitor insulating film, and a second electrode in this order, wherein the capacitor is formed on the substrate; A solution is provided by a capacitor device wherein one electrode is connected to a conductor in the first through hole.
【００１５】シリコン単体或いはシリコン含有絶縁膜か
らなる基板、又はサファイアからなる基板を用いている
ので、上記したようにドライエッチング技術やレーザー
を用いた加工技術などによる微細加工が容易であり、こ
れにより、実装面積の小さいコンデンサ装置を製造する
ことができる。また、容量絶縁膜中に第１及び第２の電
極と対向して、少なくとも１つの中間電極を介在させて
いる。この中間電極が電気的に浮いた状態にある場合、
第１の電極及び第２の電極の間には複数のコンデンサが
直列に形成されることになる。これにより、直列接続さ
れたコンデンサのうち一部のコンデンサの電極同士がシ
ョートしても一部のコンデンサはコンデンサとしての機
能を保持しているので、コンデンサ装置自体は不良にな
らない。従って、コンデンサ装置の歩留りおよび信頼性
を向上させることができる。Since a substrate made of simple silicon or a silicon-containing insulating film or a substrate made of sapphire is used, fine processing by a dry etching technique, a processing technique using a laser, or the like is easy as described above. Thus, a capacitor device having a small mounting area can be manufactured. Further, at least one intermediate electrode is interposed in the capacitive insulating film so as to face the first and second electrodes. When this intermediate electrode is in an electrically floating state,
A plurality of capacitors will be formed in series between the first electrode and the second electrode. Thereby, even if the electrodes of some of the capacitors connected in series are short-circuited, some of the capacitors retain their function as capacitors, so that the capacitor device itself does not become defective. Therefore, the yield and reliability of the capacitor device can be improved.
【００１６】特に、歪みが発生し易く、そのためショー
トし易い基板両端等に配置されるコンデンサにこの構造
を採用すると有効である。また、コンデンサの第１の電
極と接続する導電体の充填された第１のスルーホールの
他に、第２の電極と接続する導電体の充填された第２の
スルーホールを設けている。そして、コンデンサ装置の
表裏に第１のスルーホールと接続する第１及び第２の接
続電極を設け、第２のスルーホールと接続する第３及び
第４の接続電極を設け、第１の接続電極と第２の接続電
極同士が接続し、第３の接続電極と第４の接続電極同士
が接続するようにコンデンサ装置を積層している。In particular, it is effective to employ this structure for capacitors which are easily disposed at both ends of the substrate, where distortion is likely to occur and short circuit is likely to occur. Further, in addition to the first through hole filled with a conductor connected to the first electrode of the capacitor, a second through hole filled with a conductor connected to the second electrode is provided. Then, first and second connection electrodes connected to the first through hole are provided on the front and back of the capacitor device, and third and fourth connection electrodes connected to the second through hole are provided. And the second connection electrode are connected to each other, and the capacitor devices are stacked so that the third connection electrode and the fourth connection electrode are connected to each other.
【００１７】これにより、第１の電極と高誘電体膜と第
２の電極からなるコンデンサを並列に接続することがで
きるので、大きな容量をもったコンデンサ装置を容易に
製造することができる。また、マザーボードである回路
基板に半導体装置とコンデンサ装置とを積層して相互接
続し、モジュール化している。即ち、コンデンサ装置の
第１及び第３の接続電極に対応する位置に半導体装置の
接続電極を形成し、コンデンサ装置の第２及び第４の接
続電極に対応する位置に回路基板の接続電極を形成した
上で、それらの接続電極同士が対応するように、半導体
装置、コンデンサ装置及び回路基板を積層する。Thus, the capacitor composed of the first electrode, the high dielectric film, and the second electrode can be connected in parallel, so that a capacitor device having a large capacity can be easily manufactured. In addition, a semiconductor device and a capacitor device are stacked on a circuit board, which is a motherboard, and interconnected to form a module. That is, connection electrodes of the semiconductor device are formed at positions corresponding to the first and third connection electrodes of the capacitor device, and connection electrodes of the circuit board are formed at positions corresponding to the second and fourth connection electrodes of the capacitor device. Then, the semiconductor device, the capacitor device, and the circuit board are stacked so that the connection electrodes correspond to each other.
【００１８】これにより、最短距離で半導体装置、コン
デンサ装置及び回路基板間の相互接続が可能となり、こ
のため、半導体装置及び回路基板とコンデンサ装置との
配線距離を短くすることができる。これにより、回路の
インダクタンスを低減することができ、従って、高周波
数領域での回路動作の性能向上を図ることができる。As a result, interconnection between the semiconductor device, the capacitor device, and the circuit board can be performed with the shortest distance, and therefore, the wiring distance between the semiconductor device, the circuit board, and the capacitor device can be shortened. Thereby, the inductance of the circuit can be reduced, and therefore, the performance of the circuit operation in a high frequency region can be improved.
【００１９】[0019]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図を参照しながら説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態のコンデンサ装置の概略を示す断面図である。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) FIG. 1 is a sectional view schematically showing a capacitor device according to a first embodiment of the present invention.
【００２０】図１に示すように、シリコン単体からなる
基板１０に第１のスルーホール１２ａ及び第２のスルー
ホール１２ｂが形成され、この中に導電体が充填され
て、デカップリングコンデンサ（コンデンサ装置）の支
持体１１が構成されている。コンデンサの支持体１１の
表面に、第１の電極である下部電極１４と、容量絶縁膜
である高誘電体膜１６と、第２の電極１８とがこの順に
積層されて、一個のコンデンサを構成している。As shown in FIG. 1, a first through hole 12a and a second through hole 12b are formed in a substrate 10 made of silicon alone, and a conductive material is filled in the first through hole 12a and the second through hole 12b to form a decoupling capacitor (capacitor device). ) Of the support 11. A lower electrode 14 as a first electrode, a high dielectric film 16 as a capacitive insulating film, and a second electrode 18 are laminated in this order on the surface of a support 11 of the capacitor to constitute one capacitor. are doing.
【００２１】下部電極１４は第１のスルーホール１２ａ
内の導電体と接続し、さらに電極パッド（第１の接続電
極）２１ａと接続している。また、第１のスルーホール
１２ａ内の導電体は、支持体１１の裏面で電極パッド２
１ｄを介して第２の接続電極であるバンプ電極２８ｃと
接続している。なお、電極パッド２１ａはＬＳＩの電源
ラインに接続され、バンプ電極２８ｃはマザーボードで
ある回路基板の電源ラインに接続される。The lower electrode 14 has a first through hole 12a.
Connected to the inner conductor, and further connected to an electrode pad (first connection electrode) 21a. The conductor in the first through hole 12 a is formed on the back surface of the support 11 by the electrode pad 2.
It is connected to a bump electrode 28c as a second connection electrode via 1d. The electrode pad 21a is connected to a power line of an LSI, and the bump electrode 28c is connected to a power line of a circuit board as a motherboard.
【００２２】上部電極１８は第２のスルーホール１２ｂ
内の導電体と接続し、さらに電極パッド（第３の接続電
極）２１ｂと接続している。第２のスルーホール１２ｂ
内の導電体は、支持体１１の裏面で電極パッド２１ｅを
介し第４の接続電極であるバンプ電極２８ｄに接続され
ている。なお、電極パッド２１ｂはＬＳＩのグランドラ
インに接続され、バンプ電極２８ｄはマザーボードであ
る回路基板のグランドラインに接続される。The upper electrode 18 is provided in the second through hole 12b.
Connected to a conductor inside, and further connected to an electrode pad (third connection electrode) 21b. Second through hole 12b
The conductor inside is connected to a bump electrode 28d as a fourth connection electrode via an electrode pad 21e on the back surface of the support 11. The electrode pad 21b is connected to a ground line of the LSI, and the bump electrode 28d is connected to a ground line of a circuit board as a motherboard.
【００２３】なお、本実施の形態のコンデンサ装置の基
板１０はシリコン単体からなるが、その代わりに酸化シ
リコン（シリコン含有絶縁膜）やサファイアをコンデン
サ装置の支持体１１の基板材料にしてもよい。デカップ
リングコンデンサを、上記のように、ＬＳＩの電源ライ
ンとグランドラインとの間に接続することにより、電源
電圧の変動を低減させ、或いはマザーボードである回路
基板内の高周波ノイズを低減させることができる。Although the substrate 10 of the capacitor device of the present embodiment is made of simple silicon, silicon oxide (silicon-containing insulating film) or sapphire may be used as the substrate material of the support 11 of the capacitor device instead. By connecting the decoupling capacitor between the power supply line and the ground line of the LSI as described above, it is possible to reduce fluctuations in the power supply voltage or reduce high-frequency noise in a circuit board as a motherboard. .
【００２４】この発明の実施の形態のデカップリングコ
ンデンサによれば、基板材料としてシリコン、酸化シリ
コン、又はサファイアを用いているので、半導体プロセ
スでのドライエッチング技術やレーザーを用いた加工技
術により形成することができる。すなわち、スルーホー
ルがドリルを使って形成されるセラミックス基板を用い
たコンデンサ装置と比較して、スルーホール間のピッチ
を縮小することができる。従って、コンデンサ装置の微
細化が可能であるので、デカップリングコンデンサの高
周波特性を向上させることができる。According to the decoupling capacitor of the embodiment of the present invention, since silicon, silicon oxide or sapphire is used as a substrate material, it is formed by a dry etching technique in a semiconductor process or a processing technique using a laser. be able to. That is, the pitch between the through holes can be reduced as compared with a capacitor device using a ceramic substrate in which the through holes are formed using a drill. Therefore, since the capacitor device can be miniaturized, the high frequency characteristics of the decoupling capacitor can be improved.
【００２５】次に、本発明の第１の実施の形態のコンデ
ンサ装置の製造方法を図２乃至図４を参照して説明す
る。図２（ａ）乃至（ｄ）、図３（ａ）乃至（ｃ）、図
４（ａ）乃至（ｂ）は本発明の第１の実施のコンデンサ
装置の製造方法を示す断面図である。図２（ａ）に示す
ように、まず、厚さが３００μｍのシリコン基板１０上
の所定の領域にレジストパターン（図示せず）を形成
し、ＣＦ4 などを用いたドライエッチングにより、直径
Ｂが６０μｍ、ピッチＡが１５０μｍのスルーホール１
２ａ、１２ｂ、１２ｃを形成する。その後、スルーホー
ル１２ａ、１２ｂ、１２ｃ内にＣＶＤ法で導電体を充填
してコンデンサの支持体１１とする。Next, a method of manufacturing the capacitor device according to the first embodiment of the present invention will be described with reference to FIGS. 2A to 2D, 3A to 3C, and 4A and 4B are cross-sectional views illustrating a method for manufacturing the capacitor device according to the first embodiment of the present invention. As shown in FIG. 2A, first, a resist pattern (not shown) is formed in a predetermined region on a silicon substrate 10 having a thickness of 300 μm, and the diameter B is determined by dry etching using CF 4 or the like. Through hole 1 with 60 μm pitch A of 150 μm
2a, 12b and 12c are formed. After that, the through holes 12a, 12b, and 12c are filled with a conductor by a CVD method to form a capacitor support 11.
【００２６】図２（ａ）では５つのスルーホールを形成
しているが、そのうち両端の２つが第１のスルーホール
１２ａであり、その内側の２つが第２のスルーホール１
２ｂであり、中央部の１つが半導体装置及び回路基板の
信号ラインを相互接続するスルーホール１２ｃである。
次に、図２（ｂ）に示すように、下から順に、膜厚約
０．１μｍのＴｉ（チタン）膜１４ａを、膜厚約０．２
μｍのＰｔ（白金）膜１４ｂをそれぞれスパッタリング
にて成膜する。続いて、フォトリソグラフィーによりレ
ジスト膜（図示せず）をパターニングして開口部を形成
した後、このレジスト膜をマスクにして、Ｐｔ膜１４ｂ
とＴｉ膜１４ａとをエッチングして、第１の電極である
下部電極１４を形成する。In FIG. 2A, five through-holes are formed, two of which are first through-holes 12a, and two insides are second through-holes 1a.
2b, and one of the central portions is a through hole 12c for interconnecting the signal lines of the semiconductor device and the circuit board.
Next, as shown in FIG. 2B, a Ti (titanium) film 14a having a thickness of about 0.1 μm is
A Pt (platinum) film 14b having a thickness of μm is formed by sputtering. Subsequently, after an opening is formed by patterning a resist film (not shown) by photolithography, the Pt film 14b is formed using this resist film as a mask.
And the Ti film 14a are etched to form the lower electrode 14, which is the first electrode.
【００２７】次に、図２（ｃ）に示すように、高誘電体
材料であるＢａＳｒＴｉＯ3(バリウムストロンチューム
チタン酸化膜、以下、ＢＳＴという）膜をスパッタリン
グにより成膜する。そして、ＢＳＴ膜上にレジスト膜
（図示せず）を形成した後、フォトリソグラフィーによ
りレジスト膜をパターニングして開口部を形成し、その
後、このレジスト膜をマスクにして、バッファードフッ
酸（ＮＨ4 Ｆ：ＨＦ＝６：１）をエッチング液に用い
て、ＢＳＴをエッチングし、容量絶縁膜となる高誘電体
膜１６を形成する。このとき、下部電極１４上の一部、
第２のスルーホール１２ｂ上及び信号ラインのスルーホ
ール１２ｃ上にも開口部が形成される。Next, as shown in FIG. 2C, a BaSrTiO 3 (barium strontium titanium oxide film, hereinafter referred to as BST) film which is a high dielectric material is formed by sputtering. Then, after forming a resist film (not shown) on the BST film, the resist film is patterned by photolithography to form an opening, and then, using this resist film as a mask, buffered hydrofluoric acid (NH 4) BST is etched using F: HF = 6: 1) as an etchant to form a high dielectric film 16 serving as a capacitance insulating film. At this time, a part on the lower electrode 14,
Openings are also formed on the second through hole 12b and the signal line through hole 12c.
【００２８】次に、図２（ｄ）に示すように、スパッタ
リング法により膜厚約０．２μｍのＰｔ膜を成膜した
後、その上にレジスト膜を形成する。続いて、フォトリ
ソグラフィーにより、レジスト膜（図示せず）をパター
ニングして開口部を形成した後、このレジスト膜をマス
クにして、Ｐｔ膜をエッチングし、第２のスルーホール
１２ｂの導電体と接続した上部電極（第２の電極）１８
を形成する。これにより、ＢＳＴ膜からなる高誘電体層
１６が下部電極１４と上部電極１８により挟まれたコン
デンサが形成される。Next, as shown in FIG. 2D, after a Pt film having a thickness of about 0.2 μm is formed by a sputtering method, a resist film is formed thereon. Subsequently, after an opening is formed by patterning a resist film (not shown) by photolithography, the Pt film is etched using the resist film as a mask, and is connected to the conductor of the second through hole 12b. Upper electrode (second electrode) 18
To form As a result, a capacitor in which the high dielectric layer 16 made of the BST film is sandwiched between the lower electrode 14 and the upper electrode 18 is formed.
【００２９】また、このとき、同時に高誘電体膜１６の
開口部を通して下部電極１４と接続した導電膜と、同じ
く信号ラインのスルーホール内の導電体と接続した導電
膜とを形成する。次に、図３（ａ）に示すように、感光
性のポリイミド膜を塗布し、パターニングして開口部を
形成する。開口部は、上部電極１８上と、高誘電体膜１
６の開口部を通して下部電極１４と接続した導電膜上
と、信号ラインのスルーホール１２ｃ内の導電体と接続
した導電膜上とに形成される。残るポリイミド膜が保護
膜２０となる。At this time, at the same time, a conductive film connected to the lower electrode 14 through the opening of the high dielectric film 16 and a conductive film similarly connected to the conductor in the through hole of the signal line are formed. Next, as shown in FIG. 3A, a photosensitive polyimide film is applied and patterned to form an opening. The opening is formed on the upper electrode 18 and the high dielectric film 1.
6 on the conductive film connected to the lower electrode 14 through the opening and on the conductive film connected to the conductor in the through hole 12c of the signal line. The remaining polyimide film becomes the protective film 20.
【００３０】次いで、保護膜２０上に下から順にＣｒ
（クロム）膜、Ｎｉ（ニッケル）膜、Ａｕ（金）膜をそ
れぞれ成膜する。続いて、レジスト膜（図示せず）を形
成した後、フォトリソグラフィーによりレジスト膜をパ
ターニングして開口部を形成する。その後、このレジス
ト膜をマスクにして、Ａｕ膜、Ｎｉ膜およびＣｒ膜をエ
ッチングし、５つの電極パッド２１ａ、２１ｂ、２１ｃ
を形成する。表面の５つの電極パッド２１ａ、２１ｂ、
２１ｃのうち、両端の２つが第１のスルーホール１２ａ
内の導電体と接続した第１の接続電極２１ａであり、そ
の内側の２つが第２のスルーホール１２ｂ内の導電体と
接続した第３の接続電極２１ｂであり、中央部の１つは
信号ラインの接続電極２１ｃである。Next, Cr is sequentially formed on the protective film 20 from the bottom.
A (chromium) film, a Ni (nickel) film, and an Au (gold) film are formed. Subsequently, after forming a resist film (not shown), the resist film is patterned by photolithography to form an opening. Thereafter, using this resist film as a mask, the Au film, the Ni film, and the Cr film are etched, and the five electrode pads 21a, 21b, 21c are formed.
To form Five electrode pads 21a, 21b on the surface,
Of the two through holes 21c, two at both ends are the first through holes 12a.
A first connection electrode 21a connected to a conductor inside the first connection electrode 21a, two inside thereof are third connection electrodes 21b connected to a conductor in the second through hole 12b, and one of the central portions is a signal connection portion. This is the line connection electrode 21c.
【００３１】次に、図３（ｃ）に示すように、支持基板
１１の裏面に感光性のポリイミド膜を塗布した後、露光
し、現像することによりスルーホール１２ａ、１２ｂ、
１２ｃの領域に開口部を有する保護膜２２を形成する。
次に、支持体１１の裏面の保護膜２２上に下から順に、
Ｃｒ膜、Ｎｉ膜、Ａｕ膜を成膜する。続いて、レジスト
膜（図示せず）を形成した後、フォトリソグラフィーに
よりレジスト膜をパターニングして開口部を形成する。
その後、このレジスト膜をマスクにして、Ａｕ膜、Ｎｉ
膜およびＣｒ膜をエッチングして、スルーホール１２
ａ、１２ｂ、１２ｃの導電体と接続する５つの電極パッ
ド２４ａ、２４ｂ、２４ｃを形成する。Next, as shown in FIG. 3C, a photosensitive polyimide film is applied to the back surface of the support substrate 11, and then exposed and developed to form through holes 12a, 12b,
A protective film 22 having an opening is formed in a region 12c.
Next, in order from the bottom on the protective film 22 on the back surface of the support 11,
A Cr film, a Ni film, and an Au film are formed. Subsequently, after forming a resist film (not shown), the resist film is patterned by photolithography to form an opening.
Then, using this resist film as a mask, an Au film, Ni
The film and the Cr film are etched to form through holes 12.
Five electrode pads 24a, 24b, 24c connected to the conductors a, 12b, 12c are formed.
【００３２】次に、図４（ａ）及び図４（ｂ）に示すよ
うに、電極パッド２４ａ、２４ｂ、ｒ２４ｃ上にＰｂ
（鉛）−５ｗｔ％Ｓｎ（錫）からなるはんだをメタルマ
スクを通じて蒸着してはんだ膜２６を形成する。そし
て、はんだ膜２６の表面の酸化を防止するためのフラッ
クスを塗布し、３５０℃で加熱、溶融して回路基板と接
続するための５つのバンプ電極２８ａ、２８ｂ、２８ｃ
を形成する。裏面の５つのバンプ電極２８ａ、２８ｂ、
２８ｃのうち、両端の２つが第１のスルーホール１２ａ
内の導電体と接続した第２の接続電極２８ａであり、そ
の内側の２つが第２のスルーホール１２ｂ内の導電体と
接続した第４の接続電極２８ｂであり、中央部の１つは
信号ラインの接続電極２８ｃである。Next, as shown in FIGS. 4A and 4B, Pb is formed on the electrode pads 24a, 24b and r24c.
Solder made of (lead) -5 wt% Sn (tin) is deposited through a metal mask to form a solder film 26. Then, a flux for preventing the surface of the solder film 26 from being oxidized is applied, heated and melted at 350 ° C., and the five bump electrodes 28a, 28b, and 28c for connecting to the circuit board.
To form The five bump electrodes 28a, 28b on the back surface,
28c, the first two through holes 12a
A second connection electrode 28a connected to a conductor inside the second through-hole 12b is a fourth connection electrode 28b connected to a conductor in the second through-hole 12b, and one of the central portions is a signal connection portion. This is the line connection electrode 28c.
【００３３】以上により、第１の実施の形態のコンデン
サ装置３０が完成する。以上のように、第１の実施の形
態のコンデンサ装置３０の製造方法によれば、シリコン
単体の基板１０を用いているため、ドライエッチングな
どの半導体製造プロセスを採用することができる。従っ
て、微細ピッチのスルーホール１２ａ、１２ｂ、１２ｃ
を形成することができ、実装面積を小さくすることがで
きる。すなわち、マザーボードである回路基板に実装す
る場合、ＬＳＩとの配線距離を短くすることができるの
で、回路のインダクタンスが減少し、デカップリングコ
ンデンサの高周波特性を向上させることができる。As described above, the capacitor device 30 according to the first embodiment is completed. As described above, according to the method of manufacturing the capacitor device 30 of the first embodiment, the semiconductor manufacturing process such as dry etching can be employed because the substrate 10 made of silicon alone is used. Accordingly, fine pitch through holes 12a, 12b, 12c
Can be formed, and the mounting area can be reduced. That is, when mounted on a circuit board that is a motherboard, the wiring distance to the LSI can be reduced, so that the circuit inductance is reduced and the high-frequency characteristics of the decoupling capacitor can be improved.
【００３４】また、微細加工技術により多数のコンデン
サを基板１０上に搭載できるので、実装面積を増やさず
に大きな容量のデカップリングコンデンサを製造するこ
とができる。なお、本実施の形態では、コンデンサ装置
３０の基板材料としてシリコンを用いているが、酸化シ
リコン（シリコン含有絶縁膜）やサファイアなども用い
ることができる。この場合、酸化シリコンはシリコンと
同様にＣＦ4 などを用いたドライエッチングにより、ま
た、サファイアはレーザーを用いた加工技術により、そ
れぞれ微細ピッチのスルーホールを形成することができ
る。Further, since a large number of capacitors can be mounted on the substrate 10 by the fine processing technology, a large-capacity decoupling capacitor can be manufactured without increasing the mounting area. In the present embodiment, silicon is used as the substrate material of the capacitor device 30, but silicon oxide (silicon-containing insulating film), sapphire, or the like can also be used. In this case, through holes of fine pitch can be formed in silicon oxide by dry etching using CF 4 or the like, similarly to silicon, and in sapphire by processing technology using laser.
【００３５】また、本実施の形態では、高誘電体膜１６
の材料としてＢＳＴを用いているが、ＰｂＺｒX Ｔｉ
1-X Ｏ3(ＰＺＴ）及びＢｉＳｒ2 Ｔａ2 Ｏ9(Ｙ１と呼
ぶ）などを用いてもよい。これらはスパッタリングやゾ
ル・ゲル法により成膜することができる。 （第２の実施の形態）第２の実施の形態において、第１
の実施の形態と異なるところは、図２における基板１０
の材料としてガラス基板を用いている点、高誘電体膜層
１６の材料としてＰｂＭｇＮｂＯ3 （以下、ＰＭＮと称
する。）を使用している点である。In the present embodiment, the high dielectric film 16
BST is used as a material for PbZr x Ti
1-X O 3 (PZT) and BiSr 2 Ta 2 O 9 (referred to as Y1) may be used. These can be formed by sputtering or a sol-gel method. (Second Embodiment) In the second embodiment, the first
The difference from the embodiment shown in FIG.
Is that a glass substrate is used as a material of the first embodiment, and PbMgNbO 3 (hereinafter referred to as PMN) is used as a material of the high dielectric film layer 16.
【００３６】さらに、異なる点は高誘電体膜層１６のエ
ッチング方法であり、その他の工程は第１の実施例と同
一である。以下に、第２の実施の形態の製造方法につい
て上記異なる点を中心に説明する。図２乃至図４を流用
する。第１の実施例と同様な方法で厚さが３００μｍの
ガラス基板１０にスルーホール１２ａ、１２ｂ、１２ｃ
を形成し、スルーホール１２ａ、１２ｂ、１２ｃ内に導
電体を充填してコンデンサ装置の支持体１１とする。Further, the difference is in the method of etching the high dielectric film layer 16, and the other steps are the same as in the first embodiment. Hereinafter, the manufacturing method according to the second embodiment will be described focusing on the different points. 2 to 4 are diverted. In the same manner as in the first embodiment, through holes 12a, 12b, 12c are formed in a glass substrate 10 having a thickness of 300 μm.
Are formed, and the through holes 12a, 12b, and 12c are filled with a conductor to form a support 11 of the capacitor device.
【００３７】次いで、下部電極１４を形成した後に、Ｐ
ＭＮをパルスレーザーデポジション（ＰＬＤ）法で成膜
する。続いて、レジスト膜（図示せず）を形成した後、
フォトリソグラフィーによりレジスト膜をパターニング
し、その後、このレジスト膜をマスクにして、イオンミ
リング法でＰＭＮをエッチングして、高誘電体層１８を
形成する。なお、ＰＭＮの形成方法として、通常のスパ
ッタリング又はＰＭＮの原料を含む液体をスピンコート
で塗布し、溶剤を乾燥させ、焼成させて成膜するゾル・
ゲル法を用いてもよい。Next, after forming the lower electrode 14, P
MN is formed by a pulse laser deposition (PLD) method. Subsequently, after forming a resist film (not shown),
The resist film is patterned by photolithography, and thereafter, using this resist film as a mask, the PMN is etched by ion milling to form the high dielectric layer 18. In addition, as a method for forming PMN, a liquid containing a raw material of PMN or normal sputtering is applied by spin coating, a solvent is dried, and sol is formed by firing.
A gel method may be used.
【００３８】次の工程の上部電極１８の成膜からバンプ
電極２８ａ、２８ｂ、２８ｃ形成までの工程は第１の実
施の形態と同一な製造方法により形成する。以上の方法
により、スルーホール１２ａ、１２ｂ、１２ｃを有する
ガラス基板１０上に、高誘電体であるＰＭＮを容量絶縁
膜としたコンデンサが形成されたコンデンサ装置３０を
製造することができる。The steps from the film formation of the upper electrode 18 to the formation of the bump electrodes 28a, 28b, 28c in the next step are formed by the same manufacturing method as in the first embodiment. By the above method, it is possible to manufacture a capacitor device 30 in which a capacitor using PMN, which is a high dielectric substance, as a capacitive insulating film is formed on the glass substrate 10 having the through holes 12a, 12b, and 12c.
【００３９】第２の実施の形態においては、基板１０と
してガラス基板を用いているので、第１の実施の形態と
同様に、微細加工が可能であり、第１の実施の形態と同
様な効果を有する。 （第３の実施の形態）図５は、第３の実施の形態のコン
デンサ装置３０ａの構造を示す断面図である。In the second embodiment, since a glass substrate is used as the substrate 10, fine processing is possible as in the first embodiment, and the same effect as in the first embodiment is obtained. Having. (Third Embodiment) FIG. 5 is a sectional view showing a structure of a capacitor device 30a according to a third embodiment.
【００４０】第３の実施の形態のコンデンサ装置３０ａ
において、第１及び第２の実施の形態と異なるところ
は、図５に示すように、下部電極（第１の電極）１４と
上部電極（第２の電極）１８との間の高誘電体膜（容量
絶縁膜）１６ａ、１６ｂ中に中間電極１９が介在し、か
つこの中間電極１９は電気的に浮いた状態となっている
ことである。即ち、ＬＳＩの電源ラインとグランドライ
ンとの間で複数のコンデンサが電気的に直列に接続され
ていることである。The capacitor device 30a according to the third embodiment
Is different from the first and second embodiments in that a high dielectric film between a lower electrode (first electrode) 14 and an upper electrode (second electrode) 18 as shown in FIG. (Capacitive insulating film) Intermediate electrode 19 is interposed between 16a and 16b, and this intermediate electrode 19 is in an electrically floating state. That is, a plurality of capacitors are electrically connected in series between the power supply line and the ground line of the LSI.
【００４１】また、図５では、図４（ｂ）と異なり、３
つのスルーホール１２ａ、１２ｂ、１２ｃが形成されて
いる。そのうち、一端のスルーホールは、電源ラインと
接続される導電体が充填された第１のスルーホール１２
ａであり、他端のスルーホールはグランドラインと接続
される導電体が充填された第２のスルーホール１２ｂで
あり、中央部のスルーホールは導電体が充填された信号
ラインのスルーホール１２ｃである。In FIG. 5, unlike FIG.
Two through holes 12a, 12b, 12c are formed. Among them, the through hole at one end is the first through hole 12 filled with a conductor connected to the power supply line.
The through hole at the other end is a second through hole 12b filled with a conductor connected to the ground line, and the through hole at the center is a through hole 12c of the signal line filled with the conductor. is there.
【００４２】下部電極１４は第１のスルーホール１２ａ
内の導電体と接続し、かつ表面で電極パッド（第１の接
続電極）２１ａと接続し、裏面でバンプ電極（第２の接
続電極）２８ａと接続している。上部電極１８は第２の
スルーホール１２ｂ内の導電体と接続し、かつ表面で電
極パッド（第３の接続電極）２１ｂと接続し、裏面でバ
ンプ電極（第４の接続電極）２８ｂと接続している。信
号ラインの表面の電極パッド２１ｃ及び裏面のバンプ電
極（接続電極）２８ｃは信号ラインのスルーホール１２
ｃ内の導電体と接続している。The lower electrode 14 has a first through hole 12a.
The inside is connected to an electrode pad (first connection electrode) 21a on the front surface, and is connected to a bump electrode (second connection electrode) 28a on the back surface. The upper electrode 18 is connected to the conductor in the second through hole 12b, is connected to the electrode pad (third connection electrode) 21b on the front surface, and is connected to the bump electrode (fourth connection electrode) 28b on the back surface. ing. The electrode pad 21c on the front surface of the signal line and the bump electrode (connection electrode) 28c on the rear surface are connected to the through hole 12 of the signal line.
It is connected to the conductor in c.
【００４３】以上のように、第３の実施の形態によれ
ば、電源ラインとグランドラインとの間に２個のコンデ
ンサが電気的に直列に接続されている。これにより、１
個のコンデンサがショートしても他のコンデンサはコン
デンサとしての機能を保持しているので、コンデンサ装
置３０ａ自体が不良になることはない。従って、このよ
うな構造のコンデンサは、特に、歪みが発生し易く、そ
のためショートし易い基板両端等に配置されると有効で
ある。As described above, according to the third embodiment, two capacitors are electrically connected in series between the power supply line and the ground line. This gives 1
Even if one of the capacitors is short-circuited, the other capacitors retain their function as capacitors, so that the capacitor device 30a itself does not become defective. Therefore, the capacitor having such a structure is particularly effective when it is arranged at both ends of the substrate where distortion is likely to occur and short-circuit is likely to occur.
【００４４】なお、この実施の形態では、容量絶縁膜１
６ａ、１６ｂ中に中間電極１９を１つ介在させて２個の
キャパシタを電気的に直列に接続したコンデンサ装置を
用いているが、容量絶縁膜中に中間電極を２つ以上形成
して３個以上のキャパシタを電気的に直列に接続したコ
ンデンサ装置を用いてもよい。次に、図５を参照して第
３の実施の形態のコンデンサ装置３０ａの製造方法を説
明する。In this embodiment, the capacitance insulating film 1
Although a capacitor device is used in which two capacitors are electrically connected in series with one intermediate electrode 19 interposed between 6a and 16b, two or more intermediate electrodes are formed in the capacitive insulating film and three capacitors are formed. A capacitor device in which the above-mentioned capacitors are electrically connected in series may be used. Next, a method for manufacturing the capacitor device 30a according to the third embodiment will be described with reference to FIG.
【００４５】第３の実施の形態において、第１の実施の
形態の製造方法と異なるところは、容量絶縁膜１６ａ、
１６ｂの材料であるＢＳＴの成膜方法が異なる点、及び
電源ラインに接続される下部電極１４とグランドライン
に接続される上部電極１８との間で複数のコンデンサが
直列接続されるように複数のコンデンサを形成している
点である。その他の工程は第１の実施例と同一であるの
で説明を省略する。The third embodiment is different from the manufacturing method of the first embodiment in that the capacitance insulating film 16a,
The method of forming BST, which is the material of 16b, is different, and a plurality of capacitors are connected in series between a lower electrode 14 connected to a power supply line and an upper electrode 18 connected to a ground line. The point is that a capacitor is formed. The other steps are the same as those in the first embodiment, and a description thereof will be omitted.
【００４６】まず、第１の実施の形態と同一の工程で下
部電極１４まで形成する。この下部電極１４は第１のス
ルーホール１２ａ内の導電体と接続されるように形成す
る。続いて、上記したゾル・ゲル法を用いてＢＳＴ膜を
成膜する。次いで、ＢＳＴ膜上にレジスト膜（図示せ
ず）を形成した後、フォトリソグラフィー技術を用いて
レジスト膜をパターニングし、開口部を形成する。次い
で、このレジスト膜をマスクにして、バッファードフッ
酸にてＢＳＴ膜をエッチングして第１の高誘電体層１６
ａを形成する。First, the steps up to the lower electrode 14 are formed in the same steps as in the first embodiment. The lower electrode 14 is formed so as to be connected to the conductor in the first through hole 12a. Subsequently, a BST film is formed using the sol-gel method described above. Next, after forming a resist film (not shown) on the BST film, the resist film is patterned by using a photolithography technique to form an opening. Next, using this resist film as a mask, the BST film is etched with buffered hydrofluoric acid to form the first high dielectric layer 16.
a is formed.
【００４７】次に、膜厚約０．２μｍのＰｔ膜をスパッ
タリングで成膜する。続いて、Ｐｔ膜の上にレジスト膜
（図示せず）を形成した後、フォトリソグラフィーにて
レジスト膜をパターニングし、開口部を形成する。これ
をマスクにして、Ｐｔ膜をエッチングして、中間電極１
９を形成する。中間電極１９は下部電極１４及び上部電
極１８に接続せずに、電気的に浮いた状態になるように
形成する。Next, a Pt film having a thickness of about 0.2 μm is formed by sputtering. Subsequently, after forming a resist film (not shown) on the Pt film, the resist film is patterned by photolithography to form an opening. Using this as a mask, the Pt film is etched to form the intermediate electrode 1
9 is formed. The intermediate electrode 19 is formed so as to be electrically floating without being connected to the lower electrode 14 and the upper electrode 18.
【００４８】次に、再度、ＢＳＴ膜を前記と同じ方法で
成膜した後、パターニングして中間電極１９上に第２の
高誘電体層１６ｂを形成する。次に、膜厚約０．２μｍ
のＰｔ膜をスパッタリングで成膜し、中間電極１９の形
成方法と同じ方法で、上部電極１８を形成する。上部電
極１８は第２のスルーホール１２ｂ内の導電体に接続さ
れるように形成する。以上により、下部電極１４と上部
電極１８との間に、下部電極１４と第１の高誘電体層１
６ａと中間電極１９とで構成されるコンデンサと、上部
電極１８と第２の高誘電体層１６ｂと中間電極１９とで
構成されるコンデンサとが形成される。Next, after forming a BST film again by the same method as described above, the second high dielectric layer 16b is formed on the intermediate electrode 19 by patterning. Next, a film thickness of about 0.2 μm
Is formed by sputtering, and the upper electrode 18 is formed by the same method as the method of forming the intermediate electrode 19. The upper electrode 18 is formed so as to be connected to the conductor in the second through hole 12b. As described above, the lower electrode 14 and the first high dielectric layer 1 are placed between the lower electrode 14 and the upper electrode 18.
A capacitor composed of 6a and the intermediate electrode 19 and a capacitor composed of the upper electrode 18, the second high dielectric layer 16b and the intermediate electrode 19 are formed.
【００４９】次に、第１の実施の形態と同様に、感光性
のポリイミド膜からなる保護層２０と電極パッド２１
ａ、２１ｂ、２１ｃとを形成する。次に、支持体１１の
裏側にも保護層２２と電極パッド２４ａ、２４ｂ、２４
ｃを形成し、さらに各電極パッド２４ａ、２４ｂ、２４
ｃ上にバンプ電極（図示ぜす）を形成する。Next, as in the first embodiment, a protective layer 20 made of a photosensitive polyimide film and an electrode pad 21 are formed.
a, 21b and 21c are formed. Next, the protective layer 22 and the electrode pads 24a, 24b, 24
c, and further, each electrode pad 24a, 24b, 24
A bump electrode (shown in the figure) is formed on c.
【００５０】以上の方法により、下部電極１４と上部電
極１８との間に中間電極１９を共通の電極とする２つの
コンデンサが形成される。このとき、中間電極１９が電
気的に浮いた状態となっているため、下部電極１４が電
源ラインに接続され、上部電極１８がグランドラインに
接続されると、電源ラインとグランドラインとの間に２
つのコンデンサが電気的に直列に接続されることにな
る。According to the above method, two capacitors having the intermediate electrode 19 as a common electrode are formed between the lower electrode 14 and the upper electrode 18. At this time, since the intermediate electrode 19 is in an electrically floating state, the lower electrode 14 is connected to the power supply line, and the upper electrode 18 is connected to the ground line. 2
The two capacitors will be electrically connected in series.
【００５１】（第４の実施の形態）図６は第４の実施の
形態のコンデンサ装置３０ｂの構造を示す断面図であ
る。第４の実施の形態のコンデンサ装置３０ｂにおい
て、他の実施例と異なるところは、電源ラインとグラン
ドラインとの間に電気的に直列接続したコンデンサと、
電気的に並列接続したコンデンサが混在して形成されて
いる点である。(Fourth Embodiment) FIG. 6 is a sectional view showing the structure of a capacitor device 30b according to a fourth embodiment. The capacitor device 30b according to the fourth embodiment differs from the other embodiments in that a capacitor electrically connected in series between a power supply line and a ground line;
The point is that capacitors electrically connected in parallel are formed together.
【００５２】図６に示すように、シリコン基板１０にス
ルーホール１２ａ、１２ｂ、１２ｃが形成され、その中
に導電体が充填されて支持体１１が形成されている。支
持体１１上にはスルーホール１２ａ、１２ｂ、１２ｃの
導電体の領域が開口されるようにポリイミド膜からなる
保護膜２０が形成されている。まず、Ｃ部の構造を説明
する。Ｃ部にはＴｉ膜とＰｔ膜とからなる下部電極１４
が形成され、電源ラインに接続される。下部電極１４の
上にはＢＳＴ膜からなる第１の高誘電体層１６ａとＰｔ
膜からなる中間電極１９とが形成され、中間電極１９は
グランドラインに接続されている。中間電極１９の上に
はＢＳＴ膜からなる第２の高誘電体層１６ｂとＰｔ膜か
らなる上部電極１８が形成され、上部電極１８は電源ラ
インに接続されている。As shown in FIG. 6, through holes 12a, 12b, and 12c are formed in a silicon substrate 10, and a conductive material is filled therein to form a support 11. A protective film 20 made of a polyimide film is formed on the support 11 so that the conductor regions of the through holes 12a, 12b, and 12c are opened. First, the structure of the portion C will be described. The lower electrode 14 made of a Ti film and a Pt film is formed in a portion C.
Is formed and connected to the power supply line. On the lower electrode 14, a first high dielectric layer 16a made of a BST film and Pt
An intermediate electrode 19 made of a film is formed, and the intermediate electrode 19 is connected to a ground line. A second high dielectric layer 16b made of a BST film and an upper electrode 18 made of a Pt film are formed on the intermediate electrode 19, and the upper electrode 18 is connected to a power supply line.
【００５３】以上のように、Ｃ部では、ともに電源ライ
ンに接続されている下部電極１４と上部電極１８の間に
中間電極１９が介在し、中間電極１９はグランドライン
に接続されている。すなわち、Ｃ部では２個のコンデン
サがＬＳＩの電源ラインとグランドラインとの間で並列
に配置されている。次にＤ部の構造の説明をする。Ｄ部
にはＴｉ膜とＰｔ膜とからなる下部電極１４が形成さ
れ、電源ラインに接続されている。下部電極１４の上に
はＢＳＴ膜からなる第１の高誘電体層１６ａとＰｔ膜か
らなる中間電極１９とが形成され、中間電極１９は電気
的に浮いた状態になっている。中間電極１９の上にはＢ
ＳＴ膜からなる第２の高誘電体層１６ｂとＰｔ膜からな
る上部電極１８とが形成され、上部電極１８はグランド
ラインに接続されている。As described above, in the portion C, the intermediate electrode 19 is interposed between the lower electrode 14 and the upper electrode 18 both connected to the power supply line, and the intermediate electrode 19 is connected to the ground line. That is, in the C section, two capacitors are arranged in parallel between the power supply line and the ground line of the LSI. Next, the structure of the portion D will be described. A lower electrode 14 made of a Ti film and a Pt film is formed in the D section, and is connected to a power supply line. A first high dielectric layer 16a made of a BST film and an intermediate electrode 19 made of a Pt film are formed on the lower electrode 14, and the intermediate electrode 19 is in an electrically floating state. B on the intermediate electrode 19
A second high dielectric layer 16b made of an ST film and an upper electrode 18 made of a Pt film are formed, and the upper electrode 18 is connected to a ground line.
【００５４】以上のように、Ｄ部では、下部電極１４と
上部電極１８の間に中間電極１９が介在し、中間電極１
９は電気的に浮いた状態になっている。すなわち、Ｄ部
では２個のコンデンサがＬＳＩの電源ラインとグランド
ラインとの間で直列に接続されている。以上のように、
電源ラインとグランドラインとの間で、Ｃ部では２個の
コンデンサが並列に接続され、Ｄ部では２個のコンデン
サが直列に接続されている。As described above, in the portion D, the intermediate electrode 19 is interposed between the lower electrode 14 and the upper electrode 18, and the intermediate electrode 1
Reference numeral 9 denotes an electrically floating state. That is, in the D section, two capacitors are connected in series between the power supply line and the ground line of the LSI. As mentioned above,
Between the power supply line and the ground line, two capacitors are connected in parallel at the part C, and two capacitors are connected in series at the part D.
【００５５】コンデンサを直列に接続すると１個のコン
デンサがショートしてもコンデンサ装置全体は不良にな
らない。すなわち、コンデンサ装置は冗長回路を備えて
いることになる。一方では、コンデンサを並列にすると
容量値を増加させることができる。従って、特に、故障
率の高いＤ部では直列接続のコンデンサを配置し、故障
率の低いＣ部では並列接続のコンデンサを配置すること
により、コンデンサ装置３０ｂの信頼性を向上させつ
つ、コンデンサ装置３０ｂのコンデンサ容量を大きくし
て性能向上を図ることができる。When capacitors are connected in series, even if one capacitor is short-circuited, the entire capacitor device does not become defective. That is, the capacitor device has a redundant circuit. On the other hand, when the capacitors are connected in parallel, the capacitance value can be increased. Therefore, in particular, a capacitor connected in series is arranged in the part D having a high failure rate, and a capacitor connected in parallel is arranged in the part C having a low failure rate, thereby improving the reliability of the capacitor device 30b and improving the reliability of the capacitor device 30b. The capacity can be increased to improve the performance.
【００５６】次に、本実施の形態の複数のコンデンサが
直列と並列に混在するコンデンサ装置の製造方法につい
て説明する。第１の実施の形態と異なるところは、高誘
電体層１６のＢＳＴ膜の成膜方法が異なる点、及び複数
のコンデンサが設けられ電源ラインとグランドラインと
の間でコンデンサが直列及び並列に配置されるように形
成する点である。その他の工程は第１の実施例と同一で
あるので、説明を省略する。Next, a method of manufacturing a capacitor device according to the present embodiment in which a plurality of capacitors are mixed in series and in parallel will be described. The difference from the first embodiment is that the method of forming the BST film of the high dielectric layer 16 is different, and that a plurality of capacitors are provided and the capacitors are arranged in series and in parallel between a power supply line and a ground line. This is the point that is formed. Other steps are the same as those of the first embodiment, and the description is omitted.
【００５７】まず、第１の実施の同一の工程で下部電極
１４を形成する。Ｃ部及びＤ部の下部電極１４は共に電
源ラインに接続されるようにパターニングする。その
後、前記したゾル・ゲル法を用いてＢＳＴ膜を成膜す
る。続いて、ＢＳＴ膜上にレジスト膜を（図示せず）を
形成した後、フォトリソグラフィーにより、レジスト膜
をパターニングする。その後、このレジスト膜をマスク
にしてＢＳＴ膜をバッファードフッ酸にてエッチング
し、第１の高誘電体層１６ａを形成する。First, the lower electrode 14 is formed in the same step as in the first embodiment. The lower electrodes 14 in the C section and the D section are patterned so as to be connected to the power supply line. Thereafter, a BST film is formed using the sol-gel method described above. Subsequently, after forming a resist film (not shown) on the BST film, the resist film is patterned by photolithography. Thereafter, using the resist film as a mask, the BST film is etched with buffered hydrofluoric acid to form a first high dielectric layer 16a.
【００５８】次に、膜厚約０．２μｍのＰｔ膜をスパッ
タリングで成膜する。そして、Ｐｔ膜をパターニングし
て、中間電極１９を形成する。ここで、Ｃ部の中間電極
１９はグランドラインに接続されるように、Ｄ部の中間
電極１９は電気的に浮いた状態になるように、それぞれ
をパターニングする。次に、再度、前記と同じ方法でＢ
ＳＴ膜を成膜し、パターニングして第２の高誘電体層１
６ｂを形成する。Next, a Pt film having a thickness of about 0.2 μm is formed by sputtering. Then, the intermediate electrode 19 is formed by patterning the Pt film. Here, each of the intermediate electrodes 19 in the part C is patterned so as to be connected to the ground line, and the intermediate electrodes 19 in the part D are electrically floated. Next, again, in the same manner as above, B
An ST film is formed and patterned to form a second high dielectric layer 1
6b is formed.
【００５９】次に、膜厚０．２μｍのＰｔ膜をスパッタ
リングで成膜し、中間電極１９と同じ方法で上部電極１
８を形成する。ここで、Ｃ部の上部電極１８は電源ライ
ンに接続されるようにパターニングし、Ｄ部の上部電極
１８はグランドラインに接続されるようにパターニング
する。次に、第１の実施の形態と同様に、感光性のポリ
イミド膜からなる保護層２０と電極パッド２１ａ、２１
ｂ、２１ｃとを形成する。電極パッド２１ａ、２１ｂ、
２１ｃはそれぞれ第１のスルーホール１２ａ内の導電
体、第２のスルーホール１２ｂ内の導電体、信号ライン
のスルーホール１２ｃ内の導電体と接続されるように形
成する。Next, a Pt film having a thickness of 0.2 μm is formed by sputtering, and the upper electrode 1 is formed in the same manner as the intermediate electrode 19.
8 is formed. Here, the upper electrode 18 in the portion C is patterned so as to be connected to the power supply line, and the upper electrode 18 in the portion D is patterned so as to be connected to the ground line. Next, as in the first embodiment, the protective layer 20 made of a photosensitive polyimide film and the electrode pads 21a and 21a are formed.
b, 21c. Electrode pads 21a, 21b,
21c are formed so as to be connected to the conductor in the first through hole 12a, the conductor in the second through hole 12b, and the conductor in the through hole 12c of the signal line, respectively.
【００６０】次に、支持体１１の裏面にも保護層２２と
電極パッド２４ａ、２４ｂ、２４ｃとを形成し、さらに
それらの上にそれぞれバンプ電極（図示ぜす）を形成す
る。電極パッド２４ａ、２４ｂ、２４ｃはそれぞれ第１
のスルーホール１２ａ内の導電体、第２のスルーホール
１２ｂ内の導電体、信号ラインのスルーホール１２ｃ内
の導電体と接続している。Next, a protective layer 22 and electrode pads 24a, 24b, 24c are formed on the back surface of the support 11, and a bump electrode (not shown) is formed on each of them. The electrode pads 24a, 24b, 24c are
In the through hole 12a, the conductor in the second through hole 12b, and the conductor in the through hole 12c of the signal line.
【００６１】以上により、電源ラインとグランドライン
との間に直列接続されたコンデンサと並列接続されたコ
ンデンサとが混在するコンデンサ装置３０ｂを製造する
ことができる。 （第５の実施の形態）次に、上記コンデンサ装置３０を
搭載した、第５の実施の形態のマルチチップモジュール
（以下、ＭＣＭという）について説明する。As described above, it is possible to manufacture the capacitor device 30b in which the capacitors connected in series and the capacitors connected in parallel between the power supply line and the ground line are mixed. (Fifth Embodiment) Next, a multichip module (hereinafter, referred to as an MCM) according to a fifth embodiment, on which the capacitor device 30 is mounted, will be described.
【００６２】図７（ａ）、（ｂ）及び図８はこの実施の
形態のコンデンサ装置３０が実装されたＭＣＭの断面図
である。また、図９は図７（ｂ）の部分拡大断面図であ
る。図７（ａ）に示すこの実施の形態のＭＣＭにおいて
は、回路基板４６上に複数のＬＳＩ４４が載置され、各
々のＬＳＩ４４の近傍にコンデンサ装置３０が２個積層
されている。そして、ＬＳＩ４４とコンデンサ装置３０
とは回路基板４６上の配線を介して接続されている。FIGS. 7A, 7B, and 8 are cross-sectional views of an MCM on which the capacitor device 30 of this embodiment is mounted. FIG. 9 is a partially enlarged sectional view of FIG. 7B. In the MCM of this embodiment shown in FIG. 7A, a plurality of LSIs 44 are mounted on a circuit board 46, and two capacitor devices 30 are stacked near each LSI 44. Then, the LSI 44 and the capacitor device 30
Are connected via wiring on the circuit board 46.
【００６３】このコンデンサ装置３０自体は半導体プロ
セスの微細加工技術であるドライエッチングを用いて製
造することができる。従って、コンデンサ装置３０自体
が小さいので、ＭＣＭにおけるコンデンサの実装面積を
小さくすることができる。このため、ＬＳＩ４４との配
線の引き回しが少なくなり、回路の寄生インダクタンス
を低減することができ、これによりＬＳＩ４４の動作を
安定させることができる。The capacitor device 30 itself can be manufactured by using dry etching which is a fine processing technology of a semiconductor process. Therefore, since the capacitor device 30 itself is small, the mounting area of the capacitor in the MCM can be reduced. For this reason, the routing of wiring to the LSI 44 is reduced, and the parasitic inductance of the circuit can be reduced, whereby the operation of the LSI 44 can be stabilized.
【００６４】図７（ｂ）に示すこの実施の形態のＭＣＭ
においては、回路基板４６上に複数のＬＳＩ４４が搭載
され、各々のＬＳＩ４４と回路基板４６との間にそれぞ
れコンデンサ装置３０が２個ずつ積層されている。図７
（ｂ）に示すＭＣＭの構造をさらに詳細に説明すると、
図９に示すように、コンデンサ装置４２は、２つのコン
デンサ装置３０相互間で、電極パッド（第１の接続電
極）２１ａとバンプ電極（第２の接続電極）２８ａ同
士、電極パッド（第３の接続電極）２１ｂとバンプ電極
（第４の接続電極）２８ｂ同士、及び信号ラインの電極
パッド２１ｃとバンプ電極２８ｃ同士を接続させて積層
したものである。The MCM of this embodiment shown in FIG.
5, a plurality of LSIs 44 are mounted on a circuit board 46, and two capacitor devices 30 are stacked between each of the LSIs 44 and the circuit board 46. FIG.
The structure of the MCM shown in (b) will be described in more detail.
As shown in FIG. 9, the capacitor device 42 includes an electrode pad (first connection electrode) 21 a and a bump electrode (second connection electrode) 28 a and an electrode pad (third connection) between the two capacitor devices 30. The connection electrode 21b and the bump electrode (fourth connection electrode) 28b are connected to each other, and the electrode pad 21c of the signal line and the bump electrode 28c are connected and stacked.
【００６５】また、コンデンサ装置４２上にＬＳＩ４４
を積層することにより、ＬＳＩ４４の５つの電極パッド
３８ａ、３８ｂ、３８ｃ及びバンプ電極３４ａ、３４
ｂ、３４ｃを介してＬＳＩ４４がコンデンサ装置４２に
接続されている。ＬＳＩ４４の５つの電極パッド３８
ａ、３８ｂ、３８ｃのうち両端の電極パッド３８ａが電
源ラインと接続され、その内側の電極パッド３８ｂがグ
ランドラインと接続され、中央部の電極パッド３８ｃが
信号ラインと接続されている。The LSI 44 is placed on the capacitor device 42.
Are stacked, the five electrode pads 38a, 38b, 38c of the LSI 44 and the bump electrodes 34a, 34
The LSI 44 is connected to the capacitor device 42 via b and 34c. Five electrode pads 38 of LSI 44
The electrode pads 38a at both ends of the electrodes a, 38b, and 38c are connected to the power supply line, the electrode pad 38b inside the electrode pad 38b is connected to the ground line, and the electrode pad 38c at the center is connected to the signal line.
【００６６】また、コンデンサ装置４２上に回路基板４
６を積層することにより、回路基板４６の５つの電極パ
ッド３６ａ、３６ｂ、３６ｃを介して回路基板４６がコ
ンデンサ装置４２に接続されている。回路基板４６の５
つの電極パッド３６ａ、３６ｂ、３６ｃのうち両端の電
極パッド３６ａが電源ラインと接続され、その内側の電
極パッド３６ｂがグランドラインと接続され、中央部の
電極パッド３６ｃが信号ラインと接続されている。The circuit board 4 is mounted on the capacitor device 42.
By laminating 6, the circuit board 46 is connected to the capacitor device 42 via the five electrode pads 36a, 36b, 36c of the circuit board 46. 5 of the circuit board 46
Of the two electrode pads 36a, 36b, 36c, the electrode pads 36a at both ends are connected to the power supply line, the electrode pad 36b inside the electrode pad 36b is connected to the ground line, and the electrode pad 36c at the center is connected to the signal line.
【００６７】以上のように、図７（ｂ）のＭＣＭによれ
ば、コンデンサ装置４２とＬＳＩ４４と回路基板４６と
を積層することにより直に相互接続を行なうことができ
るので、ＭＣＭの構成要素間の配線距離を短くすること
ができる。このため、回路のインダクタンスを低減させ
ることができる。また、図７（ａ）と同様に、コンデン
サ装置３０を積層することにより、実装面積を増やさず
に容量値を容易に大きくすることができる。従って、デ
カップリングコンコンデンサの高周波数特性を向上させ
ることができるので、ＬＳＩ４４の動作を安定させるこ
とができる。As described above, according to the MCM of FIG. 7B, since the capacitor device 42, the LSI 44, and the circuit board 46 can be directly connected to each other by stacking them, the MCM Can be shortened. For this reason, the inductance of the circuit can be reduced. Also, as in FIG. 7A, by stacking the capacitor devices 30, the capacitance value can be easily increased without increasing the mounting area. Therefore, the high frequency characteristics of the decoupling capacitor can be improved, and the operation of the LSI 44 can be stabilized.
【００６８】図８に示すこの実施の形態のＭＣＭにおい
ては、回路基板４６の表面に複数のＬＳＩ４４が搭載さ
れるとともに、裏面にもＬＳＩ４４が搭載されている。
そして、各々のＬＳＩ４４と回路基板４６の間にそれぞ
れコンデンサ装置３０が３個ずつ積層されている。一つ
のコンデンサ装置はコンデンサ装置３０が３個積層され
てなるので、実装面積を増やさずに図７（ｂ）の形態よ
りさらにデカップリングコンデンサの容量を大きくする
ことができる。このため、寄生インダクタンスを低減し
てＭＣＭに実装されたＬＳＩ４４の高周波領域での動作
を安定させつつ、回路動作の高速化を図ることができ
る。In the MCM of this embodiment shown in FIG. 8, a plurality of LSIs 44 are mounted on the front surface of the circuit board 46, and the LSIs 44 are also mounted on the back surface.
Then, three capacitor devices 30 are stacked between each of the LSIs 44 and the circuit board 46. Since one capacitor device is formed by stacking three capacitor devices 30, the capacity of the decoupling capacitor can be further increased as compared with the embodiment of FIG. 7B without increasing the mounting area. For this reason, it is possible to reduce the parasitic inductance and stabilize the operation of the LSI 44 mounted on the MCM in a high-frequency region, while increasing the speed of the circuit operation.
【００６９】また、回路基板４６の裏面にもコンデンサ
装置３０とＬＳＩ４４が実装されているので、コンデン
サ装置とＬＳＩとを含むＭＣＭの集積度を向上させるこ
とができる。なお、上記では、コンデンサ装置として、
第１及び第２の実施の形態のコンデンサ装置３０を用い
ているが、第３及び第４の実施の形態のコンデンサ装置
３０ａ、３０ｂを用いてもよい。Since the capacitor device 30 and the LSI 44 are also mounted on the back surface of the circuit board 46, the integration of the MCM including the capacitor device and the LSI can be improved. In the above description, as the capacitor device,
Although the capacitor devices 30 of the first and second embodiments are used, the capacitor devices 30a and 30b of the third and fourth embodiments may be used.
【００７０】本発明は、その精神また主要な特徴から逸
脱することなく、他のいろいろな形で実施することがで
きる。そのため、前述の実施の形態はあらゆる点で単な
る例示にすぎず、限定的に解釈してはならない。本発明
の範囲は、特許請求範囲によって示すものであって、実
施の形態には、なんら拘束されない。例えば、高誘電体
の層数が１〜２層である例を説明したが、さらに多層構
造として容量を増やしてもよい。 （付記） （付記１） シリコン単体或いはシリコン含有絶縁膜か
らなる基板、又はサファイアからなる基板に第１のスル
ーホールを形成する工程と、前記第１のスルーホール内
に導電体を充填する工程と、前記基板上に前記第１のス
ルーホール内の前記導電体に接続された第１の電極を形
成する工程と、前記第１の電極上に容量絶縁膜を形成す
る工程と、前記高誘電体膜上に第２の電極を形成する工
程とを有することを特徴とするコンデンサ装置の製造方
法。The present invention may be embodied in various other forms without departing from its spirit or essential characteristics. Therefore, the above-described embodiment is merely an example in all aspects, and should not be interpreted in a limited manner. The scope of the present invention is defined by the claims, and is not limited by the embodiments. For example, although the example in which the number of layers of the high dielectric substance is one or two has been described, the capacity may be increased by further forming a multilayer structure. (Supplementary note) (Supplementary note 1) A step of forming a first through hole in a substrate made of simple silicon or a silicon-containing insulating film or a substrate made of sapphire, and a step of filling a conductor in the first through hole. Forming a first electrode connected to the conductor in the first through hole on the substrate, forming a capacitive insulating film on the first electrode, Forming a second electrode on the film.
【００７１】（付記２） 前記基板に第２のスルーホー
ルを形成する工程と、前記第２のスルーホール内に導電
体を充填する工程と、前記第２の電極を前記第２のスル
ーホール内に充填された導電体に接続する工程とを有す
ることを特徴とする付記１に記載のコンデンサ装置の製
造方法。 （付記３） 第１のスルーホールを有し、前記第１のス
ルーホール内に導電体が充填された、シリコン単体或い
はシリコン含有絶縁膜からなる基板、又はサファイアか
らなる基板と、第１の電極と、容量絶縁膜と、第２の電
極とがこの順に積層されてなるコンデンサとを有し、前
記コンデンサが前記基板上に形成され、前記コンデンサ
の第１の電極が前記第１のスルーホール内の導電体に接
続されていることを特徴とするコンデンサ装置。(Supplementary Note 2) A step of forming a second through-hole in the substrate, a step of filling a conductor in the second through-hole, and a step of connecting the second electrode to the inside of the second through-hole. Connecting to the conductor filled in the capacitor device. 2. The method of manufacturing a capacitor device according to claim 1, further comprising: (Supplementary Note 3) A substrate made of silicon alone or a silicon-containing insulating film, or a substrate made of sapphire, having a first through hole and filled with a conductor in the first through hole, and a first electrode And a capacitor in which a capacitor insulating film and a second electrode are laminated in this order, wherein the capacitor is formed on the substrate, and a first electrode of the capacitor is formed in the first through hole. A capacitor device, wherein the capacitor device is connected to a conductor.
【００７２】（付記４） 前記コンデンサは、前記容量
絶縁膜中に前記第１の電極及び前記第２の電極と対向し
て、少なくとも１つの中間電極が介在していることを特
徴とする付記３記載のコンデンサ装置。 （付記５） 前記中間電極は電気的に浮いた状態にある
ことを特徴とする付記４に記載のコンデンサ装置。(Supplementary Note 4) The capacitor has a feature in that at least one intermediate electrode is interposed in the capacitive insulating film so as to face the first electrode and the second electrode. The capacitor device as described. (Supplementary note 5) The capacitor device according to supplementary note 4, wherein the intermediate electrode is in an electrically floating state.
【００７３】（付記６） 導電体が充填された第２のス
ルーホールが前記基板に形成され、前記第２の電極が該
第２のスルーホール内の導電体に接続されていることを
特徴とする付記３乃至５の何れか一に記載のコンデンサ
装置。 （付記７） 前記コンデンサ装置が複数積層されてな
り、各々の前記コンデンサ装置の表面と裏面にそれぞれ
前記第１のスルーホールの導電体と接続する第１の接続
電極と第２の接続電極とが設けられ、各々の前記コンデ
ンサ装置の表面と裏面にそれぞれ前記第２のスルーホー
ルの導電体と接続する第３の接続電極と第４の接続電極
とが設けられ、前記コンデンサ装置相互で前記第１の接
続電極と前記第２の接続電極とが接続され、前記第３の
接続電極と第４の接続電極とが接続されていることを特
徴とする付記６に記載のコンデンサ装置。(Supplementary Note 6) A second through hole filled with a conductor is formed in the substrate, and the second electrode is connected to a conductor in the second through hole. 6. The capacitor device according to any one of supplementary notes 3 to 5, wherein (Supplementary Note 7) A plurality of the capacitor devices are stacked, and a first connection electrode and a second connection electrode connected to the conductor of the first through hole are respectively formed on the front surface and the back surface of each of the capacitor devices. A third connection electrode and a fourth connection electrode connected to the conductor of the second through-hole are provided on the front surface and the back surface of each of the capacitor devices, respectively. 7. The capacitor device according to claim 6, wherein the third connection electrode is connected to the second connection electrode, and the third connection electrode is connected to the fourth connection electrode.
【００７４】（付記８） 付記７に記載のコンデンサ装
置と半導体装置とが積層されてなり、前記半導体装置が
前記第１及び第３の接続電極を通して前記コンデンサ装
置と電気的に接続されていることを特徴とするコンデン
サ装置が実装されたモジュール。 （付記９） 前記コンデンサ装置の裏面にさらに回路基
板が積層されてなり、前記回路基板が前記第２の接続電
極及び前記第４の接続電極を通して前記コンデンサ装置
と接続されていることを特徴とする付記８に記載のコン
デンサ装置が実装されたモジュール。(Supplementary Note 8) The capacitor device according to Supplementary Note 7 and a semiconductor device are stacked, and the semiconductor device is electrically connected to the capacitor device through the first and third connection electrodes. A module having a capacitor device mounted thereon. (Supplementary Note 9) A circuit board is further laminated on the back surface of the capacitor device, and the circuit board is connected to the capacitor device through the second connection electrode and the fourth connection electrode. A module in which the capacitor device according to attachment 8 is mounted.
【００７５】（付記１０） 前記半導体装置及び前記回
路基板はそれぞれ電源端子と接地端子とを有し、前記コ
ンデンサ装置の前記第１の接続電極及び前記第２の接続
電極はそれぞれ前記半導体装置及び前記回路基板の前記
電源端子に接続され、前記コンデンサ装置の前記第３の
接続電極及び前記第４の接続電極はそれぞれ前記半導体
装置及び前記回路基板の前記接地端子に接続されている
ことを特徴とする付記９に記載のコンデンサ装置が実装
されたモジュール。(Supplementary Note 10) The semiconductor device and the circuit board have a power terminal and a ground terminal, respectively, and the first connection electrode and the second connection electrode of the capacitor device are the semiconductor device and the second connection electrode, respectively. The third connection electrode and the fourth connection electrode of the capacitor device are connected to the power terminal of the circuit board, and the third connection electrode and the fourth connection electrode of the capacitor device are connected to the ground terminal of the semiconductor device and the circuit board, respectively. A module in which the capacitor device according to supplementary note 9 is mounted.
【００７６】（付記１１） 前記中間電極が電気的に浮
いた状態にあるコンデンサが、前記基板の端部に配置さ
れていることを特徴とする付記５に記載のコンデンサ装
置。(Supplementary Note 11) The capacitor device according to supplementary note 5, wherein the capacitor in which the intermediate electrode is in an electrically floating state is arranged at an end of the substrate.
【００７７】[0077]
【発明の効果】以上説明したように、本発明によれば、
シリコン単体或いはシリコン含有絶縁膜からなる基板、
もしくはサファイアからなる基板にスルーホールを形成
している。単体或いはシリコン含有絶縁膜からなる基
板、或いはサファイアからなる基板を用いることによ
り、ドライエッチング技術やレーザーでの加工技術を用
いて微細加工することができる。従って、微細ピッチの
スルーホールを容易に形成することができ、セラミック
ス基板を用いた場合に比べて、実装面積の小さいコンデ
ンサ装置を製造することが可能となる。As described above, according to the present invention,
A substrate made of silicon alone or a silicon-containing insulating film,
Alternatively, a through hole is formed in a substrate made of sapphire. By using a substrate made of a single substance, a silicon-containing insulating film, or a substrate made of sapphire, fine processing can be performed using a dry etching technique or a processing technique using a laser. Therefore, through holes having a fine pitch can be easily formed, and a capacitor device having a smaller mounting area can be manufactured as compared with the case where a ceramic substrate is used.
【００７８】さらに、コンデンサ装置を多層に積層する
ことにより、実装面積を増やすことなく容易に大きな容
量を有するコンデンサ装置を得ることが可能となる。ま
た、マザーボードである回路基板に半導体装置とコンデ
ンサ装置とを積層することにより直に相互接続すること
ができるので、回路基板、半導体装置及びコンデンサ装
置相互間の配線距離を短くすることが可能となる。Further, by stacking the capacitor devices in multiple layers, it is possible to easily obtain a capacitor device having a large capacity without increasing the mounting area. Further, since the semiconductor device and the capacitor device can be directly connected to each other by stacking them on a circuit board serving as a motherboard, the wiring distance between the circuit board, the semiconductor device, and the capacitor device can be reduced. .
【００７９】以上により、回路のインダクタンスを低減
することができ、これにより、高周波数領域でのコンデ
ンサ装置の性能を向上させることが可能となる。As described above, the inductance of the circuit can be reduced, thereby improving the performance of the capacitor device in a high frequency range.
【図１】第１の実施の形態のコンデンサ装置を示す断面
図である。FIG. 1 is a cross-sectional view illustrating a capacitor device according to a first embodiment.
【図２】（ａ）〜（ｄ）は第１及び第２の実施の形態の
コンデンサ装置の製造方法を工程順に示す断面図（その
１）である。FIGS. 2A to 2D are cross-sectional views (part 1) illustrating a method of manufacturing the capacitor device according to the first and second embodiments in the order of steps;
【図３】（ａ）〜（ｃ）は第１及び第２の実施の形態の
コンデンサ装置の製造方法を工程順に示す断面図（その
２）である。FIGS. 3A to 3C are cross-sectional views (part 2) illustrating a method of manufacturing the capacitor device according to the first and second embodiments in the order of steps;
【図４】（ａ）及び（ｂ）は第１及び第２の実施の形態
のコンデンサ装置の製造方法を工程順に示す断面図（そ
の３）である。FIGS. 4A and 4B are cross-sectional views (part 3) illustrating a method of manufacturing the capacitor device according to the first and second embodiments in the order of steps;
【図５】第３の実施の形態である複数のコンデンサが電
気的に直列に接続されているコンデンサ装置を示す断面
図である。FIG. 5 is a sectional view showing a capacitor device according to a third embodiment in which a plurality of capacitors are electrically connected in series.
【図６】第４の実施の形態である複数のコンデンサが電
気的に直列及び並列に接続されているコンデンサ装置を
示す断面図である。FIG. 6 is a sectional view showing a capacitor device according to a fourth embodiment in which a plurality of capacitors are electrically connected in series and in parallel.
【図７】（ａ）及び（ｂ）は第５の実施の形態の半導体
装置とコンデンサ装置とが実装されたマルチチップモジ
ュールを示す断面図（その１）である。FIGS. 7A and 7B are cross-sectional views (part 1) illustrating a multi-chip module on which a semiconductor device and a capacitor device according to a fifth embodiment are mounted.
【図８】第５の実施の形態の半導体装置とコンデンサ装
置とが実装されたマルチチップモジュールを示す断面図
（その２）である。FIG. 8 is a cross-sectional view (part 2) illustrating a multi-chip module on which the semiconductor device and the capacitor device according to the fifth embodiment are mounted.
【図９】同じく図７（ｂ）の部分拡大断面図である。FIG. 9 is a partially enlarged sectional view of FIG. 7 (b).
１０ シリコン基板（基板）、 １１ 支持体、 １２ａ 第１のスルーホール、 １２ｂ 第２のスルーホール、 １２ｃ 信号ラインのスルーホール、 １４ 下部電極（第１の電極）、 １６ 高誘電体膜、 １６ａ 第１の高誘電体膜、 １６ｂ 第２の高誘電体膜、 １８ 上部電極（第２の電極）、 １９ 中間電極、 ２０，２２ 保護膜、 ２１ａ 電極パッド（第１の接続電極）、 ２１ｂ 電極パッド（第２の接続電極）、 ２１ｃ 電極パッド（信号ラインの接続電極）、 ２８ａ バンプ電極（第３の接続電極）、 ２８ｂ パンプ電極（第４の接続電極）、 ２８ｃ 信号ラインのバンプ電極（信号ラインの接続電
極）、 ３０，３０ａ，３０ｂ，４２ コンデンサ装置、 ４０ Ｉ／Ｏピン、 ４４ ＬＳＩ、 ４６ 回路基板。Reference Signs List 10 silicon substrate (substrate), 11 support, 12 a first through hole, 12 b second through hole, 12 c signal line through hole, 14 lower electrode (first electrode), 16 high dielectric film, 16 a 1 high dielectric film, 16b second high dielectric film, 18 upper electrode (second electrode), 19 intermediate electrode, 20, 22 protective film, 21a electrode pad (first connection electrode), 21b electrode pad (Second connection electrode), 21c electrode pad (connection electrode for signal line), 28a bump electrode (third connection electrode), 28b pump electrode (fourth connection electrode), 28c bump electrode for signal line (signal line 30, 30a, 30b, 42 capacitor device, 40 I / O pins, 44 LSI, 46 circuit board.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今中 佳彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5E001 AB01 AC04 AC10 AE01 AE03 AF02 AH03 AJ01 AJ02 AJ03 5E082 AA01 AB01 BB02 BB05 BC39 CC02 EE05 EE11 EE23 EE37 FF05 FG03 FG26 FG42 GG01 GG10 GG11 GG21 JJ02 JJ15 JJ21 LL13 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Yoshihiko Imanaka 4-1-1, Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa F-term within Fujitsu Limited (Reference) 5E001 AB01 AC04 AC10 AE01 AE03 AF02 AH03 AJ01 AJ02 AJ03 5E082 AA01 AB01 BB02 BB05 BC39 CC02 EE05 EE11 EE23 EE37 FF05 FG03 FG26 FG42 GG01 GG10 GG11 GG21 JJ02 JJ15 JJ21 LL13
Claims (5)
からなる基板、又はサファイアからなる基板に第１のス
ルーホールを形成する工程と、 前記第１のスルーホール内に導電体を充填する工程と、 前記基板上に前記第１のスルーホール内の前記導電体に
接続された第１の電極を形成する工程と、 前記第１の電極上に容量絶縁膜を形成する工程と、 前記容量絶縁膜上に第２の電極を形成する工程とを有す
ることを特徴とするコンデンサ装置の製造方法。A step of forming a first through-hole in a substrate made of simple silicon or a silicon-containing insulating film or a substrate made of sapphire; a step of filling a conductor in the first through-hole; Forming a first electrode connected to the conductor in the first through hole on a substrate; forming a capacitive insulating film on the first electrode; and forming a capacitive insulating film on the capacitive insulating film. Forming a second electrode.
る工程と、 前記第２のスルーホール内に導電体を充填する工程と、 前記第２の電極を前記第２のスルーホール内に充填され
た導電体に接続する工程とを有することを特徴とする請
求項１に記載のコンデンサ装置の製造方法。2. A step of forming a second through hole in the substrate, a step of filling a conductor in the second through hole, and a step of filling the second electrode in the second through hole. A method of connecting the conductive material to the conductive material. 3. The method of manufacturing a capacitor device according to claim 1, further comprising:
スルーホール内に導電体が充填された、シリコン単体或
いはシリコン含有絶縁膜からなる基板、又はサファイア
からなる基板と、 第１の電極と、容量絶縁膜と、第２の電極とがこの順に
積層されてなるコンデンサとを有し、 前記コンデンサが前記基板上に形成され、前記コンデン
サの第１の電極が前記第１のスルーホール内の導電体に
接続されていることを特徴とするコンデンサ装置。3. A substrate having a first through hole and filled with a conductor in the first through hole, the substrate being made of silicon alone or a silicon-containing insulating film, or a substrate made of sapphire; An electrode, a capacitor insulating film, and a capacitor in which a second electrode is laminated in this order, wherein the capacitor is formed on the substrate, and a first electrode of the capacitor is the first through hole. A capacitor device connected to a conductor inside the capacitor device.
ルーホールが形成され、前記第２の電極が該第２のスル
ーホール内の導電体に接続された請求項３のコンデンサ
装置が、複数積層されてなり、各々の前記コンデンサ装
置の表面と裏面にそれぞれ前記第１のスルーホールの導
電体と接続する第１の接続電極と第２の接続電極とが設
けられ、各々の前記コンデンサ装置の表面と裏面にそれ
ぞれ前記第２のスルーホールの導電体と接続する第３の
接続電極と第４の接続電極とが設けられ、前記コンデン
サ装置相互で前記第１の接続電極と前記第２の接続電極
とが接続され、前記第３の接続電極と第４の接続電極と
が接続されていることを特徴とする請求項３に記載のコ
ンデンサ装置。4. The capacitor device according to claim 3, wherein a second through hole filled with a conductor is formed in the substrate, and the second electrode is connected to a conductor in the second through hole. A first connection electrode and a second connection electrode respectively connected to the conductor of the first through hole are provided on the front and back surfaces of each of the capacitor devices, respectively, and each of the capacitor devices is provided. A third connection electrode and a fourth connection electrode connected to the conductor of the second through-hole are provided on the front and back surfaces of the device, respectively, and the first connection electrode and the second connection electrode are provided between the capacitor devices. 4. The capacitor device according to claim 3, wherein the third connection electrode is connected to the third connection electrode, and the third connection electrode is connected to the fourth connection electrode.
装置とが積層されてなり、前記半導体装置が前記第１及
び第３の接続電極を通して前記コンデンサ装置と電気的
に接続されていることを特徴とするコンデンサ装置が実
装されたモジュール。5. The capacitor device according to claim 4, wherein the capacitor device and a semiconductor device are laminated, and the semiconductor device is electrically connected to the capacitor device through the first and third connection electrodes. The module on which the capacitor device is mounted.
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