JP2002100531A - Capacitor component - Google Patents
Capacitor componentInfo
- Publication number
- JP2002100531A JP2002100531A JP2000291146A JP2000291146A JP2002100531A JP 2002100531 A JP2002100531 A JP 2002100531A JP 2000291146 A JP2000291146 A JP 2000291146A JP 2000291146 A JP2000291146 A JP 2000291146A JP 2002100531 A JP2002100531 A JP 2002100531A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- electrode
- high dielectric
- electrode layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は一般に電子装置に関
し、特に半導体集積回路装置を基板上に実装した電子装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to electronic devices, and more particularly to an electronic device having a semiconductor integrated circuit device mounted on a substrate.
【０００２】ＬＳＩチップなどの半導体集積回路装置は
一般に配線基板上に実装されて電子装置を構成するが、
かかる電子装置では、ＬＳＩチップへの給電線を介した
前記ＬＳＩチップへの電源電圧の変動等の外部ノイズの
伝達を遮断するために、また高速ＬＳＩ動作に伴い発生
する負荷インピーダンスの急変に起因するＬＳＩチップ
の内部ノイズ、たとえは高周波リップルの、前記給電線
を介した配線基板への伝達を遮断するために、給電線に
デカップリングキャパシタを設け、ノイズ成分をバイパ
スさせることが行われている。[0002] A semiconductor integrated circuit device such as an LSI chip is generally mounted on a wiring board to constitute an electronic device.
In such an electronic device, transmission of external noise such as fluctuation of a power supply voltage to the LSI chip via a power supply line to the LSI chip is interrupted, and the electronic device is caused by a sudden change in load impedance caused by high-speed LSI operation. In order to cut off transmission of internal noise of an LSI chip, for example, high-frequency ripple to a wiring board via the power supply line, a decoupling capacitor is provided in the power supply line to bypass a noise component.
【０００３】[0003]
【従来の技術】図１は、デカップリングキャパシタを有
する従来の電子装置１０の構成を示す。2. Description of the Related Art FIG. 1 shows a configuration of a conventional electronic device 10 having a decoupling capacitor.
【０００４】図１を参照するに、前記電子装置１０は配
線基板１１上に実装されたＬＳＩチップ１２を有し、前
記配線基板１１上には前記ＬＳＩチップ１２を囲むよう
にデカップリングキャパシタ１３が配設されている。か
かる構成の電子装置では、デカップリングキャパシタ１
３を設けることにより、先に説明したノイズによるＬＳ
Ｉチップ、あるいは前記配線基板１１上に実装される他
の素子の誤動作を回避することができる。Referring to FIG. 1, the electronic device 10 has an LSI chip 12 mounted on a wiring board 11, and a decoupling capacitor 13 is provided on the wiring board 11 so as to surround the LSI chip 12. It is arranged. In the electronic device having such a configuration, the decoupling capacitor 1
3, the LS due to the noise described above is provided.
A malfunction of the I chip or another element mounted on the wiring board 11 can be avoided.
【０００５】一方、図１の構成では前記ＬＳＩ１２と前
記デカップリングキャパシタ１３とを接続するために前
記配線基板１１上に実質的な長さの配線パターンを形成
する必要があるが、かかる配線パターンのインダクタン
スにより、所望の電源電圧変動の抑制や高周波リップル
の吸収を実現することが困難になる。この問題は、特に
高い、例えばＧＨｚ帯域のクロック周波数で高速動作す
るＬＳＩチップを有する電子装置において顕著になる。On the other hand, in the configuration of FIG. 1, it is necessary to form a wiring pattern of a substantial length on the wiring board 11 in order to connect the LSI 12 and the decoupling capacitor 13. The inductance makes it difficult to achieve desired suppression of power supply voltage fluctuation and absorption of high-frequency ripple. This problem is particularly noticeable in an electronic device having an LSI chip that operates at a high speed, for example, a high-speed clock frequency in a GHz band.
【０００６】このような図１の従来のデカップリングキ
ャパシタ１３の問題点を回避するため、図２に示すよう
に配線基板１１中に、ＬＳＩチップ１２実装位置に対応
してデカップリングキャパシタ１３を形成した構成が提
案されている。特開平７−３７７５８号公報を参照。In order to avoid such a problem of the conventional decoupling capacitor 13 shown in FIG. 1, the decoupling capacitor 13 is formed in the wiring board 11 corresponding to the mounting position of the LSI chip 12 as shown in FIG. A proposed configuration has been proposed. See JP-A-7-37758.
【０００７】しかし、図２の従来の構成ではデカップリ
ングキャパシタ１３が配線基板１１中に内蔵されること
に起因して、電子装置の設計自由度が減少し、前記配線
基板１１上に形成される電子回路の設計が、使用される
配線基板１１により制約される問題が生じる。あるい
は、個々の電子回路毎に、キャパシタ位置の異なる配線
基板を特注する必要が生じる。いずれにせよ、かかる設
計自由度の減少は製造される電子装置の費用を増大させ
る。また、配線基板１１中にデカップリングキャパシタ
１３を形成しようとすると、配線基板１１の製造費用が
増大してしまう。However, in the conventional configuration shown in FIG. 2, since the decoupling capacitor 13 is built in the wiring board 11, the degree of freedom in designing the electronic device is reduced, and the electronic device is formed on the wiring board 11. There arises a problem that the design of the electronic circuit is restricted by the wiring board 11 used. Alternatively, it is necessary to custom-design a wiring board having a different capacitor position for each electronic circuit. In any case, such reduced design flexibility increases the cost of the manufactured electronic device. Further, when the decoupling capacitor 13 is formed in the wiring board 11, the manufacturing cost of the wiring board 11 increases.
【０００８】これに対し、図３は、配線基板１１とＬＳ
Ｉチップ１２との間に、前記デカップリングキャパシタ
１３を内蔵したインターポーザ型のキャパシタ部品１４
を挿入した構成の、関連技術による電子装置２０を示
す。[0008] On the other hand, FIG.
An interposer-type capacitor component 14 having the decoupling capacitor 13 built in between the I-chip 12
1 shows an electronic device 20 according to the related art, in which is inserted.
【０００９】図３を参照するに、前記キャパシタ部品１
４は前記配線基板１１上にフリップチップ実装されてお
り、前記ＬＳＩチップ１２は前記キャパシタ部品１４上
にフリップチップ実装されている。かかる構成によれ
ば、前記ＬＳＩチップ１２と配線基板１１との間の距離
が最短化され、先に説明した配線インダクタンスによる
デカップリングキャパシタ１３の機能劣化の問題が解消
すると考えられる。Referring to FIG. 3, the capacitor component 1
4 is flip-chip mounted on the wiring board 11, and the LSI chip 12 is flip-chip mounted on the capacitor component 14. According to such a configuration, it is considered that the distance between the LSI chip 12 and the wiring board 11 is minimized, and the problem of the function deterioration of the decoupling capacitor 13 due to the wiring inductance described above is solved.
【００１０】図４は、図３のキャパシタ部品１４の考え
られる一例による構成を示す。FIG. 4 illustrates a possible configuration of the capacitor component 14 of FIG.
【００１１】図４を参照するに前記キャパシタ部品１４
は、下部電極層１４Ａと、上部電極層１４Ｂと、前記下
部電極層１４Ａと前記上部電極層１４Ｂとの間に挟持さ
れた高誘電体キャパシタ絶縁膜１４Ｃとを含み、前記下
部電極層１４Ａ、上部電極層１４Ｂおよびキャパシタ絶
縁膜１４Ｃは、前記キャパシタ部品１４中に内蔵された
デカップリングキャパシタ１３を構成する。Referring to FIG. 4, the capacitor component 14
Includes a lower electrode layer 14A, an upper electrode layer 14B, and a high dielectric capacitor insulating film 14C sandwiched between the lower electrode layer 14A and the upper electrode layer 14B. The electrode layer 14B and the capacitor insulating film 14C constitute a decoupling capacitor 13 built in the capacitor component 14.
【００１２】図４に示すように、前記下部電極層１４Ａ
からは、前記キャパシタ絶縁膜１４Ｃおよび上部電極層
１４Ｂ中に形成されたコンタクトホールを介して、コン
タクト電極１４ａが上方に延出し、また前記上部電極１
４Ｂからも、対応するコンタクト電極１４ｂが上方に延
出する。前記コンタクト電極１４ａおよび１４ｂは、前
記ＬＳＩチップ１２の電源端子あるいは接地端子を構成
する電極パッドにコンタクトするように適合されてい
る。そこで、かかるキャパシタ部品１４上に前記ＬＳＩ
チップ１２をフリップチップ実装することにより、前記
ＬＳＩチップ１２の電源端子と接地端子との間にデカッ
プリングキャパシタ１３が挿入されることになる。前記
キャパシタ部品１４中には、前記ＬＳＩチップ１２上の
電極パッドを配線基板１１上の対応する配線パターンに
接続する導体プラグを保持する多数のビアホールが形成
される。As shown in FIG. 4, the lower electrode layer 14A
From above, a contact electrode 14a extends upward through a contact hole formed in the capacitor insulating film 14C and the upper electrode layer 14B.
4B, the corresponding contact electrode 14b extends upward. The contact electrodes 14a and 14b are adapted to contact an electrode pad constituting a power terminal or a ground terminal of the LSI chip 12. Therefore, the above-mentioned LSI
By flip-chip mounting the chip 12, the decoupling capacitor 13 is inserted between the power terminal and the ground terminal of the LSI chip 12. A large number of via holes are formed in the capacitor component 14 to hold conductor plugs that connect electrode pads on the LSI chip 12 to corresponding wiring patterns on the wiring board 11.
【００１３】[0013]
【発明が解決しようとする課題】ところで、かかるキャ
パシタ部品１４においては、前記電極層１４Ａ，１４Ｂ
および高誘電体膜１４Ｃを薄膜形成プロセスにより形成
することにより、先に説明したインダクタンスの問題は
回避することが可能であるが、形成される電極層１４
Ａ，１４Ｂが薄いため、図４に示したようにシート抵抗
が増大する問題が生じるのが避けられない。このような
薄膜形成プロセスにより形成した電極層１４Ａ，１４Ｂ
は、５０〜３００ｎｍ程度の非常に薄い導電膜よりな
る。なお、前記高誘電体膜１４Ｃを通常のセラミックキ
ャパシタの製造で使われるグリーンシートの焼成工程に
より形成した場合には、前記ビアホールのピッチが最小
でも１００〜２００μｍとなり、ＬＳＩチップ上の電極
パッドのピッチよりも大きくなってしまう。換言すると
かかるキャパシタ部品１４では、前記高誘電体膜１４Ｃ
および電極層１４Ａ，１４Ｂは薄膜形成プロセスにより
形成せざるを得ない。By the way, in such a capacitor component 14, the electrode layers 14A, 14B
By forming the high dielectric film 14C by a thin film forming process, it is possible to avoid the problem of inductance described above.
Since A and 14B are thin, it is inevitable that a problem of increasing the sheet resistance occurs as shown in FIG. The electrode layers 14A, 14B formed by such a thin film forming process
Is made of a very thin conductive film of about 50 to 300 nm. When the high dielectric film 14C is formed by a firing process of a green sheet used in the production of a normal ceramic capacitor, the pitch of the via holes is at least 100 to 200 μm, and the pitch of the electrode pads on the LSI chip is small. It becomes bigger than. In other words, in the capacitor component 14, the high dielectric film 14C
In addition, the electrode layers 14A and 14B must be formed by a thin film forming process.
【００１４】図５（Ａ）は図４のキャパシタ部品１４の
等価回路図を、また図５（Ｂ）は図５（Ａ）の回路の周
波数特性を示す。FIG. 5A shows an equivalent circuit diagram of the capacitor component 14 of FIG. 4, and FIG. 5B shows the frequency characteristics of the circuit of FIG. 5A.
【００１５】図５（Ａ）を参照するに、前記キャパシタ
部品１４はキャパシタＣに等価直列抵抗ＥＳＲおよび等
価直列インダクタンスＥＳＬとを直列接続した構成を有
し、図５（Ｂ）に示すように共振周波数ｆｃ1において
インピーダンスの大きさ｜Ｚ｜が最小になる周波数特性
を有する。ただし図５（Ｂ）中、縦軸は対数スケールで
表したインピーダンス絶対値｜Ｚ｜を、また横軸は対数
スケールで表した周波数を示す。Referring to FIG. 5A, the capacitor component 14 has a structure in which an equivalent series resistance ESR and an equivalent series inductance ESL are connected in series to a capacitor C. As shown in FIG. It has a frequency characteristic in which the magnitude | Z | of the impedance is minimized at the frequency fc1. However, in FIG. 5B, the vertical axis represents the impedance absolute value | Z | on a logarithmic scale, and the horizontal axis represents the frequency on a logarithmic scale.
【００１６】図５（Ｂ）の周波数特性では、前記共振周
波数ｆｃ1よりも低い周波数帯域においてはインピーダ
ンスＺに対する図５（Ａ）の等価回路中のキャパシタＣ
の寄与が大きく、一方前記共振周波数ｆｃ1よりも高い
周波数帯域では、インピーダンスＺに対する等価直列イ
ンダクタンスＥＳＬの寄与が大きい。そこで前記等価直
列抵抗ＥＳＲの値が小さければ、前記等価直列インダク
タンスＥＳＬの値をＥＳＬ1からＥＳＬ2，ＥＳＬ3と減
少させることにより前記共振周波数ｆｃ1をより高い共
振周波数ｆｃ2にシフトさせ、前記デカップリングキャ
パシタの動作を前記ＬＳＩチップ１２の高速動作に追従
させることが可能になる。In the frequency characteristic of FIG. 5B, in the frequency band lower than the resonance frequency fc1, the capacitor C in the equivalent circuit of FIG.
In the frequency band higher than the resonance frequency fc1, the contribution of the equivalent series inductance ESL to the impedance Z is large. If the value of the equivalent series resistance ESR is small, the resonance frequency fc1 is shifted to a higher resonance frequency fc2 by decreasing the value of the equivalent series inductance ESL from ESL1 to ESL2 and ESL3. Can follow the high-speed operation of the LSI chip 12.
【００１７】ところが先に図４で説明したように前記電
極層１４Ａ，１４Ｂが大きなシート抵抗を有している
と、図５（Ａ）の等価回路における等価直列抵抗ＥＳＲ
の値が大きくなり、図５（Ｂ）の周波数特性において等
価直列インダクタンスＥＳＬの値を減少させても対応し
てインピーダンス｜Ｚ｜が減少せず、その結果所望の共
振周波数が実現できなくなる。However, if the electrode layers 14A and 14B have a large sheet resistance as described earlier with reference to FIG. 4, the equivalent series resistance ESR in the equivalent circuit of FIG.
Becomes large, and even if the value of the equivalent series inductance ESL is reduced in the frequency characteristic of FIG. 5B, the impedance | Z | does not decrease correspondingly, and as a result, a desired resonance frequency cannot be realized.
【００１８】そこで、本発明は上記の課題を解決した新
規で有用なキャパシタ部品、およびかかるキャパシタ部
品を有する電子装置を提供することを概括的課題とす
る。Accordingly, it is a general object of the present invention to provide a new and useful capacitor component which has solved the above-mentioned problems, and an electronic device having such a capacitor component.
【００１９】本発明のより具体的な課題は、等価直列抵
抗を低減し、ＧＨｚ帯の超高周波帯域においても効率的
に作動するデカップリングキャパシタを有するキャパシ
タ部品、およびかかるキャパシタ部品を有する電子装置
を提供することにある。A more specific object of the present invention is to provide a capacitor component having a decoupling capacitor that reduces the equivalent series resistance and operates efficiently even in a very high frequency band of the GHz band, and an electronic device having such a capacitor component. To provide.
【００２０】[0020]
【課題を解決するための手段】本発明は上記の課題を、
高誘電体キャパシタを有するキャパシタ部品であって、
第１のキャパシタ電極層と高誘電体キャパシタ絶縁膜と
第２のキャパシタ電極層とを順次積層した構造の高誘電
体キャパシタと、前記高誘電体キャパシタ中を貫通する
複数のスルーホールと、前記高誘電体キャパシタ上に離
間して形成され、前記第１のキャパシタ電極層に複数の
個所で電気的に接続された第１の電極と、前記高誘電体
キャパシタ上に離間して形成され、前記第２のキャパシ
タ電極層に複数の個所で電気的に接続された第２の電極
とよりなることを特徴とするキャパシタ部品により、解
決する。 ［作用］図６は本発明の原理を説明する。ただし図６
中、先に説明した部分に対応する部分には同一の参照符
号を付し、説明を省略する。The present invention solves the above problems,
A capacitor component having a high dielectric capacitor,
A high dielectric capacitor having a structure in which a first capacitor electrode layer, a high dielectric capacitor insulating film, and a second capacitor electrode layer are sequentially laminated; a plurality of through holes penetrating through the high dielectric capacitor; A first electrode formed separately on the dielectric capacitor and electrically connected to the first capacitor electrode layer at a plurality of locations; and a first electrode formed separately on the high dielectric capacitor, The problem is solved by a capacitor component comprising a second electrode electrically connected to the two capacitor electrode layers at a plurality of locations. [Operation] FIG. 6 illustrates the principle of the present invention. However, FIG.
Among them, parts corresponding to the parts described above are denoted by the same reference numerals, and description thereof will be omitted.
【００２１】図６を参照するに本発明では、前記コンタ
クト電極１４ａが前記下部電極１４Ａと複数の個所で導
体プラグによりコンタクトされ、また前記コンタクト電
極１４ｂが前記上部電極１４Ｂと複数の個所で導体プラ
グによりコンタクトされる。その際、前記コンタクト電
極１４ａから延在する導体プラグのために、前記上部電
極１４Ｂおよび高誘電体キャパシタ絶縁膜１４Ｃには、
前記下部電極１４Ａを露出するコンタクトホール１３Ｃ
が、各々のコンタクト電極１４ａに対応して形成され
る。また、前記キャパシタ１３中には、信号線を通すた
めのスルーホール１３Ｔが形成されている。Referring to FIG. 6, according to the present invention, the contact electrode 14a is in contact with the lower electrode 14A at a plurality of locations by conductor plugs, and the contact electrode 14b is in contact with the upper electrode 14B at a plurality of locations. Contact. At this time, due to the conductor plug extending from the contact electrode 14a, the upper electrode 14B and the high-dielectric capacitor insulating film 14C have
Contact hole 13C exposing lower electrode 14A
Are formed corresponding to each contact electrode 14a. In the capacitor 13, a through hole 13T for passing a signal line is formed.
【００２２】図６の構成によれば、前記キャパシタ下部
電極１４Ａの複数の個所が前記コンタクト電極１４ａに
共通接続され、また前記キャパシタ上部電極１４Ｂの複
数の個所が前記コンタクト電極１４ｂに共通接続される
ため、前記上下電極１４Ａ，１４Ｂのシート抵抗が大き
くても、図５（Ａ）に示す等価直列抵抗ＥＳＲは小さ
く、このためキャパシタ部品は等価インダクタンスＥＳ
Ｌを減少させることによりＬＳＩのＧＨｚ帯域での動作
に追従でき、ノイズ成分を電源ラインあるいは接地ライ
ンから効果的に除去することができる。According to the configuration of FIG. 6, a plurality of portions of the capacitor lower electrode 14A are commonly connected to the contact electrode 14a, and a plurality of portions of the capacitor upper electrode 14B are commonly connected to the contact electrode 14b. Therefore, even if the sheet resistance of the upper and lower electrodes 14A and 14B is large, the equivalent series resistance ESR shown in FIG.
By reducing L, the operation in the GHz band of the LSI can be followed, and the noise component can be effectively removed from the power supply line or the ground line.
【００２３】図６では、前記コンタクト電極１４ａと１
４ｂとが同じレベルに形成されるように図示している
が、前記コンタクト電極１４ａと１４ｂとは異なったレ
ベルに形成することも可能である。In FIG. 6, the contact electrodes 14a and 1a
Although 4b is illustrated as being formed at the same level, the contact electrodes 14a and 14b may be formed at different levels.
【００２４】[0024]
【発明の実施の形態】［第１実施例］以下、本発明の第
１実施例によるキャパシタ部品３０の構成および構造
を、製造工程を示す図７（Ａ）〜図１０（Ｗ）を参照し
ながら順に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] The structure and structure of a capacitor component 30 according to a first embodiment of the present invention will be described below with reference to FIGS. This will be described in order.
【００２５】図７（Ａ）を参照するに、典型的には０．
３ｍｍの厚さを有するＳｉ基板３１中に、直径が例えば
６０μｍのスルーホール３１ａ〜３１ｃがＣＦ4をエッ
チングガスとしたドライエッチング工程により、典型的
には１５０μｍピッチで形成され、前記各々のスルーホ
ール３１ａ〜３１ｃ中はＰｔ，ＡｕあるいはＷ等の高融
点金属のＣＶＤ工程によりにより充填され、導体プラグ
３１Ａ〜３１Ｃが形成される。As shown in FIG.
Through holes 31a to 31c having a diameter of, for example, 60 μm are formed at a pitch of typically 150 μm in a Si substrate 31 having a thickness of 3 mm by a dry etching process using CF 4 as an etching gas. The insides of 31a to 31c are filled by a CVD process of a high melting point metal such as Pt, Au or W to form conductor plugs 31A to 31C.
【００２６】次に図７（Ｂ）の工程において、前記Ｓｉ
基板３１の上下主面にはＳｉＯ2膜３２および３３がそ
れぞれＣＶＤ法により形成され、さらに図７（Ｃ）の工
程において前記ＳｉＯ2膜３２中に、前記導体プラグ３
１Ａ〜３１Ｃにそれぞれ対応して開口部３２Ａ〜３２Ｃ
が前記導体プラグ３１Ａ〜３１Ｃの端面を露出するよう
に、また前記ＳｉＯ2膜３３中には、前記導体プラグ３
１Ａ〜３１Ｃにそれぞれ対応して開口部３３Ａ〜３３Ｃ
が、前記導体プラグ３１Ａ〜３１Ｃの端面を露出するよ
うに形成される。Next, in the step of FIG.
SiO 2 films 32 and 33 are respectively formed on the upper and lower main surfaces of the substrate 31 by the CVD method, and the conductor plug 3 is formed in the SiO 2 film 32 in the step of FIG.
Openings 32A-32C corresponding to 1A-31C, respectively
Exposes the end faces of the conductor plugs 31A to 31C, and includes the conductor plugs 3 in the SiO 2 film 33.
Openings 33A to 33C corresponding to 1A to 31C, respectively.
Are formed so as to expose the end faces of the conductor plugs 31A to 31C.
【００２７】次に図７（Ｄ）の工程において、前記Ｓｉ
基板３１の上主面上に、前記ＳｉＯ 2膜３３を覆うよう
に、厚さが０．１μｍのＴｉ膜と厚さが０．２μｍのＰ
ｔ膜とを積層した第１の電極層３４が、前記開口部３３
Ａ〜３３Ｃにおいてそれぞれ導体プラグ３１Ａ〜３１Ｃ
を覆うように、スパッタリング法により形成され、図７
（Ｅ）の工程でパターニングされることにより、前記電
極層３４中に、前記ＳｉＯ2膜３３中の前記開口部３３
Ｂを露出する開口部３４Ｂと、前記ＳｉＯ2膜３３中の
前記開口部３３Ｃを露出する開口部３４Ｃとが形成され
る。一方、前記開口部３３Ａでは前記電極層３４はパタ
ーニングされておらず、前記ＳｉＯ2膜３３中の前記開
口部３３Ａにおいて前記導体プラグ３１Ａの露出端面に
コンタクトしている。Next, in the step of FIG.
On the upper main surface of the substrate 31, the SiO TwoTo cover the membrane 33
In addition, a 0.1 μm thick Ti film and a 0.2 μm thick P
The first electrode layer 34 in which the t film is laminated is
A to 33C, conductor plugs 31A to 31C, respectively.
7 is formed by a sputtering method so as to cover
By patterning in the step (E),
In the pole layer 34, the SiO 2TwoThe opening 33 in the film 33
B and an opening 34B for exposing the SiO.TwoIn the membrane 33
An opening 34C exposing the opening 33C is formed.
You. On the other hand, in the opening 33A, the electrode layer 34 is patterned.
The opening in the SiO2 film 33 is not performed.
At the opening 33A, at the exposed end face of the conductor plug 31A
I'm in contact.
【００２８】次に図７（Ｆ）の工程において、図７
（Ｅ）の構造上に典型的には（Ｂａ，Ｓｒ）2ＴｉＯ
3（以下ＢＳＴと略記する）等の高誘電体材料よりなる
第１の高誘電体膜３５が前記電極層３４を覆うように、
また前記開口部３４Ｂ，３４Ｃでは前記ＳｉＯ2膜３３
の開口部３３Ｂ，３３Ｃの側壁面を覆い、さらに前記導
体プラグ３１Ｂ，３１Ｃの露出端面を覆うように、ゾル
ゲル法により、一様な約２００ｎｍの厚さに形成され
る。図７（Ｆ）の工程では、前記高誘電体膜３５は実際
には２回にわけて形成され、各回とも２０００ｒｐｍ、
３０秒間のスピンコーティングによりアルコキシドより
なる出発溶液を塗布した後、１２０°Ｃで乾燥し、さら
に４００°Ｃで仮焼成を行う工程が行われる。Next, in the step of FIG.
(Ba, Sr) 2 TiO is typically formed on the structure of (E).
3 so that a first high dielectric film 35 made of a high dielectric material such as 3 (hereinafter abbreviated as BST) covers the electrode layer 34.
In the openings 34B and 34C, the SiO 2 film 33 is formed.
Is formed to a uniform thickness of about 200 nm by a sol-gel method so as to cover the side wall surfaces of the openings 33B and 33C and further cover the exposed end surfaces of the conductor plugs 31B and 31C. In the step of FIG. 7F, the high dielectric film 35 is actually formed in two steps, each time at 2000 rpm,
After applying a starting solution composed of an alkoxide by spin coating for 30 seconds, a step of drying at 120 ° C. and further performing calcination at 400 ° C. is performed.
【００２９】このようにして前記高誘電体膜３５の膜厚
が所望の厚さに達したら、図７（Ｆ）の構造は大気中、
６００°Ｃの温度で熱処理され、前記ＢＳＴ膜３５が結
晶化される。このようにして熱処理することにより、比
誘電率が５００で誘電損失が２％以下のＢＳＴ膜を、前
記高誘電体膜３５として得ることができる。When the film thickness of the high dielectric film 35 reaches a desired thickness in this way, the structure of FIG.
Heat treatment is performed at a temperature of 600 ° C. to crystallize the BST film 35. By performing the heat treatment in this manner, a BST film having a relative dielectric constant of 500 and a dielectric loss of 2% or less can be obtained as the high dielectric film 35.
【００３０】次に図７（Ｇ）の工程において前記高誘電
体膜３５はレジストマスク（図示せず）を使ったフォト
リソグラフィー工程によりパターニングされ、前記開口
部３３Ａに対応して前記導体プラグ３１Ａを覆う電極層
３４を露出する開口部３５Ａと、前記開口部３３Ｂにお
いて前記導体プラグ３１Ｂを露出する開口部３５Ｂと、
前記開口部３３Ｃにおいて前記導体プラグ３１Ｃを露出
する開口部３５Ｃとが形成される。Next, in the step of FIG. 7G, the high dielectric film 35 is patterned by a photolithography step using a resist mask (not shown), and the conductor plug 31A is formed corresponding to the opening 33A. An opening 35A exposing the covering electrode layer 34, an opening 35B exposing the conductor plug 31B in the opening 33B,
An opening 35C exposing the conductor plug 31C is formed in the opening 33C.
【００３１】次に図８（Ｈ）の工程において、前記図７
（Ｇ）の構造上に、Ｔｉ膜とＰｔ膜とを順次スパッタリ
ングすることにより、前記電極層３４と同様な第２の電
極層３６が、前記高誘電体膜３５を覆うように、約０．
３μｍの厚さで一様に堆積される。前記電極層３６は続
く図８（Ｉ）の工程でパターニングされ、その結果前記
導体プラグ３１Ａに対応して前記高誘電体膜３５中の前
記開口部３５Ａを露出する開口部３６Ａが、また前記導
体プラグ３１Ｂに対応して前記高誘電体膜３５中の前記
開口部３５Ｂを露出する開口部３６Ｂが形成される。一
方、前記電極層３６は前記高誘電体膜３５中の前記開口
部３５Ｃにおいては、前記開口部３５Ｃにより露出され
た前記導体プラグ３１Ｃの端面とコンタクトした状態で
残される。前記開口部３５Ｂでは、前記導体プラグ３１
Ｂの端面が露出されている。Next, in the step of FIG.
By sequentially sputtering a Ti film and a Pt film on the structure (G), a second electrode layer 36 similar to the electrode layer 34 covers the high dielectric film 35 by about 0.1 mm.
Deposited uniformly with a thickness of 3 μm. The electrode layer 36 is patterned in the subsequent step of FIG. 8 (I). As a result, an opening 36A exposing the opening 35A in the high dielectric film 35 corresponding to the conductor plug 31A is formed in the conductive layer 31A. An opening 36B exposing the opening 35B in the high dielectric film 35 is formed corresponding to the plug 31B. On the other hand, the electrode layer 36 remains in the opening 35C in the high dielectric film 35 in contact with the end face of the conductor plug 31C exposed by the opening 35C. In the opening 35B, the conductor plug 31
The end face of B is exposed.
【００３２】次に図８（Ｊ）の工程において、図８
（Ｉ）の構造上に一様な厚さで第２の高誘電体膜３７
が、先の第１の高誘電体膜３４と同様に形成され、図８
（Ｋ）の工程において前記高誘電体膜３７中に、前記導
体プラグ３１Ａに対応して開口部３７Ａが、前記導体プ
ラグ３１Ａの端面を覆う前記電極層３４を露出するよう
に、また前記導体プラグ３７Ｂに対応して開口部３７Ｂ
が、前記導体プラグ３１Ｂの端面を露出するように形成
される。さらに前記高誘電体膜３７中には、前記導体プ
ラグ３７Ｃに対応して開口部３７Ｃが、前記導体プラグ
３１Ｃの端面を覆う電極層３６を露出するように形成さ
れる。Next, in the step of FIG.
The second high dielectric film 37 having a uniform thickness on the structure of (I).
Is formed in the same manner as the first high dielectric film 34, and FIG.
In the step (K), the opening 37A corresponding to the conductor plug 31A is exposed in the high dielectric film 37 so that the electrode layer 34 covering the end face of the conductor plug 31A is exposed. Opening 37B corresponding to 37B
Is formed so as to expose the end face of the conductor plug 31B. Further, an opening 37C corresponding to the conductor plug 37C is formed in the high dielectric film 37 so as to expose the electrode layer 36 covering the end face of the conductor plug 31C.
【００３３】次に図８（Ｌ）の工程において、図８
（Ｋ）の構造上に先の第１の電極層３６と同様な第３の
電極層３８が一様な約０．３μｍの厚さで形成され、さ
らに図８（Ｍ）の工程において前記電極層３８中に前記
高誘電体膜３７中の開口部３７Ｂに対応して前記導体プ
ラグ３１Ｂの端面を露出する開口部３８Ｂが、また前記
開口部３７Ｃに対応して、前記導体プラグ３１Ｃの端面
を覆う電極層３６を露出する開口部３８Ｃが形成され
る。Next, in the step of FIG.
A third electrode layer 38 similar to the first electrode layer 36 is formed with a uniform thickness of about 0.3 μm on the structure of FIG. 8K. An opening 38B exposing an end face of the conductor plug 31B in the layer 38 corresponding to the opening 37B in the high dielectric film 37 and an end face of the conductor plug 31C corresponding to the opening 37C are formed. An opening 38C exposing the covering electrode layer 36 is formed.
【００３４】図８（Ｍ）の工程において、前記Ｓｉ基板
３１上に前記電極層３４および３８を下部電極とし、前
記第１および第２の高誘電体膜３５および３７をキャパ
シタ絶縁膜とし、前記電極層３６を上部電極とした強誘
電体キャパシタＣが形成される。In the step of FIG. 8 (M), the electrode layers 34 and 38 are used as lower electrodes on the Si substrate 31, the first and second high dielectric films 35 and 37 are used as capacitor insulating films, A ferroelectric capacitor C having the electrode layer 36 as an upper electrode is formed.
【００３５】次に図９（Ｎ）の工程において前記図８
（Ｍ）の構造を覆うようにポリイミド層間絶縁膜３９が
形成され、図９（Ｏ）の工程において前記ポリイミド層
間絶縁膜３９中には、前記導体プラグ３１Ａ〜３１Ｃに
それぞれ対応して、コンタクトホール３９Ａ〜３９Ｃが
形成される。ただし前記コンタクトホール３９Ａは前記
電極層３８のうち、前記導体プラグ３９Ａの端面を覆う
電極層３４上に積層された部分を露出し、一方前記コン
タクトホール３９Ｂは前記導体プラグ３９Ｂの短面を露
出する。さらに前記コンタクトホール３９Ｃは前記導体
プラグ３９Ｃの端面を覆う電極層３６を露出する。Next, in the step of FIG.
A polyimide interlayer insulating film 39 is formed so as to cover the structure of FIG. 9M, and contact holes corresponding to the conductor plugs 31A to 31C are formed in the polyimide interlayer insulating film 39 in the step of FIG. 39A to 39C are formed. However, the contact hole 39A exposes a portion of the electrode layer 38 laminated on the electrode layer 34 covering the end face of the conductor plug 39A, while the contact hole 39B exposes a short surface of the conductor plug 39B. . Further, the contact hole 39C exposes the electrode layer 36 covering the end face of the conductor plug 39C.
【００３６】図９（Ｏ）の工程では、さらに前記ポリイ
ミド層間絶縁膜３９中に、前記電極層３８が前記高誘電
体膜３７を覆っている複数の個所において前記電極層３
８を露出するコンタクトホール３９ａが形成され、図９
（Ｐ）の工程においては図９（Ｏ）の構造上に、厚さが
約２μｍのＡｕ層４０が、前記開口部３９Ａ〜３９Ｃお
よびコンタクトホール３９ａを充填するように形成され
る。In the step of FIG. 9 (O), the electrode layer 3 is further formed in the polyimide interlayer insulating film 39 at a plurality of locations where the electrode layer 38 covers the high dielectric film 37.
9 is formed to expose the contact hole 39a.
In the step (P), an Au layer 40 having a thickness of about 2 μm is formed on the structure of FIG. 9 (O) so as to fill the openings 39A to 39C and the contact holes 39a.
【００３７】前記Ａｕ層４０は、図９（Ｑ）の工程にお
いて、前記３９ａにおいて前記電極層３８に電気的に接
続される第１の接続パターン４０Ｖと、図９（Ｏ）〜図
１０（Ｗ）には図示しない、前記層間絶縁膜３９中に前
記電極層３８および前記高誘電体膜３７を貫通して前記
電極層３６を露出するように形成された複数の別のコン
タクトホールを介して前記電極層３６に電気的に接続さ
れた第２の接続パターン４０Ｇとにパターニングされ
る。かかるパターニングの結果、図９（Ｑ）の工程にお
いては前記コンタクトホール３９Ａ〜３９Ｃが再び露出
される。In the step of FIG. 9 (Q), the Au layer 40 has a first connection pattern 40V which is electrically connected to the electrode layer 38 at the step 39a, and the Au layer 40 has a structure shown in FIGS. 9 (O) to 10 (W). 2), a plurality of contact holes (not shown) formed in the interlayer insulating film 39 through the electrode layer 38 and the high dielectric film 37 to expose the electrode layer 36. It is patterned into a second connection pattern 40G electrically connected to the electrode layer 36. As a result of the patterning, the contact holes 39A to 39C are exposed again in the step of FIG.
【００３８】次に図９（Ｒ）の工程において図９（Ｑ）
の構造は別のポリイミド膜４１により覆われ、図１０
（Ｓ）の工程において前記ポリイミド膜４１中に、前記
開口部３９Ａ〜３９Ｃにそれぞれ対応して、前記導体プ
ラグ３１Ａの端面を電極層３４を介して覆う前記電極層
３８を露出する開口部４１Ａと、前記導体プラグ３１Ｂ
の端面を露出する開口部４１Ｂと、さらに前記導体プラ
グ３１Ｃの端面を覆う電極層３６を露出する開口部４１
Ｃとを形成する。Next, in the step of FIG.
10 is covered with another polyimide film 41, and FIG.
In the step (S), an opening 41A exposing the electrode layer 38 covering the end face of the conductor plug 31A via the electrode layer 34 corresponding to the openings 39A to 39C in the polyimide film 41, respectively. , The conductor plug 31B
And an opening 41B exposing an electrode layer 36 covering an end surface of the conductor plug 31C.
And C.
【００３９】次に図１０（Ｔ）の工程において、図１０
（Ｓ）の構造上に厚さが０．０５μｍのＣｒ膜と厚さが
２μｍのＮｉ膜と厚さが０．２μｍのＡｕ膜とを順次ス
パッタリング法により一様に堆積することにより、前記
ポリイミド膜４１上に前記開口部４１Ａ〜４１Ｃの側壁
面および底面を覆うように導体層４２を形成し、さらに
図１０（Ｕ）の工程において前記導体層４２をパターニ
ングし、前記開口部４１Ａ〜４１Ｃの各々に対応して表
面電極パッド４２Ａ〜４２Ｃを形成する。さらに電解め
っきを行うことにより、前記開口部４１Ａ〜４１ＣをＡ
ｕにより充填する。Next, in the step of FIG.
On the structure of (S), a Cr film having a thickness of 0.05 μm, a Ni film having a thickness of 2 μm, and an Au film having a thickness of 0.2 μm are sequentially and uniformly deposited by sputtering to obtain the polyimide. A conductor layer 42 is formed on the film 41 so as to cover the side wall surface and the bottom surface of the openings 41A to 41C, and the conductor layer 42 is patterned in the step of FIG. Surface electrode pads 42A to 42C are formed corresponding to each. Further, by performing electrolytic plating, the openings 41A to 41C
Fill with u.
【００４０】次に図１０（Ｖ）の工程において、図１０
（Ｃ）の構造の下主面上に前記ＳｉＯ2膜３２を覆うよ
うに、前記導体膜４２と同様な導体膜４３を、前記導体
膜４３が前記開口部３２Ａ〜３２Ｃにおいて、前記導体
プラグ３１Ａ〜３１Ｃにそれぞれコンタクトするように
形成し、図１０（Ｗ）の工程においてこれをパターニン
グして、前記開口部３２Ａ〜３２Ｃにそれぞれ対応して
コンタクト電極パッド４３Ａ〜４３Ｃが形成される。Next, in the step of FIG.
A conductor film 43 similar to the conductor film 42 is formed on the lower main surface of the structure shown in FIG. 3C so as to cover the SiO 2 film 32. The conductor film 43 is formed in the openings 32A to 32C by the conductor plug 31A. To 31C, and are patterned in the step of FIG. 10 (W) to form contact electrode pads 43A to 43C corresponding to the openings 32A to 32C, respectively.
【００４１】図１１（Ａ）は、このようにして形成され
たキャパシタ部品３０の、図１０（Ｗ）の断面図に対応
する断面図を、一方図１２（Ｂ）は、同じキャパシタ部
品３０の異なった断面における断面図を示す．ただし図
示が複雑になるのを避けるため、前記開口部４１Ａ〜４
１Ｃを充填するめっき層の図示は省略してある。FIG. 11A is a sectional view corresponding to the sectional view of FIG. 10W of the capacitor component 30 thus formed, while FIG. 12B is a sectional view of the same capacitor component 30. Cross sections at different cross sections are shown. However, in order to avoid complicating the illustration, the openings 41A to 41A-4
The illustration of the plating layer filling 1C is omitted.
【００４２】図１１（Ａ）を参照するに、前記導体層４
０Ｖは複数の個所において、前記ポリイミド層３９中を
延在する導体プラグ４０ｖにより、前記強誘電体キャパ
シタＣの下部電極を構成する電極層３８に接続されてい
るのがわかる。前記電極層３８は前記開口部４１Ａにお
いて前記電極層３４と共に、前記表面電極パッド４２Ａ
に接続されている。一方、前記開口部４１Ｃにおいて
は、前記電極層３６が、前記表面電極パッド４２Ｃに接
続されている。Referring to FIG. 11A, the conductive layer 4
It can be seen that 0V is connected to the electrode layer 38 constituting the lower electrode of the ferroelectric capacitor C by a conductor plug 40v extending in the polyimide layer 39 at a plurality of locations. The electrode layer 38, together with the electrode layer 34 in the opening 41A, is connected to the surface electrode pad 42A.
It is connected to the. On the other hand, in the opening 41C, the electrode layer 36 is connected to the surface electrode pad 42C.
【００４３】前記Ｓｉ基板３１上に形成された前記高誘
電体キャパシタＣ、接続パターン４０Ｖ，４０Ｇ、絶縁
膜３３，３９，４１および表面電極パッド４２Ａ〜４２
Ｃを含む構造は、前記Ｓｉ基板３１上においてキャパシ
タモジュールＣＭを構成する。The high dielectric capacitor C formed on the Si substrate 31, connection patterns 40V and 40G, insulating films 33, 39 and 41, and surface electrode pads 42A to 42.
The structure including C forms the capacitor module CM on the Si substrate 31.
【００４４】後で説明するように、前記導体プラグ３１
Ａは配線基板上の電源ラインＶに接続されて電源電圧
を、前記キャパシタ部品３０上に実装されたＬＳＩチッ
プに供給し、一方前記導体プラグ３１Ｃは接地ラインＧ
に接続されて前記ＬＳＩチップに接地電位を供給する。
さらに前記導体プラグ３１Ｂは前記ＬＳＩチップと配線
基板との間において信号を伝達する。As will be described later, the conductor plug 31
A is connected to a power supply line V on a wiring board to supply a power supply voltage to an LSI chip mounted on the capacitor component 30, while the conductor plug 31C is connected to a ground line G.
To supply a ground potential to the LSI chip.
Further, the conductor plug 31B transmits a signal between the LSI chip and the wiring board.
【００４５】図１２（Ｂ）は、図１２（Ａ）のキャパシ
タ部品３０の別の断面に沿った断面図である。FIG. 12B is a cross-sectional view along another cross section of the capacitor component 30 of FIG.
【００４６】図１２（Ｂ）を参照するに、前記電極層３
８および高誘電体膜３７中には、電極層３６を露出する
開口部が複数の個所に形成されており、前記各々の開口
部において、前記電極層３６は対応する接続パターン４
０Ｇに、前記層間絶縁膜３９中を延在する導体プラグ４
０ｇを介して接続される。Referring to FIG. 12B, the electrode layer 3
8 and the high dielectric film 37, openings for exposing the electrode layer 36 are formed at a plurality of locations, and in each of the openings, the electrode layer 36
0G, the conductor plug 4 extending in the interlayer insulating film 39
0g.
【００４７】かかる構成のキャパシタ部品３０では、前
記導体プラグ３１Ａが導体プラグ３１Ｃに、前記電極層
３４，３６，３８および高誘電体膜３５，３７よりなる
高誘電体キャパシタを介して電気的に接続され、前記導
体プラグ３１Ａを電源ラインＶに接続し前記導体プラグ
３１Ｃを接地ラインＧに接続した場合、前記電源ライン
Ｖ上の高周波ノイズを前記高誘電体キャパシタを介して
前記接地ラインＧに逃がすことが可能になる。一方、前
記導体プラグ３１Ｂは前記導体プラグ３１Ａおよび３１
Ｃのいずれにも接続されておらず、信号ラインＳに接続
することにより、ＬＳＩチップと基板との間で信号を伝
達する作用をなす。In the capacitor component 30 having such a configuration, the conductor plug 31A is electrically connected to the conductor plug 31C via the high dielectric capacitor composed of the electrode layers 34, 36, 38 and the high dielectric films 35, 37. When the conductor plug 31A is connected to the power line V and the conductor plug 31C is connected to the ground line G, the high frequency noise on the power line V is released to the ground line G via the high dielectric capacitor. Becomes possible. On the other hand, the conductor plug 31B is connected to the conductor plugs 31A and 31A.
Not connected to any of C, but connected to the signal line S, acts to transmit a signal between the LSI chip and the substrate.
【００４８】前記キャパシタ部品３０では、前記電極層
３４および３８が前記接続パターン４０Ｖに複数の個所
で接続され、また前記電極層３６が前記接続パターン４
０Ｇに複数の個所で接続される。その際、前記接続パタ
ーン４０Ｖおよび４０Ｇは十分な厚さを有するため低抵
抗であり、その結果前記電極層３４および３８、あるい
は前記電極層３６が薄膜プロセスにより形成されたシー
ト抵抗の大きな導体層であっても、前記高誘電体キャパ
シタＣの等価直列抵抗ＥＳＲを効果的に低減することが
できる。In the capacitor component 30, the electrode layers 34 and 38 are connected to the connection pattern 40V at a plurality of points, and the electrode layer 36 is connected to the connection pattern 4V.
0G is connected at a plurality of locations. At this time, since the connection patterns 40V and 40G have a sufficient thickness, they have low resistance. As a result, the electrode layers 34 and 38 or the electrode layer 36 is formed of a conductor layer having a large sheet resistance formed by a thin film process. Even so, the equivalent series resistance ESR of the high dielectric capacitor C can be effectively reduced.
【００４９】なお、本実施例において前記強誘電体絶縁
膜３５，３７はゾルゲル法以外にも、スパッタリング法
あるいはＣＶＤ法により形成することが可能である。前
記強誘電体絶縁膜３５，３７としては、前記ＢＳＴ膜の
他に、（Ｐｂ，Ｚｒ）ＴｉＯ 3膜，ＳｒＢｉ2Ｔａ2Ｏ9膜
あるいはＰｂ（Ｍｇ，Ｎｂ）Ｏ3膜を使うことができ
る。これらの膜はゾルゲル法により、あるいはスパッタ
リング法により形成することができる。In this embodiment, the ferroelectric insulating material is used.
The films 35 and 37 are formed by a sputtering method other than the sol-gel method.
Alternatively, it can be formed by a CVD method. Previous
The ferroelectric insulating films 35 and 37 are the same as those of the BST film.
In addition, (Pb, Zr) TiO ThreeMembrane, SrBiTwoTaTwoO9film
Or Pb (Mg, Nb) OThreeMembrane can be used
You. These films are prepared by the sol-gel method or by sputtering.
It can be formed by a ring method.
【００５０】また前記基板３１としては、Ｓｉ基板以外
にサファイア基板を使うことも可能である。この場合に
は、図７（Ａ）の工程において前記スルーホール３１ａ
〜３１ｃはレーザビーム加工により形成すればよい。 ［第２実施例］図１３は、図１１（Ａ），１１（Ｂ）の
キャパシタ部品３０を使った本発明の第２実施例による
電子装置１００の構成を示す。ただし図中、先に説明し
た部分には同一の参照符号を付し、説明を省略する。The substrate 31 may be a sapphire substrate other than the Si substrate. In this case, in the step of FIG.
To 31c may be formed by laser beam processing. [Second Embodiment] FIG. 13 shows the configuration of an electronic device 100 according to a second embodiment of the present invention using the capacitor component 30 of FIGS. 11A and 11B. However, in the figure, the same parts as those described above are denoted by the same reference numerals, and description thereof will be omitted.
【００５１】図１３を参照するに、前記電子装置１００
は配線パターン１０１Ｖ，１０１Ｇ，１０１Ｓを担持し
た配線基板１０１を含み、前記配線基板１０１上におい
て前記配線パターン１０１Ｖは電源電圧供給パターン
を、前記配線パターン１０１Ｇは接地パターンを、また
前記配線パターン１０１Ｓは信号パターンを構成する。
前記キャパシタ部品３０は、前記配線基板１０１上に、
前記コンタクト電極パッド４３Ａ〜４３Ｃをはんだバン
プ１０２により、対応する配線パターン１０１Ｖ，１０
１Ｓおよび１０１Ｇにそれぞれ接続することにより実装
され、さらに前記キャパシタ部品３０上にＬＳＩチップ
１０４が、前記キャパシタ部品３０の表面電極パッド４
２Ａ〜４２Ｃを前記ＬＳＩチップ１０４上の対応する電
極パッド（図示せず）にはんだバンプ１０３により接続
することにより、実装される。Referring to FIG. 13, the electronic device 100
Includes a wiring substrate 101 carrying wiring patterns 101V, 101G, and 101S. On the wiring substrate 101, the wiring pattern 101V is a power supply voltage supply pattern, the wiring pattern 101G is a ground pattern, and the wiring pattern 101S is a signal. Configure the pattern.
The capacitor component 30 is provided on the wiring board 101,
The contact electrode pads 43A to 43C are connected to the corresponding wiring patterns 101V,
1S and 101G, respectively, and an LSI chip 104 is mounted on the capacitor component 30 so that the surface electrode pad 4
2A to 42C are mounted by connecting to corresponding electrode pads (not shown) on the LSI chip 104 by solder bumps 103.
【００５２】かかる構成の電子装置１００では、前記キ
ャパシタ部品３０が配線基板１０１とＬＳＩチップ１０
４との間に挿入された形で実装されるため、先に図５
（Ａ）で説明した等価インダクタンスＥＳＬは最小にな
る。また、前記高誘電体キャパシタＣの電極シート抵抗
の増大が、前記接続パターン４０Ｖ，４０Ｇの使用によ
り抑制されるため、等価直列抵抗ＥＳＲも低減される。
その結果、図５（Ｂ）中、ＥＳＲ3およびＥＳＬ3をパラ
メータとする曲線に示されるように、非常に高い動作周
波数ｆｃ２においてもキャパシタ部品３０のインピーダ
ンスの大きさは最小であり、前記ＬＳＩチップ１０４が
ＧＨｚ帯域で動作する場合であっても、電源ノイズある
いは高周波リップルを効果的に除去することが可能にな
る。In the electronic device 100 having such a configuration, the capacitor component 30 is connected to the wiring board 101 and the LSI chip 10.
4 is inserted in a form inserted between
The equivalent inductance ESL described in (A) is minimized. Further, since the increase in the electrode sheet resistance of the high dielectric capacitor C is suppressed by using the connection patterns 40V and 40G, the equivalent series resistance ESR is also reduced.
As a result, as shown in a curve in FIG. 5B using ESR 3 and ESL 3 as parameters, the magnitude of the impedance of the capacitor component 30 is minimum even at a very high operating frequency fc2, and the LSI chip Even when the 104 operates in the GHz band, power supply noise or high-frequency ripple can be effectively removed.
【００５３】前記配線基板１０１側のはんだバンプ１０
２としては、例えばＳｎ９６．５％−Ａｇ３．５％の無
鉛はんだ合金を、また前記ＬＳＩチップ１０４側のはん
だバンプ１０３として、Ｐｂ９５％−Ｓｎ５％のはんだ
合金を使うことができる。この場合、前記はんだバンプ
１０２は２２１°Ｃの融点を有し、はんだバンプ１０３
は３１５°Ｃの融点を有する。 ［第３実施例］図１４は本発明の第３実施例によるキャ
パシタ部品３０Ａの構成を示す。ただし図１４中、先に
説明した部分には同一の参照符号を付し、説明を省略す
る。The solder bumps 10 on the wiring board 101 side
As No. 2, for example, a lead-free solder alloy of 96.5% Sn-3.5% of Ag can be used, and a solder alloy of Pb 95% -Sn 5% can be used as the solder bump 103 on the LSI chip 104 side. In this case, the solder bump 102 has a melting point of 221 ° C. and the solder bump 103
Has a melting point of 315 ° C. [Third Embodiment] FIG. 14 shows the structure of a capacitor component 30A according to a third embodiment of the present invention. However, in FIG. 14, the parts described above are denoted by the same reference numerals, and description thereof will be omitted.
【００５４】図１４を参照するに、本実施例では先の図
１１（Ａ），１２（Ｂ）の実施例と異なり、一つの導体
プラグ３１Ａと隣接する導体プラグ３１Ｂとの間、ある
いは一つの導体プラグ３１Ｂと３１Ｃとの間に、単一の
接続パターン４０Ｇあるいは４０Ｖを設けている。図示
の断面では、このうちの接続パターン４０Ｖが前記層間
絶縁膜３９中の導体プラグ４０ｖを介して前記強誘電体
キャパシタＣの電極層３８に接続されているが、前記キ
ャパシタ部品３０と同様に、前記導体プラグ４０Ｇは図
示していない導体プラグ４０ｇを介して前記キャパシタ
Ｃの電極層３６に接続されている。Referring to FIG. 14, in the present embodiment, unlike the embodiments of FIGS. 11A and 12B, between one conductor plug 31A and an adjacent conductor plug 31B or one conductor plug 31B. A single connection pattern 40G or 40V is provided between the conductor plugs 31B and 31C. In the illustrated cross section, the connection pattern 40V is connected to the electrode layer 38 of the ferroelectric capacitor C via the conductor plug 40v in the interlayer insulating film 39. The conductor plug 40G is connected to the electrode layer 36 of the capacitor C via a conductor plug 40g (not shown).
【００５５】図１４のキャパシタ部品３０Ａによれば、
前記接続パターン４０Ｖ，４０Ｇのパターニングが容易
になり、従ってキャパシタ部品３０Ａの製造が容易にな
る好ましい特徴が得られる。 ［第４実施例］図１５（Ａ），（Ｂ）は、本発明の第４
実施例によるキャパシタ部品３０Ｂの構成を示す。ただ
し図中、先に説明した部分には同一の参照符号を付し、
説明を省略する。先の実施例と同様に、図１５（Ａ）と
図１５（Ｂ）とは同一のキャパシタ部品３０Ｂの異なっ
た断面に沿った断面図を示す。According to the capacitor component 30A of FIG.
A preferable feature that the patterning of the connection patterns 40V and 40G is facilitated, and therefore, the manufacturing of the capacitor component 30A is facilitated is obtained. Fourth Embodiment FIGS. 15A and 15B show a fourth embodiment of the present invention.
3 shows a configuration of a capacitor component 30B according to the embodiment. However, in the figure, the parts described above are given the same reference numerals,
Description is omitted. As in the previous embodiment, FIGS. 15A and 15B are cross-sectional views of the same capacitor component 30B along different cross sections.
【００５６】図１５（Ａ）を参照するに、本実施例では
前記キャパシタモジュールＣＭ中、前記層間絶縁膜３９
上には前記接続パターン４０Ｖのみを形成し、前記接続
パターン４０Ｇは前記層間絶縁膜３９上において前記接
続パターン４０Ｖを覆う絶縁膜４１上に形成されてい
る。さらに前記絶縁膜４１上において前記接続パターン
４０Ｇは別の絶縁膜４４により覆われる。Referring to FIG. 15A, in this embodiment, in the capacitor module CM, the interlayer insulating film 39 is formed.
Only the connection pattern 40V is formed thereon, and the connection pattern 40G is formed on the interlayer insulating film 39 on the insulating film 41 covering the connection pattern 40V. Further, the connection pattern 40G is covered with another insulating film 44 on the insulating film 41.
【００５７】図１５（Ａ）に示すように、前記接続パタ
ーン４０Ｖは前記層間絶縁膜３９中を延在する導体プラ
グ４０ｖにより、前記高誘電体キャパシタの電極層３８
に複数箇所で接続される。一方、図１５（Ｂ）に示すよ
うに本実施例のキャパシタ部品３０Ｃでは、前記接続パ
ターン４０Ｖおよび高誘電体キャパシタＣの電極層３８
および高誘電体絶縁膜３７中に形成された開口部中を形
成し、前記導体プラグ４０ｇをかかる開口部中を延在さ
せることにより、前記接続パターン４０Ｇが前記電極層
３６と複数の個所において電気的に接続される。As shown in FIG. 15A, the connection pattern 40V is connected to the electrode layer 38 of the high dielectric capacitor by a conductor plug 40v extending in the interlayer insulating film 39.
Connected at multiple locations. On the other hand, as shown in FIG. 15B, in the capacitor component 30C of this embodiment, the connection pattern 40V and the electrode layer 38 of the high dielectric capacitor C are used.
By forming the inside of the opening formed in the high dielectric insulating film 37 and extending the conductor plug 40g through the opening, the connection pattern 40G is electrically connected to the electrode layer 36 at a plurality of places. Connected.
【００５８】また図１５（Ａ），（Ｂ）の構成では、表
面電極パッド４２Ａ〜４２Ｃが前記絶縁膜４４中に前記
導体プラグ３１Ａ〜３１Ｃにそれぞれ対応して形成され
た開口部４４Ａ〜４４Ｃの内部に形成されているが、図
１３の実装構造において溶融はんだバンプ１０３は、か
かる開口部４４Ａ〜４４Ｃの内部に形成された電極パッ
ド４２Ａ〜４２Ｃに対しても、コンタクトを形成するこ
とが可能である。もちろん、前記電極パッド４２Ａ〜４
２Ｃを前記絶縁膜４１の表面まで延在させることもでき
る。15A and 15B, the surface electrode pads 42A to 42C are formed in the openings 44A to 44C formed in the insulating film 44 so as to correspond to the conductor plugs 31A to 31C, respectively. Although formed inside, the molten solder bump 103 in the mounting structure of FIG. 13 can form a contact also with the electrode pads 42A to 42C formed inside the openings 44A to 44C. is there. Of course, the electrode pads 42A-4A
2C can be extended to the surface of the insulating film 41.
【００５９】図１５（Ａ），（Ｂ）のキャパシタ部品３
０Ｂでは、前記接続パターン４０Ｖおよび４０Ｇのパタ
ーニングが容易に実行できる。 ［第５実施例］図１６（Ａ），（Ｂ）は、本発明の第５
実施例によるキャパシタ部品３０Ｃの構成を示す。ただ
し図中、先に説明した部分には同一の参照符号を付し、
説明を省略する。The capacitor part 3 shown in FIGS.
In the case of 0B, patterning of the connection patterns 40V and 40G can be easily performed. [Fifth Embodiment] FIGS. 16A and 16B show a fifth embodiment of the present invention.
3 shows a configuration of a capacitor component 30C according to the embodiment. However, in the figure, the parts described above are given the same reference numerals,
Description is omitted.
【００６０】図１６（Ａ）を参照するに、本実施例では
前記接続パターン４０Ｖおよび４０Ｇは前記基板３１上
に直接に形成されており、前記導体プラグ４０ｖは前記
ＳｉＯ2膜３３中を延在して、前記接続パターン４０Ｖ
を前記電極層３４に接続する。Referring to FIG. 16A, in this embodiment, the connection patterns 40V and 40G are formed directly on the substrate 31, and the conductor plugs 40v extend in the SiO 2 film 33. And the connection pattern 40V
Is connected to the electrode layer 34.
【００６１】一方図１６（Ｂ）の断面では、前記基板３
１上に接続パターン４０Ｇが、前記電極層３４および高
誘電体絶縁膜３５中に形成されたコンタクトホール中を
延在する導体プラグ４０ｇにより、前記電極層３６に接
続される。前記電極層３４中に形成されたコンタクトホ
ールでは、コンタクトホール側壁面が前記高誘電体絶縁
膜３５により覆われ、前記導体プラグ４０ｇと電極層３
４の短絡が回避される。 ［第６実施例］図１７は、本発明の第６実施例によるキ
ャパシタ部品３０Ｄの構成を示す。図１７を参照する
に、前記キャパシタ部品３０Ｄは、前記Ｓｉ基板３１の
両側に前記キャパシタモジュールＣＭを形成した、上下
で対称的な構成を有する。かかる構成のキャパシタ部品
３０Ｄによっても、図１３の電子装置１００を構成する
ことが可能である。On the other hand, in the cross section of FIG.
A connection pattern 40G is connected to the electrode layer 36 by a conductor plug 40g extending in a contact hole formed in the electrode layer 34 and the high dielectric insulating film 35. In the contact hole formed in the electrode layer 34, the side wall surface of the contact hole is covered with the high dielectric insulating film 35, and the conductor plug 40g and the electrode layer 3
4 short circuit is avoided. Sixth Embodiment FIG. 17 shows a configuration of a capacitor component 30D according to a sixth embodiment of the present invention. Referring to FIG. 17, the capacitor component 30D has a vertically symmetric configuration in which the capacitor modules CM are formed on both sides of the Si substrate 31. The electronic device 100 of FIG. 13 can also be configured by the capacitor component 30D having such a configuration.
【００６２】さらに、図１７のキャパシタ部品３０Ｄに
おいて、基板３１の一方の側の高誘電体膜３５，３７を
ＳｒＢｉ2ＴｉＯ9により形成し、他方の側の高誘電体膜
３５，３７をＰｂ（Ｍｇ，Ｎｂ）Ｏ3により形成しても
よい。Further, in the capacitor component 30D of FIG. 17, the high dielectric films 35 and 37 on one side of the substrate 31 are formed of SrBi 2 TiO 9 , and the high dielectric films 35 and 37 on the other side are formed of Pb ( (Mg, Nb) O 3 .
【００６３】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載の要旨内において様
々な変形・変更が可能である。Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to the specific embodiments, and various modifications and changes may be made within the scope of the appended claims. is there.
【００６４】（付記１） 高誘電体キャパシタを有する
キャパシタ部品であって、第１のキャパシタ電極層と高
誘電体キャパシタ絶縁膜と第２のキャパシタ電極層とを
順次積層した構造の高誘電体キャパシタと、前記高誘電
体キャパシタ中を貫通する複数のスルーホールと、前記
高誘電体キャパシタ上に離間して形成され、前記第１の
キャパシタ電極層に複数の個所で電気的に接続された第
１の電極と、前記高誘電体キャパシタ上に離間して形成
され、前記第２のキャパシタ電極層に複数の個所で電気
的に接続された第２の電極とよりなることを特徴とする
キャパシタ部品。(Supplementary Note 1) A capacitor component having a high dielectric capacitor, which has a structure in which a first capacitor electrode layer, a high dielectric capacitor insulating film, and a second capacitor electrode layer are sequentially laminated. A plurality of through-holes penetrating through the high dielectric capacitor; and a first through hole formed separately on the high dielectric capacitor and electrically connected to the first capacitor electrode layer at a plurality of locations. And a second electrode formed separately on the high-dielectric capacitor and electrically connected to the second capacitor electrode layer at a plurality of locations.
【００６５】（付記２） 前記第１の電極と前記第２の
電極とは、実質的に同一の平面上に形成されることを特
徴とする付記１記載のキャパシタ部品。(Supplementary Note 2) The capacitor component according to Supplementary Note 1, wherein the first electrode and the second electrode are formed on substantially the same plane.
【００６６】（付記３） 前記第１の電極と前記第２の
電極とは、異なった面内に形成されることを特徴とする
付記１記載のキャパシタ部品。(Supplementary note 3) The capacitor component according to supplementary note 1, wherein the first electrode and the second electrode are formed in different planes.
【００６７】（付記４） 前記第１および第２の電極
は、前記第１および第２のキャパシタ電極層のいずれよ
りも実質的に厚い導体パターンよりなることを特徴とす
る請求項１〜３のうち、いずれか一項記載のキャパシタ
部品。(Supplementary Note 4) The method according to any of claims 1 to 3, wherein the first and second electrodes are formed of a conductor pattern substantially thicker than any of the first and second capacitor electrode layers. The capacitor component according to any one of the above.
【００６８】（付記５） 前記第１および第２のキャパ
シタ電極層は、いずれも５０〜３００ｎｍの範囲の厚さ
を有することを特徴とする付記１〜４のうち、いずれか
一項記載のキャパシタ部品。(Supplementary note 5) The capacitor according to any one of Supplementary notes 1 to 4, wherein each of the first and second capacitor electrode layers has a thickness in a range of 50 to 300 nm. parts.
【００６９】（付記６） 前記第１の電極は、前記第１
のキャパシタ電極層に、複数の導体プラグにより接続さ
れ、前記第２の電極は、前記第２のキャパシタ電極層
に、前記第１のキャパシタ電極層および前記キャパシタ
絶縁膜中を延在し前記第２のキャパシタ電極層を露出す
るように形成された複数のコンタクトホールにおいて、
前記複数のコンタクトホール中を延在する複数の導体プ
ラグにより接続されることを特徴とする付記１〜５のう
ち、いずれか一項記載のキャパシタ部品。(Supplementary Note 6) The first electrode is provided with the first electrode.
The second electrode is connected to the second capacitor electrode layer through the first capacitor electrode layer and the capacitor insulating film. In a plurality of contact holes formed to expose the capacitor electrode layer of
The capacitor component according to any one of supplementary notes 1 to 5, wherein the capacitor component is connected by a plurality of conductor plugs extending in the plurality of contact holes.
【００７０】（付記７） 第１の側から第２の側まで貫
通する複数のスルーホールを有する基板と、前記複数の
スルーホールを充填する複数の導電性プラグと、前記基
板の前記第１の側に、前記複数の導電性プラグの各々に
対応して形成された複数のコンタクト電極パッドと、前
記基板の前記第２の側に形成され、第１の電極層と高誘
電体キャパシタ絶縁膜と第２の電極層とを順次積層した
高誘電体キャパシタと、前記基板の前記第２の側におい
て前記高誘電体キャパシタを覆う絶縁膜と、前記高誘電
体キャパシタおよび前記絶縁膜中を、前記複数のスルー
ホールの各々に対応して延在し、対応する前記導電性プ
ラグを露出する複数の開口部と、前記絶縁膜上に、前記
複数の開口部の各々に対応して、前記複数の導電性プラ
グのうちの対応する導電性プラグに電気的に接続されて
設けられた複数のコンタクト電極構造とよりなるキャパ
シタ部品において、前記複数のスルーホールは第１のス
ルーホールと第２のスルーホールとを含み、前記第１の
スルーホールにおいて、前記コンタクト電極構造は前記
第１の電極層に接続されており、前記第２のスルーホー
ルにおいて、前記コンタクト電極構造は前記第２の電極
層に接続されており、前記基板の前記第２の側には第１
の電極パターンが、複数の第１の導体プラグを介して、
前記第１の電極層に複数の個所で電気的に接続された状
態で形成されており、前記基板の前記第２の側には第２
の電極パターンが、複数の第２の導体プラグを介して、
前記第２の電極層に複数の個所で電気的に接続された状
態で形成されていることを特徴とするキャパシタ部品。(Supplementary Note 7) A board having a plurality of through holes penetrating from the first side to the second side, a plurality of conductive plugs filling the plurality of through holes, and a first plug of the board. A plurality of contact electrode pads formed corresponding to each of the plurality of conductive plugs; a first electrode layer and a high dielectric capacitor insulating film formed on the second side of the substrate; A high-dielectric capacitor in which a second electrode layer is sequentially laminated; an insulating film covering the high-dielectric capacitor on the second side of the substrate; A plurality of openings extending corresponding to each of the through-holes and exposing the corresponding conductive plug; and a plurality of conductive portions corresponding to each of the plurality of openings on the insulating film. Corresponding of sex plug In a capacitor component having a plurality of contact electrode structures electrically connected to a conductive plug, the plurality of through holes include a first through hole and a second through hole, and the first through hole includes a first through hole and a second through hole. In a through hole, the contact electrode structure is connected to the first electrode layer; in the second through hole, the contact electrode structure is connected to the second electrode layer; The first on the second side
Of the electrode pattern via a plurality of first conductor plugs,
The first electrode layer is formed so as to be electrically connected to the first electrode layer at a plurality of locations, and a second side of the substrate is provided with a second side.
Of the electrode pattern via a plurality of second conductor plugs,
A capacitor component, which is formed so as to be electrically connected to the second electrode layer at a plurality of locations.
【００７１】（付記８） 前記第１および第２の電極パ
ターンは前記絶縁膜上に形成されており、前記第１の導
体プラグの各々は、前記絶縁膜を貫通し前記第２の電極
層および前記高誘電体キャパシタ絶縁膜中に前記第１の
電極層を露出するように形成されたコンタクトホール中
を延在し、前記第２の導体プラグの各々は前記絶縁膜を
貫通することを特徴とする付記７記載のキャパシタ部
品。(Supplementary Note 8) The first and second electrode patterns are formed on the insulating film, and each of the first conductor plugs penetrates the insulating film and has a second electrode layer and It extends in a contact hole formed in the high dielectric capacitor insulating film so as to expose the first electrode layer, and each of the second conductor plugs penetrates the insulating film. 7. The capacitor component according to claim 7, wherein
【００７２】（付記９） 前記第２の電極パターンは前
記絶縁膜上に形成され、前記第２の導体プラグの各々は
前記絶縁膜を貫通して形成されており、前記第１の電極
パターンは前記絶縁膜上に前記第２の電極パターンを覆
うように形成された別の絶縁膜上に形成され、前記第１
の導体プラグの各々は前記絶縁膜および前記別の絶縁膜
を貫通し、さらに前記第２の電極層と前記高誘電体キャ
パシタ層中に前記第１の電極パターンを露出するように
形成されたコンタクトホール中を延在することを特徴と
する付記７記載のキャパシタ部品。(Supplementary Note 9) The second electrode pattern is formed on the insulating film, each of the second conductor plugs is formed through the insulating film, and the first electrode pattern is The first electrode is formed on another insulating film formed on the insulating film so as to cover the second electrode pattern;
Each of the conductive plugs penetrates the insulating film and the another insulating film, and further has a contact formed in the second electrode layer and the high dielectric capacitor layer so as to expose the first electrode pattern. The capacitor component according to claim 7, wherein the capacitor component extends in the hole.
【００７３】（付記１０） 前記第１の電極パターンは
前記絶縁膜上に形成され、前記第１の導体プラグの各々
は前記絶縁膜を貫通し、さらに前記第２の電極層と前記
高誘電体キャパシタ層中に前記第１の電極パターンを露
出するように形成されたコンタクトホール中を延在し、
前記第２の電極パターンは前記絶縁膜上に前記第１の電
極パターンを覆うように形成された別の絶縁膜上に形成
され、前記第２の導体プラグの各々は前記絶縁膜および
前記別の絶縁膜を貫通することを特徴とする付記７記載
のキャパシタ部品。(Supplementary Note 10) The first electrode pattern is formed on the insulating film, each of the first conductor plugs penetrates the insulating film, and the second electrode layer and the high dielectric Extending in a contact hole formed in the capacitor layer so as to expose the first electrode pattern;
The second electrode pattern is formed on another insulating film formed on the insulating film so as to cover the first electrode pattern, and each of the second conductor plugs includes the insulating film and the another 8. The capacitor component according to claim 7, wherein the capacitor component penetrates the insulating film.
【００７４】（付記１１） 前記高誘電体キャパシタ
は、前記基板の前記第１の側の表面を覆う層間絶縁膜上
に形成されており、前記第１および第２の電極パターン
は、前記基板の前記第１の側の表面上に、前記層間絶縁
膜により覆われた状態で形成されており、前記第１の導
体プラグの各々は前記層間絶縁膜を貫通し、前記第２の
導体プラグの各々は前記層間絶縁膜を貫通し、さらに前
記第１の電極層および前記強誘電体キャパシタ層中に前
記第２の電極パターンを露出するように形成されたコン
タクトホール中を延在することを特徴とする付記７記載
のキャパシタ部品。(Supplementary Note 11) The high dielectric capacitor is formed on an interlayer insulating film covering a surface on the first side of the substrate, and the first and second electrode patterns are formed on the substrate. Each of the first conductor plugs is formed on the surface of the first side so as to be covered with the interlayer insulating film, and each of the first conductor plugs penetrates the interlayer insulating film and each of the second conductor plugs Extends through the interlayer insulating film and further extends in a contact hole formed in the first electrode layer and the ferroelectric capacitor layer so as to expose the second electrode pattern. 7. The capacitor component according to claim 7, wherein
【００７５】（付記１２） さらに前記複数のスルーホ
ールは、前記基板中を前記第１の側から前記第２の側に
延在する第３のスルーホールを含み、前記複数のコンタ
クト電極構造は前記第３のスルーホールに対応した第３
のコンタクト電極構造を含み、前記複数のコンタクト電
極パッドは、前記第３のスルーホールに対応した第３の
コンタクト電極パッドを含み、前記第３のコンタクト電
極構造は、前記高誘電体キャパシタの前記第１および第
２のいずれの電極層にもコンタクトしないことを特徴と
する付記７〜１１のうち、いずれか一項記載のキャパシ
タ部品。(Supplementary Note 12) The plurality of through holes further include a third through hole extending from the first side to the second side in the substrate, and the plurality of contact electrode structures are The third corresponding to the third through hole
Wherein the plurality of contact electrode pads include a third contact electrode pad corresponding to the third through-hole, and wherein the third contact electrode structure comprises the third contact electrode pad of the high dielectric capacitor. 12. The capacitor component according to any one of supplementary notes 7 to 11, wherein the capacitor component does not contact any one of the first and second electrode layers.
【００７６】（付記１３） 前記第１および第２の電極
層は、Ｐｔ，Ａｕ，Ｃｕ，Ｐｄ，Ｎｉ，ＲｕおよびＩｒ
よりなる群から選ばれた高融点金属よりなることを特徴
とする付記７〜１１のうち、いずれか一項記載のキャパ
シタ部品。(Supplementary Note 13) The first and second electrode layers are made of Pt, Au, Cu, Pd, Ni, Ru and Ir.
12. The capacitor component according to any one of supplementary notes 7 to 11, wherein the capacitor component is made of a refractory metal selected from the group consisting of:
【００７７】（付記１４） 前記第１および第２の電極
層は、Ｒｕ酸化物およびＩｒ酸化物よりなる群から選ば
れた導電性金属酸化物よりなることを特徴とする付記７
〜１１のうち、いずれか一項記載のキャパシタ部品。(Supplementary note 14) The first and second electrode layers are made of a conductive metal oxide selected from the group consisting of Ru oxide and Ir oxide.
12. The capacitor component according to any one of items 11 to 11.
【００７８】（付記１５） 前記高誘電体キャパシタ絶
縁膜はＳｒ，Ｂａ，Ｐｂ，Ｚｒ，Ｂｉ，Ｔａ，Ｔｉ，Ｍ
ｇ，Ｎｂよりなる群から選ばれた金属元素の複酸化物よ
りなることを特徴とする付記７〜１１のうち、いずれか
一項記載のキャパシタ部品。(Supplementary Note 15) The high dielectric capacitor insulating film is made of Sr, Ba, Pb, Zr, Bi, Ta, Ti, M
12. The capacitor component according to any one of supplementary notes 7 to 11, wherein the capacitor component is made of a double oxide of a metal element selected from the group consisting of g and Nb.
【００７９】（付記１６） 電源パターン、接地パター
ンおよび信号線パターンを含む配線パターンを担持する
配線基板と、前記配線基板上に実装されたキャパシタ部
品と、前記キャパシタ部品上にフリップチップ実装され
た半導体チップとよりなる電子装置において、前記キャ
パシタ部品は付記７〜１４のいずれか一項に記載の構成
を有し、前記第１の側が前記配線基板に面するように、
また前記第１のコンタクト電極パッドが前記配線基板上
において前記電源パターンまたは接地パターンの一方に
コンタクトするように、また前記第２のコンタクト電極
パッドが前記配線基板上において前記電源パターンまた
は接地パターンの他方にコンタクトするように、さらに
前記第３のコンタクト電極パッドが前記配線基板上にお
いて前記信号線パターンにコンタクトするように、前記
配線基板上に実装され、前記半導体チップは、電源パッ
ドが前記第１および第２のコンタクト電極構造のうち、
前記配線基板上の電源パターンに接続されている方にコ
ンタクトするように、接地パッドが前記第１および第２
のコンタクト電極構造のうち、前記配線基板上の接地パ
ターンに接続されている方にコンタクトするように、さ
らに信号線パッドが、前記第３のコンタクト電極構造に
コンタクトするように、前記キャパシタ部品上に実装さ
れることを特徴とする電子装置。(Supplementary Note 16) A wiring board carrying a wiring pattern including a power supply pattern, a ground pattern, and a signal line pattern, a capacitor component mounted on the wiring board, and a semiconductor mounted on the capacitor component by flip-chip mounting In an electronic device including a chip, the capacitor component has a configuration according to any one of Supplementary Notes 7 to 14, and the first side faces the wiring board.
Further, the first contact electrode pad is in contact with one of the power supply pattern and the ground pattern on the wiring board, and the second contact electrode pad is the other of the power supply pattern and the ground pattern on the wiring board. And the third contact electrode pad is mounted on the wiring board such that the third contact electrode pad contacts the signal line pattern on the wiring board. Of the second contact electrode structure,
Ground pads are connected to the first and second power supply patterns so as to make contact with those connected to the power supply pattern on the wiring board.
Out of the contact electrode structure, the signal line pad contacts the one connected to the ground pattern on the wiring substrate, and further, the signal line pad contacts the third contact electrode structure on the capacitor component. An electronic device characterized by being mounted.
【００８０】[0080]
【発明の効果】本発明によれば、ＬＳＩチップと配線基
板との間に挿入されて電子装置を構成するキャパシタ部
品において、薄膜プロセスで形成される高誘電体キャパ
シタの電極層に低抵抗の接続パターンを複数箇所におい
て接続することにより、かかる電極層のシート抵抗の増
大を回避でき、その結果キャパシタ部品の等価直列抵抗
を減少させることが可能になる。かかる等価直列抵抗を
低減したキャパシタ部品は、ＬＳＩチップがＧＨｚ帯域
のクロック周波数で動作する場合であっても、等価直列
インダクタンスを減少させることにより、ノイズ除去を
効果的に行うことが可能である。According to the present invention, in a capacitor component inserted between an LSI chip and a wiring board to constitute an electronic device, a low-resistance connection is made to an electrode layer of a high dielectric capacitor formed by a thin film process. By connecting the patterns at a plurality of locations, an increase in the sheet resistance of the electrode layer can be avoided, and as a result, the equivalent series resistance of the capacitor component can be reduced. Such a capacitor component with reduced equivalent series resistance can effectively remove noise by reducing equivalent series inductance even when the LSI chip operates at a clock frequency in the GHz band.
【図１】配線基板上においてＬＳＩチップと配線パター
ンで接続されるキャパシタを有する従来の電子装置の構
成を示す図である。FIG. 1 is a diagram showing a configuration of a conventional electronic device having a capacitor connected by a wiring pattern to an LSI chip on a wiring board.
【図２】配線基板中に埋設されたキャパシタを有する別
の従来の電子装置の構成を示す図である。FIG. 2 is a diagram showing a configuration of another conventional electronic device having a capacitor buried in a wiring board.
【図３】インターポーザ型のキャパシタ部品を使った本
発明の関連技術による電子装置の構成を示す図である。FIG. 3 is a diagram showing a configuration of an electronic device according to the related art of the present invention using an interposer type capacitor component.
【図４】図３のキャパシタ部品の構成を示す図である。FIG. 4 is a diagram showing a configuration of a capacitor component of FIG. 3;
【図５】（Ａ），（Ｂ）は、それぞれ図３のキャパシタ
部品の等価回路図および周波数特性を示す図である。5A and 5B are an equivalent circuit diagram and a diagram showing frequency characteristics of the capacitor component of FIG. 3, respectively.
【図６】本発明の原理を説明する図である。FIG. 6 is a diagram illustrating the principle of the present invention.
【図７】（Ａ）〜（Ｇ）は、本発明の第１実施例による
キャパシタ部品の製造工程を示す図（その１）である。FIGS. 7A to 7G are diagrams (part 1) illustrating the steps of manufacturing the capacitor component according to the first embodiment of the present invention.
【図８】（Ｈ）〜（Ｍ）は、本発明の第１実施例による
キャパシタ部品の製造工程を示す図（その２）である。FIGS. 8 (H) to (M) are diagrams illustrating a manufacturing process of the capacitor component according to the first embodiment of the present invention (No. 2).
【図９】（Ｎ）〜（Ｒ）は、本発明の第１実施例による
キャパシタ部品の製造工程を示す図（その３）である。FIGS. 9 (N) to (R) are views (No. 3) showing the steps of manufacturing the capacitor component according to the first embodiment of the present invention.
【図１０】（Ｓ）〜（Ｗ）は、本発明の第１実施例によ
るキャパシタ部品の製造工程を示す図（その４）であ
る。FIGS. 10 (S) to (W) are views (No. 4) showing the steps of manufacturing the capacitor component according to the first embodiment of the present invention.
【図１１】（Ａ）は、本発明の第１実施例によるキャパ
シタ部品の構成を第１の断面に沿って示す断面図であ
る。FIG. 11A is a cross-sectional view showing a configuration of the capacitor component according to the first embodiment of the present invention along a first cross section.
【図１２】（Ｂ）は、本発明の第２実施例によるキャパ
シタ部品の構成を第２の断面に沿って示す断面図であ
る。FIG. 12B is a sectional view showing a configuration of a capacitor component according to a second embodiment of the present invention along a second section.
【図１３】本発明の第２実施例による電子装置の構成を
示す図である。FIG. 13 is a diagram illustrating a configuration of an electronic device according to a second embodiment of the present invention.
【図１４】本発明の第３実施例によるキャパシタ部品の
構成を示す断面図である。FIG. 14 is a sectional view showing a configuration of a capacitor component according to a third embodiment of the present invention.
【図１５】（Ａ），（Ｂ）は、本発明の第４実施例によ
るキャパシタ部品の構成をそれぞれ第１および第２の断
面に沿って示す断面図である。FIGS. 15A and 15B are cross-sectional views showing a configuration of a capacitor component according to a fourth embodiment of the present invention along first and second cross sections, respectively.
【図１６】（Ａ），（Ｂ）は、本発明の第５実施例によ
るキャパシタ部品の構成をそれぞれ第１および第２の断
面に沿って示す断面図である。FIGS. 16A and 16B are cross-sectional views showing a configuration of a capacitor component according to a fifth embodiment of the present invention along first and second cross sections, respectively.
【図１７】本発明の第６実施例によるキャパシタ部品の
構成を示す断面図である。FIG. 17 is a sectional view showing a configuration of a capacitor component according to a sixth embodiment of the present invention.
１０，２０，１００ 電子装置 １１，１０１ 配線基板 １２、１０４ ＬＳＩチップ １３ キャパシタ １３Ｃ コンタクトホール １３Ｔ スルーホール １４，３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ キャパ
シタ部品 １４ａ，１４ｂ 電極端子 １４Ａ，１４Ｂ 電極層 １４Ｃ 高誘電体絶縁膜 ３１ 基板 ３１Ａ〜３１Ｃ 導体プラグ ３２，３３ ＳｉＯ2膜 ３２Ａ〜３２Ｃ，３３Ａ〜３３Ｃ 開口部 ３４，３６，３８ 電極層 ３５，３７ ＢＳＴ膜 ３９，４１，４４ 層間絶縁膜 ４０，４２ 導体膜 ４０Ｖ，４０Ｇ 接続パターン ４０ｖ，４０ｇ 導体プラグ ４２Ａ〜４２Ｃ 表面電極パッド ４３Ａ〜４３Ｃ 電極パッド １０２，１０３ はんだバンプ Ｃ 高誘電体キャパシタ ＣＭ キャパシタモジュール10, 20, 100 Electronic device 11, 101 Wiring board 12, 104 LSI chip 13 Capacitor 13C Contact hole 13T Through hole 14, 30, 30A, 30B, 30C, 30D Capacitor component 14a, 14b Electrode terminal 14A, 14B Electrode layer 14C Height dielectric insulating film 31 substrate 31A~31C conductor plugs 32, 33 SiO 2 film 32A to 32C, 33A to 33C openings 34, 36, 38 electrode layer 35, 37 BST film 39,41,44 interlayer insulating film 40 and 42 conductor Membrane 40V, 40G Connection pattern 40v, 40g Conductor plug 42A-42C Surface electrode pad 43A-43C Electrode pad 102,103 Solder bump C High dielectric capacitor CM Capacitor module
───────────────────────────────────────────────────── フロントページの続き (72)発明者 横内 貴志男 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5E001 AB03 AC05 AE01 AE02 AE03 AF02 AF03 AF06 AH01 AH03 AJ01 AJ02 AJ03 AJ04 AZ01 5E082 AA01 AB03 BC14 EE05 EE16 EE23 EE37 EE47 FF05 FG03 FG26 FG46 FG54 GG01 GG11 GG21 HH26 HH47 JJ03 JJ06 JJ15 KK01 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Takashi Yokouchi 4-1-1, Kamidadanaka, Nakahara-ku, Kawasaki-shi, Kanagawa F-term in Fujitsu Limited (Reference) 5E001 AB03 AC05 AE01 AE02 AE03 AF02 AF03 AF06 AH01 AH03 AJ01 AJ02 AJ03 AJ04 AZ01 5E082 AA01 AB03 BC14 EE05 EE16 EE23 EE37 EE47 FF05 FG03 FG26 FG46 FG54 GG01 GG11 GG21 HH26 HH47 JJ03 JJ06 JJ15 KK01
Claims (3)
部品であって、 第１のキャパシタ電極層と高誘電体キャパシタ絶縁膜と
第２のキャパシタ電極層とを順次積層した構造の高誘電
体キャパシタと、 前記高誘電体キャパシタ中を貫通する複数のスルーホー
ルと、 前記高誘電体キャパシタ上に離間して形成され、前記第
１のキャパシタ電極層に複数の個所で電気的に接続され
た第１の電極と、 前記高誘電体キャパシタ上に離間して形成され、前記第
２のキャパシタ電極層に複数の個所で電気的に接続され
た第２の電極とよりなることを特徴とするキャパシタ部
品。1. A capacitor component having a high dielectric capacitor, comprising: a high dielectric capacitor having a structure in which a first capacitor electrode layer, a high dielectric capacitor insulating film, and a second capacitor electrode layer are sequentially laminated; A plurality of through holes penetrating through the high dielectric capacitor; a first electrode formed separately on the high dielectric capacitor and electrically connected to the first capacitor electrode layer at a plurality of locations. And a second electrode formed separately on the high dielectric capacitor and electrically connected to the second capacitor electrode layer at a plurality of locations.
のスルーホールを有する基板と、 前記複数のスルーホールを充填する複数の導電性プラグ
と、 前記基板の前記第１の側に、前記複数の導電性プラグの
各々に対応して形成された複数のコンタクト電極パッド
と、 前記基板の前記第２の側に形成され、第１の電極層と高
誘電体キャパシタ絶縁膜と第２の電極層とを順次積層し
た高誘電体キャパシタと、 前記基板の前記第２の側において前記高誘電体キャパシ
タを覆う絶縁膜と、 前記高誘電体キャパシタおよび前記絶縁膜中を、前記複
数のスルーホールの各々に対応して延在し、対応する前
記導電性プラグを露出する複数の開口部と、 前記絶縁膜上に、前記複数の開口部の各々に対応して、
前記複数の導電性プラグのうちの対応する導電性プラグ
に電気的に接続されて設けられた複数のコンタクト電極
構造とよりなるキャパシタ部品において、 前記複数のスルーホールは第１のスルーホールと第２の
スルーホールとを含み、 前記第１のスルーホールにおいて、前記コンタクト電極
構造は前記第１の電極層に接続されており、 前記第２のスルーホールにおいて、前記コンタクト電極
構造は前記第２の電極層に接続されており、 前記基板の前記第２の側には第１の電極パターンが、複
数の第１の導体プラグを介して、前記第１の電極層に複
数の個所で電気的に接続された状態で形成されており、 前記基板の前記第２の側には第２の電極パターンが、複
数の第２の導体プラグを介して、前記第２の電極層に複
数の個所で電気的に接続された状態で形成されているこ
とを特徴とするキャパシタ部品。2. A substrate having a plurality of through holes penetrating from a first side to a second side; a plurality of conductive plugs filling the plurality of through holes; and a first side of the substrate. A plurality of contact electrode pads formed corresponding to each of the plurality of conductive plugs; a first electrode layer formed on the second side of the substrate; a high dielectric capacitor insulating film; A high dielectric capacitor in which a plurality of electrode layers are sequentially stacked; an insulating film covering the high dielectric capacitor on the second side of the substrate; and a plurality of through holes in the high dielectric capacitor and the insulating film. A plurality of openings extending corresponding to each of the holes and exposing the corresponding conductive plug; and on the insulating film, corresponding to each of the plurality of openings,
In a capacitor component comprising a plurality of contact electrode structures provided so as to be electrically connected to a corresponding conductive plug among the plurality of conductive plugs, the plurality of through holes are a first through hole and a second through hole. In the first through hole, the contact electrode structure is connected to the first electrode layer, and in the second through hole, the contact electrode structure is connected to the second electrode A first electrode pattern on the second side of the substrate, and electrically connected to the first electrode layer at a plurality of locations via a plurality of first conductor plugs. A second electrode pattern is provided on the second side of the substrate at a plurality of locations on the second electrode layer via a plurality of second conductor plugs. Connect to Capacitor parts, characterized in that it is formed in a state.
基板中を前記第１の側から前記第２の側に延在する第３
のスルーホールを含み、前記複数のコンタクト電極構造
は前記第３のスルーホールに対応した第３のコンタクト
電極構造を含み、前記複数のコンタクト電極パッドは、
前記第３のスルーホールに対応した第３のコンタクト電
極パッドを含み、前記第３のコンタクト電極構造は、前
記高誘電体キャパシタの前記第１および第２のいずれの
電極層にもコンタクトしないことを特徴とする請求項２
記載のキャパシタ部品。3. The third through-hole extending from the first side to the second side in the substrate in the plurality of through holes.
Wherein the plurality of contact electrode structures include a third contact electrode structure corresponding to the third through hole, and the plurality of contact electrode pads comprise:
A third contact electrode pad corresponding to the third through-hole, wherein the third contact electrode structure does not contact the first and second electrode layers of the high dielectric capacitor. Claim 2
The capacitor component as described in the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291146A JP5014530B2 (en) | 2000-09-25 | 2000-09-25 | Capacitor parts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291146A JP5014530B2 (en) | 2000-09-25 | 2000-09-25 | Capacitor parts |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002100531A true JP2002100531A (en) | 2002-04-05 |
| JP5014530B2 JP5014530B2 (en) | 2012-08-29 |
Family
ID=18774275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000291146A Expired - Fee Related JP5014530B2 (en) | 2000-09-25 | 2000-09-25 | Capacitor parts |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5014530B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006067939A1 (en) * | 2004-12-24 | 2006-06-29 | Murata Manufacturing Co., Ltd. | Multilayer capacitor and mounting structure of same |
| JP2006203258A (en) * | 2004-12-24 | 2006-08-03 | Murata Mfg Co Ltd | Laminated capacitor and packaging structure thereof |
| WO2007060817A1 (en) * | 2005-11-22 | 2007-05-31 | Murata Manufacturing Co., Ltd. | Multilayer capacitor |
| WO2007060818A1 (en) * | 2005-11-22 | 2007-05-31 | Murata Manufacturing Co., Ltd. | Multilayer capacitor |
| JP2009060114A (en) * | 2007-08-31 | 2009-03-19 | Samsung Electro Mech Co Ltd | Multilayer chip capacitor, circuit board apparatus having the same, and circuit board |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235632A (en) * | 1994-02-21 | 1995-09-05 | Hitachi Ltd | Capacitor unit and capacitor unit built-in electronic circuit device |
| JP2000216051A (en) * | 1999-01-27 | 2000-08-04 | Hitachi Ltd | Thin film capacitor built-in electronic circuit board and manufacture thereof |
| JP2000252163A (en) * | 1999-02-26 | 2000-09-14 | Kyocera Corp | Capacitor |
-
2000
- 2000-09-25 JP JP2000291146A patent/JP5014530B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235632A (en) * | 1994-02-21 | 1995-09-05 | Hitachi Ltd | Capacitor unit and capacitor unit built-in electronic circuit device |
| JP2000216051A (en) * | 1999-01-27 | 2000-08-04 | Hitachi Ltd | Thin film capacitor built-in electronic circuit board and manufacture thereof |
| JP2000252163A (en) * | 1999-02-26 | 2000-09-14 | Kyocera Corp | Capacitor |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006067939A1 (en) * | 2004-12-24 | 2006-06-29 | Murata Manufacturing Co., Ltd. | Multilayer capacitor and mounting structure of same |
| JP2006203258A (en) * | 2004-12-24 | 2006-08-03 | Murata Mfg Co Ltd | Laminated capacitor and packaging structure thereof |
| US7310217B2 (en) | 2004-12-24 | 2007-12-18 | Murata Manufacturing Co., Ltd. | Monolithic capacitor and mounting structure thereof |
| KR100884902B1 (en) * | 2004-12-24 | 2009-02-19 | 가부시키가이샤 무라타 세이사쿠쇼 | Multilayer capacitor and mounting structure of same |
| WO2007060817A1 (en) * | 2005-11-22 | 2007-05-31 | Murata Manufacturing Co., Ltd. | Multilayer capacitor |
| WO2007060818A1 (en) * | 2005-11-22 | 2007-05-31 | Murata Manufacturing Co., Ltd. | Multilayer capacitor |
| US7466535B2 (en) | 2005-11-22 | 2008-12-16 | Murata Manufacturing Co., Ltd. | Multilayer capacitor |
| US7508647B2 (en) | 2005-11-22 | 2009-03-24 | Murata Manufacturing Co., Ltd. | Multilayer capacitor |
| JP2009060114A (en) * | 2007-08-31 | 2009-03-19 | Samsung Electro Mech Co Ltd | Multilayer chip capacitor, circuit board apparatus having the same, and circuit board |
| JP2012033977A (en) * | 2007-08-31 | 2012-02-16 | Samsung Electro-Mechanics Co Ltd | Stacked chip capacitor and circuit board device and circuit board equipped with it |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5014530B2 (en) | 2012-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4166013B2 (en) | Thin film capacitor manufacturing method | |
| US6757178B2 (en) | Electronic circuit equipment using multilayer circuit board | |
| US6624501B2 (en) | Capacitor and semiconductor device | |
| US8810007B2 (en) | Wiring board, semiconductor device, and method for manufacturing wiring board | |
| US7557014B2 (en) | Semiconductor system-in-package | |
| US7538375B2 (en) | Capacitor structure of semiconductor device and method of fabricating the same | |
| US20100044089A1 (en) | Interposer integrated with capacitors and method for manufacturing the same | |
| US8669643B2 (en) | Wiring board, semiconductor device, and method for manufacturing wiring board | |
| JP2002008942A (en) | Capacitor device, method of manufacturing the same, and module mounted with the device | |
| JP5333435B2 (en) | Capacitor with through electrode, method for manufacturing the same, and semiconductor device | |
| JP2007234843A (en) | Thin-film capacitor element, interposer, manufacturing method therefor, and semiconductor device | |
| KR100438160B1 (en) | Device having inductor and capacitor and a fabrication method thereof | |
| JP4499548B2 (en) | Capacitor parts | |
| JPWO2009028596A1 (en) | Passive element embedded substrate, manufacturing method, and semiconductor device | |
| JP5014530B2 (en) | Capacitor parts | |
| JP4628520B2 (en) | Manufacturing method of electronic device mounting substrate | |
| JP4634665B2 (en) | Capacitor built-in circuit board and manufacturing method thereof | |
| JP4864313B2 (en) | Thin film capacitor substrate, manufacturing method thereof, and semiconductor device | |
| JP3967964B2 (en) | Thin film electronic components | |
| JP2006319409A (en) | Frequency adjustment device and semiconductor package including frequency adjustment device | |
| JP2006019443A (en) | Thin film capacitor, semiconductor device using same, and manufacturing method thereof | |
| JPH0888318A (en) | Thin-film capacitor and board with built-u//in thin-film capacitor | |
| JP2006005309A (en) | Capacitor device | |
| WO2001063669A1 (en) | Microwave electric elements using porous silicon dioxide layer and forming method of same | |
| JP3645808B2 (en) | Thin-film electronic component, its manufacturing method and substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070803 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091104 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091215 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100903 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100922 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20101224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120410 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120606 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150615 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |