JP2001339279A - フィルタ回路 - Google Patents
フィルタ回路Info
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Abstract
(57)【要約】 （修正有）
【課題】 大幅な回路構成の削減を図ることができるフ
ィルタ回路を提供する。 【解決手段】 量子化された入力データと内蔵する係数
との積和演算を行い、その積和演算結果を順次出力する
ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎ
ｓｅ：有限インパルス応答）フィルタからなるフィルタ
回路において、乗算器を複数の副乗算器１０１乃至１０
４に分割して順次乗算する構成とし、それぞれの乗算演
算結果を個別に加算器１０９に送るように構成したこと
で、入力データの０内挿処理により生じる０データを含
んだ不要な演算処理を排除することが可能となり、大幅
な回路構成の削減を図ることができる。
ィルタ回路を提供する。 【解決手段】 量子化された入力データと内蔵する係数
との積和演算を行い、その積和演算結果を順次出力する
ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎ
ｓｅ：有限インパルス応答）フィルタからなるフィルタ
回路において、乗算器を複数の副乗算器１０１乃至１０
４に分割して順次乗算する構成とし、それぞれの乗算演
算結果を個別に加算器１０９に送るように構成したこと
で、入力データの０内挿処理により生じる０データを含
んだ不要な演算処理を排除することが可能となり、大幅
な回路構成の削減を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、離散化された情報
データ系列による演算を行うデジタルＦＩＲ （Ｆｉｎ
ｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限イン
パルス応答）フィルタからなるフィルタ回路に関する。
データ系列による演算を行うデジタルＦＩＲ （Ｆｉｎ
ｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限イン
パルス応答）フィルタからなるフィルタ回路に関する。
【０００２】
【従来の技術】ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ
Ｒｅｓｐｏｎｓｅ）とは、有限インパルス応答のこと
であり、ＦＩＲフィルタとは、離散化された入力信号に
対して、その出力応答が有限時間長で表わされるデジタ
ルフィルタのことである。
Ｒｅｓｐｏｎｓｅ）とは、有限インパルス応答のこと
であり、ＦＩＲフィルタとは、離散化された入力信号に
対して、その出力応答が有限時間長で表わされるデジタ
ルフィルタのことである。
【０００３】このようなＦＩＲフィルタには、下記１乃
至３の利点がある。
至３の利点がある。
【０００４】１．直線位相特性を正確に、しかも容易に
実現可能である。
実現可能である。
【０００５】２．帰還回路が無いので、常に安定したフ
ィルタ機能を実現できる。
ィルタ機能を実現できる。
【０００６】３．フーリエ級数展開等により、容易に設
計が可能である。
計が可能である。
【０００７】特に、上記１及び２の利点を生かした信号
処理の方式として、０内挿処理がある。これは、入力に
対してｎ倍（ｎは２以上の整数）のオーバーサンプリン
グを行い、１つの入力データに対して得られるｎ個のサ
ンプリングデータのうち１つを除いて、残りを全て０に
置き換えることで、入力データのエネルギーの偏りを１
／ｎに緩和する処理である。
処理の方式として、０内挿処理がある。これは、入力に
対してｎ倍（ｎは２以上の整数）のオーバーサンプリン
グを行い、１つの入力データに対して得られるｎ個のサ
ンプリングデータのうち１つを除いて、残りを全て０に
置き換えることで、入力データのエネルギーの偏りを１
／ｎに緩和する処理である。
【０００８】図５は、ＦＩＲフィルタの基本構成を示す
図である。
図である。
【０００９】同図において、５０１ａ，５０１ｂ，５０
１ｃ，５０１ｄ，５０１ｅ，５０１ｆ，５０１ｇは乗算
器、５０２ａ，５０２ｂ，５０２ｃ，５０２ｄ，５０２
ｅは遅延素子、５０３は加算器、５０４は信号出力端
子、５０５は信号入力端子、ｘ（ｎ），ｘ（ｎ-1），ｘ
（ｎ-2），ｘ（ｎ-3），ｘ（2），ｘ（2），ｘ（1）は
入力信号系列、ｈ0，ｈ1，ｈ2，ｈ3，…ｈn-2，ｈn-1，
ｈnはフィルタ係数である。
１ｃ，５０１ｄ，５０１ｅ，５０１ｆ，５０１ｇは乗算
器、５０２ａ，５０２ｂ，５０２ｃ，５０２ｄ，５０２
ｅは遅延素子、５０３は加算器、５０４は信号出力端
子、５０５は信号入力端子、ｘ（ｎ），ｘ（ｎ-1），ｘ
（ｎ-2），ｘ（ｎ-3），ｘ（2），ｘ（2），ｘ（1）は
入力信号系列、ｈ0，ｈ1，ｈ2，ｈ3，…ｈn-2，ｈn-1，
ｈnはフィルタ係数である。
【００１０】入力信号系列ｘ（ｎ）は、入力端子５０５
より順次入力され、１番目の乗算器５０１ａと１番目の
遅延素子５０２ａに分配される。そして、１番目の乗算
器５０１ａに送られた信号は、該乗算器５０１ａにより
フィルタ係数ｈ0と乗算されて加算器５０３へ送られ
る。一方、１番目の遅延素子５０２ａに送られた信号
は、該遅延素子５０２ａによりサンプリンク間隔Ｔだけ
遅延された後、再び分配され、２番目の乗算器５０１ｂ
と２番目の遅延素子５０２ｂに送られる。このとき、１
番目の乗算器５０１ａには次の信号が入力されている。
より順次入力され、１番目の乗算器５０１ａと１番目の
遅延素子５０２ａに分配される。そして、１番目の乗算
器５０１ａに送られた信号は、該乗算器５０１ａにより
フィルタ係数ｈ0と乗算されて加算器５０３へ送られ
る。一方、１番目の遅延素子５０２ａに送られた信号
は、該遅延素子５０２ａによりサンプリンク間隔Ｔだけ
遅延された後、再び分配され、２番目の乗算器５０１ｂ
と２番目の遅延素子５０２ｂに送られる。このとき、１
番目の乗算器５０１ａには次の信号が入力されている。
【００１１】このように、順次遅延された信号とそれに
対応するフィルタ係数とを乗算演算し、ｎ番目の信号と
ｎ番目のフィルタ係数との乗算演算結果までを全て加算
器５０３で加算したものが、フィルタ出力として信号出
力端子５０４より出力される。入力されたデータが最後
の遅延素子５０２ｆに到達するまでにサンプリング周期
のｎ周期分の時間がかかるため、入力データに対応する
出力データも、その分遅延して出力されることになる。
対応するフィルタ係数とを乗算演算し、ｎ番目の信号と
ｎ番目のフィルタ係数との乗算演算結果までを全て加算
器５０３で加算したものが、フィルタ出力として信号出
力端子５０４より出力される。入力されたデータが最後
の遅延素子５０２ｆに到達するまでにサンプリング周期
のｎ周期分の時間がかかるため、入力データに対応する
出力データも、その分遅延して出力されることになる。
【００１２】次に、０内挿処理に関して図６及び図７を
用いて説明する。
用いて説明する。
【００１３】図６は、４倍でオーバーサンプリングした
デジタルデータを入力した場合の、ＦＩＲフィルタにお
けるデータの流れを示す図である。同図において、６０
１ａ，６０１ｂ，６０１ｃ，６０１ｄ，６０１ｅは乗算
器、６０２は加算器、ｘｎ+1，ｘｎ，ｘｎ-1，ｘ2，ｘ
1，ｘ0は入力信号系列、ｈ0，ｈ1，ｈ2，…ｈ4n-1，ｈ4
nはフィルタ係数である。
デジタルデータを入力した場合の、ＦＩＲフィルタにお
けるデータの流れを示す図である。同図において、６０
１ａ，６０１ｂ，６０１ｃ，６０１ｄ，６０１ｅは乗算
器、６０２は加算器、ｘｎ+1，ｘｎ，ｘｎ-1，ｘ2，ｘ
1，ｘ0は入力信号系列、ｈ0，ｈ1，ｈ2，…ｈ4n-1，ｈ4
nはフィルタ係数である。
【００１４】デジタル値の入力データに対して４倍オー
バーサンプリングを行っているので、フィルタに入力さ
れるデータとしては、図６に示すように、入力信号系列
として同じ値が４回ずつ連続するデータとなる。
バーサンプリングを行っているので、フィルタに入力さ
れるデータとしては、図６に示すように、入力信号系列
として同じ値が４回ずつ連続するデータとなる。
【００１５】図７は、０内挿処理を施したもの、即ち、
連続した４つのデータのうちで、最初の１つを除いて残
りの３つを０に置き換えたものを入力データとした場合
の、ＦＩＲフィルタにおけるデータの流れを示す図であ
る。同図において、図６と同一部分には同一符号が付し
てある。
連続した４つのデータのうちで、最初の１つを除いて残
りの３つを０に置き換えたものを入力データとした場合
の、ＦＩＲフィルタにおけるデータの流れを示す図であ
る。同図において、図６と同一部分には同一符号が付し
てある。
【００１６】図７に示すように、有効データ数が１／４
になっているので、出力の演算結果の取り得る範囲も１
／４となる。フィルタ出力の演算精度はタップ数に依存
するので、このような形式でデータを入力することによ
り、積和演算結果の精度を損なうことなく、振幅変動を
小さくできる（この例では１／４）。この結果、図示は
していないが、フィルタ演算後のデジタルデータをＤ／
Ａ変換した後、アナログ処理を行う場合のノイズ特性等
に対して、特性改善の効果がある。
になっているので、出力の演算結果の取り得る範囲も１
／４となる。フィルタ出力の演算精度はタップ数に依存
するので、このような形式でデータを入力することによ
り、積和演算結果の精度を損なうことなく、振幅変動を
小さくできる（この例では１／４）。この結果、図示は
していないが、フィルタ演算後のデジタルデータをＤ／
Ａ変換した後、アナログ処理を行う場合のノイズ特性等
に対して、特性改善の効果がある。
【００１７】
【発明が解決しようとする課題】上述したような４倍オ
ーバーサンプリングによる０内挿処理を入力データとす
る１６タップのＦＩＲフィルタを考える。このようなＦ
ＩＲフィルタの演算処理過程を順に示したのが図８であ
る。同図において、８０１は乗算器、８０２は加算器、
ｘ3，0，ｘ2，ｘ1，ｘ0は入力信号系列、ｈ0乃至ｈ15は
フィルタ係数である。
ーバーサンプリングによる０内挿処理を入力データとす
る１６タップのＦＩＲフィルタを考える。このようなＦ
ＩＲフィルタの演算処理過程を順に示したのが図８であ
る。同図において、８０１は乗算器、８０２は加算器、
ｘ3，0，ｘ2，ｘ1，ｘ0は入力信号系列、ｈ0乃至ｈ15は
フィルタ係数である。
【００１８】ここでは、図８（ａ）乃至（ｄ）のそれぞ
れの状態において、有効となる乗算演算を行っている乗
算器は、全タップ中の１／４のみであり、それ以外の乗
算器の演算結果は、全て内挿された０データとの積、即
ち、０になっている。しかし、有効となる演算結果の出
力される乗算器は順次変わっていくので、その後の加算
器においては、１６タップ全ての乗算器の出力を加算演
算しなければならず、実効演算量の４倍の演算処理を行
わなければならないという問題点があった。
れの状態において、有効となる乗算演算を行っている乗
算器は、全タップ中の１／４のみであり、それ以外の乗
算器の演算結果は、全て内挿された０データとの積、即
ち、０になっている。しかし、有効となる演算結果の出
力される乗算器は順次変わっていくので、その後の加算
器においては、１６タップ全ての乗算器の出力を加算演
算しなければならず、実効演算量の４倍の演算処理を行
わなければならないという問題点があった。
【００１９】本発明は上述した従来の技術の有するこの
ような問題点に鑑みてなされたものであり、その第１の
目的とするところは、不要な演算処理を排除することが
でき、大幅な回路構成の削減を図ることができるフィル
タ回路を提供することにある。
ような問題点に鑑みてなされたものであり、その第１の
目的とするところは、不要な演算処理を排除することが
でき、大幅な回路構成の削減を図ることができるフィル
タ回路を提供することにある。
【００２０】また、本発明の第２の目的とするところ
は、記憶容量の大幅な削減を図ることができるフィルタ
回路を提供することにある。
は、記憶容量の大幅な削減を図ることができるフィルタ
回路を提供することにある。
【００２１】
【課題を解決するための手段】上記第１の目的を達成す
るために請求項１に記載のフィルタ回路は、量子化され
た入力データと内蔵する係数との積和演算を行い、その
積和演算結果を順次出力するＦＩＲ（Ｆｉｎｉｔｅ Ｉ
ｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応
答）フィルタからなるフィルタ回路であって、乗算器を
複数の副乗算器に分割して順次乗算する構成とし、それ
ぞれの乗算演算結果を個別に加算器に送るように構成し
たことを特徴とする。
るために請求項１に記載のフィルタ回路は、量子化され
た入力データと内蔵する係数との積和演算を行い、その
積和演算結果を順次出力するＦＩＲ（Ｆｉｎｉｔｅ Ｉ
ｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応
答）フィルタからなるフィルタ回路であって、乗算器を
複数の副乗算器に分割して順次乗算する構成とし、それ
ぞれの乗算演算結果を個別に加算器に送るように構成し
たことを特徴とする。
【００２２】また、上記第２の目的を達成するために請
求項２に記載のフィルタ回路は、量子化された入力デー
タと内蔵する係数との積和演算を行い、その積和演算結
果を順次出力するＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓ
ｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答）フィルタ
からなるフィルタ回路であって、乗算器を複数の副乗算
器に分割して順次乗算し、それぞれの乗算演算結果を個
別に加算器に送る構成をメモリフィルタとして実現する
ことを特徴とする。
求項２に記載のフィルタ回路は、量子化された入力デー
タと内蔵する係数との積和演算を行い、その積和演算結
果を順次出力するＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓ
ｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答）フィルタ
からなるフィルタ回路であって、乗算器を複数の副乗算
器に分割して順次乗算し、それぞれの乗算演算結果を個
別に加算器に送る構成をメモリフィルタとして実現する
ことを特徴とする。
【００２３】また、上記第１の目的を達成するために請
求項３に記載のフィルタ回路は、量子化された入力デー
タと内蔵する係数との積和演算を行い、その積和演算結
果を順次出力するＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓ
ｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答）フィルタ
からなるフィルタ回路であって、前記ＦＩＲフィルタの
タップ数をオーバーサンプリング倍数ｎで除算した数に
等しいタップ数からなる副乗算器と、前記ｎ個の副乗算
器から構成される乗算器群と、前記副乗算器のタップ数
と同数のビット数からなりデータレートに同期してシフ
トするシフトレジスタと、前記副乗算器のタップ数及び
前記シフトレジスタのビット数と等しい数の入力を持つ
加算器と、前記乗算器群を構成する前記副乗算器をオー
バーサンプリングレートに同期して巡回させ且つ前記シ
フトレジスタの各ビットのデータ出力を前記副乗算器に
順次入力し前記各副乗算器の出力を前記加算器に順次入
力しその加算演算結果をオーバーサンプリングレートに
同期して出力するように制御する制御手段とを具備した
ことを特徴とする。
求項３に記載のフィルタ回路は、量子化された入力デー
タと内蔵する係数との積和演算を行い、その積和演算結
果を順次出力するＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓ
ｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答）フィルタ
からなるフィルタ回路であって、前記ＦＩＲフィルタの
タップ数をオーバーサンプリング倍数ｎで除算した数に
等しいタップ数からなる副乗算器と、前記ｎ個の副乗算
器から構成される乗算器群と、前記副乗算器のタップ数
と同数のビット数からなりデータレートに同期してシフ
トするシフトレジスタと、前記副乗算器のタップ数及び
前記シフトレジスタのビット数と等しい数の入力を持つ
加算器と、前記乗算器群を構成する前記副乗算器をオー
バーサンプリングレートに同期して巡回させ且つ前記シ
フトレジスタの各ビットのデータ出力を前記副乗算器に
順次入力し前記各副乗算器の出力を前記加算器に順次入
力しその加算演算結果をオーバーサンプリングレートに
同期して出力するように制御する制御手段とを具備した
ことを特徴とする。
【００２４】また、上記第１の目的を達成するために請
求項４に記載のフィルタ回路は、請求項３に記載のフィ
ルタ回路において、前記ＦＩＲフィルタは、所望の帯域
制限機能を実現するための左右対称の係数で構成される
積和演算の総タップ数が偶数個となるＦＩＲフィルタで
あることを特徴とする。
求項４に記載のフィルタ回路は、請求項３に記載のフィ
ルタ回路において、前記ＦＩＲフィルタは、所望の帯域
制限機能を実現するための左右対称の係数で構成される
積和演算の総タップ数が偶数個となるＦＩＲフィルタで
あることを特徴とする。
【００２５】また、上記第１の目的を達成するために請
求項５に記載のフィルタ回路は、請求項３または４に記
載のフィルタ回路において、前記ＦＩＲフィルタは、入
力データレートの周波数に対して整数倍の周波数でサン
プリングを行うオーバーサンプリング機能を有し、前記
オーバーサンプリング機能によりｎ倍（ｎは２以上の整
数）にオーバーサンプリングされたデータのうち１つを
除いた残りのデータを０若しくはそれに相当する値とす
る０内挿処理を施した後に前記積和演算を行う０内挿Ｆ
ＩＲフィルタであることを特徴とする。
求項５に記載のフィルタ回路は、請求項３または４に記
載のフィルタ回路において、前記ＦＩＲフィルタは、入
力データレートの周波数に対して整数倍の周波数でサン
プリングを行うオーバーサンプリング機能を有し、前記
オーバーサンプリング機能によりｎ倍（ｎは２以上の整
数）にオーバーサンプリングされたデータのうち１つを
除いた残りのデータを０若しくはそれに相当する値とす
る０内挿処理を施した後に前記積和演算を行う０内挿Ｆ
ＩＲフィルタであることを特徴とする。
【００２６】また、上記第２の目的を達成するために請
求項６に記載のフィルタ回路は、請求項３乃至５のいず
れかに記載のフィルタ回路において、前記乗算器群を構
成する前記副乗算器に用いられる各系数と入力データと
の乗算演算結果を予め記憶しておく乗算演算結果記憶部
と、入力データ系列に従い該当する乗算演算結果を選択
する乗算演算結果選択部とを有することを特徴とする。
求項６に記載のフィルタ回路は、請求項３乃至５のいず
れかに記載のフィルタ回路において、前記乗算器群を構
成する前記副乗算器に用いられる各系数と入力データと
の乗算演算結果を予め記憶しておく乗算演算結果記憶部
と、入力データ系列に従い該当する乗算演算結果を選択
する乗算演算結果選択部とを有することを特徴とする。
【００２７】また、上記第２の目的を達成するために請
求項７に記載のフィルタ回路は、請求項３乃至５のいず
れかに記載のフィルタ回路において、前記乗算器群を構
成する前記副乗算器に用いられる各系数と入力データと
の乗算演算結果及びその後の加算演算からなる積和演算
結果の全てを予め記憶しておく積和演算結果記憶部と、
入力データ系列に従い該当する積和演算結果を選択する
積和演算結果選択部とを有することを特徴とする。
求項７に記載のフィルタ回路は、請求項３乃至５のいず
れかに記載のフィルタ回路において、前記乗算器群を構
成する前記副乗算器に用いられる各系数と入力データと
の乗算演算結果及びその後の加算演算からなる積和演算
結果の全てを予め記憶しておく積和演算結果記憶部と、
入力データ系列に従い該当する積和演算結果を選択する
積和演算結果選択部とを有することを特徴とする。
【００２８】
【発明の実施の形態】以下、本発明の各実施の形態を図
面に基づき説明する。
面に基づき説明する。
【００２９】（第１の実施の形態）まず、本発明の第１
の実施の形態を図１に基づき説明する。
の実施の形態を図１に基づき説明する。
【００３０】図１は、本実施の形態に係るフィルタ回路
の構成を示すブロック図である。同図に示すように本実
施の形態に係るフィルタ回路は、４倍オーバーサンプリ
ングによる０内挿ＦＩＲフィルタにより構成されてい
る。ここで、タップ数は１６、入力データレートは２Ｍ
Ｈｚ、０内挿ＦＩＲフィルタの動作クロックは８ＭＨｚ
とする。４倍オーバーサンプリングであるから、シフト
レジスタは４段、タップ数「４」のＦＩＲフィルタ副乗
算器は４つの構成になる。
の構成を示すブロック図である。同図に示すように本実
施の形態に係るフィルタ回路は、４倍オーバーサンプリ
ングによる０内挿ＦＩＲフィルタにより構成されてい
る。ここで、タップ数は１６、入力データレートは２Ｍ
Ｈｚ、０内挿ＦＩＲフィルタの動作クロックは８ＭＨｚ
とする。４倍オーバーサンプリングであるから、シフト
レジスタは４段、タップ数「４」のＦＩＲフィルタ副乗
算器は４つの構成になる。
【００３１】図１において、１０１乃至１０４はＦＩＲ
フィルタ副乗算器、１０５は４段のシフトレジスタ、１
０６はクロック発生器、１０７は４分周回路、１０８は
乗算演算結果選択器、１０９はＦＩＲフィルタ加算器、
ｈ0乃至ｈ15はフィルタ係数である。
フィルタ副乗算器、１０５は４段のシフトレジスタ、１
０６はクロック発生器、１０７は４分周回路、１０８は
乗算演算結果選択器、１０９はＦＩＲフィルタ加算器、
ｈ0乃至ｈ15はフィルタ係数である。
【００３２】ＦＩＲフィルタ副乗算器１０１乃至１０４
の各乗算器中のフィルタ係数は、通常の１６タップのＦ
ＩＲフィルタの係数を入力側から順に、ｈ0ｈ1，ｈ2，
…ｈ15とした場合、ｈ0，ｈ4，ｈ8，ｈ12がＦＩＲフィ
ルタ副乗算器１０１に、ｈ1，ｈ5，ｈ9，ｈ13がＦＩＲ
フィルタ副乗算器１０２に、ｈ2，ｈ6，ｈ10，ｈ14がＦ
ＩＲフィルタ副乗算器１０３に、ｈ3，ｈ7，ｈ11，ｈ15
がＦＩＲフィルタ副乗算器１０４に、それぞれ割り振ら
れる。
の各乗算器中のフィルタ係数は、通常の１６タップのＦ
ＩＲフィルタの係数を入力側から順に、ｈ0ｈ1，ｈ2，
…ｈ15とした場合、ｈ0，ｈ4，ｈ8，ｈ12がＦＩＲフィ
ルタ副乗算器１０１に、ｈ1，ｈ5，ｈ9，ｈ13がＦＩＲ
フィルタ副乗算器１０２に、ｈ2，ｈ6，ｈ10，ｈ14がＦ
ＩＲフィルタ副乗算器１０３に、ｈ3，ｈ7，ｈ11，ｈ15
がＦＩＲフィルタ副乗算器１０４に、それぞれ割り振ら
れる。
【００３３】本実施の形態における０内挿フィルタは、
２ＭＨｚのデータレートに対して４倍の周波数である８
ＭＨｚをメインクロックとして動作するが、入力データ
をシフトさせるシフトレジスタ１０５と、該シフトレジ
スタ１０５からデータを取り込み乗算演算を行うＦＩＲ
フィルタ副乗算器１０１乃至１０４は、入力データのレ
ートに合わせるため、クロック発生器１０６から発生さ
れる８ＭＨｚのクロックを４分周回路１０７により分周
して作り出した２ＭＨｚのクロックにより動作する。
２ＭＨｚのデータレートに対して４倍の周波数である８
ＭＨｚをメインクロックとして動作するが、入力データ
をシフトさせるシフトレジスタ１０５と、該シフトレジ
スタ１０５からデータを取り込み乗算演算を行うＦＩＲ
フィルタ副乗算器１０１乃至１０４は、入力データのレ
ートに合わせるため、クロック発生器１０６から発生さ
れる８ＭＨｚのクロックを４分周回路１０７により分周
して作り出した２ＭＨｚのクロックにより動作する。
【００３４】２ＭＨｚの周波数で入力されるデータは、
まず、４段シフトレジスタ１０５に図１の左側から入力
される。４段シフトレジスタ１０５は、クロック発生器
１０６から発生される８ＭＨｚのクロックを、４分周回
路１０７により１／４に分周した２ＭＨｚのクロックに
よって、データレートに同期して１ビットずつ図１の右
へシフトしていく。図１では、４周期分のデータ、ｄ０
乃至ｄ３が入力された状態になっている。図１の一番右
までいったデータは、次のタイミングで、シフトしてき
た次のデータに上書きされることで破棄される。
まず、４段シフトレジスタ１０５に図１の左側から入力
される。４段シフトレジスタ１０５は、クロック発生器
１０６から発生される８ＭＨｚのクロックを、４分周回
路１０７により１／４に分周した２ＭＨｚのクロックに
よって、データレートに同期して１ビットずつ図１の右
へシフトしていく。図１では、４周期分のデータ、ｄ０
乃至ｄ３が入力された状態になっている。図１の一番右
までいったデータは、次のタイミングで、シフトしてき
た次のデータに上書きされることで破棄される。
【００３５】４段シフトレジスタ１０５の各ビットのデ
ータは、４分周回路１０７からの２ＭＨｚのクロックに
同期して、ＦＩＲフィルタ副乗算器１０１乃至１０４の
対応するビット位置に分配される。各ＦＩＲフィルタ副
乗算器１０１乃至１０４において乗算演算された結果
は、乗算演算結果選択器１０８に送られ、各ＦＩＲフィ
ルタ副乗算器１０１乃至１０４ごとに、４つの乗算演算
結果を順にＦＩＲフィルタ加算器１０９へ送る。このと
き、乗算演算結果選択器１０８がクロック発生器１０６
から発生される乗算演算動作のクロック周波数２ＭＨｚ
に対して４倍速い８ＭＨｚのメインクロックで直接動作
することで、各ＦＩＲフィルタ副乗算器１０１乃至１０
４が１回の乗算演算を行う間に４つのＦＩＲフィルタ副
乗算器１０１乃至１０４の演算演算結果を順に４つ分送
ることが可能となる。
ータは、４分周回路１０７からの２ＭＨｚのクロックに
同期して、ＦＩＲフィルタ副乗算器１０１乃至１０４の
対応するビット位置に分配される。各ＦＩＲフィルタ副
乗算器１０１乃至１０４において乗算演算された結果
は、乗算演算結果選択器１０８に送られ、各ＦＩＲフィ
ルタ副乗算器１０１乃至１０４ごとに、４つの乗算演算
結果を順にＦＩＲフィルタ加算器１０９へ送る。このと
き、乗算演算結果選択器１０８がクロック発生器１０６
から発生される乗算演算動作のクロック周波数２ＭＨｚ
に対して４倍速い８ＭＨｚのメインクロックで直接動作
することで、各ＦＩＲフィルタ副乗算器１０１乃至１０
４が１回の乗算演算を行う間に４つのＦＩＲフィルタ副
乗算器１０１乃至１０４の演算演算結果を順に４つ分送
ることが可能となる。
【００３６】ＦＩＲフィルタ加算器１０９では、乗算演
算結果選択器１０８と同様に８ＭＨｚのメインクロック
で加算演算を行う。
算結果選択器１０８と同様に８ＭＨｚのメインクロック
で加算演算を行う。
【００３７】本実施の形態に係るフィルタ回路によれ
ば、従来のＦＩＲフィルタ回路に比べ、０内挿による無
駄な演算処理がなくなるので、タップ数１６に対して１
／４の入力による加算演算のみで済ませることが可能と
なる。
ば、従来のＦＩＲフィルタ回路に比べ、０内挿による無
駄な演算処理がなくなるので、タップ数１６に対して１
／４の入力による加算演算のみで済ませることが可能と
なる。
【００３８】即ち、ＦＩＲフィルタ回路の乗算器を複数
の副乗算器に分割して順次乗算演算する構成とし、それ
ぞれの乗算演算結果を個別に加算器に送る構成とするこ
とで、入力データの０内挿処理により生じる０データを
含んだ不要な演算処理を排除することが可能となり、大
幅な回路構成の削減を図ることができる。
の副乗算器に分割して順次乗算演算する構成とし、それ
ぞれの乗算演算結果を個別に加算器に送る構成とするこ
とで、入力データの０内挿処理により生じる０データを
含んだ不要な演算処理を排除することが可能となり、大
幅な回路構成の削減を図ることができる。
【００３９】（第２の実施の形態）次に、本発明の第２
の実施の形態を図２乃至図４に基づき説明する。
の実施の形態を図２乃至図４に基づき説明する。
【００４０】本実施の形態は、本発明の０内挿ＦＩＲフ
ィルタ回路をメモリフィルタ回路に適用したものであ
る。
ィルタ回路をメモリフィルタ回路に適用したものであ
る。
【００４１】例えば、入力データが±１の２値のみの場
合、ＦＩＲフィルタの積和演算のうち、積の部分はフィ
ルタ係数そのものの符号の正負判定で済ませることが可
能で、実際に乗算を行う必要はなくなる。また、上記の
ように入力データが取り得る値が少なく、タップ数も比
較的少ない場合は、記憶回路の容量の制限内であれば、
全ての演算結果の組み合わせパターンを記憶しておくこ
とも可能である。このように演算結果の一部または全部
を記憶回路に予め記憶しておき、入力データの条件を解
析して対応する演算結果の値を出力するフィルタが知ら
れている。ここでは、これをメモリフィルタと記述す
る。
合、ＦＩＲフィルタの積和演算のうち、積の部分はフィ
ルタ係数そのものの符号の正負判定で済ませることが可
能で、実際に乗算を行う必要はなくなる。また、上記の
ように入力データが取り得る値が少なく、タップ数も比
較的少ない場合は、記憶回路の容量の制限内であれば、
全ての演算結果の組み合わせパターンを記憶しておくこ
とも可能である。このように演算結果の一部または全部
を記憶回路に予め記憶しておき、入力データの条件を解
析して対応する演算結果の値を出力するフィルタが知ら
れている。ここでは、これをメモリフィルタと記述す
る。
【００４２】図２は、本実施の形態に係るフィルタ回路
の構成を示すブロック図である。同図に示すように本実
施の形態に係るフィルタ回路は、４倍オーバーサンプリ
ングによる０内挿ＦＩＲフィルタにより構成されてい
る。ここで、タップ数は１６、入力データレートは２Ｍ
Ｈｚ、０内挿ＦＩＲフィルタの動作クロックは８ＭＨｚ
とする。
の構成を示すブロック図である。同図に示すように本実
施の形態に係るフィルタ回路は、４倍オーバーサンプリ
ングによる０内挿ＦＩＲフィルタにより構成されてい
る。ここで、タップ数は１６、入力データレートは２Ｍ
Ｈｚ、０内挿ＦＩＲフィルタの動作クロックは８ＭＨｚ
とする。
【００４３】図２において、２０１は４段シフトレジス
タ、２０２はクロック発生器、２０３は４分周回路、２
０４は演算結果選択器、２０５は演算結果記憶部であ
る。
タ、２０２はクロック発生器、２０３は４分周回路、２
０４は演算結果選択器、２０５は演算結果記憶部であ
る。
【００４４】入力データは４段シフトレジスタ２０１に
図２の左側から入力される。４段シフトレジスタ２０１
は、クロック発生器２０２から発生される８ＭＨｚのク
ロックを、４分周回路２０３により１／４に分周した２
ＭＨｚのクロックによって、データレートに同期して１
ビットずつ図１の右へシフトしていく。図２では、４周
期分のデータ、ｄ０乃至ｄ３が入力された状態になって
いる。図１の一番右までいったデータは、次のタイミン
グで、シフトしてきた次のデータに上書きされることで
破棄される。
図２の左側から入力される。４段シフトレジスタ２０１
は、クロック発生器２０２から発生される８ＭＨｚのク
ロックを、４分周回路２０３により１／４に分周した２
ＭＨｚのクロックによって、データレートに同期して１
ビットずつ図１の右へシフトしていく。図２では、４周
期分のデータ、ｄ０乃至ｄ３が入力された状態になって
いる。図１の一番右までいったデータは、次のタイミン
グで、シフトしてきた次のデータに上書きされることで
破棄される。
【００４５】４段シフトレジスタ２０１の各ビットのデ
ータは、４分周回路２０３からの２ＭＨｚのクロックに
同期して演算結果選択器２０４へ入力される。演算結果
選択器２０４では、入力されたデータ系列に対応する演
算結果が格納されているアドレス値への変換を行い、演
算結果記憶部２０５へアドレスデータを出力する。
ータは、４分周回路２０３からの２ＭＨｚのクロックに
同期して演算結果選択器２０４へ入力される。演算結果
選択器２０４では、入力されたデータ系列に対応する演
算結果が格納されているアドレス値への変換を行い、演
算結果記憶部２０５へアドレスデータを出力する。
【００４６】演算結果記憶部２０５では、必要とされる
全ての演算結果が予め格納されており、演算結果選択器
２０４からのアドレス指示により、必要な演算結果を出
力する。演算結果選択器２０４では、得られた演算結果
データを出力ポートよりフィルタ演算結果として８ＭＨ
ｚのメインクロックに同期して出力する。
全ての演算結果が予め格納されており、演算結果選択器
２０４からのアドレス指示により、必要な演算結果を出
力する。演算結果選択器２０４では、得られた演算結果
データを出力ポートよりフィルタ演算結果として８ＭＨ
ｚのメインクロックに同期して出力する。
【００４７】図３は、演算結果記憶部２０５の内部構成
を示す図である。入力データを解析して、対応する演算
結果を求める処理を簡略化して説明するため、入力デー
タは０，１の１ビット表現とする。
を示す図である。入力データを解析して、対応する演算
結果を求める処理を簡略化して説明するため、入力デー
タは０，１の１ビット表現とする。
【００４８】４段シフトレジスタ２０１からの入力デー
タ４ビットの状態より出力すべき演算結果を用意するの
で、前記４ビットのデータがそのままアドレス指定に置
き換えられる。よって、アドレス空間としては、２＾４
＝１６の大きさがあれば良い。
タ４ビットの状態より出力すべき演算結果を用意するの
で、前記４ビットのデータがそのままアドレス指定に置
き換えられる。よって、アドレス空間としては、２＾４
＝１６の大きさがあれば良い。
【００４９】１つのアドレス指定に対して、上記第１の
実施の形態のように、４つの副乗算器１０１乃至１０４
それぞれの演算結果が存在するので、演算結果記憶空間
としては４倍の容量が必要になるので、１６×４＝６４
の空間が用意されている。格納する演算結果データの精
度は、必要に応じて考慮すれば良いので、ここでは明示
せず、上記第１の実施の形態において示したフィルタ係
数表現を用いた演算式のみを示す。
実施の形態のように、４つの副乗算器１０１乃至１０４
それぞれの演算結果が存在するので、演算結果記憶空間
としては４倍の容量が必要になるので、１６×４＝６４
の空間が用意されている。格納する演算結果データの精
度は、必要に応じて考慮すれば良いので、ここでは明示
せず、上記第１の実施の形態において示したフィルタ係
数表現を用いた演算式のみを示す。
【００５０】図４は、通常の１６タップのＦＩＲフィル
タをメモリフィルタ化した場合の演算結果記憶部２０５
の内部構成を示す図である。入力データの状態判定は、
タップ数と同じ１６ビットが必要であるので、アドレス
空間としても２＾４＝６５５３６の大きさが必要にな
る。アドレスと演算結果データとは１対１で対応するの
で、演算結果記憶空間の容量も６５５３６になる。
タをメモリフィルタ化した場合の演算結果記憶部２０５
の内部構成を示す図である。入力データの状態判定は、
タップ数と同じ１６ビットが必要であるので、アドレス
空間としても２＾４＝６５５３６の大きさが必要にな
る。アドレスと演算結果データとは１対１で対応するの
で、演算結果記憶空間の容量も６５５３６になる。
【００５１】以上のように、本実施の形態に係るフィル
タ回路によれば、ＦＩＲフィルタの乗算器を複数の乗算
器に分割して順次乗算し、それぞれ乗算結果を個別に加
算器に送る構成をメモリフィルタとして実現すること
で、入力データの０内挿処理により生じる０データを含
んだ不要な演算処理結果を記憶しておくことや、実際に
は使用しない無駄な記憶空間の必要がなくなり、通常の
構成のままメモリフィルタを実現する場合に比べて記憶
容量の大幅な削減が図れる。
タ回路によれば、ＦＩＲフィルタの乗算器を複数の乗算
器に分割して順次乗算し、それぞれ乗算結果を個別に加
算器に送る構成をメモリフィルタとして実現すること
で、入力データの０内挿処理により生じる０データを含
んだ不要な演算処理結果を記憶しておくことや、実際に
は使用しない無駄な記憶空間の必要がなくなり、通常の
構成のままメモリフィルタを実現する場合に比べて記憶
容量の大幅な削減が図れる。
【００５２】
【発明の効果】以上詳述したように本発明のフィルタ回
路によれば、大幅な回路構成の削減を図ることができる
という効果を奏する。
路によれば、大幅な回路構成の削減を図ることができる
という効果を奏する。
【図１】本発明の第１の実施の形態に係るフィルタ回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の第２の実施の形態に係るフィルタ回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】本発明の第２の実施の形態に係るフィルタ回路
における演算結果記憶部の内部構成を示す図である。
における演算結果記憶部の内部構成を示す図である。
【図４】本発明の第２の実施の形態に係るフィルタ回路
における演算結果記憶部の内部構成と比較した通常のメ
モリフィルタにおける演算結果記憶部の内部構成を示す
図である。
における演算結果記憶部の内部構成と比較した通常のメ
モリフィルタにおける演算結果記憶部の内部構成を示す
図である。
【図５】通常のＦＩＲフィルタの基本構成を示す図であ
る。
る。
【図６】通常のＦＩＲフィルタにおいてオーバーサンプ
リング処理を行った際の入力データの流れを示す図であ
る。
リング処理を行った際の入力データの流れを示す図であ
る。
【図７】通常のＦＩＲフィルタにおいて０内挿処理を行
った際の入力データの流れを示す図である。
った際の入力データの流れを示す図である。
【図８】通常のＦＩＲフィルタにおいて０内挿処理を行
った際の有効データの変化の様子を示す図である。
った際の有効データの変化の様子を示す図である。
１０１ ＦＩＲフィルタ副乗算器 １０２ ＦＩＲフィルタ副乗算器 １０３ ＦＩＲフィルタ副乗算器 １０４ ＦＩＲフィルタ副乗算器 １０５ ４段シフトレジスタ １０６ クロック発生器 １０７ ４分周回路 １０８ 乗算演算結果選択器 １０９ ＦＩＲフィルタ加算器 ２０１ ４段シフトレジスタ ２０２ クロック発生器 ２０３ ４分周回路 ２０４ 演算結果選択器 ２０５ 演算結果記憶部
Claims (7)
- 【請求項１】 量子化された入力データと内蔵する係数
との積和演算を行い、その積和演算結果を順次出力する
ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎ
ｓｅ：有限インパルス応答）フィルタからなるフィルタ
回路であって、乗算器を複数の副乗算器に分割して順次
乗算する構成とし、それぞれの乗算演算結果を個別に加
算器に送るように構成したことを特徴とするフィルタ回
路。 - 【請求項２】 量子化された入力データと内蔵する係数
との積和演算を行い、その積和演算結果を順次出力する
ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎ
ｓｅ：有限インパルス応答）フィルタからなるフィルタ
回路であって、乗算器を複数の副乗算器に分割して順次
乗算し、それぞれの乗算演算結果を個別に加算器に送る
構成をメモリフィルタとして実現することを特徴とする
フィルタ回路。 - 【請求項３】 量子化された入力データと内蔵する係数
との積和演算を行い、その積和演算結果を順次出力する
ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎ
ｓｅ：有限インパルス応答）フィルタからなるフィルタ
回路であって、前記ＦＩＲフィルタのタップ数をオーバ
ーサンプリング倍数ｎで除算した数に等しいタップ数か
らなる副乗算器と、前記ｎ個の副乗算器から構成される
乗算器群と、前記副乗算器のタップ数と同数のビット数
からなりデータレートに同期してシフトするシフトレジ
スタと、前記副乗算器のタップ数及び前記シフトレジス
タのビット数と等しい数の入力を持つ加算器と、前記乗
算器群を構成する前記副乗算器をオーバーサンプリング
レートに同期して巡回させ且つ前記シフトレジスタの各
ビットのデータ出力を前記副乗算器に順次入力し前記各
副乗算器の出力を前記加算器に順次入力しその加算演算
結果をオーバーサンプリングレートに同期して出力する
ように制御する制御手段とを具備したことを特徴とする
フィルタ回路。 - 【請求項４】 前記ＦＩＲフィルタは、所望の帯域制限
機能を実現するための左右対称の係数で構成される積和
演算の総タップ数が偶数個となるＦＩＲフィルタである
ことを特徴とする請求項３に記載のフィルタ回路。 - 【請求項５】 前記ＦＩＲフィルタは、入力データレー
トの周波数に対して整数倍の周波数でサンプリングを行
うオーバーサンプリング機能を有し、前記オーバーサン
プリング機能によりｎ倍（ｎは２以上の整数）にオーバ
ーサンプリングされたデータのうち１つを除いた残りの
データを０若しくはそれに相当する値とする０内挿処理
を施した後に前記積和演算を行う０内挿ＦＩＲフィルタ
であることを特徴とする請求項３または４に記載のフィ
ルタ回路。 - 【請求項６】 前記乗算器群を構成する前記副乗算器に
用いられる各系数と入力データとの乗算演算結果を予め
記憶しておく乗算演算結果記憶部と、入力データ系列に
従い該当する乗算演算結果を選択する乗算演算結果選択
部とを有することを特徴とする請求項３乃至５のいずれ
かに記載のフィルタ回路。 - 【請求項７】 前記乗算器群を構成する前記副乗算器に
用いられる各系数と入力データとの乗算演算結果及びそ
の後の加算演算からなる積和演算結果の全てを予め記憶
しておく積和演算結果記憶部と、入力データ系列に従い
該当する積和演算結果を選択する積和演算結果選択部と
を有することを特徴とする請求項３乃至５のいずれかに
記載のフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158364A JP2001339279A (ja) | 2000-05-29 | 2000-05-29 | フィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158364A JP2001339279A (ja) | 2000-05-29 | 2000-05-29 | フィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339279A true JP2001339279A (ja) | 2001-12-07 |
Family
ID=18662845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000158364A Withdrawn JP2001339279A (ja) | 2000-05-29 | 2000-05-29 | フィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001339279A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009232079A (ja) * | 2008-03-21 | 2009-10-08 | Japan Radio Co Ltd | 補間フィルタ |
| JP2010178307A (ja) * | 2009-02-02 | 2010-08-12 | Toshiba Tec Corp | デジタルフィルタ |
| JP2014183414A (ja) * | 2013-03-18 | 2014-09-29 | Nippon Telegr & Teleph Corp <Ntt> | サンプリングレート変換システム、及びサンプリングレート変換方法 |
| JP2018088231A (ja) * | 2016-11-18 | 2018-06-07 | キヤノン株式会社 | 画像処理回路 |
| CN116961622A (zh) * | 2023-09-21 | 2023-10-27 | 灿芯半导体(苏州)有限公司 | 一种可动态调整计算速度的iir滤波器 |
| JP7486439B2 (ja) | 2018-06-22 | 2024-05-17 | マンタ | デジタル信号プロセッサ及び動作方法 |
-
2000
- 2000-05-29 JP JP2000158364A patent/JP2001339279A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009232079A (ja) * | 2008-03-21 | 2009-10-08 | Japan Radio Co Ltd | 補間フィルタ |
| JP2010178307A (ja) * | 2009-02-02 | 2010-08-12 | Toshiba Tec Corp | デジタルフィルタ |
| JP2014183414A (ja) * | 2013-03-18 | 2014-09-29 | Nippon Telegr & Teleph Corp <Ntt> | サンプリングレート変換システム、及びサンプリングレート変換方法 |
| JP2018088231A (ja) * | 2016-11-18 | 2018-06-07 | キヤノン株式会社 | 画像処理回路 |
| JP7005228B2 (ja) | 2016-11-18 | 2022-01-21 | キヤノン株式会社 | 画像処理回路 |
| JP7486439B2 (ja) | 2018-06-22 | 2024-05-17 | マンタ | デジタル信号プロセッサ及び動作方法 |
| CN116961622A (zh) * | 2023-09-21 | 2023-10-27 | 灿芯半导体(苏州)有限公司 | 一种可动态调整计算速度的iir滤波器 |
| CN116961622B (zh) * | 2023-09-21 | 2023-12-26 | 灿芯半导体(苏州)有限公司 | 一种可动态调整计算速度的iir滤波器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
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