KR100369337B1 - Half band linear phase finite impulse response filter - Google Patents
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Abstract
Description
본 발명은 시그마-델타(Σ-Δ) 모듈레이션(modulation) 방식을 채용한 멀티미디아(Multimedia) 오디오(Audio)용 ADC(Analog Dgital Converter)와 DAC(Dgital Analog Converter)에 있어서, 데시메이션(Decimation)과 인터폴레이션 (Interpolation)을 위한 FIR(Finite Impulse Response) 필터에 관한 것으로, 특히 데이타 램(Data RAM)을 두개로 나눈 병렬구조로 구성하여 처리 속도를 향상시키도록 한 하프밴드(half band) 선형 위상 FIR 필터에 관한 것이다.The present invention provides a decimation method in an analog digital converter (ADC) and digital analog converter (DAC) for multimedia audio employing a sigma-delta (Σ-Δ) modulation method. Finite Impulse Response (FIR) filter for interpolation and interpolation. Half band linear phase FIR designed to improve the processing speed by configuring data RAM in two parallel structures. It is about a filter.
일반적으로 오버 샘플링 (Oversampling) 오디오 코덱(CODEC) 설계시 음의 왜곡을 피하기 위해 데시메이션과 인터폴레이션용 필터를 FIR 구조로 한다. 즉, 계수(Coefficient)가 대칭적 (Symmetric)이거나 비대칭적(Antisymmetric)인 FIR은 항상 선형 위상(linear phase)를 유지하므로 음의 왜곡을 피할 수 있다.In general, when designing oversampling audio codecs, filters for decimation and interpolation have an FIR structure to avoid sound distortion. That is, the FIR, whose coefficient is symmetrical or antisymmetrical, always maintains a linear phase to avoid negative distortion.
ADC에서 데시메이션용 FIR의 동작 원리는 제 1A 도와 같이 다운 샘플링 (downsampling) 후 잡음이 인밴드(inband)로 알리아스(alias)되지 않도록 저역 통과 필터링(Low Pass Filtering)한 후 다운샘플링 하며, 인터폴레이션용 FIR의 동작 원리는 제 1B 도와 같이 업 샘플링(upsampling)한 후 아웃밴드(outband)의 신호를 폐기(rejection) 시키는 저역 통과 필터링을 한다.The operation principle of the decimation FIR in the ADC is the low pass filtering after downsampling and the downsampling so that the noise is not aliased to the inband after downsampling as shown in FIG. The principle of operation of the FIR is a low pass filtering that upsamples and then rejects the outband signal as shown in Figure 1B.
그리고 스톱밴드 폐기율(stopband rejection ratio)을 높이기 위해서는 FIR 구조의 탭(tap) 수를 늘리는 것이 불가피하다. 탭 수가 늘면 곱셈과 축적 (multiplication and accumulation) 횟수도 많아져 오디오 밴드나 기타 고속을 요하는 시스템에서의 실시간 구현에 어려움이 많다. 따라서 계수의 형태가 제 2 도와 같이 '0'의 숫자가 많아 곱셈과 축적 동작을 반감하면서 높은 탭 수의 FIR 효과를 내는 하프밴드(half band) FIR을 사용하기도 한다.In order to increase the stopband rejection ratio, it is inevitable to increase the number of taps of the FIR structure. Increasing the number of taps increases the number of multiplications and accumulations, making it difficult to implement real-time in audio bands or other high-speed systems. Therefore, a half band FIR that has a high number of taps and an FIR effect while halving the multiplication and accumulation operations due to the large number of '0's, as shown in the second diagram, is used.
이 하프밴드 FIR 필터도 대칭적 계수를 지니며 그 구현방법은 제 3A 도와 같이 데이타가 저장되어 있는 데이타 램(data RAM)과, 계수가 저장되어 있는 계수 롬(coefficient ROM)으로 부터 출력되는 값을 이들 각각에 접속된 제 1 및 제 2 래치가 받아 곱셈기로 출력하고, 뎃셈기는 상기 곱셈기의 출력 값과 전 주기의 출력값을 입력받아 출력래치로 출력하여 차례대로 콘볼루션(convolution) 동작을 수행하는 고전적 방법이 있고, 제 3B 도와 같이 계수가 좌우 대칭이라는 점을 이용해 같은 계수에 해당하는 데이타를 더한 후 해당 계수와 곱셈하는 방법이 있다.This half-band FIR filter also has symmetric coefficients, and its implementation is based on the data RAM that stores the data and the coefficient ROM that stores the coefficients. The first and second latches connected to each of them receive and output the multiplier, and the multiplier receives the output value of the multiplier and the output value of the entire period and outputs the output latch to the output latch in order to sequentially perform a convolution operation. There is a method, and as shown in FIG. 3B, there is a method of adding data corresponding to the same coefficient and multiplying the coefficient by using symmetry.
상기 제 3A 도 또는 제 3B 도에서 데이타 램으로 부터 데이타를 읽는 동작을 1 싸이클로, 곱셈 후 축적 또는 덧셈과 곱셈 후 축적의 과정을 L 싸이클로 볼때 제 3B 도의 FIR 필터는 제 3A 도의 FIR 필터에 비해 4/3배의 속도 향상이 이루어 졌다고 볼 수 있다.When the operation of reading data from the data RAM in FIG. 3A or 3B is performed in one cycle, and the process of accumulation after multiplication or addition and accumulation after multiplication in L cycles, the FIR filter of FIG. 3B is 4 compared with the FIR filter of FIG. 3A. It can be seen that the speed is improved by 3 times.
그러나 상기 제 3B 도의 데이타 램에서 2개의 데이타를 가져오는데(fetch) 2 싸이클이 소요되기 때문에 도면에 도시되지는 않았으나 데이타 페치(fetch)를 제어하는 FSM(Finite State Machine)이 복잡해지고 구성면적(Area)이 증가되는 문제점이 있었다.However, although two cycles are required to fetch two data from the data RAM of FIG. 3B, a finite state machine (FSM) that controls data fetch is complicated and area, although not shown in the drawing. ) Was increased.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 데이타 램을 두개로 나눈 병렬 구조를 채택하여 데이타 램에서 데이타를 가져오는데 소요되는 싸이클을 줄여 처리 속도를 향상시키도록 한 하프밴드 선형 위상 필터를 제공함에 그 목적이 있다.The present invention has been made to solve the problems of the prior art as described above, adopting a parallel structure divided into two data RAM, half-band to reduce the cycle required to import data from the data RAM to improve the processing speed The purpose is to provide a linear phase filter.
상기 목적을 달성하기 위한 본발명은 계수를 저장하는 계수 저장 수단과, 입력되는 두개의 데이타 값과 계수 값을 연산하여 출력하는 연산수단을 구비하는 FIR 필터에 있어서 , 두개의 입력 데이타가 각각 저장되는 제 1 및 제 2 데이타 저장수단; 및 상기 제 1 및 제 2 데이타 저장수단에 연결되어 하나의 계수에 대응되는 두 데이타의 쓰기 및 읽기 동작을 제어하는 제어신호 발생수단을 포함하며, 상기 제 1및 제 2 데이타 저장수단은, 각기 데이타를 저장하기 위한 하나의 데이타 램과 상기 데이타 램에 연결된 래치부를 구비 하는 것을 특징으로 하는 하프밴드(half band) 선형 위상 FIR(Finite Impulse Response) 필터가 제공된다.In order to achieve the above object, the present invention provides a FIR filter including coefficient storage means for storing coefficients, and an operation means for calculating and outputting two input data values and coefficient values, wherein two input data are respectively stored. First and second data storage means; And control signal generating means connected to said first and second data storage means for controlling write and read operations of two data corresponding to one coefficient, wherein said first and second data storage means respectively comprise data. A half band linear phase Finite Impulse Response (FIR) filter is provided, comprising: a data RAM for storing the data; and a latch connected to the data RAM.
이하, 첨부된 제 4 도를 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIG. 4.
제 4 도는 본 발명에 따른 선형 위상 필터의 구성 블럭도로서, 1은 제 1 데이타 저장부, 2는 제 2 데이타 저장부, 3은 계수 저장부, 4는 연산부, 5는 FSM(Finite State Machine)을 각각 나타낸다.4 is a block diagram of a linear phase filter according to the present invention, where 1 is a first data storage unit, 2 is a second data storage unit, 3 is a coefficient storage unit, 4 is a calculation unit, and 5 is a finite state machine (FSM). Respectively.
도면에 도시된 바와같이 FSM(5)은 데이타 쓰기나 읽기를 제어하고, 계수 저장부(3)는 상기 FSM(5)의 제어를 받아 계수를 저장하며, 제 1 및 제 2 데이타 저장부(1,2)는 상기 FSM(5)의 제어를 받아 상기 저장된 계수에 해당하는 두개의 데이타를 각각 저장한다. 연산부(4)는 상기 제 1 및 제 2 데이타 저장부(1,2)로 부터 출력되는 두개의 데이타 값을 더하여 상기 계수 저장부(3)로 부터 출력되는 계수를 곱하고 여기에 궤환되는 전 주기의 출력 값을 더한 후, 상기 FSM(5)의 제어를 받아 출력한다.As shown in the figure, the FSM 5 controls data writing or reading, and the coefficient storage unit 3 stores coefficients under the control of the FSM 5, and the first and second data storage units 1 And 2) respectively store two pieces of data corresponding to the stored coefficients under the control of the FSM 5. The calculating unit 4 multiplies the coefficients output from the coefficient storing unit 3 by adding two data values output from the first and second data storing units 1 and 2 and multiplies the coefficients of the entire period fed back thereto. After the output value is added, the control is output under the control of the FSM 5.
상기 제 1 데이타 저장부(1)는 제 1 데이타 램과 상기 제 1 데이타 램의 출력을 래치하는 제 1 래치부로 구성되고, 상기 제 2 데이타 저장부(2)는 제 2 데이타 램과 상기 제 2 데이타 램의 출력을 래치하는 제 2 래치부로 구성되고, 상기 계수 저장부(3)는 계수 롬과, 상기 계수 롬의 출력을 래치하는 제 3 래치부로 구성되며, 연산부(4)는 상기 제 1 및 제 2 래치부의 출력을 덧셈하는 제 1 덧셈기와 상기 제 1 덧셈기의 출력과 상기 제 3 래치부의 출력을 곱셈하는 곱셈기, 그리고 상기곱셈기의 출력과 궤환된 전주기에서의 출력을 덧셈하는 제 2 덧셈기 및 상기 제 2 덧셈기의 출력을 래치하는 출력 래치부로 구성되어, 데이타를 저장하는 쓰기동작일 경우 하나의 계수에 해당하는 두 데이타를 상기 제 1 데이타 램과 제 2 데이타 램에 번갈아 저장한다.The first data storage unit 1 includes a first latch unit configured to latch a first data RAM and an output of the first data RAM, and the second data storage unit 2 includes a second data RAM and the second unit. The coefficient storage section 3 comprises a coefficient ROM, and a third latch section for latching the output of the coefficient ROM, and the calculation section 4 includes the first and second latch sections for latching the output of the data RAM. A first adder for adding an output of a second latch unit, a multiplier for multiplying an output of the first adder and an output of the third latch unit, and a second adder for adding an output of the multiplier and an output at the entire feedback cycle; It is composed of an output latch unit for latching the output of the second adder, in the case of a write operation for storing data, two data corresponding to one coefficient are alternately stored in the first data RAM and the second data RAM.
데이타를 페치하는 읽기동작일 경우 상기 계수 램에 저장되어 있는 계수가 상기 제 3 래치부로 출력되고 동시에 제 1 및 제 2 데이타 램에 저장되어 있는 각각의 데이타가 제 1 및 제 2 래치부로 출력된다. 그리고 상기 제 1 및 제 2 래치부에서 출력되는 두 데이타 값은 연산부로 입력되어 더해지면 여기에 제 3 래치부로 부터 출력되는 계수 값을 곱하고 전 주기에 출력된 출력값을 더하여 출력 래치부로 출력된다. 그리고 상기 출력 래치부는 상기 FSM(5)의 제어를 받아 데이타를 출력한다.In the case of a read operation for fetching data, the coefficients stored in the coefficient RAM are output to the third latch unit, and at the same time, the respective data stored in the first and second data RAMs are output to the first and second latch units. The two data values output from the first and second latch units are inputted to the calculation unit, and when added, multiply the coefficient values output from the third latch unit, and add the output values output from the previous period to the output latch unit. The output latch unit outputs data under the control of the FSM 5.
상기와 같이 구성되어 동작되는 본 발명의 작용효과를 6 탭 FIR 필터의 경우를 예로 들어 설명한다.The effects of the present invention configured and operated as described above will be described taking the case of a 6-tap FIR filter as an example.
출력 데이타 = 입력 데이타·A + 입력 데이타@1·BOutput data = input dataA + input data @ 1 · B
+ 입력 데이타@2·C + 입력 데이타@3·C+ Input data @ 2C + input data @ 3C
+ 입력 데이타@4 B + 입력 데이타@5·A ‥‥‥(1)+ Input data @ 4 B + Input data @ 5 · A ‥‥‥ (1)
여기서 @는 지연(delay) 횟수, A,B,C는 계수를 각각 나타낸다.Where @ is the number of delays, and A, B, and C are the coefficients.
상기 식(1)은 계수가 대칭인 FIR 필터를 의미하는데 이를 상기 제 3A 도와 같은 구성에 적용하면 1개의 곱셈당 2 싸이클이 소요되어 모두 12 싸이클이 걸린다.Equation (1) refers to a FIR filter having a symmetric coefficient, and when applied to the same configuration as in the third A diagram, two cycles per one multiplication takes 12 cycles.
또한 상기 식 (1)은 다음과 같이 다시 쓸 수 있다.Equation (1) can also be rewritten as follows.
출력 데이타 = A(입력 데이타 + 입력 데이타@5)Output data = A (input data + input data @ 5)
+ B(입력 데이타@1 + 입력 데이타@4)+ B (input data @ 1 + input data @ 4)
+ C(입력 데이타@2 + 입력 데이타@3) ‥‥‥(2)+ C (input data @ 2 + input data @ 3) ‥‥‥ (2)
이는 상기 제 3B 도와 같은 구성에 적용하면 입력 데이타와 입력 데이타@5, 입력 데이타@1와 입력 데이타@4, 입력 데이타@2와 입력 데이타@3를 각기 다른 싸이클에 데이타 램으로 부터 읽기 하므로 한 곱셈당 3 싸이클이 걸려 모두 9 싸이클이 소요된다.This applies to the same configuration as in the above 3B diagram, so that the input data and the input data @ 5, the input data @ 1 and the input data @ 4, the input data @ 2 and the input data @ 3 are read from the data RAM in different cycles and thus multiplied by one. 3 cycles per cycle take 9 cycles.
이와는 대조적으로 상기 식 (2)를 제 4 도의 본 발명에 적용하면 입력 데이타와 입력 데이타@5, 입력 데이타@1와 입력 데이타@4, 입력 데이타@2와 입력 데이타@3를 모두 1 싸이클에 읽기 하므로 한 곱셈당 2 싸이클이 걸려 모두 6 싸이클이 소요된다.In contrast, when the equation (2) is applied to the present invention of FIG. 4, input data and input data @ 5, input data @ 1 and input data @ 4, and input data @ 2 and input data @ 3 are read in one cycle. Therefore, 2 cycles per multiplication takes 6 cycles.
상기한 바와 같이 본 발명은 콘볼루션을 변형한 식(2)를 두개의 테이타 램을 사용한 구조로서 콘볼루션 싸이클 수를 반감시켜 탭수가 늘어나도 실시간 처리가 용이한 효과가 있다.As described above, the present invention has a structure in which Equation (2) having a modified convolution is used as two data rams, so that the real-time processing is easy even if the number of taps increases by halving the number of convolution cycles.
제 1A 도 내지 제 1B 도는 통상적인 FIR 필터의 동작 원리를 나타내는 도면,1A to 1B show the principle of operation of a conventional FIR filter,
제 2 도는 종래의 하프밴드 FIR 필터의 계수 형태 예시도,2 is a diagram illustrating coefficient form of a conventional half-band FIR filter,
제 3A 도 내지 제 3B 도는 종래의 하프밴드 FIR 필터의 구성 블럭도,3A to 3B are block diagrams of a conventional half-band FIR filter,
제 4 도는 본 발명에 따른 선형 위상 필터의 구성 블럭도.4 is a block diagram illustrating a configuration of a linear phase filter according to the present invention.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 제 1 데이타 저장부 2 : 제 2 데이타 저장부1: first data storage unit 2: second data storage unit
3 : 계수 저장부 4 : 연산부3: coefficient storage unit 4: calculation unit
5 : FSM(Finite State Machine)5: finite state machine (FSM)
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| KR1019950016762A KR100369337B1 (en) | 1995-06-21 | 1995-06-21 | Half band linear phase finite impulse response filter |
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| KR (1) | KR100369337B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101315891B1 (en) | 2012-07-17 | 2013-10-14 | 숭실대학교산학협력단 | Recursive half-band filter, and method for fitering using the filter |
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| JPH04245712A (en) * | 1991-01-30 | 1992-09-02 | Nec Ic Microcomput Syst Ltd | Digital filter |
| JPH0541632A (en) * | 1991-08-07 | 1993-02-19 | Mitsubishi Electric Corp | Fir digital filter device |
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1995
- 1995-06-21 KR KR1019950016762A patent/KR100369337B1/en not_active IP Right Cessation
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