JP2001338995A - 半導体不揮発性メモリとその製造方法 - Google Patents
半導体不揮発性メモリとその製造方法Info
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Abstract
リの提供。 【解決手段】 フローティングゲート9下部とP型基板
1上の不純物領域の間に中空構造10を形成し、フロー
ティングゲート9の表面にポリシリコン間絶縁膜11を
介してコントロールゲート12を形成する。中空構造1
0の両端の電極に高電圧を印加してFowler−No
rdheimトンネル電流を発生させ、電子を注入・放
出させることにより、情報を書み込み・消去する半導体
不揮発性メモリとする。この中空構造10はフローティ
ングゲート電極9の真下に存在するゲート絶縁膜4を、
フローティングゲート電極9をマスクとしてエッチング
により形成する。
Description
(F-N)トンネル電流を利用して情報の書き換えを行う、
単層あるいは2層以上の積層構造ポリシリコンゲート電
極構造のFLOTOXタイプあるいはFLASHタイプの半導体不
揮発性メモリに関する。
層ポリシリコンゲート電極構造FLOTOXタイプ半導体不揮
発性メモリの断面図である。このFLOTOXタイプ半導体不
揮発性メモリでは、第1導電型であるPタイプの半導体
基板401上の一部に第2導電型であるNタイプのトン
ネルドレイン領域402が形成されており、前記領域の
直上部に8〜12nmのトンネル絶縁膜403が設けら
れており、前記トンネル絶縁膜を含むゲート絶縁膜40
4上に第1層目のポリシリコン電極がフローティングゲ
ート405として存在している。前記フローティングゲ
ート405上にポリシリコン間絶縁膜406を介して第
2層目のポリシリコン電極がコントロールゲート407
として形成されている。電気的に情報を書き換えを行う
ためには、トンネルドレイン領域402と、コントロー
ルゲート407とポリシリコン間絶縁膜406で容量結
合しているフローティングゲート405間に高電界を印
加する。
不揮発性メモリでは、トンネル絶縁膜にF-Nトンネル電
流を流してフローティングゲートに電子の注入あるいは
放出を行ってメモリセルトランジスタのしきい値を変化
させて情報を記憶している。このF-Nトンネル電流をト
ンネル絶縁膜に流すときにフローティングゲートとトン
ネル絶縁膜界面に正孔と電子が捕獲され、書き換え回数
が増加するに従い電子捕獲量も増加していく。捕獲電子
量の増加はフローティングゲートへの移動電荷量の減少
を引き起こし、書き換え回数の制限をもたらす。または
トンネル絶縁膜自体の絶縁破壊が発生しメモリ動作を失
わせることになる。この現象について、現在、まだ明確
な説明ができていないが、ひとつの考察として、単結晶
シリコンとシリコン酸化膜であるトンネル絶縁膜の界面
で結晶構造が不連続になるため、シリコンと酸素の共有
結合に関係しない未結合手に電子が捕獲されるという考
え方がある。この捕獲電子が局所的にF-N電界を強め、
さらにシリコンと酸素の結合手を切断し新たに未結合手
を生み出し、さらにこの未結合手に電子が捕獲されると
いう正のフィードバック現象が起こり、最終的には絶縁
破壊に至ると説明している。
めに、本発明では、シリコン酸化膜をトンネル絶縁膜と
して用いることをやめ、トンネルドレイン領域とフロー
ティングゲートの間の絶縁部分に物質を用いずに中空構
造とした。このF-Nトンネル電流を流す部分を中空構造
とすることにより、シリコン基板と空間界面の未結合手
数を減らすことは出来ないが、シリコン表面に存在する
未結合手に全て電子が捕獲されるとそれ以降は新たに未
結合手が発生することがなくなり、前記の正のフィード
バック現象は発生しないため、トンネル領域で絶縁破壊
が発生することがない。また、局所的に電界が強まって
も中空構造であるならば電界を効果的に分散することが
可能である。以上のことから、飛躍的に電気的書き換え
可能な回数の多い(ほぼ理論的には無限大)半導体不揮
発性メモリを提供することができる。
メモリの製造方法を図面に基づいて以下に説明する。
メモリの製造方法の一実施例を説明するための、メモリ
セルチャネル方向に対して垂直方向の工程断面図であ
る。
ロンが8〜30Ω・cm程度添加されたP型半導体シリコ
ン基板1にLOCOS法で素子分離領域2を形成した後に、
前記素子分離領域2に隣接した活性領域の一部分に第2
導電型である砒素の不純物領域3をフォト及びイオン打
ち込みエネルギー50〜110KeV、5E13〜4E
14cm−2の濃度のイオンインプラ工程で形成する
(図1−A)。
トレジストを剥離した後、前記P型半導体シリコン基板
1上に膜厚35〜65nmの第1ゲート絶縁膜4を熱酸
化法により形成する。その後、前記第2導電型の不純物
領域3上で且つ第1ゲート絶縁膜4の一部領域をフォト
及びエッチング工程で除去して窓部5を開け、前記第2
導電型の不純物領域3上に熱酸化法を用いて3〜12n
mのトンネル絶縁膜6を作製する。さらに上記第1ゲー
ト絶縁膜4及びトンネル絶縁膜6上に第1層ポリシリコ
ン膜7をCVD法により150〜400nmの膜厚で形成
し、リンのプリデポジション法で25〜75Ω/sq.の
不純物ドーピングを行う(図1−B)。
ジストパターン8を露光形成し、エッチング工程により
まず上記第1層ポリシリコン膜7を加工してフローティ
ングゲート9を形成する。この時、トンネル電流を流す
領域のフローティングゲートの一部分の幅が0.10〜
0.30umであることが重要となる。引き続き上記フ
ォトレジストパターン8を用いて上記トンネル絶縁膜6
もエッチング除去し、さらに上記P型半導体シリコン基
板1の表面近傍も150〜400nmの深さまでエッチ
ング除去する。そして密閉された容器内で加圧された弗
化水素系水溶液中で、上記第2導電型不純物領域3と上
記フローティングゲート9間に挟まれた上記トンネル絶
縁膜6を横方向からエッチング除去し、中空構造10を
形成する。なお、エッチング時に、フローティングゲー
ト9の大部分はフォトレジストに覆われ、中空構造10
を形成する領域のみがエッチング液に晒されることにな
る。(図1−C)。
し、第2層ポリシリコン膜を積層後にパターニングを行
い、コントロールゲート12を作製する。ここでポリシ
リコン間絶縁膜11は、エッチング時に空洞となった中
空構造10の左右の端部を塞ぐことになる(図1−
D)。以降は図示しないが通常のソース・ドレイン領域
形を行い、金属配線を形成する。
メモリの別の製造方法の実施例を説明するための、メモ
リセルチャネル方向に対して垂直方向の工程断面図であ
る。
ロンが8〜30Ω・cm程度添加されたP型半導体シリコ
ン基板201にLOCOS法で素子分離領域2を形成した後
に、前記素子分離領域202に隣接した活性領域の一部
分に第2導電型である砒素の不純物領域203をフォト
及びイオン打ち込みエネルギー50〜110KeV、5
E13〜4E14cm−2の濃度のイオンインプラ工程
で形成する(図2−A)。
トレジストを剥離した後、前記P型半導体シリコン基板
201上に膜厚35〜65nmの第1ゲート絶縁膜20
4を熱酸化法により形成する。その後、前記第2導電型
の不純物領域203上で且つ第1ゲート絶縁膜204の
一部領域をフォト及びエッチング工程で除去して窓部2
05を開け、前記第2導電型の不純物領域203上に第
2導電型の不純物(砒素あるいはリン)化合物膜206
を3〜12nmの膜厚で作製する。この前記不純物化合
物は後のポリシリコンデポジションする温度である60
0〜700℃では反応しない物質である必要がある。さ
らに上記第1ゲート絶縁膜204及び不純物化合物膜2
06上に第1層ポリシリコン膜207をCVD法により1
50〜400nmの膜厚で形成し、リンのプリデポジシ
ョン法で25〜75Ω/sq.の不純物ドーピングを行う
(図2−B)。
トレジストパターン208を露光形成し、エッチング工
程によりまず上記第1層ポリシリコン膜207を加工し
てフローティングゲート209を形成する。その後、前
記リンのプリデポジション温度800〜950℃の熱工
程、あるいは更に付け加えた950〜1100℃のシリ
コン基板が流動・溶融する温度まで加熱する熱工程を行
うことにより前記不純物化合物膜206を前記不純物領
域203または前記第1層ポリシリコン膜207中に熱
拡散させて中空構造210を形成する(図2−C)。
成し、第2層ポリシリコン膜を積層後にパターニングを
行い、コントロールゲート212を作製する(図2−
D)。以降は図示しないが通常のソース・ドレイン領域
形を行い、金属配線を形成する。
メモリの別製造方法の実施例を説明するための、メモリ
セルチャネル方向に対して垂直方向の工程断面図であ
る。
ロンが8〜30Ω・cm程度添加されたP型半導体シリコ
ン基板301にLOCOS法で素子分離領域302を形成し
た後に、前記素子分離領域302に隣接した活性領域の
一部分に第2導電型である砒素の後にトンネルドレイン
領域となる不純物領域303と、前記不純物領域303
と前記素子分離領域302で分割されるが隣接する、後
にコントロールゲートとなる不純物領域304をフォト
及びイオン打ち込みエネルギー50〜110KeV、5
E13〜4E14cm−2の濃度のイオンインプラ工程
で形成する(図3−A)。
トレジストを剥離した後、前記P型半導体シリコン基板
301上に膜厚35〜65nmの第1ゲート絶縁膜30
5を熱酸化法により形成する。その後、前記第2導電型
の不純物領域303上で且つ第1ゲート絶縁膜305の
一部領域をフォト及びエッチング工程で除去して窓部3
06を開け、前記第2導電型の不純物領域303上に熱
酸化法を用いて3〜12nmのトンネル絶縁膜307を
作製する。さらに上記第1ゲート絶縁膜305及びトン
ネル絶縁膜307上及び前記不純物領域304上の増速
酸化されたトンネル絶縁膜308上に第1層ポリシリコ
ン膜309をCVD法により150〜400nmの膜厚で
形成し、リンのプリデポジション法で25〜75Ω/s
q.の不純物ドーピングを行う(図3−B)。
トレジストパターン310を露光形成し、エッチング工
程によりまず上記第1層ポリシリコン膜309を加工し
てフローティングゲート311を形成する。この時、ト
ンネル電流を流す領域のフローティングゲートの一部分
の幅が0.10〜0.30umであることが重要とな
る。引き続き上記フォトレジストパターン310を用い
て上記トンネル絶縁膜307もエッチング除去し、さら
に上記P型半導体シリコン基板301の表面近傍も15
0〜400nmの深さまでエッチング除去する。そして
密閉された容器内で加圧された弗化水素系水溶液中で、
上記第2導電型不純物領域303と上記フローティング
ゲート311間に挟まれた上記トンネル絶縁膜307を
横方向からエッチング除去し、中空構造312を形成す
る(図3−C)。以降は図示しないが通常のソース・ド
レイン領域形を行い、金属配線を形成する。
ル電流を流す部分を中空構造とすることにより、シリコ
ン基板と空間界面の未結合手数を減らすことは出来ない
が、シリコン表面に存在する未結合手に全て電子が捕獲
されるとそれ以降は新たに未結合手が発生することがな
くなり、前記の正のフィードバック現象は発生しないた
め、トンネル領域で絶縁破壊が発生することがない。ま
た、局所的に電界が強まっても中空構造であるならば電
界を効果的に分散することが可能である。以上のことか
ら、本発明の構造では飛躍的に電気的書き換え可能な回
数の多い(ほぼ理論的には無限大)半導体不揮発性メモ
リを提供することができる。
造方法の一実施例を説明する、メモリセルチャネル方向
に対して垂直方向の工程断面図である。
の製造方法の一実施例を説明する、メモリセルチャネル
方向に対して垂直方向の工程断面図である。
らに別の製造方法の一実施例を説明する、メモリセルチ
ャネル方向に対して垂直方向の工程断面図である。
造を説明する断面図である。
Claims (8)
- 【請求項1】 多結晶シリコン、高融点金属あるいは金
属を、それぞれの単層構造あるいは積層構造を形成して
フローティングゲート電極として持つ半導体不揮発性メ
モリにおいて、前記フローティングゲート電極への電子
の注入と前記フローティングゲート電極からの電子の放
出を行う領域が中空構造であることを特徴とする半導体
不揮発性メモリ。 - 【請求項2】 請求項1に記載される、前記中空構造の
両端の電極に高電圧を印加してFowler-Nordheim(F-N)ト
ンネル電流を発生させ、電子を注入・放出することを特
徴とする半導体不揮発性メモリ。 - 【請求項3】 請求項1に記載される、前記中空構造が
前記フローティングゲート電極のある一部分が細く加工
された部位において、前記フローティングゲート電極の
直下に存在するゲート絶縁膜を、前記フローティングゲ
ート電極をマスクにエッチング除去して形成したことを
特徴とする半導体不揮発性メモリとその製造方法。 - 【請求項4】 請求項1に記載される、前記中空構造が
半導体基板上の一部分に不純物層を形成した後、前記フ
ローティングゲート電極を前記不純物層上を含む領域に
設け、前記不純物層を熱処理することにより前記半導体
基板内あるいは前記フローティングゲート電極内に吸収
させて形成したことを特徴とする半導体不揮発性メモリ
とその製造方法。 - 【請求項5】 請求項1に記載される、前記フローティ
ング電極が絶縁膜を介して前記半導体基板表面近傍に設
けられたコントロールゲート電極と容量結合しているこ
とを特徴とする半導体不揮発性メモリ。 - 【請求項6】 請求項1に記載される、前記フローティ
ング電極が絶縁膜を介して前記フローティングゲート電
極上に設けられたコントロールゲート電極と容量結合し
ていることを特徴とする半導体不揮発性メモリ。 - 【請求項7】 シリコン基板の表面の一部に形成された
不純物領域と、 前記シリコン基板表面の前記不純物領域の周囲の素子分
離領域と、 前記不純物領域上の中空構造と、 前記中空構造の上のフローティングゲートと、 前記フローティングゲートの表面に絶縁膜を介してコン
トロールゲートを有する半導体不揮発メモリー。 - 【請求項8】 前記中空構造がFowler-Nordheim(F-N)電
流を発生し、電子を注入・放出する請求項1記載の半導
体不揮発メモリー。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000158576A JP2001338995A (ja) | 2000-05-29 | 2000-05-29 | 半導体不揮発性メモリとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000158576A JP2001338995A (ja) | 2000-05-29 | 2000-05-29 | 半導体不揮発性メモリとその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005322478A Division JP4392399B2 (ja) | 2005-11-07 | 2005-11-07 | 半導体不揮発性メモリの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001338995A true JP2001338995A (ja) | 2001-12-07 |
Family
ID=18663030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000158576A Pending JP2001338995A (ja) | 2000-05-29 | 2000-05-29 | 半導体不揮発性メモリとその製造方法 |
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Country | Link |
---|---|
JP (1) | JP2001338995A (ja) |
-
2000
- 2000-05-29 JP JP2000158576A patent/JP2001338995A/ja active Pending
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