JP2001338995A - 半導体不揮発性メモリとその製造方法 - Google Patents
半導体不揮発性メモリとその製造方法Info
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- JP2001338995A JP2001338995A JP2000158576A JP2000158576A JP2001338995A JP 2001338995 A JP2001338995 A JP 2001338995A JP 2000158576 A JP2000158576 A JP 2000158576A JP 2000158576 A JP2000158576 A JP 2000158576A JP 2001338995 A JP2001338995 A JP 2001338995A
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Abstract
(57)【要約】 （修正有）
【課題】 電気的書き換え回数の多い半導体不揮発メモ
リの提供。 【解決手段】 フローティングゲート９下部とＰ型基板
１上の不純物領域の間に中空構造１０を形成し、フロー
ティングゲート９の表面にポリシリコン間絶縁膜１１を
介してコントロールゲート１２を形成する。中空構造１
０の両端の電極に高電圧を印加してＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍトンネル電流を発生させ、電子を注入・放
出させることにより、情報を書み込み・消去する半導体
不揮発性メモリとする。この中空構造１０はフローティ
ングゲート電極９の真下に存在するゲート絶縁膜４を、
フローティングゲート電極９をマスクとしてエッチング
により形成する。
リの提供。 【解決手段】 フローティングゲート９下部とＰ型基板
１上の不純物領域の間に中空構造１０を形成し、フロー
ティングゲート９の表面にポリシリコン間絶縁膜１１を
介してコントロールゲート１２を形成する。中空構造１
０の両端の電極に高電圧を印加してＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍトンネル電流を発生させ、電子を注入・放
出させることにより、情報を書み込み・消去する半導体
不揮発性メモリとする。この中空構造１０はフローティ
ングゲート電極９の真下に存在するゲート絶縁膜４を、
フローティングゲート電極９をマスクとしてエッチング
により形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、Fowler-Nordheim
(F-N)トンネル電流を利用して情報の書き換えを行う、
単層あるいは２層以上の積層構造ポリシリコンゲート電
極構造のFLOTOXタイプあるいはFLASHタイプの半導体不
揮発性メモリに関する。
(F-N)トンネル電流を利用して情報の書き換えを行う、
単層あるいは２層以上の積層構造ポリシリコンゲート電
極構造のFLOTOXタイプあるいはFLASHタイプの半導体不
揮発性メモリに関する。
【０００２】
【従来の技術】図４は、従来の技術を説明するための２
層ポリシリコンゲート電極構造FLOTOXタイプ半導体不揮
発性メモリの断面図である。このFLOTOXタイプ半導体不
揮発性メモリでは、第１導電型であるPタイプの半導体
基板４０１上の一部に第２導電型であるNタイプのトン
ネルドレイン領域４０２が形成されており、前記領域の
直上部に8〜１２ｎｍのトンネル絶縁膜４０３が設けら
れており、前記トンネル絶縁膜を含むゲート絶縁膜４０
４上に第１層目のポリシリコン電極がフローティングゲ
ート４０５として存在している。前記フローティングゲ
ート４０５上にポリシリコン間絶縁膜４０６を介して第
２層目のポリシリコン電極がコントロールゲート４０７
として形成されている。電気的に情報を書き換えを行う
ためには、トンネルドレイン領域４０２と、コントロー
ルゲート４０７とポリシリコン間絶縁膜４０６で容量結
合しているフローティングゲート４０５間に高電界を印
加する。
層ポリシリコンゲート電極構造FLOTOXタイプ半導体不揮
発性メモリの断面図である。このFLOTOXタイプ半導体不
揮発性メモリでは、第１導電型であるPタイプの半導体
基板４０１上の一部に第２導電型であるNタイプのトン
ネルドレイン領域４０２が形成されており、前記領域の
直上部に8〜１２ｎｍのトンネル絶縁膜４０３が設けら
れており、前記トンネル絶縁膜を含むゲート絶縁膜４０
４上に第１層目のポリシリコン電極がフローティングゲ
ート４０５として存在している。前記フローティングゲ
ート４０５上にポリシリコン間絶縁膜４０６を介して第
２層目のポリシリコン電極がコントロールゲート４０７
として形成されている。電気的に情報を書き換えを行う
ためには、トンネルドレイン領域４０２と、コントロー
ルゲート４０７とポリシリコン間絶縁膜４０６で容量結
合しているフローティングゲート４０５間に高電界を印
加する。
【０００３】
【発明が解決しようとする課題】この際、従来の半導体
不揮発性メモリでは、トンネル絶縁膜にF-Nトンネル電
流を流してフローティングゲートに電子の注入あるいは
放出を行ってメモリセルトランジスタのしきい値を変化
させて情報を記憶している。このF-Nトンネル電流をト
ンネル絶縁膜に流すときにフローティングゲートとトン
ネル絶縁膜界面に正孔と電子が捕獲され、書き換え回数
が増加するに従い電子捕獲量も増加していく。捕獲電子
量の増加はフローティングゲートへの移動電荷量の減少
を引き起こし、書き換え回数の制限をもたらす。または
トンネル絶縁膜自体の絶縁破壊が発生しメモリ動作を失
わせることになる。この現象について、現在、まだ明確
な説明ができていないが、ひとつの考察として、単結晶
シリコンとシリコン酸化膜であるトンネル絶縁膜の界面
で結晶構造が不連続になるため、シリコンと酸素の共有
結合に関係しない未結合手に電子が捕獲されるという考
え方がある。この捕獲電子が局所的にF-N電界を強め、
さらにシリコンと酸素の結合手を切断し新たに未結合手
を生み出し、さらにこの未結合手に電子が捕獲されると
いう正のフィードバック現象が起こり、最終的には絶縁
破壊に至ると説明している。
不揮発性メモリでは、トンネル絶縁膜にF-Nトンネル電
流を流してフローティングゲートに電子の注入あるいは
放出を行ってメモリセルトランジスタのしきい値を変化
させて情報を記憶している。このF-Nトンネル電流をト
ンネル絶縁膜に流すときにフローティングゲートとトン
ネル絶縁膜界面に正孔と電子が捕獲され、書き換え回数
が増加するに従い電子捕獲量も増加していく。捕獲電子
量の増加はフローティングゲートへの移動電荷量の減少
を引き起こし、書き換え回数の制限をもたらす。または
トンネル絶縁膜自体の絶縁破壊が発生しメモリ動作を失
わせることになる。この現象について、現在、まだ明確
な説明ができていないが、ひとつの考察として、単結晶
シリコンとシリコン酸化膜であるトンネル絶縁膜の界面
で結晶構造が不連続になるため、シリコンと酸素の共有
結合に関係しない未結合手に電子が捕獲されるという考
え方がある。この捕獲電子が局所的にF-N電界を強め、
さらにシリコンと酸素の結合手を切断し新たに未結合手
を生み出し、さらにこの未結合手に電子が捕獲されると
いう正のフィードバック現象が起こり、最終的には絶縁
破壊に至ると説明している。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、シリコン酸化膜をトンネル絶縁膜と
して用いることをやめ、トンネルドレイン領域とフロー
ティングゲートの間の絶縁部分に物質を用いずに中空構
造とした。このF-Nトンネル電流を流す部分を中空構造
とすることにより、シリコン基板と空間界面の未結合手
数を減らすことは出来ないが、シリコン表面に存在する
未結合手に全て電子が捕獲されるとそれ以降は新たに未
結合手が発生することがなくなり、前記の正のフィード
バック現象は発生しないため、トンネル領域で絶縁破壊
が発生することがない。また、局所的に電界が強まって
も中空構造であるならば電界を効果的に分散することが
可能である。以上のことから、飛躍的に電気的書き換え
可能な回数の多い（ほぼ理論的には無限大）半導体不揮
発性メモリを提供することができる。
めに、本発明では、シリコン酸化膜をトンネル絶縁膜と
して用いることをやめ、トンネルドレイン領域とフロー
ティングゲートの間の絶縁部分に物質を用いずに中空構
造とした。このF-Nトンネル電流を流す部分を中空構造
とすることにより、シリコン基板と空間界面の未結合手
数を減らすことは出来ないが、シリコン表面に存在する
未結合手に全て電子が捕獲されるとそれ以降は新たに未
結合手が発生することがなくなり、前記の正のフィード
バック現象は発生しないため、トンネル領域で絶縁破壊
が発生することがない。また、局所的に電界が強まって
も中空構造であるならば電界を効果的に分散することが
可能である。以上のことから、飛躍的に電気的書き換え
可能な回数の多い（ほぼ理論的には無限大）半導体不揮
発性メモリを提供することができる。
【０００５】
【発明の実施の形態】本発明にかかわる半導体不揮発性
メモリの製造方法を図面に基づいて以下に説明する。
メモリの製造方法を図面に基づいて以下に説明する。
【０００６】図１は、本発明にかかわる半導体不揮発性
メモリの製造方法の一実施例を説明するための、メモリ
セルチャネル方向に対して垂直方向の工程断面図であ
る。
メモリの製造方法の一実施例を説明するための、メモリ
セルチャネル方向に対して垂直方向の工程断面図であ
る。
【０００７】まず、第１導電型の半導体不純物としてボ
ロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコ
ン基板１にLOCOS法で素子分離領域２を形成した後に、
前記素子分離領域２に隣接した活性領域の一部分に第２
導電型である砒素の不純物領域３をフォト及びイオン打
ち込みエネルギー５０〜１１０ＫｅＶ、５Ｅ１３〜４Ｅ
１４ｃｍ−２の濃度のイオンインプラ工程で形成する
（図１−Ａ）。
ロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコ
ン基板１にLOCOS法で素子分離領域２を形成した後に、
前記素子分離領域２に隣接した活性領域の一部分に第２
導電型である砒素の不純物領域３をフォト及びイオン打
ち込みエネルギー５０〜１１０ＫｅＶ、５Ｅ１３〜４Ｅ
１４ｃｍ−２の濃度のイオンインプラ工程で形成する
（図１−Ａ）。
【０００８】次にインプラマスクとして用いられたフォ
トレジストを剥離した後、前記P型半導体シリコン基板
１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜４を熱酸
化法により形成する。その後、前記第２導電型の不純物
領域３上で且つ第１ゲート絶縁膜４の一部領域をフォト
及びエッチング工程で除去して窓部５を開け、前記第２
導電型の不純物領域３上に熱酸化法を用いて３〜１２ｎ
ｍのトンネル絶縁膜６を作製する。さらに上記第１ゲー
ト絶縁膜４及びトンネル絶縁膜６上に第１層ポリシリコ
ン膜７をCVD法により１５０〜４００ｎｍの膜厚で形成
し、リンのプリデポジション法で２５〜７５Ω／sq.の
不純物ドーピングを行う（図１−Ｂ）。
トレジストを剥離した後、前記P型半導体シリコン基板
１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜４を熱酸
化法により形成する。その後、前記第２導電型の不純物
領域３上で且つ第１ゲート絶縁膜４の一部領域をフォト
及びエッチング工程で除去して窓部５を開け、前記第２
導電型の不純物領域３上に熱酸化法を用いて３〜１２ｎ
ｍのトンネル絶縁膜６を作製する。さらに上記第１ゲー
ト絶縁膜４及びトンネル絶縁膜６上に第１層ポリシリコ
ン膜７をCVD法により１５０〜４００ｎｍの膜厚で形成
し、リンのプリデポジション法で２５〜７５Ω／sq.の
不純物ドーピングを行う（図１−Ｂ）。
【０００９】上記第１層ポリシリコン膜７上にフォトレ
ジストパターン８を露光形成し、エッチング工程により
まず上記第１層ポリシリコン膜７を加工してフローティ
ングゲート９を形成する。この時、トンネル電流を流す
領域のフローティングゲートの一部分の幅が０．１０〜
０．３０ｕｍであることが重要となる。引き続き上記フ
ォトレジストパターン８を用いて上記トンネル絶縁膜６
もエッチング除去し、さらに上記P型半導体シリコン基
板１の表面近傍も１５０〜４００ｎｍの深さまでエッチ
ング除去する。そして密閉された容器内で加圧された弗
化水素系水溶液中で、上記第２導電型不純物領域３と上
記フローティングゲート９間に挟まれた上記トンネル絶
縁膜６を横方向からエッチング除去し、中空構造１０を
形成する。なお、エッチング時に、フローティングゲー
ト９の大部分はフォトレジストに覆われ、中空構造１０
を形成する領域のみがエッチング液に晒されることにな
る。（図１−Ｃ）。
ジストパターン８を露光形成し、エッチング工程により
まず上記第１層ポリシリコン膜７を加工してフローティ
ングゲート９を形成する。この時、トンネル電流を流す
領域のフローティングゲートの一部分の幅が０．１０〜
０．３０ｕｍであることが重要となる。引き続き上記フ
ォトレジストパターン８を用いて上記トンネル絶縁膜６
もエッチング除去し、さらに上記P型半導体シリコン基
板１の表面近傍も１５０〜４００ｎｍの深さまでエッチ
ング除去する。そして密閉された容器内で加圧された弗
化水素系水溶液中で、上記第２導電型不純物領域３と上
記フローティングゲート９間に挟まれた上記トンネル絶
縁膜６を横方向からエッチング除去し、中空構造１０を
形成する。なお、エッチング時に、フローティングゲー
ト９の大部分はフォトレジストに覆われ、中空構造１０
を形成する領域のみがエッチング液に晒されることにな
る。（図１−Ｃ）。
【００１０】その後、ポリシリコン間絶縁膜１１を形成
し、第２層ポリシリコン膜を積層後にパターニングを行
い、コントロールゲート１２を作製する。ここでポリシ
リコン間絶縁膜１１は、エッチング時に空洞となった中
空構造１０の左右の端部を塞ぐことになる（図１−
Ｄ）。以降は図示しないが通常のソース・ドレイン領域
形を行い、金属配線を形成する。
し、第２層ポリシリコン膜を積層後にパターニングを行
い、コントロールゲート１２を作製する。ここでポリシ
リコン間絶縁膜１１は、エッチング時に空洞となった中
空構造１０の左右の端部を塞ぐことになる（図１−
Ｄ）。以降は図示しないが通常のソース・ドレイン領域
形を行い、金属配線を形成する。
【００１１】図2は、本発明にかかわる半導体不揮発性
メモリの別の製造方法の実施例を説明するための、メモ
リセルチャネル方向に対して垂直方向の工程断面図であ
る。
メモリの別の製造方法の実施例を説明するための、メモ
リセルチャネル方向に対して垂直方向の工程断面図であ
る。
【００１２】まず、第１導電型の半導体不純物としてボ
ロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコ
ン基板２０１にLOCOS法で素子分離領域２を形成した後
に、前記素子分離領域２０２に隣接した活性領域の一部
分に第２導電型である砒素の不純物領域２０３をフォト
及びイオン打ち込みエネルギー５０〜１１０ＫｅＶ、５
Ｅ１３〜４Ｅ１４ｃｍ−２の濃度のイオンインプラ工程
で形成する（図２−Ａ）。
ロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコ
ン基板２０１にLOCOS法で素子分離領域２を形成した後
に、前記素子分離領域２０２に隣接した活性領域の一部
分に第２導電型である砒素の不純物領域２０３をフォト
及びイオン打ち込みエネルギー５０〜１１０ＫｅＶ、５
Ｅ１３〜４Ｅ１４ｃｍ−２の濃度のイオンインプラ工程
で形成する（図２−Ａ）。
【００１３】次にインプラマスクとして用いられたフォ
トレジストを剥離した後、前記P型半導体シリコン基板
２０１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜２０
４を熱酸化法により形成する。その後、前記第２導電型
の不純物領域２０３上で且つ第１ゲート絶縁膜２０４の
一部領域をフォト及びエッチング工程で除去して窓部２
０５を開け、前記第２導電型の不純物領域２０３上に第
２導電型の不純物（砒素あるいはリン）化合物膜２０６
を３〜１２ｎｍの膜厚で作製する。この前記不純物化合
物は後のポリシリコンデポジションする温度である６０
０〜７００℃では反応しない物質である必要がある。さ
らに上記第１ゲート絶縁膜２０４及び不純物化合物膜２
０６上に第１層ポリシリコン膜２０７をCVD法により１
５０〜４００ｎｍの膜厚で形成し、リンのプリデポジシ
ョン法で２５〜７５Ω／sq.の不純物ドーピングを行う
（図２−Ｂ）。
トレジストを剥離した後、前記P型半導体シリコン基板
２０１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜２０
４を熱酸化法により形成する。その後、前記第２導電型
の不純物領域２０３上で且つ第１ゲート絶縁膜２０４の
一部領域をフォト及びエッチング工程で除去して窓部２
０５を開け、前記第２導電型の不純物領域２０３上に第
２導電型の不純物（砒素あるいはリン）化合物膜２０６
を３〜１２ｎｍの膜厚で作製する。この前記不純物化合
物は後のポリシリコンデポジションする温度である６０
０〜７００℃では反応しない物質である必要がある。さ
らに上記第１ゲート絶縁膜２０４及び不純物化合物膜２
０６上に第１層ポリシリコン膜２０７をCVD法により１
５０〜４００ｎｍの膜厚で形成し、リンのプリデポジシ
ョン法で２５〜７５Ω／sq.の不純物ドーピングを行う
（図２−Ｂ）。
【００１４】上記第１層ポリシリコン膜２０７上にフォ
トレジストパターン２０８を露光形成し、エッチング工
程によりまず上記第１層ポリシリコン膜２０７を加工し
てフローティングゲート２０９を形成する。その後、前
記リンのプリデポジション温度８００〜９５０℃の熱工
程、あるいは更に付け加えた９５０〜１１００℃のシリ
コン基板が流動・溶融する温度まで加熱する熱工程を行
うことにより前記不純物化合物膜２０６を前記不純物領
域２０３または前記第１層ポリシリコン膜２０７中に熱
拡散させて中空構造２１０を形成する（図２−Ｃ）。
トレジストパターン２０８を露光形成し、エッチング工
程によりまず上記第１層ポリシリコン膜２０７を加工し
てフローティングゲート２０９を形成する。その後、前
記リンのプリデポジション温度８００〜９５０℃の熱工
程、あるいは更に付け加えた９５０〜１１００℃のシリ
コン基板が流動・溶融する温度まで加熱する熱工程を行
うことにより前記不純物化合物膜２０６を前記不純物領
域２０３または前記第１層ポリシリコン膜２０７中に熱
拡散させて中空構造２１０を形成する（図２−Ｃ）。
【００１５】その後、ポリシリコン間絶縁膜２１１を形
成し、第２層ポリシリコン膜を積層後にパターニングを
行い、コントロールゲート２１２を作製する（図２−
Ｄ）。以降は図示しないが通常のソース・ドレイン領域
形を行い、金属配線を形成する。
成し、第２層ポリシリコン膜を積層後にパターニングを
行い、コントロールゲート２１２を作製する（図２−
Ｄ）。以降は図示しないが通常のソース・ドレイン領域
形を行い、金属配線を形成する。
【００１６】図３は、本発明にかかわる半導体不揮発性
メモリの別製造方法の実施例を説明するための、メモリ
セルチャネル方向に対して垂直方向の工程断面図であ
る。
メモリの別製造方法の実施例を説明するための、メモリ
セルチャネル方向に対して垂直方向の工程断面図であ
る。
【００１７】まず、第１導電型の半導体不純物としてボ
ロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコ
ン基板３０１にLOCOS法で素子分離領域３０２を形成し
た後に、前記素子分離領域３０２に隣接した活性領域の
一部分に第２導電型である砒素の後にトンネルドレイン
領域となる不純物領域３０３と、前記不純物領域３０３
と前記素子分離領域３０２で分割されるが隣接する、後
にコントロールゲートとなる不純物領域３０４をフォト
及びイオン打ち込みエネルギー５０〜１１０ＫｅＶ、５
Ｅ１３〜４Ｅ１４ｃｍ−２の濃度のイオンインプラ工程
で形成する（図３−Ａ）。
ロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコ
ン基板３０１にLOCOS法で素子分離領域３０２を形成し
た後に、前記素子分離領域３０２に隣接した活性領域の
一部分に第２導電型である砒素の後にトンネルドレイン
領域となる不純物領域３０３と、前記不純物領域３０３
と前記素子分離領域３０２で分割されるが隣接する、後
にコントロールゲートとなる不純物領域３０４をフォト
及びイオン打ち込みエネルギー５０〜１１０ＫｅＶ、５
Ｅ１３〜４Ｅ１４ｃｍ−２の濃度のイオンインプラ工程
で形成する（図３−Ａ）。
【００１８】次にインプラマスクとして用いられたフォ
トレジストを剥離した後、前記P型半導体シリコン基板
３０１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜３０
５を熱酸化法により形成する。その後、前記第２導電型
の不純物領域３０３上で且つ第１ゲート絶縁膜３０５の
一部領域をフォト及びエッチング工程で除去して窓部３
０６を開け、前記第２導電型の不純物領域３０３上に熱
酸化法を用いて３〜１２ｎｍのトンネル絶縁膜３０７を
作製する。さらに上記第１ゲート絶縁膜３０５及びトン
ネル絶縁膜３０７上及び前記不純物領域３０４上の増速
酸化されたトンネル絶縁膜３０８上に第１層ポリシリコ
ン膜３０９をCVD法により１５０〜４００ｎｍの膜厚で
形成し、リンのプリデポジション法で２５〜７５Ω／s
q.の不純物ドーピングを行う（図３−Ｂ）。
トレジストを剥離した後、前記P型半導体シリコン基板
３０１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜３０
５を熱酸化法により形成する。その後、前記第２導電型
の不純物領域３０３上で且つ第１ゲート絶縁膜３０５の
一部領域をフォト及びエッチング工程で除去して窓部３
０６を開け、前記第２導電型の不純物領域３０３上に熱
酸化法を用いて３〜１２ｎｍのトンネル絶縁膜３０７を
作製する。さらに上記第１ゲート絶縁膜３０５及びトン
ネル絶縁膜３０７上及び前記不純物領域３０４上の増速
酸化されたトンネル絶縁膜３０８上に第１層ポリシリコ
ン膜３０９をCVD法により１５０〜４００ｎｍの膜厚で
形成し、リンのプリデポジション法で２５〜７５Ω／s
q.の不純物ドーピングを行う（図３−Ｂ）。
【００１９】上記第１層ポリシリコン膜３０９上にフォ
トレジストパターン３１０を露光形成し、エッチング工
程によりまず上記第１層ポリシリコン膜３０９を加工し
てフローティングゲート３１１を形成する。この時、ト
ンネル電流を流す領域のフローティングゲートの一部分
の幅が０．１０〜０．３０ｕｍであることが重要とな
る。引き続き上記フォトレジストパターン３１０を用い
て上記トンネル絶縁膜３０７もエッチング除去し、さら
に上記P型半導体シリコン基板３０１の表面近傍も１５
０〜４００ｎｍの深さまでエッチング除去する。そして
密閉された容器内で加圧された弗化水素系水溶液中で、
上記第２導電型不純物領域３０３と上記フローティング
ゲート３１１間に挟まれた上記トンネル絶縁膜３０７を
横方向からエッチング除去し、中空構造３１２を形成す
る（図３−Ｃ）。以降は図示しないが通常のソース・ド
レイン領域形を行い、金属配線を形成する。
トレジストパターン３１０を露光形成し、エッチング工
程によりまず上記第１層ポリシリコン膜３０９を加工し
てフローティングゲート３１１を形成する。この時、ト
ンネル電流を流す領域のフローティングゲートの一部分
の幅が０．１０〜０．３０ｕｍであることが重要とな
る。引き続き上記フォトレジストパターン３１０を用い
て上記トンネル絶縁膜３０７もエッチング除去し、さら
に上記P型半導体シリコン基板３０１の表面近傍も１５
０〜４００ｎｍの深さまでエッチング除去する。そして
密閉された容器内で加圧された弗化水素系水溶液中で、
上記第２導電型不純物領域３０３と上記フローティング
ゲート３１１間に挟まれた上記トンネル絶縁膜３０７を
横方向からエッチング除去し、中空構造３１２を形成す
る（図３−Ｃ）。以降は図示しないが通常のソース・ド
レイン領域形を行い、金属配線を形成する。
【００２０】
【発明の効果】以上述べてきたように本発明ではトンネ
ル電流を流す部分を中空構造とすることにより、シリコ
ン基板と空間界面の未結合手数を減らすことは出来ない
が、シリコン表面に存在する未結合手に全て電子が捕獲
されるとそれ以降は新たに未結合手が発生することがな
くなり、前記の正のフィードバック現象は発生しないた
め、トンネル領域で絶縁破壊が発生することがない。ま
た、局所的に電界が強まっても中空構造であるならば電
界を効果的に分散することが可能である。以上のことか
ら、本発明の構造では飛躍的に電気的書き換え可能な回
数の多い（ほぼ理論的には無限大）半導体不揮発性メモ
リを提供することができる。
ル電流を流す部分を中空構造とすることにより、シリコ
ン基板と空間界面の未結合手数を減らすことは出来ない
が、シリコン表面に存在する未結合手に全て電子が捕獲
されるとそれ以降は新たに未結合手が発生することがな
くなり、前記の正のフィードバック現象は発生しないた
め、トンネル領域で絶縁破壊が発生することがない。ま
た、局所的に電界が強まっても中空構造であるならば電
界を効果的に分散することが可能である。以上のことか
ら、本発明の構造では飛躍的に電気的書き換え可能な回
数の多い（ほぼ理論的には無限大）半導体不揮発性メモ
リを提供することができる。
【図１】 本発明にかかわる半導体不揮発性メモリの製
造方法の一実施例を説明する、メモリセルチャネル方向
に対して垂直方向の工程断面図である。
造方法の一実施例を説明する、メモリセルチャネル方向
に対して垂直方向の工程断面図である。
【図２】 本発明にかかわる半導体不揮発性メモリの別
の製造方法の一実施例を説明する、メモリセルチャネル
方向に対して垂直方向の工程断面図である。
の製造方法の一実施例を説明する、メモリセルチャネル
方向に対して垂直方向の工程断面図である。
【図３】 本発明にかかわる半導体不揮発性メモリのさ
らに別の製造方法の一実施例を説明する、メモリセルチ
ャネル方向に対して垂直方向の工程断面図である。
らに別の製造方法の一実施例を説明する、メモリセルチ
ャネル方向に対して垂直方向の工程断面図である。
【図４】 従来の技術による半導体不揮発性メモリの構
造を説明する断面図である。
造を説明する断面図である。
１ … Ｐ型半導体シリコン基板 ２ … 素子分離領域 ３ … 不純物領域 ４ … 第１のゲート絶縁膜 ５ … 窓部 ６ … トンネル絶縁膜 ７ … 第１層ポリシリコン膜 ８ … フォトレジストパターン ９ … フローティングゲート １０ … 中空構造 １１ … ポリシリコン間絶縁膜 １２ … コントロールゲート
Claims (8)
- 【請求項１】 多結晶シリコン、高融点金属あるいは金
属を、それぞれの単層構造あるいは積層構造を形成して
フローティングゲート電極として持つ半導体不揮発性メ
モリにおいて、前記フローティングゲート電極への電子
の注入と前記フローティングゲート電極からの電子の放
出を行う領域が中空構造であることを特徴とする半導体
不揮発性メモリ。 - 【請求項２】 請求項１に記載される、前記中空構造の
両端の電極に高電圧を印加してFowler-Nordheim(F-N)ト
ンネル電流を発生させ、電子を注入・放出することを特
徴とする半導体不揮発性メモリ。 - 【請求項３】 請求項１に記載される、前記中空構造が
前記フローティングゲート電極のある一部分が細く加工
された部位において、前記フローティングゲート電極の
直下に存在するゲート絶縁膜を、前記フローティングゲ
ート電極をマスクにエッチング除去して形成したことを
特徴とする半導体不揮発性メモリとその製造方法。 - 【請求項４】 請求項１に記載される、前記中空構造が
半導体基板上の一部分に不純物層を形成した後、前記フ
ローティングゲート電極を前記不純物層上を含む領域に
設け、前記不純物層を熱処理することにより前記半導体
基板内あるいは前記フローティングゲート電極内に吸収
させて形成したことを特徴とする半導体不揮発性メモリ
とその製造方法。 - 【請求項５】 請求項１に記載される、前記フローティ
ング電極が絶縁膜を介して前記半導体基板表面近傍に設
けられたコントロールゲート電極と容量結合しているこ
とを特徴とする半導体不揮発性メモリ。 - 【請求項６】 請求項１に記載される、前記フローティ
ング電極が絶縁膜を介して前記フローティングゲート電
極上に設けられたコントロールゲート電極と容量結合し
ていることを特徴とする半導体不揮発性メモリ。 - 【請求項７】 シリコン基板の表面の一部に形成された
不純物領域と、 前記シリコン基板表面の前記不純物領域の周囲の素子分
離領域と、 前記不純物領域上の中空構造と、 前記中空構造の上のフローティングゲートと、 前記フローティングゲートの表面に絶縁膜を介してコン
トロールゲートを有する半導体不揮発メモリー。 - 【請求項８】 前記中空構造がFowler-Nordheim(F-N)電
流を発生し、電子を注入・放出する請求項１記載の半導
体不揮発メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158576A JP2001338995A (ja) | 2000-05-29 | 2000-05-29 | 半導体不揮発性メモリとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158576A JP2001338995A (ja) | 2000-05-29 | 2000-05-29 | 半導体不揮発性メモリとその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005322478A Division JP4392399B2 (ja) | 2005-11-07 | 2005-11-07 | 半導体不揮発性メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001338995A true JP2001338995A (ja) | 2001-12-07 |
Family
ID=18663030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000158576A Pending JP2001338995A (ja) | 2000-05-29 | 2000-05-29 | 半導体不揮発性メモリとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001338995A (ja) |
-
2000
- 2000-05-29 JP JP2000158576A patent/JP2001338995A/ja active Pending
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