JP2006210706A

JP2006210706A - 不揮発性半導体記憶装置、その製造方法およびその駆動方法

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Publication number: JP2006210706A
Application number: JP2005021847A
Authority: JP
Inventors: Seishu Haruyama; 星秀春山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-01-28
Filing date: 2005-01-28
Publication date: 2006-08-10

Abstract

【課題】
小型かつ低電圧で動作するＭＯＮＯＳ型不揮発性メモリでを提供する。
【解決手段】
チャネル領域１２上部の電荷蓄積層をエッチングで除去し、電荷蓄積層１８ａ、１８ｂを形成した後、酸化膜を堆積し、その後ゲート電極を作製する。電荷蓄積層のないチャネル領域１２上部のゲート絶縁膜１５の実効的酸化膜厚を電荷蓄積層１８ａ、１８ｂの持つ領域のゲート絶縁膜１９、２０の実効的酸化膜厚より薄くする。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置、その製造方法およびその駆動方法に係り、特にメモリセルトランジスタのチャネル領域とゲート電極との間のゲート絶縁膜の内部に、離散化された電荷蓄積手段を有し、前記電荷蓄積手段に対し電荷を電気的に注入することを基本動作とする不揮発性半導体記憶装置に関するものである。

従来のＭＯＮＯＳ型不揮発性メモリでは、メモリセルのチャネル領域とゲート電極との間の絶縁膜（ONO膜：SiO_２/SiN/SiO_２の積層膜）内に存在する離散化されたトラップ領域（SiN膜またはSiN膜/Top SiO_２膜界面の遷移領域）に電荷（電子及びホール）を注入し、メモリセルの閾値電圧のレベルによってデータ０、データ１を判定し、情報を記憶する。

ソース領域及びチャネル領域とゲート電極との間の絶縁膜（SiO_２/SiN/SiO_２の積層膜）内の離散化されたトラップ領域とドレイン領域及びチャネル領域とゲート電極との間の絶縁膜内の離散化されたトラップ領域に局所的に電荷（電子及びホール）を注入する方法を用いることにより、２ビットのメモリセル（２bit/cell）を実現することができる。例えば、CHE（チャネルホットエレクトロン）により局所的に電子をドレイン近傍のトラップ領域に注入して書込みを行い、バンド間トンネルにより生じ、横方向電界により加速されホットになったホールをドレイン近傍のトラップ領域に注入して消去を行う。

上述したように局所的に２つのキャリアをトラップ領域に注入した場合、キャリアの横方向拡散により閾値電圧に変化が生じ、メモリセルのデータ保持特性が劣化する。特許文献１にあるようにトラップ領域を物理的に分離することによって、キャリアの横方向拡散領域が限定され、メモリセルのデータ保持特性の劣化を抑制することができる。

従来のＭＯＮＯＳ型不揮発性メモリセルでは、デバイス動作におけるメモリセルの最小閾値電圧はチャネル内の最高閾値電圧で決定され、チャネル中央部にはトラップ領域が存在しないため、従来構造では基本的にはチャネル中央部における閾値電圧がデバイス動作におけるメモリセルの最小閾値電圧となる。メモリセルには最小閾値電圧以上のゲート電圧を与えてデバイス動作させることになる。

特開２００２−２６１４９号公報（第２４頁、第２３図）

しかしながら従来のＭＯＮＯＳ型不揮発性メモリでは、チャネル領域とゲート電極との間の酸化膜の実効的酸化膜厚がソース領域及びチャネル領域とゲート電極との間の絶縁膜（SiO_２/SiN/SiO_２の積層膜）及びドレイン領域及びチャネル領域とゲート電極との間の絶縁膜（SiO_２/SiN/SiO_２の積層膜）の実効的酸化膜厚と同じまたはそれ以上となり、メモリセルの最小閾値電圧が高くなるという課題がある。

また、メモリセルを微細化する際、ソース領域及びチャネル領域とゲート電極との間の絶縁膜（SiO_２/SiN/SiO_２の積層膜）及びドレイン領域及びチャネル領域とゲート電極との間の絶縁膜（SiO_２/SiN/SiO_２の積層膜）は、データ保持特性とのトレードオフがあるため、ある膜厚以下に薄くすることはできない。従ってメモリセルのスケーリングに際し、膜厚方向のスケーリングは困難である。

チャネル長方向のスケーリングに関しては、パンチスルーを抑制するために基板濃度を濃くするまたはポケット注入の濃度を濃くする必要があるが、膜厚方向のスケーリングが困難なため、チャネル中央部の閾値電圧即ちメモリセルの最小閾値電圧が上昇し、低電圧化が困難になるという課題がある。

また、ＬＯＣＯＳ構造を持つＭＯＮＯＳ型不揮発性メモリセルでは、アンチパンチスルー領域がＬＯＣＯＳ酸化時のＯＥＤ（酸化増速拡散）の影響を受け広がり、チャネル表面の濃度が高くなってしまい、メモリセルの閾値電圧が上昇し、低電圧化が困難になるという課題がある。

本発明は、前記実情に鑑みてなされたもので、ＭＯＮＯＳ型不揮発性メモリセルの駆動電圧の低減を実現する不揮発性半導体記憶装置を提供することを目的とする。

上記目的を達成するため、本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に設けられ第１導電型半導体層からなるチャネル領域と、前記チャネル領域を挟んで前記半導体基板上に設けられ第２の導電型半導体からなる第１及び第２の不純物領域と、前記チャネル領域上に設けられた電荷蓄積層を有しない第１のゲート絶縁膜と、前記チャネル領域と前記第１の不純物領域上にまたがるように形成された電荷蓄積層を有する第２のゲート絶縁膜と、前記チャネル領域と前記第２の不純物領域上にまたがるように形成された電荷蓄積層を有する第３のゲート絶縁膜と、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜と前記第３のゲート絶縁膜上に設けられたゲート電極から構成され、前記第１のゲート絶縁膜の実効的酸化膜厚が前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜の実効的酸化膜厚より薄くなっている。

この構成により、前記チャネル領域下部の閾値電圧を下げることができ、より低電圧で動作可能なＭＯＮＯＳ型不揮発性半導体記憶装置を実現することが可能になる。

また本発明の不揮発性半導体記憶装置は、前記第２および第３のゲート絶縁膜が、前記チャネル領域上からＬＯＣＯＳ酸化膜上にかかるように形成され、前記ＬＯＣＯＳ酸化膜のバーズビークを含むようにしたものを含む。
この構成により、バーズビークを利用してチャネル領域に近づくに従ってゲート絶縁膜が薄くなるように形状加工することができ、高精度で信頼性の高い不揮発性半導体記憶装置を高精度のマスクを必要とすることなく形成可能である。

また本発明の不揮発性半導体記憶装置は、前記第２および第３のゲート絶縁膜は、ボトム酸化膜と電荷蓄積層とトップ酸化膜とを備え、前記トップ酸化膜は、熱酸化膜とＣＶＤ酸化膜との積層膜であるものを含む。
この構成により、熱酸化により深いトラップを形成することができ、この上層に成膜速度の高いＣＶＤ酸化を実現することができ、低電圧駆動および微細化が可能となる。

また本発明の不揮発性半導体記憶装置は、前記チャネル領域下にアンチパンチスルー領域を備えたものを含む。
アンチパンチスルー領域を具備しているため、微細化に際しても信頼性の高い不揮発性半導体記憶装置を提供することができる。

また本発明の不揮発性半導体記憶装置は、前記チャネル領域の両端にアンチパンチスルー領域を備えたものを含む。

また本発明の不揮発性半導体記憶装置は、前記アンチパンチスルー領域は、前記第１および第２の不純物領域に接するように設けられたものを含む。
この構成により、より信頼性の高いものとなる。

また本発明の不揮発性半導体記憶装置の製造方法は、(a)前記半導体基板上に前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜を構成する絶縁膜を形成する工程と、(b)前記第１の不純物領域及び前記第２の不純物領域を形成する工程と、(c)前記チャネル領域上の絶縁膜の一部を選択的に除去する工程と、(d)前記第１のゲート絶縁膜を形成する工程と、(e)前記第１乃至第３のゲート絶縁膜を覆うように前記ゲート電極を形成する工程とを含む。

また本発明の不揮発性半導体記憶装置の製造方法は、(b)前記第１の不純物領域及び前記第２の不純物領域を形成する工程が、ＬＯＣＯＳ酸化により、前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜を構成する絶縁膜の一部を形成した後に実行されるものを含む。
この構成により、ソース/ドレインを形成するための前記第１の不純物領域及び前記第２の不純物領域を形成する工程がＬＯＣＯＳ工程の後に実行されるため、拡散長の伸びもないため、微細化が可能となる。
また、ＬＯＣＯＳ酸化を実行するに際し、例えば電荷蓄積層となる窒化シリコン膜をマスクとして実行し、この窒化シリコン膜の上層に酸化シリコン膜を形成するようにすれば、バーズビークが高精度に形成され、微細で駆動電圧の低い不揮発性半導体記憶装置を得ることができる。

また本発明の不揮発性半導体記憶装置の製造方法は、(a)前記絶縁膜を形成する工程が、ボトム酸化膜を形成する工程と、前記ボトム酸化膜上に電荷蓄積層を形成する工程と、(c)前記選択的に除去する工程の後トップ酸化膜を形成する工程とを含む。
この構成により、高精度の不揮発性半導体記憶装置が容易に製造可能となる。

また本発明の不揮発性半導体記憶装置の製造方法は、前記トップ酸化膜を形成する工程が、熱酸化により酸化シリコン膜を形成する熱酸化工程と、前記酸化シリコン膜上にＣＶＤ法によりＣＶＤ酸化シリコン膜を形成するＣＶＤ工程とを含む。
この構成により、熱酸化により深いトラップを形成する膜質の良好な酸化シリコン膜を形成し、この上層を成膜速度の高いＣＶＤ酸化シリコン膜で構成しているため、製造が容易でかつ信頼性の高いものとなる。

また本発明の不揮発性半導体記憶装置の製造方法は、前記トップ酸化膜を形成する工程が、熱酸化により酸化シリコン膜を形成する熱酸化工程を含む。
この構成により、熱酸化により深いトラップを形成する膜質の良好な酸化シリコン膜を形成しているため、信頼性の高いものとなる。電荷蓄積層が窒化シリコンである場合、ＣＶＤ法によりトップ酸化膜を形成すると、表面が損傷を受けやすいが、熱酸化工程を経ることにより、電荷蓄積層の損傷のリカバリーが可能となる。

また本発明の不揮発性半導体記憶装置の製造方法は、前記トップ酸化膜を形成する工程は、ＣＶＤ法によりＣＶＤ酸化シリコン膜を形成する工程であるものを含む。
この構成により、ＣＶＤにより高速で成膜が可能であるため製造が容易となる。

また本発明の不揮発性半導体記憶装置の製造方法は、前記電荷蓄積層を形成する工程はＣＶＤ工程であるものを含む。
この構成により、高温工程を経ることなく形成可能であるため、より微細化が可能となる。

また本発明の不揮発性半導体記憶装置の製造方法は、(c)前記選択的に除去する工程は、前記チャネル領域上に開口するレジストパターンを形成する工程と、前記レジストパターンをマスクとして、少なくとも前記電荷蓄積層を選択的に除去する工程と、前記レジストパターンをマスクとして、イオン注入によりチャネル領域下にアンチパンチスルー領域を形成する工程とを含むものを含む。
この構成によれば、第１のゲート絶縁膜を薄くするためのパターニングに用いるレジストパターンをマスクとしてイオン注入を行うことにより、ＬＯＣＯＳ工程の後にアンチパンチスルー領域形成のためのイオン注入を行うことができ、工数を増大することなく信頼性の向上および微細化が可能となる。

また本発明の不揮発性半導体記憶装置の製造方法は、前記アンチパンチスルー領域を形成する工程は、前記電荷蓄積層を選択的に除去する工程の後、前記レジストパターンをマスクとして、斜めイオン注入により前記第１および第２の不純物領域に近接してアンチパンチスルー領域を形成する工程を含む。
この構成により、上記と同様、第１のゲート絶縁膜を薄くするためのパターニングに用いるレジストパターンをマスクとして斜めイオン注入を行うことにより、ＬＯＣＯＳ工程の後にアンチパンチスルー領域形成のためのイオン注入を第１および第２の不純物領域に近接してあるいは接触するように行うことができ、工数を増大することなく信頼性の向上および微細化が可能となる。

また本発明の不揮発性半導体記憶装置の駆動方法は、前記イオン注入工程の後、レジストパターンを除去し、ゲート電極を形成する工程を含む。
この構成により、容易に効率よくゲート電極を形成することが可能となる。

また本発明の不揮発性半導体記憶装置の駆動方法は、ドレインアバランシェホットホール注入により前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜にホットホールを注入し、書込みまたは消去を行うようにしたものを含む。
この構成により、高温プロセスを低減しているため、第１および第２の不純物領域を所望のプロファイルで形成することができ、ドレインアバランシェホットホール注入を実現し得るように閾値電圧を設計することができる。従って低電圧駆動が可能となる。

また本発明の不揮発性半導体記憶装置の駆動方法は、バンド間トンネリングによりホットホール注入を行って書込みを行い、ＦＮトンネル電流により電子注入を行って消去を行うようにしたものを含む。
この構成によっても、高温プロセスを低減しているため、第１および第２の不純物領域を所望のプロファイルで形成することができ、バンド間トンネリングによるホットホール注入を実現し得るように閾値電圧を設計することができる。従って低電圧駆動が可能となる。

本発明は電荷蓄積層のないチャネル中央部のゲート絶縁膜の実効的酸化膜厚を電荷蓄積層のある領域のゲート絶縁膜の実効的酸化膜厚より薄くすることにより、ＭＯＮＯＳ型不揮発性半導体記憶装置の最小閾値電圧を従来のＭＯＮＯＳ型不揮発性半導体記憶装置に比べ低くすることができ、より低電圧で動作可能な優れた不揮発性半導体記憶装置を実現する。

（実施の形態１）
以下、本発明の実施の形態１について、図面を参照しながら説明する。
図１は本発明の実施の形態１における不揮発性半導体記憶装置のメモリセル構造を示すものである。この不揮発性半導体記憶装置は、図１に示すように、チャネル領域１２上に設けられた電荷蓄積層を有しない第１のゲート絶縁膜１５が、前記チャネル領域１２と第１の不純物領域からなるソース領域１３上にまたがるように形成された電荷蓄積層を有する第２のゲート絶縁膜１９と、前記チャネル領域１２と第２の不純物領域からなるドレイン領域１４上にまたがるように形成された電荷蓄積層を有する第３のゲート絶縁膜２０よりも、実効的酸化膜厚が薄く構成されたことを特徴とする。

図１において、１１はＰ型シリコンからなる半導体基板、１２は半導体基板１１上に設けられたＰ型のチャネル領域、１３はチャネル領域１２を挟んで半導体基板１１上に設けられたＮ型の半導体からなる第１の不純物領域、１４はチャネル領域１２を挟んで半導体基板１１上に設けられたＮ型の半導体からなる第２の不純物領域、１６は半導体基板１１上に形成された酸化シリコン膜からなるボトム絶縁膜、１８aはチャネル領域１２と第１の不純物領域１３にまたがる領域のボトム絶縁膜１６上に形成された酸窒化シリコン膜からなる電荷蓄積層、１８bはチャネル領域１２と第２の不純物領域１４にまたがる領域のボトム絶縁膜１６上に形成された酸窒化シリコン膜からなる電荷蓄積層、１７はボトム絶縁膜１６上及び電荷蓄積層１８a、１８b上に形成された酸化シリコン膜からなるトップ絶縁膜、１５はボトム絶縁膜１６とトップ絶縁膜１７から構成される第１のゲート絶縁膜、１９はボトム絶縁膜１６と電荷蓄積層１８ａとトップ絶縁膜１７から構成される第２のゲート絶縁膜、２０はボトム絶縁膜１６と電荷蓄積層１８ｂとトップ絶縁膜１７から構成される第２のゲート絶縁膜、２１はトップ絶縁膜１７上に形成されたＮ型のポリシリコン層からなるゲート電極である。

次に、本発明の実施の形態１における不揮発性半導体記憶装置の製造方法について説明する。
本実施の形態では、ＬＯＣＯＳ工程を利用して、酸化シリコン膜の膜厚を中心部で薄く、両側部で厚くなるように構成している。
図２（ａ）乃至（ｆ）は、実施の形態１の不揮発性半導体記憶装置の製造方法を示す図である。図２（a）に示すように、半導体基板１１を熱酸化することによって酸化シリコン膜からなるボトム絶縁膜１６を作製し、その上に化学的気相堆積法（ＣＶＤ）により酸窒化シリコン膜からなる電荷蓄積層１８を堆積する。

次に図２（ｂ）に示すように、フォトリソグラフィにより第１の不純物領域１３及び第２の不純物領域１４を形成する領域の上の電荷蓄積層１８をエッチングにより除去し、この電荷蓄積層１８およびパターニングのためのレジストをマスクとして、第１の不純物領域１３及び第２の不純物領域１４を形成するためのイオン注入を行い、この後、レジストを除去し、窒化シリコン膜からなる電荷蓄積層１８をマスクとして酸素雰囲気中で９００℃３０分程度の熱処理を行いドライブイン拡散と同時に第１の不純物領域１３及び第２の不純物領域１４上のＬＯＣＯＳ形成のために酸化を行う。このようにしてチャネルとなる中央部で薄く、ソース・ドレイン領域上で厚い酸化シリコン膜が形成される。このとき、必要があればイオン注入時にアンチパンチスルー用のポケット注入も同時に行う。

次に図２（ｃ）に示すようにレジスト２２を塗布しフォトリソグラフィによりチャネル領域１２上を開口する。

次に図２（ｄ）に示すようにエッチングにより、チャネル領域１２上の電荷蓄積層１８を除去し、電荷蓄積層１８ａ及び１８ｂを作製する。

レジスト２２を除去後、図２（e）に示すように、化学的気相堆積法（ＣＶＤ）によりトップ絶縁膜１７を堆積する。

最後に、図２（ｆ）に示すように、Ｎ型の不純物を添加したポリシリコン層を堆積し、ゲート電極２１を形成する。この後ゲート電極をパターニングする（図示せず）。

この方法によれば、ＬＯＣＯＳ工程を利用して容易に精度よく膜厚のコントロールが可能となり、高精度で信頼性の高い不揮発性半導体記憶装置を形成することができる。

次に、このようにして形成された実施の形態１の不揮発性半導体記憶装置の動作について説明する。以下、チャネルホットエレクトロン書き込み、バンド間トンネルホットホール消去の場合について説明する。

書き込みは、例えば、ゲート電極２１に９Ｖ、半導体基板１１に０Ｖ、第１の不純物領域１３に０Ｖ、第２の不純物領域１４に５Ｖ印加することによって、第１の不純物領域１３からチャネル領域１２に電子が注入され、第２の不純物領域１４近傍でホットになった電子が散乱により電荷蓄積層域１８ｂに注入され、そこに電子がトラップされることにより行われる。この場合、電子がトラップされることにより、メモリセルの閾値電圧は高い状態となる。

消去は、例えば、ゲート電極２１に−３Ｖ、半導体基板１１に０Ｖ、第１の不純物領域１３はオープン、第２の不純物領域１４に６Ｖ印加することによって、第２の不純物領域１４内のバンド間トンネルにより生じたホールが横方向電界によって加速されホットになり、散乱により電荷蓄積層１８ｂに注入され、そこにホールがトラップされることにより行われる。この場合、ホールがトラップされることにより、メモリセルの閾値は低い状態となる。

読み出しは、例えば、ゲート電極２１に３．５Ｖ、半導体基板１１に０Ｖ、第１の不純物領域１３に１．６Ｖ、第２の不純物領域１４に０Ｖを印加することによって、センスアンプにより電流を測定し判定することによって行う。ここで電荷蓄積層１８ｂ内にトラップされた電子の量がホールの量より過剰に存在する場合はセル電流が低い状態となり、電荷蓄積領域１４ｂ内にトラップされたホールの量が電子の量より過剰に存在する場合はセル電流が高い状態となり、これら２状態をセンスアンプにより判定することによって読み出しがなされる。

上記の各動作において、第１の不純物領域１３と第２の不純物領域１４に印加する電圧を入れ替えることによって、電荷蓄積領域１４ａに電子またはホールを蓄積可能となり、２bit/cellのメモリセルを実現することができる。

第２のゲート絶縁膜１９、第３のゲート絶縁膜２０はそれぞれ電荷蓄積層１８a、１８ｂを有しているため、電子またはホールを電荷蓄積層に注入することにより、それぞれの領域下のチャネル領域１２の閾値電圧を電子またはホールの量に応じて自由に変化させることができる。一方、書き込みまたは消去により第１のゲート絶縁膜１５に電子またはホールの注入はされるが、第１のゲート絶縁膜１５はトラップ領域を有していないため、第１のゲート絶縁膜１５下のチャネル領域１２の閾値電圧は基本的には電子またはホールの注入によって変わらずに一定である。従って書き込み/消去時の電子またはホール注入による閾値電圧の変化は第１のゲート絶縁膜１５下のチャネル領域１２の閾値電圧によって制限され、本実施の形態の不揮発性半導体記憶装置の最小閾値電圧はゲート絶縁膜１５下のチャネル領域１２の閾値電圧となる。

以上のように本実施の形態によれば、第１のゲート絶縁膜１５の実効的酸化膜厚を第２のゲート絶縁膜１９及び第３のゲート絶縁膜２０の実効的酸化膜厚より薄くすることができることから、ＭＯＮＯＳ型不揮発性半導体記憶装置の最小閾値電圧を従来のＭＯＮＯＳ型不揮発性半導体記憶装置に比べ低くすることができ、低電圧で動作可能なＭＯＮＯＳ型不揮発性半導体記憶装置を提供することができる。

また、第１のゲート絶縁膜１５の物理膜厚を電荷蓄積領域１８を含む第２のゲート絶縁膜１９及び第３のゲート絶縁膜２０の物理膜厚と異なる薄い物理膜厚を用いることができるため、従来のＭＯＮＯＳ型不揮発性半導体記憶装置で困難であった膜厚方向のスケーリングが可能になり、駆動電圧の低減をはかることができるため、チャネル方向のスケーリングが容易になる。

（実施の形態２）
次に本発明の実施の形態２について説明する。実施の形態２における不揮発性半導体記憶装置の製造方法は、実施の形態１において、トップ絶縁膜１７を、電荷蓄積層１８を高温熱酸化することによって作製した酸化膜とＣＶＤによって堆積した酸化膜の積層構造とし、チャネル領域１２からソース領域である第１の不純物領域およびドレイン領域である第２の不純物領域にかかる第２および第３のゲート絶縁膜を電荷蓄積層１８の上層側を被覆した状態で、チャネル領域上の電荷蓄積層１８を除去し、再度ＣＶＤ法によりトップ絶縁膜１７を形成したことを特徴とする。
これにより、トップ絶縁膜１７を熱酸化して電荷蓄積層１８を形成しているため、トップ絶縁膜１７と電荷蓄積層１８との界面には深いトラップを形成することができるという効果がある。

図３に実施の形態２における不揮発性半導体記憶装置の製造方法を示す。本発明の方法では、図３（a）に示すように、半導体基板１１を熱酸化することによってボトム絶縁膜１６を作製し、その上に化学的気相堆積法（ＣＶＤ）により酸窒化シリコン層からなる電荷蓄積層１８を堆積する。

その後、電荷蓄積層１８を高温熱酸化することにより、トップ絶縁膜１７の一部を作製する。

次に図３（ｂ）に示すように、フォトリソグラフィにより第１の不純物領域１３及び第２の不純物領域１４を形成する領域の上のトップ絶縁膜１７及び電荷蓄積層１８をエッチングにより除去し、第１の不純物領域１３及び第２の不純物領域１４を形成するためのイオン注入を行い、第１の不純物領域１３及び第２の不純物領域１４上のＬＯＣＯＳ形成のために酸化を行う。必要があればイオン注入時にアンチパンチスルー用のポケット注入も同時に行う。

次に図３（ｃ）に示すようにレジスト２２を塗布しフォトリソグラフィによりチャネル領域１２上を開口する。

次に図３（ｄ）に示すようにエッチングにより、トップ絶縁膜１７及びチャネル領域１２上の電荷蓄積層１８を除去し、電荷蓄積層１８ａ及び１８ｂを作製する。

レジスト２２を除去後、図３（e）に示すように、化学的気相堆積法（ＣＶＤ）によりトップ絶縁膜１７を堆積する。

最後に、図３（ｆ）に示すように、Ｎ型の不純物を添加したポリシリコン層を堆積し、ゲート電極２１を形成する。

図３（a）の工程の電荷蓄積層１８の高温熱酸化により、トップ絶縁膜１７と電荷蓄積層１８との界面には深いトラップ（伝導帯のエッジから約２.0eV）が形成される。図３（a）の工程の電荷蓄積層１８の高温熱酸化によるトップ絶縁膜１７の酸化膜は、図３（e）の工程でＣＶＤによるトップ絶縁膜の堆積膜厚の膜厚ばらつきを抑制するために深いトラップができる範囲で薄く酸化する。例えば１nm〜２nm程度とする。

このようにして、深いトラップを電荷蓄積層１８に生成することにより、データ保持特性の優れたＭＯＮＯＳ型不揮発性半導体記憶装置を作製することができる。

以上のように本実施の形態によれば、トップ絶縁膜１７を電荷蓄積層１８を高温熱酸化することによって作製した酸化膜とＣＶＤによって堆積した酸化膜の積層構造にすることにより、低電圧で動作可能で、微細化に適し、データ保持特性の優れたＭＯＮＯＳ型不揮発性半導体記憶装置を提供することができる。

（実施の形態３）
次に本発明の実施の形態３について説明する。実施の形態３における不揮発性半導体記憶装置は、図４に示すように、実施の形態１において、第１のゲート絶縁膜１５下のチャネル領域１２内に高濃度不純物領域からなるアンチパンチスルー領域２３を形成することを特徴とする。他は前記実施の形態１と同様に形成されている。

図４は本発明の実施の形態３における不揮発性半導体記憶装置のメモリセル構造を示すものである。図４において、Ｎ型の高濃度不純物領域からなるアンチパンチスルー領域２３を形成した他は前記実施の形態1と同様である。

次に、実施の形態３における不揮発性半導体記憶装置の製造方法について説明する。図５（ａ）乃至（ｆ）に実施の形態３における不揮発性半導体記憶装置の製造方法を示す。Ｎ型の高濃度不純物領域からなるアンチパンチスルー領域２３の形成工程の前までは前記実施の形態１と同様であるが、本実施の形態ではチャネル領域１２上の電荷蓄積層を除去するためのレジスト２２を残した状態でイオン注入を行う点が異なるが、他は同様である。

すなわち、図５（a）に示すように、半導体基板１１を熱酸化することによってボトム絶縁膜１６を作製し、その上に化学的気相堆積法（ＣＶＤ）により電荷蓄積層１８を堆積する。次に図５（ｂ）に示すように、フォトリソグラフィにより第１の不純物領域１３及び第２の不純物領域１４を形成する領域の上の電荷蓄積層１８をエッチングにより除去し、第１の不純物領域１３及び第２の不純物領域１４を形成するためのイオン注入を行い、第１の不純物領域１３及び第２の不純物領域１４上のＬＯＣＯＳ形成のために酸化を行う。次に図５（ｃ）に示すようにフォトリソグラフィによりチャネル領域１２上を開口する。次に図５（ｄ）に示すようにエッチングにより、チャネル領域１２上の電荷蓄積層１８を除去し、電荷蓄積層１８ａ及び１８ｂを作製する。その後アンチパンチスルー領域２３を形成するためにアンチパンチスルー注入を行う。この場合、アンチパンチスルー注入を行った後に、チャネル領域１２上の電荷蓄積層１８を除去し、電荷蓄積層１８ａ及び１８ｂを作製してもよい。レジスト２２を除去後、図５（e）に示すように、化学的気相堆積法（ＣＶＤ）によりトップ絶縁膜１７を堆積する。最後に、図５（ｆ）に示すように、Ｎ型の不純物を添加したポリシリコン層を堆積し、ゲート電極２１を形成する。この場合、実施の形態２における不揮発性半導体記憶装置の製造方法を用いて上記と同様にしてアンチパンチスルー領域２３を形成することもできる。

以上のように本実施の形態によれば、ＬＯＣＯＳ酸化後にアンチパンチスルー領域２８を形成するため、アンチパンチスルー領域２８がＬＯＣＯＳ酸化時のＯＥＤ（酸化増速拡散）の影響を受けることなく形成できる。また、チャネル表面の濃度が薄くなり、ＭＯＮＯＳ型不揮発性半導体記憶装置の最小閾値電圧をさらに低くすることができ、より低電圧で動作可能なＭＯＮＯＳ型不揮発性半導体記憶装置を提供することができる。

また、本実施の形態によれば、アンチパンチスルー領域２８とソース領域（第１の不純物領域）１３及びドレイン領域（第２の不純物領域）１４とのオーバーラップがなくなるため、第１の不純物領域１３及び第２の不純物領域１４と半導体基板１１の間のＰＮ接合の耐圧が上がり、従来のＭＯＮＯＳ型不揮発性半導体記憶装置に比べ、第１の不純物領域１３及び第２の不純物領域１４の耐圧を上げることができる。

（実施の形態４）
次に本発明の実施の形態４について説明する。実施の形態４における不揮発性半導体記憶装置は、実施の形態１において、図６に示すように、第２のゲート絶縁膜１９下のチャネル領域１２内及び第３のゲート絶縁膜２０下のチャネル領域１２内にアンチパンチスルー領域２３を形成することを特徴とする。他は図１に示した実施の形態１と同様である。同一部位には同一符号を付した。

図６は本発明の実施の形態４における不揮発性半導体記憶装置のメモリセル構造を示すものである。図６において、１１はＰ型シリコンからなる半導体基板、１２は半導体基板１１上に設けられたＰ型のチャネル領域、１３はチャネル領域１２を挟んで半導体基板１１上に設けられたＮ型の半導体からなる第１の不純物領域、１４はチャネル領域１２を挟んで半導体基板１１上に設けられたＮ型の半導体からなる第２の不純物領域、１６は半導体基板１１上に形成されたボトム絶縁膜、１８aはチャネル領域１２と第１の不純物領域１３にまたがる領域のボトム絶縁膜１６上に形成された電荷蓄積層、１８bはチャネル領域１２と第２の不純物領域１４にまたがる領域のボトム絶縁膜１６上に形成された電荷蓄積層、１７はボトム絶縁膜１６上及び電荷蓄積層１８a、１８b上に形成されたトップ絶縁膜、１５はボトム絶縁膜１６とトップ絶縁膜１７から構成される第１のゲート絶縁膜、１９はボトム絶縁膜１６と電荷蓄積層１８ａとトップ絶縁膜１７から構成される第２のゲート絶縁膜、２０はボトム絶縁膜１６と電荷蓄積層１８ｂとトップ絶縁膜１７から構成される第２のゲート絶縁膜、２１はトップ絶縁膜１７上に形成されたＮ型のポリシリコン層からなるゲート電極、２３は第２のゲート絶縁膜１９下のチャネル領域１２内及び第３のゲート絶縁膜２０下のチャネル領域１２内に形成されたアンチパンチスルー領域である。ボトム絶縁膜１６はシリコンの酸化膜、トップ絶縁膜１７はシリコンの酸化膜、電荷蓄積層１８a、１８ｂはシリコンの酸窒化膜である。

次に実施の形態４における不揮発性半導体記憶装置の製造方法について説明する。図７（ａ）乃至（ｆ）に実施の形態４における不揮発性半導体記憶装置の製造方法を示す。Ｎ型の高濃度不純物領域からなるアンチパンチスルー領域２３の形成工程の前までは前記実施の形態１と同様であるが、本実施の形態ではチャネル領域１２上の電荷蓄積層を除去するためのレジスト２２を残した状態で斜めイオン注入によりイオン注入を行う点が異なるが、他は同様である。

すなわち、図７（a）に示すように、半導体基板１１を熱酸化することによってボトム絶縁膜１６を作製し、その上に化学的気相堆積法（ＣＶＤ）により電荷蓄積層１８を堆積する。次に図７（ｂ）に示すように、フォトリソグラフィにより第１の不純物領域１３及び第２の不純物領域１４を形成する領域の上の電荷蓄積層１８をエッチングにより除去し、第１の不純物領域１３及び第２の不純物領域１４を形成するためのイオン注入を行い、第１の不純物領域１３及び第２の不純物領域１４上のＬＯＣＯＳ形成のために酸化を行う。次に図７（ｃ）に示すようにフォトリソグラフィによりチャネル領域１２上を開口する。次に図７（ｄ）に示すようにエッチングにより、チャネル領域１２上の電荷蓄積層１８を除去し、電荷蓄積層１８ａ及び１８ｂを作製する。

その後アンチパンチスルー領域２３を形成するためにアンチパンチスルー注入を行う。アンチパンチスルー注入は第２のゲート絶縁膜１９下のチャネル領域１２内及び第３のゲート絶縁膜２０下のチャネル領域１２内にのみ注入されるように斜め注入を行う。この場合、アンチパンチスルー注入を行った後に、チャネル領域１２上の電荷蓄積層１８を除去し、電荷蓄積層１８ａ及び１８ｂを作製してもよい。

そしてレジスト２２を除去後、図７（e）に示すように、化学的気相堆積法（ＣＶＤ）によりトップ絶縁膜１７を堆積する。最後に、図７（ｆ）に示すように、Ｎ型の不純物を添加したポリシリコン層を堆積し、ゲート電極２１を形成する。この場合、実施の形態２における不揮発性半導体記憶装置の製造方法を用いて上記と同様にしてアンチパンチスルー領域２３を形成することもできる。

以上のように本実施の形態によれば、ＬＯＣＯＳ酸化後にアンチパンチスルー領域２３を形成するため、アンチパンチスルー領域２３がＬＯＣＯＳ酸化時のＯＥＤ（酸化増速拡散）の影響を受けなく、チャネル表面の濃度が薄くなり、ＭＯＮＯＳ型不揮発性半導体記憶装置の最小閾値電圧をさらに低くすることができ、より低電圧で動作可能なＭＯＮＯＳ型不揮発性半導体記憶装置を提供することができる。

また、本実施の形態によれば、アンチパンチスルー領域２３と第１の不純物領域１３及び第２の不純物領域１４とのオーバーラップがあるため、第１の不純物領域１３及び第２の不純物領域１４と半導体基板１１の間のＰＮ接合の電界が高くなり、チャネルホットエレクトロンの書き込み効率が高いＭＯＮＯＳ型不揮発性半導体記憶装置を提供することができる。

（実施の形態５）
次に本発明の実施の形態５について説明する。実施の形態５における不揮発性半導体記憶装置は、実施の形態１において、ドレインアバランシェホットホール注入により第２のゲート絶縁膜１９及び第３のゲート絶縁膜２０にホットホールを注入し、書込みまたは消去を行うことをすることを特徴とする。

次に実施の形態５の不揮発性半導体記憶装置の動作について説明する。以下、チャネルホットエレクトロン書き込み、ドレインアバランシェホットホール消去の場合について説明する。

書き込みは例えば、ゲート電極２１に９Ｖ、半導体基板１１に０Ｖ、第１の不純物領域１３に０Ｖ、第２の不純物領域１４に５Ｖ印加することによって、第１の不純物領域１３からチャネル領域１２に電子が注入され、第２の不純物領域１４近傍でホットになった電子が散乱により電荷蓄積領域１４ｂに注入され、そこに電子がトラップされることにより行われる。この場合、電子がトラップされることにより、メモリセルの閾値電圧は高い状態となる。

消去は例えば、ゲート電極２１に２Ｖ、半導体基板１１に０Ｖ、第１の不純物領域１３に０Ｖ、第２の不純物領域１４に５Ｖ印加することによって、第１の不純物領域１３からチャネル領域１２に電子が注入され、第２の不純物領域１４近傍のチャネル領域１２内でホットになった電子が第２の不純物領域１４近傍のチャネル領域１２内でインパクトイオン化を起こし、そこで生じたホールが電荷蓄積領域１４ｂに注入され、そこにホールがトラップされることにより行われる。この場合、ホールがトラップされることにより、メモリセルの閾値は低い状態となる。

ドレインアバランシェホットホールを用いた書き込み／消去はバンド間トンネルを用いた書き込み／消去に比べて書き込み／消去速度が速いという特徴を持っている。
上記に加えて、第１のゲート絶縁膜１５の実効的酸化膜厚が第２のゲート絶縁膜１９及び第３のゲート絶縁膜２０の実効的酸化膜厚より薄くなっていることから、メモリセルトランジスタの相互コンダクタンスが増加し、ドレインアバランシェホットホール注入速度がさらに速くなる。

以上のように本実施の形態によれば、第１のゲート絶縁膜１５の実効的酸化膜厚が第２のゲート絶縁膜１９及び第３のゲート絶縁膜２０の実効的酸化膜厚より薄くなっている構造に対し、ドレインアバランシェホットホールを用いた書き込み／消去を行うことにより、書き込み／消去速度が速い不揮発性半導体記憶装置を提供することができる。

（実施の形態６）
次に本発明の実施の形態６について説明する。実施の形態６における不揮発性半導体記憶装置は、実施の形態１において、ホットホール注入を行って書込みを行い、ＦＮトンネル電流により電子注入を行って消去を行うことを特徴とする。

次に実施の形態６の不揮発性半導体記憶装置の動作について説明する。
書き込みは例えば、ゲート電極２１に−３Ｖ、半導体基板１１に０Ｖ、第１の不純物領域１３はオープン、第２の不純物領域１４に６Ｖ印加することによって、第２の不純物領域１４内のバンド間トンネルにより生じたホールが横方向電界によって加速されホットになり、散乱により電荷蓄積領域１４ｂに注入され、そこにホールがトラップされることにより行われる。この場合、ホールがトラップされることにより、メモリセルの閾値は低い状態となる。

消去は例えば、ゲート電極２１に１５Ｖ、半導体基板１１に０Ｖ、第１の不純物領域１３はオープン、第２の不純物領域１４に０Ｖ印加することによって、第２の不純物領域１４からチャネル領域１２に注入された電子がＦＮトンネル電流により、電荷蓄積領域１４ｂに注入され、そこに電子がトラップされることにより行われる。この場合、電子がトラップされることにより、メモリセルの閾値は高い状態となる。

上記の各動作において、第１の不純物領域１３と第２の不純物領域１４に印加する電圧を入れ替えることによって、電荷蓄積領域１４ａに電子またはホールを蓄積可能となり、２bit/cellのメモリセルを実現することができる。
ＦＮトンネルを用いた消去／バンド間トンネルを用いた書き込みはチャネルホットエレクトロンを用いた書き込み／バンド間トンネリングを用いた消去に比べて消費電力が低いという特徴を持っている。この違いはＦＮトンネル電流とチャネルホットエレクトロン電流の消費電力の違いから来るものである。

以上のように本実施の形態によれば、ＦＮトンネルを用いた消去／バンド間トンネルを用いた書き込みを行うことにより、書き込み／消去時の消費電力が低い不揮発性半導体記憶装置を提供することができる。

本発明は電荷蓄積層のないチャネル中央部のゲート絶縁膜の実効的酸化膜厚を電荷蓄積層のある領域のゲート絶縁膜の実効的酸化膜厚より薄くすることにより、ＭＯＮＯＳ型不揮発性半導体記憶装置の最小閾値電圧を従来のＭＯＮＯＳ型不揮発性半導体記憶装置に比べ低くすることができ、より低電圧で動作可能な優れた不揮発性半導体記憶装置を実現するのことから、小型かつ高機能の携帯電話や各種電子機器などに適用可能である。

実施の形態１における不揮発性半導体記憶装置のメモリセル構造実施の形態１における不揮発性半導体記憶装置の製造方法実施の形態２における不揮発性半導体記憶装置の製造方法実施の形態３における不揮発性半導体記憶装置のメモリセル構造実施の形態３における不揮発性半導体記憶装置の製造方法実施の形態４における不揮発性半導体記憶装置のメモリセル構造実施の形態４における不揮発性半導体記憶装置の製造方法

符号の説明

１１半導体基板
１２チャネル領域
１３第１の不純物領域
１４第２の不純物領域
１５第１のゲート絶縁膜
１６ボトム絶縁膜
１７トップ絶縁膜
１８a,１８b 電荷蓄積層
１９第２のゲート絶縁膜
２０第３のゲート絶縁膜
２１ゲート電極

Claims

半導体基板と、
前記半導体基板上に設けられた第１導電型半導体層からなるチャネル領域と、
前記チャネル領域を挟んで前記半導体基板上に設けられた第２の導電型半導体層からなる第１及び第２の不純物領域と、
前記チャネル領域上に設けられた電荷蓄積層を有しない第１のゲート絶縁膜と、
前記チャネル領域と前記第１の不純物領域上にまたがるように形成された電荷蓄積層を有する第２のゲート絶縁膜と、前記チャネル領域と前記第２の不純物領域上にまたがるように形成された電荷蓄積層を有する第３のゲート絶縁膜と、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜と前記第３のゲート絶縁膜上に設けられたゲート電極とを有し、
前記第１のゲート絶縁膜の実効的酸化膜厚が前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜の実効的酸化膜厚より薄く形成された不揮発性半導体記憶装置。
請求項１に記載の不揮発性半導体記憶装置であって、
前記第２および第３のゲート絶縁膜は、前記チャネル領域上からＬＯＣＯＳ酸化膜上にかかるように形成され、前記ＬＯＣＯＳ酸化膜のバーズビークを含む不揮発性半導体記憶装置。
請求項１または２に記載の不揮発性半導体記憶装置であって、
前記第２および第３のゲート絶縁膜は、ボトム酸化膜と電荷蓄積層とトップ酸化膜とを備え、前記トップ酸化膜は、熱酸化膜とＣＶＤ酸化膜との積層膜である不揮発性半導体記憶装置。
請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置であって、
前記チャネル領域下にアンチパンチスルー領域を備えた不揮発性半導体記憶装置。
請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置であって、
前記チャネル領域の両端にアンチパンチスルー領域を備えた不揮発性半導体記憶装置。
請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置であって、
前記アンチパンチスルー領域は、前記第１および第２の不純物領域に接するように設けられた不揮発性半導体記憶装置。
請求項１に記載の不揮発性半導体記憶装置の製造方法であって、
(a)前記半導体基板上に前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜を構成する絶縁膜を形成する工程と、
(b)前記第１の不純物領域及び前記第２の不純物領域を形成する工程と、
(c)前記チャネル領域上の絶縁膜の一部を選択的に除去する工程と、
(d)前記第１のゲート絶縁膜を形成する工程と、
(e)前記第１乃至第３のゲート絶縁膜を覆うように前記ゲート電極を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
請求項７に記載の不揮発性半導体記憶装置の製造方法であって、
(b)前記第１の不純物領域及び前記第２の不純物領域を形成する工程は、
ＬＯＣＯＳ酸化により、前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜を構成する絶縁膜の一部を形成した後に実行される不揮発性半導体記憶装置の製造方法。
請求項７または８に記載の不揮発性半導体記憶装置の製造方法であって、
(a)前記絶縁膜を形成する工程は、ボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に電荷蓄積層を形成する工程と、
(c)前記選択的に除去する工程の後トップ酸化膜を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
請求項７乃至９のいずれかに記載の不揮発性半導体記憶装置の製造方法であって、
前記トップ酸化膜を形成する工程は、熱酸化により酸化シリコン膜を形成する熱酸化工程と、前記酸化シリコン膜上にＣＶＤ法によりＣＶＤ酸化シリコン膜を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
請求項７乃至９のいずれかに記載の不揮発性半導体記憶装置の製造方法であって、
前記トップ酸化膜を形成する工程は、熱酸化により酸化シリコン膜を形成する熱酸化工程を含む不揮発性半導体記憶装置の製造方法。
請求項７乃至９のいずれかに記載の不揮発性半導体記憶装置の製造方法であって、
前記トップ酸化膜を形成する工程は、ＣＶＤ法によりＣＶＤ酸化シリコン膜を形成する工程である不揮発性半導体記憶装置の製造方法。
請求項９に記載の不揮発性半導体記憶装置の製造方法であって、
前記電荷蓄積層を形成する工程はＣＶＤ工程である不揮発性半導体記憶装置の製造方法。
請求項９に記載の不揮発性半導体記憶装置の製造方法であって、
(c)前記選択的に除去する工程は、前記チャネル領域上に開口するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、少なくとも前記電荷蓄積層を選択的に除去する工程と、
前記レジストパターンをマスクとして、イオン注入によりチャネル領域下にアンチパンチスルー領域を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
請求項１４に記載の不揮発性半導体記憶装置の製造方法であって、
前記アンチパンチスルー領域を形成する工程は、前記電荷蓄積層を選択的に除去する工程の後、
前記レジストパターンをマスクとして、斜めイオン注入により前記第１および第２の不純物領域に近接してアンチパンチスルー領域を形成する工程を含む不揮発性半導体記憶装置の製造方法。
請求項１４または１５に記載の不揮発性半導体記憶装置の製造方法であって、
前記イオン注入工程の後、レジストパターンを除去し、ゲート電極を形成する工程を含む不揮発性半導体記憶装置の製造方法。
請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置を駆動する方法であって、
ドレインアバランシェホットホール注入により前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜にホットホールを注入し、書込みまたは消去を行うようにした不揮発性半導体記憶装置の駆動方法。
請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置を駆動する方法であって、
バンド間トンネルによりホットホール注入を行って書込みを行い、ＦＮトンネル電流により電子注入を行って消去を行うようにした不揮発性半導体記憶装置の駆動方法。