JP2006210706A - 不揮発性半導体記憶装置、その製造方法およびその駆動方法 - Google Patents
不揮発性半導体記憶装置、その製造方法およびその駆動方法 Download PDFInfo
- Publication number
- JP2006210706A JP2006210706A JP2005021847A JP2005021847A JP2006210706A JP 2006210706 A JP2006210706 A JP 2006210706A JP 2005021847 A JP2005021847 A JP 2005021847A JP 2005021847 A JP2005021847 A JP 2005021847A JP 2006210706 A JP2006210706 A JP 2006210706A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- nonvolatile semiconductor
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】
小型かつ低電圧で動作するMONOS型不揮発性メモリでを提供する。
【解決手段】
チャネル領域12上部の電荷蓄積層をエッチングで除去し、電荷蓄積層18a、18bを形成した後、酸化膜を堆積し、その後ゲート電極を作製する。電荷蓄積層のないチャネル領域12上部のゲート絶縁膜15の実効的酸化膜厚を電荷蓄積層18a、18bの持つ領域のゲート絶縁膜19、20の実効的酸化膜厚より薄くする。
【選択図】 図1
小型かつ低電圧で動作するMONOS型不揮発性メモリでを提供する。
【解決手段】
チャネル領域12上部の電荷蓄積層をエッチングで除去し、電荷蓄積層18a、18bを形成した後、酸化膜を堆積し、その後ゲート電極を作製する。電荷蓄積層のないチャネル領域12上部のゲート絶縁膜15の実効的酸化膜厚を電荷蓄積層18a、18bの持つ領域のゲート絶縁膜19、20の実効的酸化膜厚より薄くする。
【選択図】 図1
Description
本発明は、不揮発性半導体記憶装置、その製造方法およびその駆動方法に係り、特にメモリセルトランジスタのチャネル領域とゲート電極との間のゲート絶縁膜の内部に、離散化された電荷蓄積手段を有し、前記電荷蓄積手段に対し電荷を電気的に注入することを基本動作とする不揮発性半導体記憶装置に関するものである。
従来のMONOS型不揮発性メモリでは、メモリセルのチャネル領域とゲート電極との間の絶縁膜(ONO膜:SiO2/SiN/SiO2の積層膜)内に存在する離散化されたトラップ領域(SiN膜またはSiN膜/Top SiO2膜界面の遷移領域)に電荷(電子及びホール)を注入し、メモリセルの閾値電圧のレベルによってデータ0、データ1を判定し、情報を記憶する。
ソース領域及びチャネル領域とゲート電極との間の絶縁膜(SiO2/SiN/SiO2の積層膜)内の離散化されたトラップ領域とドレイン領域及びチャネル領域とゲート電極との間の絶縁膜内の離散化されたトラップ領域に局所的に電荷(電子及びホール)を注入する方法を用いることにより、2ビットのメモリセル(2bit/cell)を実現することができる。例えば、CHE(チャネルホットエレクトロン)により局所的に電子をドレイン近傍のトラップ領域に注入して書込みを行い、バンド間トンネルにより生じ、横方向電界により加速されホットになったホールをドレイン近傍のトラップ領域に注入して消去を行う。
上述したように局所的に2つのキャリアをトラップ領域に注入した場合、キャリアの横方向拡散により閾値電圧に変化が生じ、メモリセルのデータ保持特性が劣化する。特許文献1にあるようにトラップ領域を物理的に分離することによって、キャリアの横方向拡散領域が限定され、メモリセルのデータ保持特性の劣化を抑制することができる。
従来のMONOS型不揮発性メモリセルでは、デバイス動作におけるメモリセルの最小閾値電圧はチャネル内の最高閾値電圧で決定され、チャネル中央部にはトラップ領域が存在しないため、従来構造では基本的にはチャネル中央部における閾値電圧がデバイス動作におけるメモリセルの最小閾値電圧となる。メモリセルには最小閾値電圧以上のゲート電圧を与えてデバイス動作させることになる。
しかしながら従来のMONOS型不揮発性メモリでは、チャネル領域とゲート電極との間の酸化膜の実効的酸化膜厚がソース領域及びチャネル領域とゲート電極との間の絶縁膜(SiO2/SiN/SiO2の積層膜)及びドレイン領域及びチャネル領域とゲート電極との間の絶縁膜(SiO2/SiN/SiO2の積層膜)の実効的酸化膜厚と同じまたはそれ以上となり、メモリセルの最小閾値電圧が高くなるという課題がある。
また、メモリセルを微細化する際、ソース領域及びチャネル領域とゲート電極との間の絶縁膜(SiO2/SiN/SiO2の積層膜)及びドレイン領域及びチャネル領域とゲート電極との間の絶縁膜(SiO2/SiN/SiO2の積層膜)は、データ保持特性とのトレードオフがあるため、ある膜厚以下に薄くすることはできない。従ってメモリセルのスケーリングに際し、膜厚方向のスケーリングは困難である。
チャネル長方向のスケーリングに関しては、パンチスルーを抑制するために基板濃度を濃くするまたはポケット注入の濃度を濃くする必要があるが、膜厚方向のスケーリングが困難なため、チャネル中央部の閾値電圧即ちメモリセルの最小閾値電圧が上昇し、低電圧化が困難になるという課題がある。
また、LOCOS構造を持つMONOS型不揮発性メモリセルでは、アンチパンチスルー領域がLOCOS酸化時のOED(酸化増速拡散)の影響を受け広がり、チャネル表面の濃度が高くなってしまい、メモリセルの閾値電圧が上昇し、低電圧化が困難になるという課題がある。
本発明は、前記実情に鑑みてなされたもので、MONOS型不揮発性メモリセルの駆動電圧の低減を実現する不揮発性半導体記憶装置を提供することを目的とする。
上記目的を達成するため、本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に設けられ第1導電型半導体層からなるチャネル領域と、前記チャネル領域を挟んで前記半導体基板上に設けられ第2の導電型半導体からなる第1及び第2の不純物領域と、前記チャネル領域上に設けられた電荷蓄積層を有しない第1のゲート絶縁膜と、前記チャネル領域と前記第1の不純物領域上にまたがるように形成された電荷蓄積層を有する第2のゲート絶縁膜と、前記チャネル領域と前記第2の不純物領域上にまたがるように形成された電荷蓄積層を有する第3のゲート絶縁膜と、前記第1のゲート絶縁膜と前記第2のゲート絶縁膜と前記第3のゲート絶縁膜上に設けられたゲート電極から構成され、前記第1のゲート絶縁膜の実効的酸化膜厚が前記第2のゲート絶縁膜及び前記第3のゲート絶縁膜の実効的酸化膜厚より薄くなっている。
この構成により、前記チャネル領域下部の閾値電圧を下げることができ、より低電圧で動作可能なMONOS型不揮発性半導体記憶装置を実現することが可能になる。
また本発明の不揮発性半導体記憶装置は、前記第2および第3のゲート絶縁膜が、前記チャネル領域上からLOCOS酸化膜上にかかるように形成され、前記LOCOS酸化膜のバーズビークを含むようにしたものを含む。
この構成により、バーズビークを利用してチャネル領域に近づくに従ってゲート絶縁膜が薄くなるように形状加工することができ、高精度で信頼性の高い不揮発性半導体記憶装置を高精度のマスクを必要とすることなく形成可能である。
この構成により、バーズビークを利用してチャネル領域に近づくに従ってゲート絶縁膜が薄くなるように形状加工することができ、高精度で信頼性の高い不揮発性半導体記憶装置を高精度のマスクを必要とすることなく形成可能である。
また本発明の不揮発性半導体記憶装置は、前記第2および第3のゲート絶縁膜は、ボトム酸化膜と電荷蓄積層とトップ酸化膜とを備え、前記トップ酸化膜は、熱酸化膜とCVD酸化膜との積層膜であるものを含む。
この構成により、熱酸化により深いトラップを形成することができ、この上層に成膜速度の高いCVD酸化を実現することができ、低電圧駆動および微細化が可能となる。
この構成により、熱酸化により深いトラップを形成することができ、この上層に成膜速度の高いCVD酸化を実現することができ、低電圧駆動および微細化が可能となる。
また本発明の不揮発性半導体記憶装置は、前記チャネル領域下にアンチパンチスルー領域を備えたものを含む。
アンチパンチスルー領域を具備しているため、微細化に際しても信頼性の高い不揮発性半導体記憶装置を提供することができる。
アンチパンチスルー領域を具備しているため、微細化に際しても信頼性の高い不揮発性半導体記憶装置を提供することができる。
また本発明の不揮発性半導体記憶装置は、前記チャネル領域の両端にアンチパンチスルー領域を備えたものを含む。
また本発明の不揮発性半導体記憶装置は、前記アンチパンチスルー領域は、前記第1および第2の不純物領域に接するように設けられたものを含む。
この構成により、より信頼性の高いものとなる。
この構成により、より信頼性の高いものとなる。
また本発明の不揮発性半導体記憶装置の製造方法は、(a)前記半導体基板上に前記第2のゲート絶縁膜及び前記第3のゲート絶縁膜を構成する絶縁膜を形成する工程と、(b)前記第1の不純物領域及び前記第2の不純物領域を形成する工程と、(c)前記チャネル領域上の絶縁膜の一部を選択的に除去する工程と、(d)前記第1のゲート絶縁膜を形成する工程と、(e)前記第1乃至第3のゲート絶縁膜を覆うように前記ゲート電極を形成する工程とを含む。
また本発明の不揮発性半導体記憶装置の製造方法は、(b)前記第1の不純物領域及び前記第2の不純物領域を形成する工程が、LOCOS酸化により、前記第2のゲート絶縁膜及び前記第3のゲート絶縁膜を構成する絶縁膜の一部を形成した後に実行されるものを含む。
この構成により、ソース/ドレインを形成するための前記第1の不純物領域及び前記第2の不純物領域を形成する工程がLOCOS工程の後に実行されるため、拡散長の伸びもないため、微細化が可能となる。
また、LOCOS酸化を実行するに際し、例えば電荷蓄積層となる窒化シリコン膜をマスクとして実行し、この窒化シリコン膜の上層に酸化シリコン膜を形成するようにすれば、バーズビークが高精度に形成され、微細で駆動電圧の低い不揮発性半導体記憶装置を得ることができる。
この構成により、ソース/ドレインを形成するための前記第1の不純物領域及び前記第2の不純物領域を形成する工程がLOCOS工程の後に実行されるため、拡散長の伸びもないため、微細化が可能となる。
また、LOCOS酸化を実行するに際し、例えば電荷蓄積層となる窒化シリコン膜をマスクとして実行し、この窒化シリコン膜の上層に酸化シリコン膜を形成するようにすれば、バーズビークが高精度に形成され、微細で駆動電圧の低い不揮発性半導体記憶装置を得ることができる。
また本発明の不揮発性半導体記憶装置の製造方法は、(a)前記絶縁膜を形成する工程が、ボトム酸化膜を形成する工程と、前記ボトム酸化膜上に電荷蓄積層を形成する工程と、(c)前記選択的に除去する工程の後トップ酸化膜を形成する工程とを含む。
この構成により、高精度の不揮発性半導体記憶装置が容易に製造可能となる。
この構成により、高精度の不揮発性半導体記憶装置が容易に製造可能となる。
また本発明の不揮発性半導体記憶装置の製造方法は、前記トップ酸化膜を形成する工程が、熱酸化により酸化シリコン膜を形成する熱酸化工程と、前記酸化シリコン膜上にCVD法によりCVD酸化シリコン膜を形成するCVD工程とを含む。
この構成により、熱酸化により深いトラップを形成する膜質の良好な酸化シリコン膜を形成し、この上層を成膜速度の高いCVD酸化シリコン膜で構成しているため、製造が容易でかつ信頼性の高いものとなる。
この構成により、熱酸化により深いトラップを形成する膜質の良好な酸化シリコン膜を形成し、この上層を成膜速度の高いCVD酸化シリコン膜で構成しているため、製造が容易でかつ信頼性の高いものとなる。
また本発明の不揮発性半導体記憶装置の製造方法は、前記トップ酸化膜を形成する工程が、熱酸化により酸化シリコン膜を形成する熱酸化工程を含む。
この構成により、熱酸化により深いトラップを形成する膜質の良好な酸化シリコン膜を形成しているため、信頼性の高いものとなる。電荷蓄積層が窒化シリコンである場合、CVD法によりトップ酸化膜を形成すると、表面が損傷を受けやすいが、熱酸化工程を経ることにより、電荷蓄積層の損傷のリカバリーが可能となる。
この構成により、熱酸化により深いトラップを形成する膜質の良好な酸化シリコン膜を形成しているため、信頼性の高いものとなる。電荷蓄積層が窒化シリコンである場合、CVD法によりトップ酸化膜を形成すると、表面が損傷を受けやすいが、熱酸化工程を経ることにより、電荷蓄積層の損傷のリカバリーが可能となる。
また本発明の不揮発性半導体記憶装置の製造方法は、前記トップ酸化膜を形成する工程は、CVD法によりCVD酸化シリコン膜を形成する工程であるものを含む。
この構成により、CVDにより高速で成膜が可能であるため製造が容易となる。
この構成により、CVDにより高速で成膜が可能であるため製造が容易となる。
また本発明の不揮発性半導体記憶装置の製造方法は、前記電荷蓄積層を形成する工程はCVD工程であるものを含む。
この構成により、高温工程を経ることなく形成可能であるため、より微細化が可能となる。
この構成により、高温工程を経ることなく形成可能であるため、より微細化が可能となる。
また本発明の不揮発性半導体記憶装置の製造方法は、(c)前記選択的に除去する工程は、前記チャネル領域上に開口するレジストパターンを形成する工程と、前記レジストパターンをマスクとして、少なくとも前記電荷蓄積層を選択的に除去する工程と、前記レジストパターンをマスクとして、イオン注入によりチャネル領域下にアンチパンチスルー領域を形成する工程とを含むものを含む。
この構成によれば、第1のゲート絶縁膜を薄くするためのパターニングに用いるレジストパターンをマスクとしてイオン注入を行うことにより、LOCOS工程の後にアンチパンチスルー領域形成のためのイオン注入を行うことができ、工数を増大することなく信頼性の向上および微細化が可能となる。
この構成によれば、第1のゲート絶縁膜を薄くするためのパターニングに用いるレジストパターンをマスクとしてイオン注入を行うことにより、LOCOS工程の後にアンチパンチスルー領域形成のためのイオン注入を行うことができ、工数を増大することなく信頼性の向上および微細化が可能となる。
また本発明の不揮発性半導体記憶装置の製造方法は、前記アンチパンチスルー領域を形成する工程は、前記電荷蓄積層を選択的に除去する工程の後、前記レジストパターンをマスクとして、斜めイオン注入により前記第1および第2の不純物領域に近接してアンチパンチスルー領域を形成する工程を含む。
この構成により、上記と同様、第1のゲート絶縁膜を薄くするためのパターニングに用いるレジストパターンをマスクとして斜めイオン注入を行うことにより、LOCOS工程の後にアンチパンチスルー領域形成のためのイオン注入を第1および第2の不純物領域に近接してあるいは接触するように行うことができ、工数を増大することなく信頼性の向上および微細化が可能となる。
この構成により、上記と同様、第1のゲート絶縁膜を薄くするためのパターニングに用いるレジストパターンをマスクとして斜めイオン注入を行うことにより、LOCOS工程の後にアンチパンチスルー領域形成のためのイオン注入を第1および第2の不純物領域に近接してあるいは接触するように行うことができ、工数を増大することなく信頼性の向上および微細化が可能となる。
また本発明の不揮発性半導体記憶装置の駆動方法は、前記イオン注入工程の後、レジストパターンを除去し、ゲート電極を形成する工程を含む。
この構成により、容易に効率よくゲート電極を形成することが可能となる。
この構成により、容易に効率よくゲート電極を形成することが可能となる。
また本発明の不揮発性半導体記憶装置の駆動方法は、ドレインアバランシェホットホール注入により前記第2のゲート絶縁膜及び前記第3のゲート絶縁膜にホットホールを注入し、書込みまたは消去を行うようにしたものを含む。
この構成により、高温プロセスを低減しているため、第1および第2の不純物領域を所望のプロファイルで形成することができ、ドレインアバランシェホットホール注入を実現し得るように閾値電圧を設計することができる。従って低電圧駆動が可能となる。
この構成により、高温プロセスを低減しているため、第1および第2の不純物領域を所望のプロファイルで形成することができ、ドレインアバランシェホットホール注入を実現し得るように閾値電圧を設計することができる。従って低電圧駆動が可能となる。
また本発明の不揮発性半導体記憶装置の駆動方法は、バンド間トンネリングによりホットホール注入を行って書込みを行い、FNトンネル電流により電子注入を行って消去を行うようにしたものを含む。
この構成によっても、高温プロセスを低減しているため、第1および第2の不純物領域を所望のプロファイルで形成することができ、バンド間トンネリングによるホットホール注入を実現し得るように閾値電圧を設計することができる。従って低電圧駆動が可能となる。
この構成によっても、高温プロセスを低減しているため、第1および第2の不純物領域を所望のプロファイルで形成することができ、バンド間トンネリングによるホットホール注入を実現し得るように閾値電圧を設計することができる。従って低電圧駆動が可能となる。
本発明は電荷蓄積層のないチャネル中央部のゲート絶縁膜の実効的酸化膜厚を電荷蓄積層のある領域のゲート絶縁膜の実効的酸化膜厚より薄くすることにより、MONOS型不揮発性半導体記憶装置の最小閾値電圧を従来のMONOS型不揮発性半導体記憶装置に比べ低くすることができ、より低電圧で動作可能な優れた不揮発性半導体記憶装置を実現する。
(実施の形態1)
以下、本発明の実施の形態1について、図面を参照しながら説明する。
図1は本発明の実施の形態1における不揮発性半導体記憶装置のメモリセル構造を示すものである。この不揮発性半導体記憶装置は、図1に示すように、チャネル領域12上に設けられた電荷蓄積層を有しない第1のゲート絶縁膜15が、前記チャネル領域12と第1の不純物領域からなるソース領域13上にまたがるように形成された電荷蓄積層を有する第2のゲート絶縁膜19と、前記チャネル領域12と第2の不純物領域からなるドレイン領域14上にまたがるように形成された電荷蓄積層を有する第3のゲート絶縁膜20よりも、実効的酸化膜厚が薄く構成されたことを特徴とする。
以下、本発明の実施の形態1について、図面を参照しながら説明する。
図1は本発明の実施の形態1における不揮発性半導体記憶装置のメモリセル構造を示すものである。この不揮発性半導体記憶装置は、図1に示すように、チャネル領域12上に設けられた電荷蓄積層を有しない第1のゲート絶縁膜15が、前記チャネル領域12と第1の不純物領域からなるソース領域13上にまたがるように形成された電荷蓄積層を有する第2のゲート絶縁膜19と、前記チャネル領域12と第2の不純物領域からなるドレイン領域14上にまたがるように形成された電荷蓄積層を有する第3のゲート絶縁膜20よりも、実効的酸化膜厚が薄く構成されたことを特徴とする。
図1において、11はP型シリコンからなる半導体基板、12は半導体基板11上に設けられたP型のチャネル領域、13はチャネル領域12を挟んで半導体基板11上に設けられたN型の半導体からなる第1の不純物領域、14はチャネル領域12を挟んで半導体基板11上に設けられたN型の半導体からなる第2の不純物領域、16は半導体基板11上に形成された酸化シリコン膜からなるボトム絶縁膜、18aはチャネル領域12と第1の不純物領域13にまたがる領域のボトム絶縁膜16上に形成された酸窒化シリコン膜からなる電荷蓄積層、18bはチャネル領域12と第2の不純物領域14にまたがる領域のボトム絶縁膜16上に形成された酸窒化シリコン膜からなる電荷蓄積層、17はボトム絶縁膜16上及び電荷蓄積層18a、18b上に形成された酸化シリコン膜からなるトップ絶縁膜、15はボトム絶縁膜16とトップ絶縁膜17から構成される第1のゲート絶縁膜、19はボトム絶縁膜16と電荷蓄積層18aとトップ絶縁膜17から構成される第2のゲート絶縁膜、20はボトム絶縁膜16と電荷蓄積層18bとトップ絶縁膜17から構成される第2のゲート絶縁膜、21はトップ絶縁膜17上に形成されたN型のポリシリコン層からなるゲート電極である。
次に、本発明の実施の形態1における不揮発性半導体記憶装置の製造方法について説明する。
本実施の形態では、LOCOS工程を利用して、酸化シリコン膜の膜厚を中心部で薄く、両側部で厚くなるように構成している。
図2(a)乃至(f)は、実施の形態1の不揮発性半導体記憶装置の製造方法を示す図である。図2(a)に示すように、半導体基板11を熱酸化することによって酸化シリコン膜からなるボトム絶縁膜16を作製し、その上に化学的気相堆積法(CVD)により酸窒化シリコン膜からなる電荷蓄積層18を堆積する。
本実施の形態では、LOCOS工程を利用して、酸化シリコン膜の膜厚を中心部で薄く、両側部で厚くなるように構成している。
図2(a)乃至(f)は、実施の形態1の不揮発性半導体記憶装置の製造方法を示す図である。図2(a)に示すように、半導体基板11を熱酸化することによって酸化シリコン膜からなるボトム絶縁膜16を作製し、その上に化学的気相堆積法(CVD)により酸窒化シリコン膜からなる電荷蓄積層18を堆積する。
次に図2(b)に示すように、フォトリソグラフィにより第1の不純物領域13及び第2の不純物領域14を形成する領域の上の電荷蓄積層18をエッチングにより除去し、この電荷蓄積層18およびパターニングのためのレジストをマスクとして、第1の不純物領域13及び第2の不純物領域14を形成するためのイオン注入を行い、この後、レジストを除去し、窒化シリコン膜からなる電荷蓄積層18をマスクとして酸素雰囲気中で900℃30分程度の熱処理を行いドライブイン拡散と同時に第1の不純物領域13及び第2の不純物領域14上のLOCOS形成のために酸化を行う。このようにしてチャネルとなる中央部で薄く、ソース・ドレイン領域上で厚い酸化シリコン膜が形成される。このとき、必要があればイオン注入時にアンチパンチスルー用のポケット注入も同時に行う。
次に図2(c)に示すようにレジスト22を塗布しフォトリソグラフィによりチャネル領域12上を開口する。
次に図2(d)に示すようにエッチングにより、チャネル領域12上の電荷蓄積層18を除去し、電荷蓄積層18a及び18bを作製する。
レジスト22を除去後、図2(e)に示すように、化学的気相堆積法(CVD)によりトップ絶縁膜17を堆積する。
最後に、図2(f)に示すように、N型の不純物を添加したポリシリコン層を堆積し、ゲート電極21を形成する。この後ゲート電極をパターニングする(図示せず)。
この方法によれば、LOCOS工程を利用して容易に精度よく膜厚のコントロールが可能となり、高精度で信頼性の高い不揮発性半導体記憶装置を形成することができる。
次に、このようにして形成された実施の形態1の不揮発性半導体記憶装置の動作について説明する。以下、チャネルホットエレクトロン書き込み、バンド間トンネルホットホール消去の場合について説明する。
書き込みは、例えば、ゲート電極21に9V、半導体基板11に0V、第1の不純物領域13に0V、第2の不純物領域14に5V印加することによって、第1の不純物領域13からチャネル領域12に電子が注入され、第2の不純物領域14近傍でホットになった電子が散乱により電荷蓄積層域18bに注入され、そこに電子がトラップされることにより行われる。この場合、電子がトラップされることにより、メモリセルの閾値電圧は高い状態となる。
消去は、例えば、ゲート電極21に−3V、半導体基板11に0V、第1の不純物領域13はオープン、第2の不純物領域14に6V印加することによって、第2の不純物領域14内のバンド間トンネルにより生じたホールが横方向電界によって加速されホットになり、散乱により電荷蓄積層18bに注入され、そこにホールがトラップされることにより行われる。この場合、ホールがトラップされることにより、メモリセルの閾値は低い状態となる。
読み出しは、例えば、ゲート電極21に3.5V、半導体基板11に0V、第1の不純物領域13に1.6V、第2の不純物領域14に0Vを印加することによって、センスアンプにより電流を測定し判定することによって行う。ここで電荷蓄積層18b内にトラップされた電子の量がホールの量より過剰に存在する場合はセル電流が低い状態となり、電荷蓄積領域14b内にトラップされたホールの量が電子の量より過剰に存在する場合はセル電流が高い状態となり、これら2状態をセンスアンプにより判定することによって読み出しがなされる。
上記の各動作において、第1の不純物領域13と第2の不純物領域14に印加する電圧を入れ替えることによって、電荷蓄積領域14aに電子またはホールを蓄積可能となり、2bit/cellのメモリセルを実現することができる。
第2のゲート絶縁膜19、第3のゲート絶縁膜20はそれぞれ電荷蓄積層18a、18bを有しているため、電子またはホールを電荷蓄積層に注入することにより、それぞれの領域下のチャネル領域12の閾値電圧を電子またはホールの量に応じて自由に変化させることができる。一方、書き込みまたは消去により第1のゲート絶縁膜15に電子またはホールの注入はされるが、第1のゲート絶縁膜15はトラップ領域を有していないため、第1のゲート絶縁膜15下のチャネル領域12の閾値電圧は基本的には電子またはホールの注入によって変わらずに一定である。従って書き込み/消去時の電子またはホール注入による閾値電圧の変化は第1のゲート絶縁膜15下のチャネル領域12の閾値電圧によって制限され、本実施の形態の不揮発性半導体記憶装置の最小閾値電圧はゲート絶縁膜15下のチャネル領域12の閾値電圧となる。
以上のように本実施の形態によれば、第1のゲート絶縁膜15の実効的酸化膜厚を第2のゲート絶縁膜19及び第3のゲート絶縁膜20の実効的酸化膜厚より薄くすることができることから、MONOS型不揮発性半導体記憶装置の最小閾値電圧を従来のMONOS型不揮発性半導体記憶装置に比べ低くすることができ、低電圧で動作可能なMONOS型不揮発性半導体記憶装置を提供することができる。
また、第1のゲート絶縁膜15の物理膜厚を電荷蓄積領域18を含む第2のゲート絶縁膜19及び第3のゲート絶縁膜20の物理膜厚と異なる薄い物理膜厚を用いることができるため、従来のMONOS型不揮発性半導体記憶装置で困難であった膜厚方向のスケーリングが可能になり、駆動電圧の低減をはかることができるため、チャネル方向のスケーリングが容易になる。
(実施の形態2)
次に本発明の実施の形態2について説明する。実施の形態2における不揮発性半導体記憶装置の製造方法は、実施の形態1において、トップ絶縁膜17を、電荷蓄積層18を高温熱酸化することによって作製した酸化膜とCVDによって堆積した酸化膜の積層構造とし、チャネル領域12からソース領域である第1の不純物領域およびドレイン領域である第2の不純物領域にかかる第2および第3のゲート絶縁膜を電荷蓄積層18の上層側を被覆した状態で、チャネル領域上の電荷蓄積層18を除去し、再度CVD法によりトップ絶縁膜17を形成したことを特徴とする。
これにより、トップ絶縁膜17を熱酸化して電荷蓄積層18を形成しているため、トップ絶縁膜17と電荷蓄積層18との界面には深いトラップを形成することができるという効果がある。
次に本発明の実施の形態2について説明する。実施の形態2における不揮発性半導体記憶装置の製造方法は、実施の形態1において、トップ絶縁膜17を、電荷蓄積層18を高温熱酸化することによって作製した酸化膜とCVDによって堆積した酸化膜の積層構造とし、チャネル領域12からソース領域である第1の不純物領域およびドレイン領域である第2の不純物領域にかかる第2および第3のゲート絶縁膜を電荷蓄積層18の上層側を被覆した状態で、チャネル領域上の電荷蓄積層18を除去し、再度CVD法によりトップ絶縁膜17を形成したことを特徴とする。
これにより、トップ絶縁膜17を熱酸化して電荷蓄積層18を形成しているため、トップ絶縁膜17と電荷蓄積層18との界面には深いトラップを形成することができるという効果がある。
図3に実施の形態2における不揮発性半導体記憶装置の製造方法を示す。本発明の方法では、図3(a)に示すように、半導体基板11を熱酸化することによってボトム絶縁膜16を作製し、その上に化学的気相堆積法(CVD)により酸窒化シリコン層からなる電荷蓄積層18を堆積する。
その後、電荷蓄積層18を高温熱酸化することにより、トップ絶縁膜17の一部を作製する。
次に図3(b)に示すように、フォトリソグラフィにより第1の不純物領域13及び第2の不純物領域14を形成する領域の上のトップ絶縁膜17及び電荷蓄積層18をエッチングにより除去し、第1の不純物領域13及び第2の不純物領域14を形成するためのイオン注入を行い、第1の不純物領域13及び第2の不純物領域14上のLOCOS形成のために酸化を行う。必要があればイオン注入時にアンチパンチスルー用のポケット注入も同時に行う。
次に図3(c)に示すようにレジスト22を塗布しフォトリソグラフィによりチャネル領域12上を開口する。
次に図3(d)に示すようにエッチングにより、トップ絶縁膜17及びチャネル領域12上の電荷蓄積層18を除去し、電荷蓄積層18a及び18bを作製する。
レジスト22を除去後、図3(e)に示すように、化学的気相堆積法(CVD)によりトップ絶縁膜17を堆積する。
最後に、図3(f)に示すように、N型の不純物を添加したポリシリコン層を堆積し、ゲート電極21を形成する。
図3(a)の工程の電荷蓄積層18の高温熱酸化により、トップ絶縁膜17と電荷蓄積層18との界面には深いトラップ(伝導帯のエッジから約2.0eV)が形成される。図3(a)の工程の電荷蓄積層18の高温熱酸化によるトップ絶縁膜17の酸化膜は、図3(e)の工程でCVDによるトップ絶縁膜の堆積膜厚の膜厚ばらつきを抑制するために深いトラップができる範囲で薄く酸化する。例えば1nm〜2nm程度とする。
このようにして、深いトラップを電荷蓄積層18に生成することにより、データ保持特性の優れたMONOS型不揮発性半導体記憶装置を作製することができる。
以上のように本実施の形態によれば、トップ絶縁膜17を電荷蓄積層18を高温熱酸化することによって作製した酸化膜とCVDによって堆積した酸化膜の積層構造にすることにより、低電圧で動作可能で、微細化に適し、データ保持特性の優れたMONOS型不揮発性半導体記憶装置を提供することができる。
(実施の形態3)
次に本発明の実施の形態3について説明する。実施の形態3における不揮発性半導体記憶装置は、図4に示すように、実施の形態1において、第1のゲート絶縁膜15下のチャネル領域12内に高濃度不純物領域からなるアンチパンチスルー領域23を形成することを特徴とする。他は前記実施の形態1と同様に形成されている。
次に本発明の実施の形態3について説明する。実施の形態3における不揮発性半導体記憶装置は、図4に示すように、実施の形態1において、第1のゲート絶縁膜15下のチャネル領域12内に高濃度不純物領域からなるアンチパンチスルー領域23を形成することを特徴とする。他は前記実施の形態1と同様に形成されている。
図4は本発明の実施の形態3における不揮発性半導体記憶装置のメモリセル構造を示すものである。図4において、N型の高濃度不純物領域からなるアンチパンチスルー領域23を形成した他は前記実施の形態1と同様である。
次に、実施の形態3における不揮発性半導体記憶装置の製造方法について説明する。図5(a)乃至(f)に実施の形態3における不揮発性半導体記憶装置の製造方法を示す。N型の高濃度不純物領域からなるアンチパンチスルー領域23の形成工程の前までは前記実施の形態1と同様であるが、本実施の形態ではチャネル領域12上の電荷蓄積層を除去するためのレジスト22を残した状態でイオン注入を行う点が異なるが、他は同様である。
すなわち、図5(a)に示すように、半導体基板11を熱酸化することによってボトム絶縁膜16を作製し、その上に化学的気相堆積法(CVD)により電荷蓄積層18を堆積する。次に図5(b)に示すように、フォトリソグラフィにより第1の不純物領域13及び第2の不純物領域14を形成する領域の上の電荷蓄積層18をエッチングにより除去し、第1の不純物領域13及び第2の不純物領域14を形成するためのイオン注入を行い、第1の不純物領域13及び第2の不純物領域14上のLOCOS形成のために酸化を行う。次に図5(c)に示すようにフォトリソグラフィによりチャネル領域12上を開口する。次に図5(d)に示すようにエッチングにより、チャネル領域12上の電荷蓄積層18を除去し、電荷蓄積層18a及び18bを作製する。その後アンチパンチスルー領域23を形成するためにアンチパンチスルー注入を行う。この場合、アンチパンチスルー注入を行った後に、チャネル領域12上の電荷蓄積層18を除去し、電荷蓄積層18a及び18bを作製してもよい。レジスト22を除去後、図5(e)に示すように、化学的気相堆積法(CVD)によりトップ絶縁膜17を堆積する。最後に、図5(f)に示すように、N型の不純物を添加したポリシリコン層を堆積し、ゲート電極21を形成する。この場合、実施の形態2における不揮発性半導体記憶装置の製造方法を用いて上記と同様にしてアンチパンチスルー領域23を形成することもできる。
以上のように本実施の形態によれば、LOCOS酸化後にアンチパンチスルー領域28を形成するため、アンチパンチスルー領域28がLOCOS酸化時のOED(酸化増速拡散)の影響を受けることなく形成できる。また、チャネル表面の濃度が薄くなり、MONOS型不揮発性半導体記憶装置の最小閾値電圧をさらに低くすることができ、より低電圧で動作可能なMONOS型不揮発性半導体記憶装置を提供することができる。
また、本実施の形態によれば、アンチパンチスルー領域28とソース領域(第1の不純物領域)13及びドレイン領域(第2の不純物領域)14とのオーバーラップがなくなるため、第1の不純物領域13及び第2の不純物領域14と半導体基板11の間のPN接合の耐圧が上がり、従来のMONOS型不揮発性半導体記憶装置に比べ、第1の不純物領域13及び第2の不純物領域14の耐圧を上げることができる。
(実施の形態4)
次に本発明の実施の形態4について説明する。実施の形態4における不揮発性半導体記憶装置は、実施の形態1において、図6に示すように、第2のゲート絶縁膜19下のチャネル領域12内及び第3のゲート絶縁膜20下のチャネル領域12内にアンチパンチスルー領域23を形成することを特徴とする。他は図1に示した実施の形態1と同様である。同一部位には同一符号を付した。
次に本発明の実施の形態4について説明する。実施の形態4における不揮発性半導体記憶装置は、実施の形態1において、図6に示すように、第2のゲート絶縁膜19下のチャネル領域12内及び第3のゲート絶縁膜20下のチャネル領域12内にアンチパンチスルー領域23を形成することを特徴とする。他は図1に示した実施の形態1と同様である。同一部位には同一符号を付した。
図6は本発明の実施の形態4における不揮発性半導体記憶装置のメモリセル構造を示すものである。図6において、11はP型シリコンからなる半導体基板、12は半導体基板11上に設けられたP型のチャネル領域、13はチャネル領域12を挟んで半導体基板11上に設けられたN型の半導体からなる第1の不純物領域、14はチャネル領域12を挟んで半導体基板11上に設けられたN型の半導体からなる第2の不純物領域、16は半導体基板11上に形成されたボトム絶縁膜、18aはチャネル領域12と第1の不純物領域13にまたがる領域のボトム絶縁膜16上に形成された電荷蓄積層、18bはチャネル領域12と第2の不純物領域14にまたがる領域のボトム絶縁膜16上に形成された電荷蓄積層、17はボトム絶縁膜16上及び電荷蓄積層18a、18b上に形成されたトップ絶縁膜、15はボトム絶縁膜16とトップ絶縁膜17から構成される第1のゲート絶縁膜、19はボトム絶縁膜16と電荷蓄積層18aとトップ絶縁膜17から構成される第2のゲート絶縁膜、20はボトム絶縁膜16と電荷蓄積層18bとトップ絶縁膜17から構成される第2のゲート絶縁膜、21はトップ絶縁膜17上に形成されたN型のポリシリコン層からなるゲート電極、23は第2のゲート絶縁膜19下のチャネル領域12内及び第3のゲート絶縁膜20下のチャネル領域12内に形成されたアンチパンチスルー領域である。ボトム絶縁膜16はシリコンの酸化膜、トップ絶縁膜17はシリコンの酸化膜、電荷蓄積層18a、18bはシリコンの酸窒化膜である。
次に実施の形態4における不揮発性半導体記憶装置の製造方法について説明する。図7(a)乃至(f)に実施の形態4における不揮発性半導体記憶装置の製造方法を示す。N型の高濃度不純物領域からなるアンチパンチスルー領域23の形成工程の前までは前記実施の形態1と同様であるが、本実施の形態ではチャネル領域12上の電荷蓄積層を除去するためのレジスト22を残した状態で斜めイオン注入によりイオン注入を行う点が異なるが、他は同様である。
すなわち、図7(a)に示すように、半導体基板11を熱酸化することによってボトム絶縁膜16を作製し、その上に化学的気相堆積法(CVD)により電荷蓄積層18を堆積する。次に図7(b)に示すように、フォトリソグラフィにより第1の不純物領域13及び第2の不純物領域14を形成する領域の上の電荷蓄積層18をエッチングにより除去し、第1の不純物領域13及び第2の不純物領域14を形成するためのイオン注入を行い、第1の不純物領域13及び第2の不純物領域14上のLOCOS形成のために酸化を行う。次に図7(c)に示すようにフォトリソグラフィによりチャネル領域12上を開口する。次に図7(d)に示すようにエッチングにより、チャネル領域12上の電荷蓄積層18を除去し、電荷蓄積層18a及び18bを作製する。
その後アンチパンチスルー領域23を形成するためにアンチパンチスルー注入を行う。アンチパンチスルー注入は第2のゲート絶縁膜19下のチャネル領域12内及び第3のゲート絶縁膜20下のチャネル領域12内にのみ注入されるように斜め注入を行う。この場合、アンチパンチスルー注入を行った後に、チャネル領域12上の電荷蓄積層18を除去し、電荷蓄積層18a及び18bを作製してもよい。
そしてレジスト22を除去後、図7(e)に示すように、化学的気相堆積法(CVD)によりトップ絶縁膜17を堆積する。最後に、図7(f)に示すように、N型の不純物を添加したポリシリコン層を堆積し、ゲート電極21を形成する。この場合、実施の形態2における不揮発性半導体記憶装置の製造方法を用いて上記と同様にしてアンチパンチスルー領域23を形成することもできる。
以上のように本実施の形態によれば、LOCOS酸化後にアンチパンチスルー領域23を形成するため、アンチパンチスルー領域23がLOCOS酸化時のOED(酸化増速拡散)の影響を受けなく、チャネル表面の濃度が薄くなり、MONOS型不揮発性半導体記憶装置の最小閾値電圧をさらに低くすることができ、より低電圧で動作可能なMONOS型不揮発性半導体記憶装置を提供することができる。
また、本実施の形態によれば、アンチパンチスルー領域23と第1の不純物領域13及び第2の不純物領域14とのオーバーラップがあるため、第1の不純物領域13及び第2の不純物領域14と半導体基板11の間のPN接合の電界が高くなり、チャネルホットエレクトロンの書き込み効率が高いMONOS型不揮発性半導体記憶装置を提供することができる。
(実施の形態5)
次に本発明の実施の形態5について説明する。実施の形態5における不揮発性半導体記憶装置は、実施の形態1において、ドレインアバランシェホットホール注入により第2のゲート絶縁膜19及び第3のゲート絶縁膜20にホットホールを注入し、書込みまたは消去を行うことをすることを特徴とする。
次に本発明の実施の形態5について説明する。実施の形態5における不揮発性半導体記憶装置は、実施の形態1において、ドレインアバランシェホットホール注入により第2のゲート絶縁膜19及び第3のゲート絶縁膜20にホットホールを注入し、書込みまたは消去を行うことをすることを特徴とする。
次に実施の形態5の不揮発性半導体記憶装置の動作について説明する。以下、チャネルホットエレクトロン書き込み、ドレインアバランシェホットホール消去の場合について説明する。
書き込みは例えば、ゲート電極21に9V、半導体基板11に0V、第1の不純物領域13に0V、第2の不純物領域14に5V印加することによって、第1の不純物領域13からチャネル領域12に電子が注入され、第2の不純物領域14近傍でホットになった電子が散乱により電荷蓄積領域14bに注入され、そこに電子がトラップされることにより行われる。この場合、電子がトラップされることにより、メモリセルの閾値電圧は高い状態となる。
消去は例えば、ゲート電極21に2V、半導体基板11に0V、第1の不純物領域13に0V、第2の不純物領域14に5V印加することによって、第1の不純物領域13からチャネル領域12に電子が注入され、第2の不純物領域14近傍のチャネル領域12内でホットになった電子が第2の不純物領域14近傍のチャネル領域12内でインパクトイオン化を起こし、そこで生じたホールが電荷蓄積領域14bに注入され、そこにホールがトラップされることにより行われる。この場合、ホールがトラップされることにより、メモリセルの閾値は低い状態となる。
上記の各動作において、第1の不純物領域13と第2の不純物領域14に印加する電圧を入れ替えることによって、電荷蓄積領域14aに電子またはホールを蓄積可能となり、2bit/cellのメモリセルを実現することができる。
ドレインアバランシェホットホールを用いた書き込み/消去はバンド間トンネルを用いた書き込み/消去に比べて書き込み/消去速度が速いという特徴を持っている。
上記に加えて、第1のゲート絶縁膜15の実効的酸化膜厚が第2のゲート絶縁膜19及び第3のゲート絶縁膜20の実効的酸化膜厚より薄くなっていることから、メモリセルトランジスタの相互コンダクタンスが増加し、ドレインアバランシェホットホール注入速度がさらに速くなる。
上記に加えて、第1のゲート絶縁膜15の実効的酸化膜厚が第2のゲート絶縁膜19及び第3のゲート絶縁膜20の実効的酸化膜厚より薄くなっていることから、メモリセルトランジスタの相互コンダクタンスが増加し、ドレインアバランシェホットホール注入速度がさらに速くなる。
以上のように本実施の形態によれば、第1のゲート絶縁膜15の実効的酸化膜厚が第2のゲート絶縁膜19及び第3のゲート絶縁膜20の実効的酸化膜厚より薄くなっている構造に対し、ドレインアバランシェホットホールを用いた書き込み/消去を行うことにより、書き込み/消去速度が速い不揮発性半導体記憶装置を提供することができる。
(実施の形態6)
次に本発明の実施の形態6について説明する。実施の形態6における不揮発性半導体記憶装置は、実施の形態1において、ホットホール注入を行って書込みを行い、FNトンネル電流により電子注入を行って消去を行うことを特徴とする。
次に本発明の実施の形態6について説明する。実施の形態6における不揮発性半導体記憶装置は、実施の形態1において、ホットホール注入を行って書込みを行い、FNトンネル電流により電子注入を行って消去を行うことを特徴とする。
次に実施の形態6の不揮発性半導体記憶装置の動作について説明する。
書き込みは例えば、ゲート電極21に−3V、半導体基板11に0V、第1の不純物領域13はオープン、第2の不純物領域14に6V印加することによって、第2の不純物領域14内のバンド間トンネルにより生じたホールが横方向電界によって加速されホットになり、散乱により電荷蓄積領域14bに注入され、そこにホールがトラップされることにより行われる。この場合、ホールがトラップされることにより、メモリセルの閾値は低い状態となる。
書き込みは例えば、ゲート電極21に−3V、半導体基板11に0V、第1の不純物領域13はオープン、第2の不純物領域14に6V印加することによって、第2の不純物領域14内のバンド間トンネルにより生じたホールが横方向電界によって加速されホットになり、散乱により電荷蓄積領域14bに注入され、そこにホールがトラップされることにより行われる。この場合、ホールがトラップされることにより、メモリセルの閾値は低い状態となる。
消去は例えば、ゲート電極21に15V、半導体基板11に0V、第1の不純物領域13はオープン、第2の不純物領域14に0V印加することによって、第2の不純物領域14からチャネル領域12に注入された電子がFNトンネル電流により、電荷蓄積領域14bに注入され、そこに電子がトラップされることにより行われる。この場合、電子がトラップされることにより、メモリセルの閾値は高い状態となる。
上記の各動作において、第1の不純物領域13と第2の不純物領域14に印加する電圧を入れ替えることによって、電荷蓄積領域14aに電子またはホールを蓄積可能となり、2bit/cellのメモリセルを実現することができる。
FNトンネルを用いた消去/バンド間トンネルを用いた書き込みはチャネルホットエレクトロンを用いた書き込み/バンド間トンネリングを用いた消去に比べて消費電力が低いという特徴を持っている。この違いはFNトンネル電流とチャネルホットエレクトロン電流の消費電力の違いから来るものである。
FNトンネルを用いた消去/バンド間トンネルを用いた書き込みはチャネルホットエレクトロンを用いた書き込み/バンド間トンネリングを用いた消去に比べて消費電力が低いという特徴を持っている。この違いはFNトンネル電流とチャネルホットエレクトロン電流の消費電力の違いから来るものである。
以上のように本実施の形態によれば、FNトンネルを用いた消去/バンド間トンネルを用いた書き込みを行うことにより、書き込み/消去時の消費電力が低い不揮発性半導体記憶装置を提供することができる。
本発明は電荷蓄積層のないチャネル中央部のゲート絶縁膜の実効的酸化膜厚を電荷蓄積層のある領域のゲート絶縁膜の実効的酸化膜厚より薄くすることにより、MONOS型不揮発性半導体記憶装置の最小閾値電圧を従来のMONOS型不揮発性半導体記憶装置に比べ低くすることができ、より低電圧で動作可能な優れた不揮発性半導体記憶装置を実現するのことから、小型かつ高機能の携帯電話や各種電子機器などに適用可能である。
11 半導体基板
12 チャネル領域
13 第1の不純物領域
14 第2の不純物領域
15 第1のゲート絶縁膜
16 ボトム絶縁膜
17 トップ絶縁膜
18a,18b 電荷蓄積層
19 第2のゲート絶縁膜
20 第3のゲート絶縁膜
21 ゲート電極
12 チャネル領域
13 第1の不純物領域
14 第2の不純物領域
15 第1のゲート絶縁膜
16 ボトム絶縁膜
17 トップ絶縁膜
18a,18b 電荷蓄積層
19 第2のゲート絶縁膜
20 第3のゲート絶縁膜
21 ゲート電極
Claims (18)
- 半導体基板と、
前記半導体基板上に設けられた第1導電型半導体層からなるチャネル領域と、
前記チャネル領域を挟んで前記半導体基板上に設けられた第2の導電型半導体層からなる第1及び第2の不純物領域と、
前記チャネル領域上に設けられた電荷蓄積層を有しない第1のゲート絶縁膜と、
前記チャネル領域と前記第1の不純物領域上にまたがるように形成された電荷蓄積層を有する第2のゲート絶縁膜と、前記チャネル領域と前記第2の不純物領域上にまたがるように形成された電荷蓄積層を有する第3のゲート絶縁膜と、
前記第1のゲート絶縁膜と前記第2のゲート絶縁膜と前記第3のゲート絶縁膜上に設けられたゲート電極とを有し、
前記第1のゲート絶縁膜の実効的酸化膜厚が前記第2のゲート絶縁膜及び前記第3のゲート絶縁膜の実効的酸化膜厚より薄く形成された不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置であって、
前記第2および第3のゲート絶縁膜は、前記チャネル領域上からLOCOS酸化膜上にかかるように形成され、前記LOCOS酸化膜のバーズビークを含む不揮発性半導体記憶装置。 - 請求項1または2に記載の不揮発性半導体記憶装置であって、
前記第2および第3のゲート絶縁膜は、ボトム酸化膜と電荷蓄積層とトップ酸化膜とを備え、前記トップ酸化膜は、熱酸化膜とCVD酸化膜との積層膜である不揮発性半導体記憶装置。 - 請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置であって、
前記チャネル領域下にアンチパンチスルー領域を備えた不揮発性半導体記憶装置。 - 請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置であって、
前記チャネル領域の両端にアンチパンチスルー領域を備えた不揮発性半導体記憶装置。 - 請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置であって、
前記アンチパンチスルー領域は、前記第1および第2の不純物領域に接するように設けられた不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置の製造方法であって、
(a)前記半導体基板上に前記第2のゲート絶縁膜及び前記第3のゲート絶縁膜を構成する絶縁膜を形成する工程と、
(b)前記第1の不純物領域及び前記第2の不純物領域を形成する工程と、
(c)前記チャネル領域上の絶縁膜の一部を選択的に除去する工程と、
(d)前記第1のゲート絶縁膜を形成する工程と、
(e)前記第1乃至第3のゲート絶縁膜を覆うように前記ゲート電極を形成する工程とを含む不揮発性半導体記憶装置の製造方法。 - 請求項7に記載の不揮発性半導体記憶装置の製造方法であって、
(b)前記第1の不純物領域及び前記第2の不純物領域を形成する工程は、
LOCOS酸化により、前記第2のゲート絶縁膜及び前記第3のゲート絶縁膜を構成する絶縁膜の一部を形成した後に実行される不揮発性半導体記憶装置の製造方法。 - 請求項7または8に記載の不揮発性半導体記憶装置の製造方法であって、
(a)前記絶縁膜を形成する工程は、ボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に電荷蓄積層を形成する工程と、
(c)前記選択的に除去する工程の後トップ酸化膜を形成する工程とを含む不揮発性半導体記憶装置の製造方法。 - 請求項7乃至9のいずれかに記載の不揮発性半導体記憶装置の製造方法であって、
前記トップ酸化膜を形成する工程は、熱酸化により酸化シリコン膜を形成する熱酸化工程と、前記酸化シリコン膜上にCVD法によりCVD酸化シリコン膜を形成する工程とを含む不揮発性半導体記憶装置の製造方法。 - 請求項7乃至9のいずれかに記載の不揮発性半導体記憶装置の製造方法であって、
前記トップ酸化膜を形成する工程は、熱酸化により酸化シリコン膜を形成する熱酸化工程を含む不揮発性半導体記憶装置の製造方法。 - 請求項7乃至9のいずれかに記載の不揮発性半導体記憶装置の製造方法であって、
前記トップ酸化膜を形成する工程は、CVD法によりCVD酸化シリコン膜を形成する工程である不揮発性半導体記憶装置の製造方法。 - 請求項9に記載の不揮発性半導体記憶装置の製造方法であって、
前記電荷蓄積層を形成する工程はCVD工程である不揮発性半導体記憶装置の製造方法。 - 請求項9に記載の不揮発性半導体記憶装置の製造方法であって、
(c)前記選択的に除去する工程は、前記チャネル領域上に開口するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、少なくとも前記電荷蓄積層を選択的に除去する工程と、
前記レジストパターンをマスクとして、イオン注入によりチャネル領域下にアンチパンチスルー領域を形成する工程とを含む不揮発性半導体記憶装置の製造方法。 - 請求項14に記載の不揮発性半導体記憶装置の製造方法であって、
前記アンチパンチスルー領域を形成する工程は、前記電荷蓄積層を選択的に除去する工程の後、
前記レジストパターンをマスクとして、斜めイオン注入により前記第1および第2の不純物領域に近接してアンチパンチスルー領域を形成する工程を含む不揮発性半導体記憶装置の製造方法。 - 請求項14または15に記載の不揮発性半導体記憶装置の製造方法であって、
前記イオン注入工程の後、レジストパターンを除去し、ゲート電極を形成する工程を含む不揮発性半導体記憶装置の製造方法。 - 請求項1乃至6のいずれかに記載の不揮発性半導体記憶装置を駆動する方法であって、
ドレインアバランシェホットホール注入により前記第2のゲート絶縁膜及び前記第3のゲート絶縁膜にホットホールを注入し、書込みまたは消去を行うようにした不揮発性半導体記憶装置の駆動方法。 - 請求項1乃至6のいずれかに記載の不揮発性半導体記憶装置を駆動する方法であって、
バンド間トンネルによりホットホール注入を行って書込みを行い、FNトンネル電流により電子注入を行って消去を行うようにした不揮発性半導体記憶装置の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005021847A JP2006210706A (ja) | 2005-01-28 | 2005-01-28 | 不揮発性半導体記憶装置、その製造方法およびその駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005021847A JP2006210706A (ja) | 2005-01-28 | 2005-01-28 | 不揮発性半導体記憶装置、その製造方法およびその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006210706A true JP2006210706A (ja) | 2006-08-10 |
Family
ID=36967192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005021847A Withdrawn JP2006210706A (ja) | 2005-01-28 | 2005-01-28 | 不揮発性半導体記憶装置、その製造方法およびその駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006210706A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012008067A1 (ja) * | 2010-07-15 | 2012-01-19 | パナソニック株式会社 | 半導体記憶装置及びその製造方法 |
JP2014007275A (ja) * | 2012-06-25 | 2014-01-16 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
-
2005
- 2005-01-28 JP JP2005021847A patent/JP2006210706A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012008067A1 (ja) * | 2010-07-15 | 2012-01-19 | パナソニック株式会社 | 半導体記憶装置及びその製造方法 |
JP2014007275A (ja) * | 2012-06-25 | 2014-01-16 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4116428B2 (ja) | マルチビットメモリセルを作製する方法 | |
JP4521597B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP4620334B2 (ja) | 半導体記憶装置、半導体装置及びそれらを備える携帯電子機器、並びにicカード | |
JP2013033984A (ja) | 導電性側壁スペーサを有する不揮発性メモリ装置及びその製造方法 | |
KR101038873B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
TWI413261B (zh) | 半導體裝置 | |
JP2004193226A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
WO2008059768A1 (fr) | Dispositif à semi-conducteur | |
JP4637457B2 (ja) | 平坦しないゲート絶縁膜を具備する不揮発性メモリ装置の製造方法 | |
US6844589B2 (en) | Non-volatile SONOS memory device and method for manufacturing the same | |
JP5486884B2 (ja) | 不揮発性半導体記憶装置、及びその製造方法 | |
TW200402884A (en) | Semiconductor device | |
JP2010245345A (ja) | 不揮発性半導体メモリ及びその製造方法 | |
JP4384616B2 (ja) | フラッシュメモリ素子の製造方法 | |
KR100731058B1 (ko) | 이중 터널 산화막을 포함하는 플래시 메모리 셀 및 그 제조방법 | |
JP5161494B2 (ja) | 半導体記憶装置 | |
KR100632461B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
KR100606928B1 (ko) | 비휘발성 메모리 장치 및 그 제조방법 | |
US7220651B2 (en) | Transistor and method for manufacturing the same | |
US20070145465A1 (en) | Non-volatile floating gate memory cells with polysilicon storage dots and fabrication methods thereof | |
JP2006210706A (ja) | 不揮発性半導体記憶装置、その製造方法およびその駆動方法 | |
JP2007158093A (ja) | 不揮発性半導体メモリデバイス及びその製造方法 | |
KR100609067B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
JP4334315B2 (ja) | 半導体記憶装置の製造方法 | |
US7902587B2 (en) | Non-volatile memory cell |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080401 |