JP2001332707A - Semiconductor integrated circuit device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、容量素子を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a manufacturing technology thereof, and more particularly to a technology effective when applied to a semiconductor integrated circuit device having a capacitance element.
【０００２】[0002]
【従来の技術】大容量メモリを代表する半導体メモリと
してＤＲＡＭ（Dynamic Random Access Memory）があ
る。このＤＲＡＭのメモリ容量は益々増大する傾向にあ
り、それに伴ってＤＲＡＭのメモリセルの集積度を向上
させる観点からメモリセルの占有面積も縮小の方向に進
んでいる。2. Description of the Related Art A DRAM (Dynamic Random Access Memory) is a semiconductor memory representing a large capacity memory. The memory capacity of the DRAM tends to increase, and the area occupied by the memory cell has also been reduced in view of improving the degree of integration of the memory cell of the DRAM.
【０００３】しかし、ＤＲＡＭのメモリセルにおける情
報蓄積用容量素子（キャパシタ）の蓄積容量は、ＤＲＡ
Ｍの動作マージンやソフトエラー等を考慮する観点から
世代によらず一定量が必要とされ、一般に比例縮小でき
ないことが知られている。However, the storage capacity of the information storage capacitor (capacitor) in a DRAM memory cell is DRA.
It is known that a certain amount is required irrespective of the generation from the viewpoint of considering the operation margin of M, a soft error, and the like, and it cannot be generally reduced in proportion.
【０００４】そこで、限られた小さな占有面積内に必要
な蓄積容量が確保できるキャパシタ構造の開発が進めら
れており、このようなキャパシタ構造として、立体的構
造を有する蓄積電極（下部電極）に、容量絶縁膜を介し
てプレート電極（上部電極）を形成した立体キャパシタ
構造が採用されている。Therefore, a capacitor structure capable of securing a required storage capacity within a limited small occupation area is being developed. Such a capacitor structure includes a three-dimensional storage electrode (lower electrode). A three-dimensional capacitor structure in which a plate electrode (upper electrode) is formed via a capacitance insulating film is employed.
【０００５】立体キャパシタは、キャパシタ電極をメモ
リセルの選択ＭＩＳＦＥＴ（MetalInsulator Semicondu
ctor Field Effect Transistor）の上層に配置する構造
が一般的であり、立体キャパシタ構造として、たとえば
特開平７−１２２６５４号公報に記載されている技術、
すなわちキャパシタをビット線の上方に配置するキャパ
シタ・オーバー・ビットライン（Capacitor Over Bitli
ne）構造が知られている。In a three-dimensional capacitor, a capacitor electrode is a memory cell selection MISFET (Metal Insulator Semiconductor).
In general, a structure arranged in an upper layer of a ctor field effect transistor) is used. As a three-dimensional capacitor structure, for example, a technology described in JP-A-7-122654,
That is, a capacitor over bit line in which a capacitor is arranged above a bit line.
ne) The structure is known.
【０００６】さらに、蓄積容量を確保するために、上記
蓄積電極を金属材料、たとえばルテニウム（Ｒｕ）で構
成し、上記容量絶縁膜を酸化シリコン（ＳｉＯ2）膜と
比べて比誘電率が高い絶縁膜、たとえば酸化タンタル
（Ｔａ2Ｏ5）膜によって構成するＭＩＭ（Metal Insula
tor Metal）構造が検討されている。なお、酸化タンタ
ル膜を採用したＭＩＭキャパシタ技術に関しては、たと
えば、応用物理学会発行「応用物理」第６６巻第１１
号、１９９７年１１月１０日発行、Ｐ１２１０〜Ｐ１２
１４に記載されている。Further, in order to secure a storage capacitor, the storage electrode is made of a metal material, for example, ruthenium (Ru), and the capacitor insulating film is an insulating material having a higher relative dielectric constant than a silicon oxide (SiO 2 ) film. MIM (Metal Insula) formed by a film, for example, a tantalum oxide (Ta 2 O 5 ) film
tor Metal) structures are being considered. The MIM capacitor technology employing a tantalum oxide film is described in, for example, “Applied Physics,” Vol.
Issue, November 10, 1997, P1210-P12
14.
【０００７】[0007]
【発明が解決しようとする課題】本発明者が検討したと
ころによると、２０〜５０程度の比誘電率を有する酸化
タンタル膜は、ＳｉＯ2換算膜厚として約１.６μｍが達
成されており、ギガビット世代初めまでは容量絶縁膜と
して適用可能と考えられる。しかし、４ギガビット以降
の世代では、ＳｉＯ2換算膜厚で１ｎｍ未満を有する容
量絶縁膜が必要となり、酸化タンタル膜では１ｎｍ未満
のＳｉＯ2換算膜厚を達成することが困難であると推測
される。According to studies made by the present inventors, a tantalum oxide film having a relative dielectric constant of about 20 to 50 has achieved a thickness of about 1.6 μm in terms of SiO 2 . Until the beginning of the gigabit generation, it is considered to be applicable as a capacitive insulating film. However, in the generations after 4 gigabits, a capacitance insulating film having a SiO 2 equivalent film thickness of less than 1 nm is required, and it is presumed that it is difficult to achieve a SiO 2 equivalent film thickness of less than 1 nm with a tantalum oxide film. .
【０００８】そこで、酸化タンタル膜に対し、より大き
な比誘電率を有するペロブスカイト系高誘電率膜、たと
えばＢＳＴ（ＢａxＳｒ1-xＴｉＯ3）などの開発が進め
られている。しかしながら、多元系の混晶であるＢＳＴ
は、組成によって比誘電率やリーク電流特性が変化する
ため、組成制御性や再現性に優れたＣＶＤ（ChemicalVa
por Deposition）技術が必要とされる。また、ＢＳＴで
は、薄膜化により比誘電率の低下やリーク電流の増加が
みられるが、ＳｉＯ2換算膜厚を低減するためには、比
誘電率の低下やリーク電流の増加を抑制する必要があ
る。さらに、ＢＳＴの成膜が酸化性雰囲気で行われるた
め、耐酸化性に優れた蓄積電極構造の開発も重要とされ
ており、実用化には未だ多くの課題を残している。In view of this, a perovskite-based high dielectric constant film having a higher relative dielectric constant than a tantalum oxide film, for example, BST (Ba x Sr 1 -x TiO 3 ) has been developed. However, BST which is a multi-component mixed crystal
Since the relative permittivity and the leak current characteristics change depending on the composition, CVD (Chemical Vaa) is excellent in composition controllability and reproducibility.
por Deposition) technology is required. Further, in BST, a decrease in relative dielectric constant and an increase in leak current are observed due to thinning, but in order to reduce the equivalent SiO 2 film thickness, it is necessary to suppress a decrease in relative dielectric constant and an increase in leak current. is there. Further, since the BST film is formed in an oxidizing atmosphere, it is important to develop a storage electrode structure having excellent oxidation resistance, and many problems remain for practical use.
【０００９】本発明の目的は、酸化タンタル膜単層より
も高い比誘電率を有する容量絶縁膜を形成することので
きる技術を提供することにある。An object of the present invention is to provide a technique capable of forming a capacitor insulating film having a higher dielectric constant than a single layer of a tantalum oxide film.
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１１】[0011]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、酸化チタン膜
（ＴｉＯ）と酸化タンタル膜との積層膜、またはチタン
酸タンタル膜（ＴａxＴｉ2-xＯ5）によって構成された
絶縁膜を有するものである。 （２）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
によって構成された絶縁膜を有し、上記絶縁膜の全体の
厚さを約５０ｎｍ以下とするものである。 （３）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
が複数層重なって構成された絶縁膜を有するものであ
る。 （４）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
によって構成された絶縁膜を有し、上記絶縁膜が、ルテ
ニウム膜、チタンナイトライド膜、シリコン膜またはシ
リコン粒からなる突起物が形成されたシリコン膜で構成
される電極上に形成されているものである。 （５）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
によって構成された絶縁膜を有し、上記絶縁膜が、シリ
コンで構成される基板上に酸窒化シリコン膜を介して形
成されているものである。 （６）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
によって構成された絶縁膜を有し、上記絶縁膜が、ルテ
ニウム膜、チタンナイトライド膜、シリコン膜またはシ
リコン粒からなる突起物が形成されたシリコン膜で構成
される電極上に形成されているものであって、上記絶縁
膜は、容量素子の容量絶縁膜を構成するものである。 （７）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
によって構成された絶縁膜を有し、上記絶縁膜が、シリ
コンで構成される基板上に酸窒化シリコン膜を介して形
成されているものであって、上記絶縁膜および上記酸窒
化シリコン膜によって、ＭＩＳトランジスタのゲート絶
縁膜を構成するものである。 （８）本発明の半導体集積回路装置の製造方法は、酸化
チタン膜と酸化タンタル膜との積層膜を形成する際、チ
タンを含む有機材料またはチタンのハロゲン化物を原料
としたＣＶＤ法を用いて減圧状態の酸化雰囲気で酸化チ
タン膜を堆積した後、この酸化チタン膜に結晶化処理を
施す工程と、タンタルを含む有機材料を原料としたＣＶ
Ｄ法を用いて減圧状態の酸化雰囲気で酸化タンタル膜を
堆積した後、この酸化タンタル膜に結晶化処理を施す工
程とを有するものである。 （９）本発明の半導体集積回路装置の製造方法は、タン
タルを含む有機材料と、チタンを含む有機材料またはチ
タンのハロゲン化物とを原料としたＣＶＤ法を用いて減
圧状態の酸化雰囲気でチタン酸タンタル膜を堆積した
後、このチタン酸タンタル膜に結晶化処理を施す工程を
有するものである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows. That is, (1) a semiconductor integrated circuit device of the present invention, a titanium oxide film (TiO) and a laminated film of a tantalum oxide film or a titanium tantalum film (Ta x Ti 2-x O 5) is constituted by an insulating film, It has. (2) A semiconductor integrated circuit device according to the present invention has an insulating film composed of a laminated film of a titanium oxide film and a tantalum oxide film or a tantalum titanate film, and has a total thickness of about 50 nm. The following is assumed. (3) The semiconductor integrated circuit device of the present invention has a laminated film of a titanium oxide film and a tantalum oxide film, or an insulating film formed by stacking a plurality of tantalum titanate films. (4) The semiconductor integrated circuit device of the present invention has an insulating film composed of a laminated film of a titanium oxide film and a tantalum oxide film or a tantalum titanate film, wherein the insulating film is a ruthenium film, a titanium nitride film. It is formed on an electrode composed of a film, a silicon film, or a silicon film on which projections made of silicon grains are formed. (5) A semiconductor integrated circuit device according to the present invention includes a laminated film of a titanium oxide film and a tantalum oxide film, or an insulating film formed of a tantalum titanate film, wherein the insulating film is formed of silicon. It is formed over the silicon oxynitride film. (6) The semiconductor integrated circuit device of the present invention has an insulating film composed of a laminated film of a titanium oxide film and a tantalum oxide film or a tantalum titanate film, wherein the insulating film is a ruthenium film, a titanium nitride. A film, a silicon film, or an electrode formed of a silicon film on which a projection made of silicon grains is formed, wherein the insulating film constitutes a capacitive insulating film of a capacitive element . (7) A semiconductor integrated circuit device according to the present invention includes a laminated film of a titanium oxide film and a tantalum oxide film, or an insulating film formed of a tantalum titanate film, wherein the insulating film is formed of silicon. The insulating film and the silicon oxynitride film are formed thereover via a silicon oxynitride film, and constitute a gate insulating film of a MIS transistor. (8) In the method of manufacturing a semiconductor integrated circuit device of the present invention, when forming a laminated film of a titanium oxide film and a tantalum oxide film, a CVD method using a titanium-containing organic material or a titanium halide as a raw material is used. Depositing a titanium oxide film in an oxidizing atmosphere under reduced pressure, and then subjecting the titanium oxide film to a crystallization process;
Depositing a tantalum oxide film in an oxidizing atmosphere under a reduced pressure using method D, and then subjecting the tantalum oxide film to a crystallization process. (9) The method of manufacturing a semiconductor integrated circuit device according to the present invention is a method for manufacturing a semiconductor integrated circuit device by using a CVD method using a tantalum-containing organic material and a titanium-containing organic material or a titanium halide as raw materials in an oxidizing atmosphere under reduced pressure. After the tantalum film is deposited, a step of subjecting the tantalum titanate film to a crystallization process is provided.
【００１２】上記した手段によれば、情報蓄積用容量素
子を構成する容量絶縁膜を、１００〜２００程度の比誘
電率を有する酸化チタン膜と２０〜５０程度の比誘電率
を有する酸化タンタル膜との積層構造とすることで、酸
化タンタル膜単層よりも高い比誘電率を有する容量絶縁
膜を得ることができる。また、チタン酸タンタル膜によ
って容量絶縁膜を構成することで、酸化タンタル膜中に
チタンまたは酸化チタンが形成されて、酸化タンタル膜
単層よりも高い比誘電率を有する容量絶縁膜を得ること
ができる。According to the above-mentioned means, the capacitance insulating film constituting the information storage capacitance element is made up of a titanium oxide film having a relative dielectric constant of about 100 to 200 and a tantalum oxide film having a relative dielectric constant of about 20 to 50. With this structure, a capacitor insulating film having a higher dielectric constant than a single layer of a tantalum oxide film can be obtained. In addition, by forming a capacitor insulating film with a tantalum titanate film, titanium or titanium oxide is formed in the tantalum oxide film, so that a capacitor insulating film having a higher dielectric constant than a single layer of the tantalum oxide film can be obtained. it can.
【００１３】また、酸化チタン膜と酸化タンタル膜との
積層膜、またはチタン酸タンタル膜をＭＩＳトランジス
タのゲート絶縁膜に用いることにより、ゲート絶縁膜の
ＳｉＯ2換算膜厚を薄くでき、かつリーク電流を低減す
ることが可能となる。Further, by using a laminated film of a titanium oxide film and a tantalum oxide film or a tantalum titanate film as a gate insulating film of a MIS transistor, the gate insulating film can be reduced in SiO 2 equivalent thickness and leak current can be reduced. Can be reduced.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１５】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。In all the drawings for describing the embodiments, parts having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
【００１６】（実施の形態１）図１は、本実施の形態１
であるＤＲＡＭを示す半導体基板の要部断面図である。
なお、実施の形態を説明するための全図において同一機
能を有するものは同一の符号を付し、その繰り返しの説
明は省略する。図１において、Ａ領域はメモリアレイの
一部を示し、Ｂ領域は周辺回路の一部を示す。(Embodiment 1) FIG. 1 shows Embodiment 1 of the present invention.
FIG. 2 is a cross-sectional view of a main part of a semiconductor substrate showing a DRAM as a first embodiment.
In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and the repeated description thereof will be omitted. In FIG. 1, an area A shows a part of a memory array, and an area B shows a part of a peripheral circuit.
【００１７】ｐ形の単結晶シリコンからなる半導体基板
１の主面には、メモリアレイのｐ形ウェル２、周辺回路
のｐ形ウェル３およびｎ形ウェル４が形成されている。
また、ｐ形ウェル２を囲むようにｎ形のディープウェル
５が形成されている。なお、各ウェルには、しきい値電
圧調整層が形成されていてもよい。On a main surface of a semiconductor substrate 1 made of p-type single crystal silicon, a p-type well 2 of a memory array, a p-type well 3 of a peripheral circuit, and an n-type well 4 are formed.
Further, an n-type deep well 5 is formed so as to surround the p-type well 2. Note that a threshold voltage adjustment layer may be formed in each well.
【００１８】各ウェルの主面には、分離領域６が形成さ
れている。分離領域６は酸化シリコン膜からなり、半導
体基板１の主面に形成された浅溝７に熱酸化された酸化
シリコン膜８を介して形成されている。An isolation region 6 is formed on the main surface of each well. The isolation region 6 is made of a silicon oxide film, and is formed in a shallow groove 7 formed on the main surface of the semiconductor substrate 1 via a thermally oxidized silicon oxide film 8.
【００１９】ｐ形ウェル２の主面にはＤＲＡＭのメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成されている。また、
ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐが形成されている。On the main surface of the p-type well 2, a MISFET Qs for selecting a memory cell of a DRAM is formed. Also,
The main surfaces of the p-type well 3 and the n-type well 4 are respectively provided with an n-channel MISFET Qn and a p-channel MISFET Q
p is formed.
【００２０】メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ
形ウェル２の主面上にゲート絶縁膜９を介して形成され
たゲート電極１０と、ゲート電極１０の両側のｐ形ウェ
ル２の主面に形成された不純物半導体領域１１とからな
る。ゲート絶縁膜９は、たとえば７〜８ｎｍの膜厚を有
する熱酸化により形成された酸化シリコン膜からなる。
ゲート電極１０は、たとえば膜厚７０ｎｍの多結晶シリ
コン膜１０ａ、膜厚５０ｎｍのチタンナイトライド（Ｔ
ｉＮ）膜１０ｂおよび膜厚１００ｎｍのタングステン
（Ｗ）膜１０ｃの積層膜とすることができる。また、不
純物半導体領域１１にはｎ形の不純物、たとえば砒素
（Ａｓ）またはリン（Ｐ）が導入されている。The memory cell selection MISFET Qs is p
A gate electrode 10 is formed on a main surface of the p-type well 2 via a gate insulating film 9, and an impurity semiconductor region 11 is formed on a main surface of the p-type well 2 on both sides of the gate electrode 10. Gate insulating film 9 is made of, for example, a silicon oxide film having a thickness of 7 to 8 nm and formed by thermal oxidation.
The gate electrode 10 is made of, for example, a polycrystalline silicon film 10a having a thickness of 70 nm and a titanium nitride (T
It can be a laminated film of an iN) film 10b and a 100 nm-thick tungsten (W) film 10c. Further, an n-type impurity, for example, arsenic (As) or phosphorus (P) is introduced into the impurity semiconductor region 11.
【００２１】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極１０の上層には窒化シリコン膜からなるキャップ
絶縁膜１２が形成され、さらにその上層を窒化シリコン
膜１３で覆われる。窒化シリコン膜１３は、ゲート電極
１０の側壁にも形成され、後に説明する接続孔を形成す
る際の自己整合加工に利用される。なお、メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極１０は、ＤＲＡＭの
ワード線として機能するものであり、分離領域６の上面
にはワード線ＷＬが形成されている。A cap insulating film 12 made of a silicon nitride film is formed on the gate electrode 10 of the memory cell selecting MISFET Qs, and the cap insulating film 12 is further covered with a silicon nitride film 13. The silicon nitride film 13 is also formed on the side wall of the gate electrode 10 and is used for a self-alignment process when forming a connection hole described later. The gate electrode 10 of the memory cell selecting MISFET Qs functions as a DRAM word line, and a word line WL is formed on the upper surface of the isolation region 6.
【００２２】一方、ｎチャネルＭＩＳＦＥＴＱｎは、ｐ
形ウェル３の主面上に形成され、ゲート絶縁膜９を介し
て形成されたゲート電極１０と、ゲート電極１０の両側
のｐ形ウェル３の主面に形成された不純物半導体領域１
４とから構成される。ゲート絶縁膜９およびゲート電極
１０は前記と同様である。不純物半導体領域１４は低濃
度のｎ-形半導体領域１４ａと高濃度のｎ+形半導体領域
１４ｂとからなり、いわゆるＬＤＤ（Lightly Doped Dr
ain）構造を形成している。On the other hand, the n-channel MISFET Qn
A gate electrode 10 formed on the main surface of the p-type well 3 via the gate insulating film 9 and an impurity semiconductor region 1 formed on the main surface of the p-type well 3 on both sides of the gate electrode 10
And 4. The gate insulating film 9 and the gate electrode 10 are the same as described above. The impurity semiconductor region 14 includes a low-concentration n − -type semiconductor region 14a and a high-concentration n + -type semiconductor region 14b.
ain) to form a structure.
【００２３】同様に、ｐチャネルＭＩＳＦＥＴＱｐは、
ｎ形ウェル４の主面上に形成され、ゲート絶縁膜９を介
して形成されたゲート電極１０と、ゲート電極１０の両
側のｎ形ウェル４の主面に形成された不純物半導体領域
１５とから構成される。ゲート絶縁膜９およびゲート電
極１０は前記と同様である。不純物半導体領域１５は低
濃度のｐ-形半導体領域１５ａと高濃度のｐ+形半導体領
域１５ｂとからなり、いわゆるＬＤＤ構造を形成してい
る。Similarly, the p-channel MISFET Qp is
A gate electrode 10 formed on the main surface of the n-type well 4 and formed via the gate insulating film 9 and an impurity semiconductor region 15 formed on the main surface of the n-type well 4 on both sides of the gate electrode 10 Be composed. The gate insulating film 9 and the gate electrode 10 are the same as described above. The impurity semiconductor region 15 includes a low-concentration p − -type semiconductor region 15a and a high-concentration p + -type semiconductor region 15b, forming a so-called LDD structure.
【００２４】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１０の上層には窒化
シリコン膜からなるキャップ絶縁膜１２が形成され、側
面には、たとえば窒化シリコン膜からなるサイドウォー
ルスペーサ１６が形成されている。A cap insulating film 12 made of a silicon nitride film is formed on the gate electrode 10 of the n-channel MISFET Qn and the p-channel MISFET Qp, and a sidewall spacer 16 made of, for example, a silicon nitride film is formed on the side surface. .
【００２５】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐは、層間絶縁膜１７で覆われている。層間絶縁膜１
７は、たとえばＳＯＧ（Spin On Glass）膜１７ａ、Ｔ
ＥＯＳ（テトラエトキシシラン）を原料ガスとしプラズ
マＣＶＤ法により形成された酸化シリコン膜（以下ＴＥ
ＯＳ酸化膜という）がＣＭＰ（Chemical Mechanical Po
lishing）法により平坦化されたＴＥＯＳ酸化膜１７
ｂ、ＴＥＯＳ酸化膜１７ｃおよび酸化シリコン膜１７ｄ
の積層膜とすることができる。Memory cell selecting MISFET Qs, n-channel MISFET Qn and p-channel MISFET
Qp is covered with an interlayer insulating film 17. Interlayer insulating film 1
7 is a SOG (Spin On Glass) film 17a, T
A silicon oxide film (hereinafter referred to as TE) formed by plasma CVD using EOS (tetraethoxysilane) as a source gas.
OS oxide film) is a CMP (Chemical Mechanical Po
TEOS oxide film 17 planarized by the lishing) method
b, TEOS oxide film 17c and silicon oxide film 17d
Laminated film.
【００２６】層間絶縁膜１７上にはビット線ＢＬおよび
第１層配線１８（Ｍ１）が形成されている。ビット線Ｂ
Ｌおよび第１層配線１８（Ｍ１）は、たとえばチタン
（Ｔｉ）膜１８ａ、チタンナイトライド膜１８ｂおよび
タングステン膜１８ｃの積層膜とすることができる。こ
れにより、ビット線ＢＬおよび第１層配線１８（Ｍ１）
を低抵抗化してＤＲＡＭの性能を向上することができ
る。また、ビット線ＢＬと第１層配線１８（Ｍ１）と
は、後に説明するように同時に形成される。これにより
工程を簡略化することができる。On the interlayer insulating film 17, a bit line BL and a first layer wiring 18 (M1) are formed. Bit line B
L and the first layer wiring 18 (M1) can be, for example, a laminated film of a titanium (Ti) film 18a, a titanium nitride film 18b, and a tungsten film 18c. Thereby, the bit line BL and the first layer wiring 18 (M1)
Can be reduced to improve the performance of the DRAM. Further, the bit line BL and the first layer wiring 18 (M1) are formed simultaneously as described later. Thereby, the process can be simplified.
【００２７】ビット線ＢＬはプラグ１９を介して一対の
メモリセル選択用ＭＩＳＦＥＴＱｓに共有される不純物
半導体領域１１に接続される。プラグ１９は、たとえば
ｎ形の不純物が導入された多結晶シリコン膜とすること
ができる。また、プラグ１９とビット線ＢＬとの接続部
にはチタンシリサイド（ＴｉＳｉ2）膜２０が形成され
ている。これによりビット線ＢＬとプラグ１９との間の
接続抵抗を低減し、接続信頼性を向上することができ
る。The bit line BL is connected via a plug 19 to the impurity semiconductor region 11 shared by a pair of memory cell selecting MISFETs Qs. Plug 19 can be, for example, a polycrystalline silicon film into which an n-type impurity has been introduced. Further, a titanium silicide (TiSi 2 ) film 20 is formed at a connection portion between the plug 19 and the bit line BL. Thereby, the connection resistance between the bit line BL and the plug 19 can be reduced, and the connection reliability can be improved.
【００２８】第１層配線１８（Ｍ１）は、接続孔２１を
介してｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導体
領域１５に接続される。また、第１層配線１８（Ｍ１）
と不純物半導体領域１４，１５との接続部にはチタンシ
リサイド膜２０が形成されている。これにより第１層配
線１８（Ｍ１）と不純物半導体領域１４，１５との間の
接続抵抗を低減し、接続信頼性を向上することができ
る。The first layer wiring 18 (M1) is connected to the impurity semiconductor region 14 of the n-channel MISFET Qn and the impurity semiconductor region 15 of the p-channel MISFET Qp via the connection hole 21. Also, the first layer wiring 18 (M1)
A titanium silicide film 20 is formed at the connection between the semiconductor region and the impurity semiconductor regions 14 and 15. Thereby, the connection resistance between the first layer wiring 18 (M1) and the impurity semiconductor regions 14 and 15 can be reduced, and the connection reliability can be improved.
【００２９】ビット線ＢＬおよび第１層配線１８（Ｍ
１）は窒化シリコン膜からなるキャップ絶縁膜２２ａお
よびサイドウォールスペーサ２２ｂで覆われ、さらに層
間絶縁膜２３で覆われている。層間絶縁膜２３は、たと
えばＳＯＧ膜２３ａ、ＣＭＰ法により平坦化されたＴＥ
ＯＳ酸化膜２３ｂおよびＴＥＯＳ酸化膜２３ｃの積層膜
とすることができる。The bit line BL and the first layer wiring 18 (M
1) is covered with a cap insulating film 22a made of a silicon nitride film and a sidewall spacer 22b, and further covered with an interlayer insulating film 23. The interlayer insulating film 23 is made of, for example, an SOG film 23a, a TE planarized by a CMP method.
It can be a stacked film of the OS oxide film 23b and the TEOS oxide film 23c.
【００３０】層間絶縁膜２３の上層のメモリアレイには
情報蓄積用容量素子Ｃが形成されている。また、周辺回
路の層間絶縁膜２３の上層には絶縁膜２４が形成されて
いる。絶縁膜２４は、たとえば窒化シリコン膜２４ａお
よび酸化シリコン膜２４ｂの積層膜とすることができ
る。An information storage capacitor C is formed in the memory array above the interlayer insulating film 23. Further, an insulating film 24 is formed on the interlayer insulating film 23 of the peripheral circuit. The insulating film 24 can be, for example, a laminated film of a silicon nitride film 24a and a silicon oxide film 24b.
【００３１】メモリセル選択用ＭＩＳＦＥＴＱｓのプラ
グ１９を介してビット線ＢＬに接続される不純物半導体
領域１１とは逆の不純物半導体領域１１には、プラグ１
９と同一層によって構成されるプラグ２５が接続されて
いる。さらに、プラグ２５の上方にはプラグ２６を介し
て情報蓄積用容量素子Ｃが形成されており、情報蓄積用
容量素子Ｃは、プラグ２６に接続される蓄積電極２７
と、容量絶縁膜２８と、プレート電極２９とから構成さ
れる。In the impurity semiconductor region 11 opposite to the impurity semiconductor region 11 connected to the bit line BL via the plug 19 of the memory cell selecting MISFET Qs, the plug 1
A plug 25 made of the same layer as that of the plug 9 is connected. Further, an information storage capacitor C is formed above the plug 25 via the plug 26, and the information storage capacitor C is connected to the storage electrode 27 connected to the plug 26.
, A capacitance insulating film 28, and a plate electrode 29.
【００３２】蓄積電極２７は、非晶質シリコン膜、ある
いはルテニウム膜またはチタンナイトライド膜などの金
属膜によって構成される。プレート電極２９は、ルテニ
ウム膜、チタンナイトライド膜またはタングステン膜な
どの金属膜、タングステンナイトライド（ＷＮ）膜など
の金属化合物を使用することもできる。The storage electrode 27 is formed of an amorphous silicon film or a metal film such as a ruthenium film or a titanium nitride film. For the plate electrode 29, a metal film such as a ruthenium film, a titanium nitride film or a tungsten film, or a metal compound such as a tungsten nitride (WN) film can be used.
【００３３】容量絶縁膜２８は、第１酸化タンタル膜、
第１酸化チタン膜、第２酸化タンタル膜および第２酸化
チタン膜が下層から順に堆積された積層膜で構成され、
この積層膜の全体の厚さは１０〜５０ｎｍ程度である。
１００〜２００の比誘電率を有する酸化チタン膜と２０
〜５０の比誘電率を有する酸化タンタル膜とを積層する
ことで、酸化タンタル膜単層よりも高い比誘電率を得る
ことができる。The capacitor insulating film 28 includes a first tantalum oxide film,
A first titanium oxide film, a second tantalum oxide film, and a second titanium oxide film are each formed of a laminated film sequentially deposited from a lower layer,
The total thickness of this laminated film is about 10 to 50 nm.
Titanium oxide film having a relative dielectric constant of 100 to 200 and 20
By laminating a tantalum oxide film having a relative dielectric constant of 50 to 50, a higher relative dielectric constant than a single layer of a tantalum oxide film can be obtained.
【００３４】情報蓄積用容量素子Ｃの上層には、たとえ
ばＴＥＯＳ酸化膜からなる絶縁膜３０を介して第２層配
線３１（Ｍ２）が形成されている。第２層配線３１（Ｍ
２）は、たとえばチタン膜３１ａ、アルミニウム（Ａ
ｌ）膜３１ｂおよびチタンナイトライド膜３１ｃの積層
膜とすることができる。A second layer wiring 31 (M2) is formed above the information storage capacitor C via an insulating film 30 made of, for example, a TEOS oxide film. Second layer wiring 31 (M
2) includes, for example, a titanium film 31a and aluminum (A
1) It can be a laminated film of the film 31b and the titanium nitride film 31c.
【００３５】第２層配線３１（Ｍ２）は、プラグ３２を
介して第１層配線１８（Ｍ１）に接続される。プラグ３
２は、たとえばチタン膜およびチタンナイトライド膜の
積層膜からなる接着層３２ａとＣＶＤ法によるタングス
テン膜３２ｂの積層膜とすることができる。The second layer wiring 31 (M2) is connected to the first layer wiring 18 (M1) via a plug 32. Plug 3
2 can be a laminated film of, for example, an adhesive layer 32a composed of a laminated film of a titanium film and a titanium nitride film and a tungsten film 32b formed by a CVD method.
【００３６】第２層配線３１（Ｍ２）は、層間絶縁膜３
３で覆われ、層間絶縁膜３３の上層には第２層配線３１
（Ｍ２）と同様な第３層配線３４（Ｍ３）が形成されて
いる。層間絶縁膜３３は、たとえばＴＥＯＳ酸化膜３３
ａ、ＳＯＧ膜３３ｂおよびＴＥＯＳ酸化膜３３ｃの積層
膜とすることができる。また、第３層配線３４（Ｍ３）
と第２層配線３１（Ｍ２）とはプラグ３２と同様なプラ
グ３５により接続されている。The second layer wiring 31 (M 2) is
3 and the second-layer wiring 31
A third layer wiring 34 (M3) similar to (M2) is formed. The interlayer insulating film 33 is, for example, a TEOS oxide film 33
a, a laminated film of the SOG film 33b and the TEOS oxide film 33c. Further, the third layer wiring 34 (M3)
And the second layer wiring 31 (M2) are connected by a plug 35 similar to the plug 32.
【００３７】次に、本実施の形態１であるＤＲＡＭの製
造方法の一例を図２〜図１３を用いて工程順に説明す
る。Next, an example of a method of manufacturing the DRAM according to the first embodiment will be described in the order of steps with reference to FIGS.
【００３８】まず、図２に示すように、ｐ形で比抵抗が
１０Ωｃｍ程度のシリコン単結晶からなる半導体基板１
を用意し、この半導体基板１の主面に浅溝７を形成す
る。その後、半導体基板１に熱酸化を施し、酸化シリコ
ン膜８を形成する。さらに酸化シリコン膜を堆積してこ
れをＣＭＰ法により研磨して浅溝７内にのみ酸化シリコ
ン膜を残し、分離領域６を形成する。First, as shown in FIG. 2, a semiconductor substrate 1 made of a p-type silicon single crystal having a specific resistance of about 10 Ωcm.
And a shallow groove 7 is formed in the main surface of the semiconductor substrate 1. Thereafter, thermal oxidation is performed on the semiconductor substrate 1 to form a silicon oxide film 8. Further, a silicon oxide film is deposited and polished by the CMP method to leave the silicon oxide film only in the shallow groove 7, thereby forming the isolation region 6.
【００３９】次に、メモリセルを形成する領域（Ａ領
域：メモリアレイ）の半導体基板１にｎ形不純物、たと
えばリンをイオン打ち込みしてディープウェル５を形成
し、メモリアレイと周辺回路（Ｂ領域）の一部（ｎチャ
ネルＭＩＳＦＥＴＱｎを形成する領域）にｐ形不純物、
たとえばホウ素（Ｂ）をイオン打ち込みしてｐ形ウェル
２，３を形成し、周辺回路の他の一部（ｐチャネルＭＩ
ＳＦＥＴＱｐを形成する領域）にｎ形不純物、たとえば
リンをイオン打ち込みしてｎ形ウェル４を形成する。ま
た、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしき
い値電圧を調整するための不純物、たとえばフッ化ホウ
素（ＢＦ2）をｐ形ウェル２，３およびｎ形ウェル４に
イオン打ち込みする。ディープウェル５は、入出力回路
などから半導体基板１を通じてメモリアレイのｐ形ウエ
ル２にノイズが侵入するのを防止するために形成され
る。Next, an n-type impurity, for example, phosphorus is ion-implanted into the semiconductor substrate 1 in a region where a memory cell is formed (region A: memory array) to form a deep well 5, and a memory array and a peripheral circuit (region B) ) (A region where the n-channel MISFET Qn is formed)
For example, boron (B) is ion-implanted to form p-type wells 2 and 3, and another part of the peripheral circuit (p-channel MI
An n-type well 4 is formed by ion-implanting an n-type impurity, for example, phosphorus into a region where the SFET Qp is to be formed. Subsequent to this ion implantation, an impurity for adjusting the threshold voltage of the MISFET, for example, boron fluoride (BF 2 ) is ion-implanted into the p-type wells 2 and 3 and the n-type well 4. The deep well 5 is formed to prevent noise from entering the p-type well 2 of the memory array through the semiconductor substrate 1 from an input / output circuit or the like.
【００４０】次に、図３に示すように、ｐ形ウェル２，
３およびｎ形ウェル４の各表面をフッ酸（ＨＦ）系の溶
液を使って洗浄した後、半導体基板１を８５０℃程度で
ウェット酸化してｐ形ウェル２，３およびｎ形ウェル４
の各表面に膜厚７ｎｍ程度の清浄なゲート絶縁膜９を形
成する。Next, as shown in FIG.
After cleaning the surfaces of the n-type well 3 and the n-type well 4 using a hydrofluoric acid (HF) -based solution, the semiconductor substrate 1 is wet-oxidized at about 850 ° C.
A clean gate insulating film 9 having a thickness of about 7 nm is formed on each surface of the substrate.
【００４１】次に、ゲート絶縁膜９の上部にゲート電極
１０Ａ，１０Ｂ，１０Ｃを形成する。ゲート電極１０Ａ
は、メモリセル選択用ＭＩＳＦＥＴＱｓの一部を構成
し、活性領域以外の領域ではワード線ＷＬとして機能す
る。Next, gate electrodes 10A, 10B and 10C are formed on the gate insulating film 9. Gate electrode 10A
Constitutes a part of the memory cell selection MISFET Qs, and functions as a word line WL in a region other than the active region.
【００４２】ゲート電極１０Ａ（ワード線ＷＬ）および
ゲート電極１０Ｂ，１０Ｃは、たとえばリンなどのｎ形
不純物がドープされた膜厚７０ｎｍ程度の多結晶シリコ
ン膜１０ａを半導体基板１上にＣＶＤ法で堆積し、次い
でその上層に膜厚５０ｎｍ程度のチタンナイトライド膜
１０ｂと膜厚１００ｎｍ程度のタングステン膜１０ｃと
をスパッタリング法で堆積する。さらにその上層に膜厚
１５０ｎｍ程度のキャップ絶縁膜１２、たとえば窒化シ
リコン膜をＣＶＤ法で堆積した後、フォトレジスト膜を
マスクにしてこれらの膜をパターニングすることにより
形成する。チタンナイトライド膜１０ｂは、高温熱処理
時にタングステン膜１０ｃと多結晶シリコン膜１０ａと
が反応して両者の界面に高抵抗のシリサイド層が形成さ
れるのを防止するバリア層として機能する。バリア層に
は、チタンナイドライド膜の他、タングステンナイトラ
イド膜などを使用することもできる。For the gate electrode 10A (word line WL) and the gate electrodes 10B and 10C, a polycrystalline silicon film 10a having a thickness of about 70 nm doped with an n-type impurity such as phosphorus is deposited on the semiconductor substrate 1 by the CVD method. Then, a titanium nitride film 10b having a thickness of about 50 nm and a tungsten film 10c having a thickness of about 100 nm are deposited thereon by sputtering. Further, a cap insulating film 12 having a thickness of about 150 nm, for example, a silicon nitride film is deposited thereon by a CVD method, and then these films are patterned using a photoresist film as a mask. The titanium nitride film 10b functions as a barrier layer that prevents the tungsten film 10c and the polycrystalline silicon film 10a from reacting during high-temperature heat treatment to form a high-resistance silicide layer at the interface between the two. As the barrier layer, a tungsten nitride film or the like can be used in addition to the titanium hydride film.
【００４３】次に、上記フォトレジスト膜を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。次いで、半導体基板１に９００℃
程度の酸化処理を施す。Next, after removing the photoresist film, the semiconductor substrate 1 is etched using an etching solution such as hydrofluoric acid.
Dry etching residues and photoresist residues remaining on the surface of the substrate are removed. Next, the semiconductor substrate 1
A degree of oxidation treatment is performed.
【００４４】次に、ｎ形ウェル４にｐ形不純物、たとえ
ばホウ素をイオン打ち込みしてゲート電極１０Ｃの両側
のｎ形ウェル４にｐ-形半導体領域１５ａを形成する。
また、ｐ形ウェル２，３にｎ形不純物、たとえばリンを
イオン打ち込みしてゲート電極１０Ｂの両側のｐ形ウェ
ル３にｎ-形半導体領域１４ａを形成し、ゲート電極１
０Ａの両側のｐ形ウェル２に不純物半導体領域１１（ソ
ース、ドレイン）を形成する。これにより、メモリアレ
イにメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。Next, p-type impurity into the n-type well 4, for example boron is ion-implanted into both sides of the n-type well 4 of the gate electrode 10C p - forms a type semiconductor region 15a.
Further, n-type impurities in p-type well 2 and 3, for example, phosphorus is ion-implanted n to p type well 3 on both sides of the gate electrode 10B by - a type semiconductor region 14a is formed, the gate electrode 1
An impurity semiconductor region 11 (source, drain) is formed in the p-type well 2 on both sides of 0A. As a result, the memory cell selecting MISFET Qs is formed in the memory array.
【００４５】次に、図４に示すように、半導体基板１上
にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１３を
堆積した後、メモリアレイの窒化シリコン膜１３をフォ
トレジスト膜で覆い、周辺回路の窒化シリコン膜１３を
異方性エッチングすることにより、ゲート電極１０Ｂ，
１０Ｃの側壁にサイドウォールスペーサ１６を形成す
る。このエッチングは、ゲート絶縁膜９や分離領域６に
埋め込まれた酸化シリコン膜の削れ量を最少とするため
に、酸化シリコン膜に対する窒化シリコン膜１３のエッ
チングレートが大きくなるようなエッチングガスを使用
して行う。また、ゲート電極１０Ｂ，１０Ｃ上の窒化シ
リコン膜によって構成されるキャップ絶縁膜１２の削れ
量を最少とするために、オーバーエッチング量を必要最
小限にとどめるようにする。Next, as shown in FIG. 4, a silicon nitride film 13 having a thickness of about 50 nm is deposited on the semiconductor substrate 1 by the CVD method, and then the silicon nitride film 13 of the memory array is covered with a photoresist film. By anisotropically etching the silicon nitride film 13 of the circuit, the gate electrode 10B,
A side wall spacer 16 is formed on the side wall of 10C. This etching uses an etching gas that increases the etching rate of the silicon nitride film 13 with respect to the silicon oxide film in order to minimize the amount of the silicon oxide film buried in the gate insulating film 9 and the isolation region 6. Do it. Further, in order to minimize the shaving amount of the cap insulating film 12 composed of the silicon nitride film on the gate electrodes 10B and 10C, the over-etching amount is kept to a necessary minimum.
【００４６】次に、上記フォトレジスト膜を除去した
後、周辺回路のｎ形ウェル４にｐ形不純物、たとえばホ
ウ素をイオン打ち込みしてｐチャネルＭＩＳＦＥＴＱｐ
のｐ+形半導体領域１５ｂ（ソース、ドレイン）を形成
し、周辺回路のｐ形ウエル３にｎ形不純物、たとえば砒
素をイオン打ち込みしてｎチャネルＭＩＳＦＥＴＱｎの
ｎ+形半導体領域１４ｂ（ソース、ドレイン）を形成す
る。これにより、周辺回路にｐチャネルＭＩＳＦＥＴＱ
ｐおよびｎチャネルＭＩＳＦＥＴＱｎが形成される。Next, after the photoresist film is removed, a p-type impurity, for example, boron is ion-implanted into the n-type well 4 of the peripheral circuit to form a p-channel MISFET Qp.
The p + type semiconductor region 15b (source, drain) is formed, n-type impurities in p-type well 3 in the peripheral circuit, for example arsenic is ion-implanted n-channel MISFETQn n + -type semiconductor regions 14b (source, drain) To form As a result, the p-channel MISFET Q
P and n channel MISFETs Qn are formed.
【００４７】次に、図５に示すように、半導体基板１上
に膜厚３００ｎｍ程度のＳＯＧ膜１７ａをスピン塗布し
た後、半導体基板１を８００℃、１分程度熱処理してＳ
ＯＧ膜１７ａをシンタリング（焼き締め）する。Next, as shown in FIG. 5, an SOG film 17a having a thickness of about 300 nm is spin-coated on the semiconductor substrate 1, and then the semiconductor substrate 1 is heat-treated at 800.degree.
The OG film 17a is sintered (burned).
【００４８】次に、ＳＯＧ膜１７ａの上層に膜厚６００
ｎｍ程度のＴＥＯＳ酸化膜１７ｂを堆積した後、このＴ
ＥＯＳ酸化膜１７ｂをＣＭＰ法で研磨してその表面を平
坦化する。ＴＥＯＳ酸化膜１７ｂは、たとえばオゾン
（Ｏ3）とテトラエトキシシランとをソースガスに用い
たプラズマＣＶＤ法で堆積する。Next, a film thickness of 600 is formed on the SOG film 17a.
After depositing a TEOS oxide film 17b of about nm,
The EOS oxide film 17b is polished by the CMP method to planarize the surface. The TEOS oxide film 17b is deposited by, for example, a plasma CVD method using ozone (O 3 ) and tetraethoxysilane as a source gas.
【００４９】次に、ＴＥＯＳ酸化膜１７ｂの上層に膜厚
１００ｎｍ程度のＴＥＯＳ酸化膜１７ｃを堆積する。こ
のＴＥＯＳ酸化膜１７ｃは、ＣＭＰ法で研磨されたとき
に生じた前記ＴＥＯＳ酸化膜１７ｂの表面の微細な傷を
補修するために堆積する。ＴＥＯＳ酸化膜１７ｃは、た
とえばオゾンとテトラエトキシシランとをソースガスに
用いたプラズマＣＶＤ法で堆積する。ＴＥＯＳ酸化膜１
７ｂの上層には、ＴＥＯＳ酸化膜１７ｃに代えてＰＳＧ
（Phospho Silicate Glass）膜を堆積してもよい。Next, a TEOS oxide film 17c having a thickness of about 100 nm is deposited on the TEOS oxide film 17b. The TEOS oxide film 17c is deposited in order to repair fine scratches on the surface of the TEOS oxide film 17b generated when the surface is polished by the CMP method. The TEOS oxide film 17c is deposited by, for example, a plasma CVD method using ozone and tetraethoxysilane as a source gas. TEOS oxide film 1
7b, a PSG is used instead of the TEOS oxide film 17c.
(Phospho Silicate Glass) film may be deposited.
【００５０】次に、ＴＥＯＳ酸化膜１７ｃの上層にフォ
トレジスト膜３６を形成し、このフォトレジスト膜３６
をマスクにしたドライエッチングでメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの不純物半導体領域１１の上層のＴＥＯ
Ｓ酸化膜１７ｃ，１７ｂおよびＳＯＧ膜１７ａを除去す
る。Next, a photoresist film 36 is formed on the TEOS oxide film 17c, and this photoresist film 36 is formed.
For memory cell selection by dry etching using
TEO in the upper layer of the impurity semiconductor region 11 of the ISFET Qs
The S oxide films 17c and 17b and the SOG film 17a are removed.
【００５１】なお、上記エッチングは、窒化シリコン膜
１３に対するＴＥＯＳ酸化膜１７ｃ，１７ｂおよびＳＯ
Ｇ膜１７ａのエッチングレートが大きくなるような条件
で行い、不純物半導体領域１１や分離領域６の上部を覆
っている窒化シリコン膜１３が完全には除去されないよ
うにする。The above etching is performed on the silicon nitride film 13 with the TEOS oxide films 17c, 17b and SO
The etching is performed under such a condition that the etching rate of the G film 17a is increased so that the silicon nitride film 13 covering the impurity semiconductor region 11 and the upper portion of the isolation region 6 is not completely removed.
【００５２】続いて、上記フォトレジスト膜３６をマス
クにしたドライエッチングでメモリセル選択用ＭＩＳＦ
ＥＴＱｓの不純物半導体領域１１の上層の窒化シリコン
膜１３とゲート絶縁膜９とを除去することにより、不純
物半導体領域１１の一方の上部に接続孔３７を形成し、
他方の上部に接続孔３８を形成する。Subsequently, the memory cell selection MISF is performed by dry etching using the photoresist film 36 as a mask.
By removing the silicon nitride film 13 and the gate insulating film 9 above the impurity semiconductor region 11 of ETQs, a connection hole 37 is formed on one upper portion of the impurity semiconductor region 11,
A connection hole 38 is formed on the other upper part.
【００５３】次に、フォトレジスト膜３６を除去した
後、図６に示すように、接続孔３７，３８の内部にプラ
グ１９，２５をそれぞれ形成する。プラグ１９，２５
は、ＴＥＯＳ酸化膜１７ｃの上層にｎ形不純物（たとえ
ばリン）をドープした多結晶シリコン膜をＣＶＤ法で堆
積した後、この多結晶シリコン膜をＣＭＰ法で研磨して
接続孔３７，３８の内部に残すことにより形成する。Next, after removing the photoresist film 36, plugs 19 and 25 are formed inside the connection holes 37 and 38, respectively, as shown in FIG. Plug 19, 25
A polycrystalline silicon film doped with an n-type impurity (for example, phosphorus) is deposited on the TEOS oxide film 17c by a CVD method, and then the polycrystalline silicon film is polished by a CMP method to form the inside of the connection holes 37 and 38. To form.
【００５４】次に、図７に示すように、ＴＥＯＳ酸化膜
１７ｃの上層に膜厚２００ｎｍ程度の酸化シリコン膜１
７ｄを堆積した後、半導体基板１を８００℃程度で熱処
理する。酸化シリコン膜１７ｄは、たとえばオゾンとテ
トラエトキシシランとをソースガスに用いたプラズマＣ
ＶＤ法で堆積されたＴＥＯＳ酸化膜である。また、この
熱処理によって、プラグ１９，２５を構成する多結晶シ
リコン膜中のｎ形不純物が接続孔３７，３８の底部から
メモリセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域
１１に拡散し、不純物半導体領域１１が低抵抗化され
る。Next, as shown in FIG. 7, a silicon oxide film 1 having a thickness of about 200 nm is formed on the TEOS oxide film 17c.
After depositing 7d, the semiconductor substrate 1 is heat-treated at about 800 ° C. The silicon oxide film 17d is formed of a plasma C using, for example, ozone and tetraethoxysilane as a source gas.
It is a TEOS oxide film deposited by the VD method. Further, by this heat treatment, n-type impurities in the polycrystalline silicon films forming plugs 19 and 25 diffuse from the bottoms of connection holes 37 and 38 into impurity semiconductor region 11 of MISFET Qs for memory cell selection, and impurity semiconductor region 11 is formed. The resistance is reduced.
【００５５】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記接続孔３７の上部の酸化シリコン
膜１７ｄを除去してプラグ１９の表面を露出させる。次
に、上記フォトレジスト膜を除去した後、フォトレジス
ト膜をマスクにしたドライエッチングで周辺回路の酸化
シリコン膜１７ｄ，１７ｃ，１７ｂ、ＳＯＧ膜１７ａお
よびゲート絶縁膜９を除去することにより、ｎチャネル
ＭＩＳＦＥＴＱｎのｎ +形半導体領域１４ｂの上部、お
よびｐチャネルＭＩＳＦＥＴのｐ+形半導体領域１５ｂ
の上部に接続孔２１を形成する。Next, a photoresist using a photoresist film as a mask is used.
Silicon oxide on the connection hole 37 by light etching
The surface of the plug 19 is exposed by removing the film 17d. Next
After removing the photoresist film, the photoresist
Oxidation of peripheral circuits by dry etching with a mask film
Silicon films 17d, 17c, 17b, SOG film 17a and
By removing the gate insulating film 9 and the
N of MISFET Qn +Above the semiconductor region 14b,
And p-channel MISFET p+Semiconductor region 15b
The connection hole 21 is formed in the upper part of.
【００５６】次に、上記フォトレジスト膜を除去した
後、図８に示すように、酸化シリコン膜１７ｄの上層に
ビット線ＢＬと周辺回路の第１層配線１８（Ｍ１）とを
形成する。ビット線ＢＬおよび第１層配線１８（Ｍ１）
は、たとえば酸化シリコン膜１７ｄの上層に膜厚５０ｎ
ｍ程度のチタン膜１８ａと膜厚５０ｎｍ程度のチタンナ
イトライド膜１８ｂとをスパッタリング法で順次堆積
し、さらにその上層に膜厚１５０ｎｍ程度のタングステ
ン膜１８ｃと膜厚２００ｎｍ程度の窒化シリコン膜２２
ａとをＣＶＤ法で順次堆積した後、フォトレジスト膜を
マスクにしてこれらの膜をパターニングすることにより
形成する。Next, after removing the photoresist film, as shown in FIG. 8, a bit line BL and a first layer wiring 18 (M1) of a peripheral circuit are formed on the silicon oxide film 17d. Bit line BL and first layer wiring 18 (M1)
Is, for example, a film thickness of 50 n
A titanium film 18a having a thickness of about m and a titanium nitride film 18b having a thickness of about 50 nm are sequentially deposited by a sputtering method, and a tungsten film 18c having a thickness of about 150 nm and a silicon nitride film 22 having a thickness of about 200 nm are further formed thereon.
are sequentially deposited by the CVD method, and these films are formed by patterning these films using a photoresist film as a mask.
【００５７】上記フォトレジスト膜を除去した後、酸化
シリコン膜１７ｄの上層にチタン膜を堆積し、次いで半
導体基板１を８００℃程度で熱処理することにより、ｎ
チャネルＭＩＳＦＥＴＱｎのｎ+形半導体領域１４ｂの
表面、ｐチャネルＭＩＳＦＥＴＱｐのｐ+形半導体領域
１５ｂの表面および接続孔３７に埋め込まれたプラグ１
９の表面に低抵抗のチタンシリサイド層２０が形成され
る。After removing the photoresist film, a titanium film is deposited on the silicon oxide film 17d, and then the semiconductor substrate 1 is heat-treated at about 800.degree.
Plug 1 embedded in the surface of n + type semiconductor region 14b of channel MISFET Qn, the surface of p + type semiconductor region 15b of p channel MISFET Qp, and connection hole 37
9, a low resistance titanium silicide layer 20 is formed.
【００５８】次に、ビット線ＢＬおよび第１層配線１８
（Ｍ１）の側壁にサイドウォールスペーサ２２ｂを形成
する。サイドウォールスペーサ２２ｂは、ビット線ＢＬ
および第１層配線１８（Ｍ１）の上層にＣＶＤ法で窒化
シリコン膜を堆積した後、この窒化シリコン膜を異方性
エッチングして形成する。Next, the bit line BL and the first layer wiring 18
A side wall spacer 22b is formed on the side wall of (M1). The side wall spacer 22b is connected to the bit line BL.
After a silicon nitride film is deposited on the first layer wiring 18 (M1) by a CVD method, the silicon nitride film is formed by anisotropic etching.
【００５９】次に、図９に示すように、ビット線ＢＬお
よび第１層配線１８（Ｍ１）の上層に膜厚３００ｎｍ程
度のＳＯＧ膜２３ａをスピン塗布した後、半導体基板１
を８００℃、１分程度熱処理してＳＯＧ膜２３ａをシン
タリング（焼き締め）する。Next, as shown in FIG. 9, an SOG film 23a having a thickness of about 300 nm is spin-coated on the bit line BL and the upper layer of the first layer wiring 18 (M1).
Is heat-treated at 800 ° C. for about 1 minute to sinter (bake) the SOG film 23a.
【００６０】次に、ＳＯＧ膜２３ａの上層に膜厚６００
ｎｍ程度のＴＥＯＳ酸化膜２３ｂを堆積した後、このＴ
ＥＯＳ酸化膜２３ｂをＣＭＰ法で研磨してその表面を平
坦化する。ＴＥＯＳ酸化膜２３ｂは、たとえばオゾンと
テトラエトキシシランとをソースガスに用いたプラズマ
ＣＶＤ法で堆積する。Next, a film thickness of 600 is formed on the SOG film 23a.
After depositing a TEOS oxide film 23b of about nm,
The EOS oxide film 23b is polished by the CMP method to planarize the surface. The TEOS oxide film 23b is deposited by, for example, a plasma CVD method using ozone and tetraethoxysilane as a source gas.
【００６１】次に、ＴＥＯＳ酸化膜２３ｂの上層に膜厚
１００ｎｍ程度のＴＥＯＳ酸化膜２３ｃを堆積する。こ
のＴＥＯＳ酸化膜２３ｃは、ＣＭＰ法で研磨されたとき
に生じた前記ＴＥＯＳ酸化膜２３ｂの表面の微細な傷を
補修するために堆積する。ＴＥＯＳ酸化膜２３ｃは、た
とえばオゾンとテトラエトキシシランとをソースガスに
用いたプラズマＣＶＤ法で堆積する。Next, a TEOS oxide film 23c having a thickness of about 100 nm is deposited on the TEOS oxide film 23b. This TEOS oxide film 23c is deposited in order to repair fine scratches on the surface of the TEOS oxide film 23b generated when the surface is polished by the CMP method. The TEOS oxide film 23c is deposited by, for example, a plasma CVD method using ozone and tetraethoxysilane as a source gas.
【００６２】次に、フォトレジスト膜をマスクにしたド
ライエッチングで接続孔３８に埋め込まれたプラグ２５
の上部のＴＥＯＳ酸化膜２３ｃ，２３ｂ、ＳＯＧ膜２３
ａおよび酸化シリコン膜１７ｄを除去してプラグ２５の
表面に達するスルーホール３９を形成する。このエッチ
ングは、ＴＥＯＳ酸化膜２３ｃ，２３ｂ、酸化シリコン
膜１７ｄおよびＳＯＧ膜２３ａに対する窒化シリコン膜
のエッチングレートが大きくなるような条件で行い、ス
ルーホール３９とビット線ＢＬの合わせずれが生じた場
合でも、ビット線ＢＬの上層の窒化シリコン膜２２ａや
サイドウォールスペーサ２２ｂが深く削れないようにす
る。これにより、スルーホール３９がビット線ＢＬに対
して自己整合で形成される。Next, the plug 25 embedded in the connection hole 38 by dry etching using a photoresist film as a mask
TEOS oxide films 23c and 23b and SOG film 23
a and the silicon oxide film 17d are removed to form a through hole 39 reaching the surface of the plug 25. This etching is performed under conditions such that the etching rate of the silicon nitride film with respect to the TEOS oxide films 23c and 23b, the silicon oxide film 17d, and the SOG film 23a is increased, and even when the misalignment between the through hole 39 and the bit line BL occurs. In addition, the silicon nitride film 22a and the sidewall spacers 22b in the upper layer of the bit line BL are prevented from being cut deeply. Thereby, through hole 39 is formed in self alignment with bit line BL.
【００６３】次に、上記フォトレジスト膜を除去した
後、スルーホール３９の内部にプラグ２６を形成する。
プラグ２６は、ＴＥＯＳ酸化膜２３ｃの上層にｎ形不純
物（たとえばリン）をドープした多結晶シリコン膜をＣ
ＶＤ法で堆積した後、この多結晶シリコン膜をエッチバ
ックしてスルーホール３９の内部に残すことにより形成
する。Next, after removing the photoresist film, a plug 26 is formed inside the through hole 39.
The plug 26 is formed by forming a polycrystalline silicon film doped with an n-type impurity (for example, phosphorus) on the TEOS oxide film 23c as a C layer.
After the deposition by the VD method, the polycrystalline silicon film is formed by etching back and leaving it inside the through hole 39.
【００６４】次に、図１０に示すように、ＴＥＯＳ酸化
膜２３ｃの上層に膜厚１００ｎｍ程度の窒化シリコン膜
２４ａをＣＶＤ法で堆積した後、窒化シリコン膜２４ａ
の上層に膜厚１.３μｍ程度の酸化シリコン膜２４ｂを
堆積し、次いでフォトレジスト膜をマスクにしたドライ
エッチングで酸化シリコン膜２４ｂおよび窒化シリコン
膜２４ａを除去することにより、スルーホール３９の上
部に溝４０を形成する。酸化シリコン膜２４ｂは、たと
えばオゾンとテトラエトキシシランとをソースガスに用
いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜であ
る。Next, as shown in FIG. 10, a silicon nitride film 24a having a thickness of about 100 nm is deposited on the TEOS oxide film 23c by the CVD method.
A silicon oxide film 24b having a thickness of about 1.3 μm is deposited on the upper layer, and then the silicon oxide film 24b and the silicon nitride film 24a are removed by dry etching using a photoresist film as a mask. A groove 40 is formed. The silicon oxide film 24b is, for example, a TEOS oxide film deposited by a plasma CVD method using ozone and tetraethoxysilane as a source gas.
【００６５】次に、上記フォトレジスト膜を除去した
後、図１１に示すように、酸化シリコン膜２４ｂの上層
に非晶質シリコン膜４１をＣＶＤ法を用いて約６００℃
の温度で堆積する。この非晶質シリコン膜４１は、情報
蓄積用容量素子Ｃの蓄積電極２７の材料として使用され
る。なお、蓄積電極２７の材料として、非晶質シリコン
膜４１の他、ルテニウム膜またはチタンナイトライド膜
などの金属膜を使用することもできる。Next, after removing the photoresist film, as shown in FIG. 11, an amorphous silicon film 41 is formed on the silicon oxide film 24b at a temperature of about 600 ° C. by CVD.
Deposit at a temperature of. The amorphous silicon film 41 is used as a material of the storage electrode 27 of the information storage capacitor C. In addition, as the material of the storage electrode 27, in addition to the amorphous silicon film 41, a metal film such as a ruthenium film or a titanium nitride film may be used.
【００６６】次に、非晶質シリコン膜４１の上層に溝４
０の深さよりも厚い膜厚（たとえば２μｍ程度）のＳＯ
Ｇ膜４２をスピン塗布した後、ＳＯＧ膜４２をエッチバ
ックし、酸化シリコン膜２４ｂの上部の非晶質シリコン
膜４１を露出される。Next, a groove 4 is formed on the amorphous silicon film 41.
SO having a film thickness (for example, about 2 μm) larger than the depth of 0
After spin coating the G film 42, the SOG film 42 is etched back to expose the amorphous silicon film 41 on the silicon oxide film 24b.
【００６７】さらに、図１２に示すように、酸化シリコ
ン膜２４ｂの上部の非晶質シリコン膜４１をエッチバッ
クすることにより、溝４０の内側（内壁および底部）に
非晶質シリコン膜４１を残す。次いで、溝４０の内部の
ＳＯＧ膜４２をウェットエッチングして情報蓄積用容量
素子Ｃの蓄積電極２７を形成する。Further, as shown in FIG. 12, by etching back the amorphous silicon film 41 above the silicon oxide film 24b, the amorphous silicon film 41 is left inside the trench 40 (the inner wall and the bottom). . Next, the SOG film 42 inside the groove 40 is wet-etched to form the storage electrode 27 of the information storage capacitor C.
【００６８】次に、情報蓄積用容量素子Ｃの積層構造の
容量絶縁膜２８を形成する。まず、図１３に示すよう
に、蓄積電極２７の上層に第１酸化タンタル膜２８ａを
成膜する。この第１酸化タンタル膜２８ａは、たとえ
ば、ペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）な
どの有機材料を原料とした６００℃以下の温度の熱ＣＶ
Ｄ法を用い、４０ｍＴｏｒｒ程度の減圧状態の酸素、一
酸化二窒素、オゾンまたは酸素プラズマなどの酸化雰囲
気において堆積される。Next, a capacitor insulating film 28 having a laminated structure of the information storage capacitor C is formed. First, as shown in FIG. 13, a first tantalum oxide film 28a is formed on the storage electrode 27. The first tantalum oxide film 28a is made of, for example, a heat CV having a temperature of 600 ° C. or less using an organic material such as pentaethoxy tantalum (Ta (OC 2 H 5 ) 5 ) as a raw material.
Using method D, deposition is performed in an oxidizing atmosphere such as oxygen, nitrous oxide, ozone, or oxygen plasma at a reduced pressure of about 40 mTorr.
【００６９】この後、酸素、一酸化二窒素、オゾンまた
は酸素プラズマなどの酸化雰囲気において、半導体基板
１に６００℃以上の温度の熱処理を施して、第１酸化タ
ンタル膜２８ａを改質結晶化させる。なお、酸化雰囲気
において６００℃以下の温度で熱処理を施した後、不活
性ガス雰囲気において６００℃以上の温度で熱処理を施
す、あるいは、不活性ガス雰囲気において６００℃以上
の温度で熱処理を施した後、酸化雰囲気において６００
℃以下の温度で熱処理を施すことによって、上記改質結
晶化処理を行ってもよい。Thereafter, the semiconductor substrate 1 is subjected to a heat treatment at a temperature of 600 ° C. or more in an oxidizing atmosphere such as oxygen, dinitrogen monoxide, ozone, or oxygen plasma to modify and crystallize the first tantalum oxide film 28a. . After heat treatment at a temperature of 600 ° C. or less in an oxidizing atmosphere, heat treatment at a temperature of 600 ° C. or more in an inert gas atmosphere, or after heat treatment at a temperature of 600 ° C. or more in an inert gas atmosphere 600 in an oxidizing atmosphere
The modified crystallization treatment may be performed by performing a heat treatment at a temperature of not more than ° C.
【００７０】次に、第１酸化タンタル膜２８ａの上層に
第１酸化チタン膜２８ｂを成膜する。この第１酸化チタ
ン膜２８ｂは、たとえば、チタンを含む有機材料または
チタンのハロゲン化物などを原料としたＣＶＤ法を用
い、減圧状態の酸素、一酸化二窒素、オゾンまたは酸素
プラズマなどの酸化雰囲気において堆積される。Next, a first titanium oxide film 28b is formed on the first tantalum oxide film 28a. The first titanium oxide film 28b is formed, for example, by a CVD method using an organic material containing titanium or a halide of titanium as a raw material in an oxidizing atmosphere such as oxygen, dinitrogen monoxide, ozone, or oxygen plasma under reduced pressure. Is deposited.
【００７１】この後、酸素、一酸化二窒素、オゾンまた
は酸素プラズマなどの酸化雰囲気において、半導体基板
１に熱処理を施して、第１酸化チタン膜２８ｂを改質結
晶化させる。なお、酸化雰囲気において酸素欠陥改質処
理を行った後、不活性ガス雰囲気において結晶化処理を
行ってもよく、あるいは、不活性ガス雰囲気において結
晶化処理を行った後、酸化雰囲気において酸素欠陥改質
処理を行ってもよい。Thereafter, the semiconductor substrate 1 is subjected to a heat treatment in an oxidizing atmosphere such as oxygen, nitrous oxide, ozone, or oxygen plasma to modify and crystallize the first titanium oxide film 28b. Note that, after performing the oxygen defect reforming treatment in an oxidizing atmosphere, the crystallization treatment may be performed in an inert gas atmosphere, or after performing the crystallization treatment in an inert gas atmosphere, the oxygen deficiency modifying treatment may be performed in an oxidizing atmosphere. Quality processing may be performed.
【００７２】次に、前記第１酸化タンタル膜２８ａの製
造方法と同様にして、第１酸化チタン膜２８ｂの上層に
第２酸化タンタル膜２８ｃを形成し、続いて、前記第１
酸化チタン膜２８ｂの製造方法と同様にして、第２酸化
タンタル膜２８ｃの上層に第２酸化チタン膜２８ｄを形
成する。これにより、第１酸化タンタル膜２８ａ、第１
酸化チタン膜２８ｂ、第２酸化タンタル膜２８ｃおよび
第２酸化チタン膜２８ｄからなる容量絶縁膜２８を形成
する。Next, a second tantalum oxide film 28c is formed on the first titanium oxide film 28b in the same manner as in the method of manufacturing the first tantalum oxide film 28a.
A second titanium oxide film 28d is formed on the second tantalum oxide film 28c in the same manner as in the method of manufacturing the titanium oxide film 28b. Thereby, the first tantalum oxide film 28a and the first
The capacitance insulating film 28 including the titanium oxide film 28b, the second tantalum oxide film 28c, and the second titanium oxide film 28d is formed.
【００７３】次に、図１４に示すように、容量絶縁膜２
８の上層に膜厚１５０ｎｍ程度の金属膜、たとえばルテ
ニウム膜またはチタンナイトライド膜などをＣＶＤ法を
用いて堆積した後、フォトレジスト膜をマスクにしたド
ライエッチングで上記金属膜および容量絶縁膜２８をパ
ターニングすることにより、金属膜、たとえばルテニウ
ム膜またはチタンナイトライド膜などからなるプレート
電極２９と、第１酸化タンタル膜２８ａ、第１酸化チタ
ン膜２８ｂ、第２酸化タンタル膜２８ｃおよび第２酸化
タンタル膜２８ｄの積層構造からなる容量絶縁膜２８
と、非晶質シリコン膜４１からなる蓄積電極２７とで構
成される情報蓄積用容量素子Ｃを形成する。これによ
り、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続
された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭの
メモリセルが形成される。Next, as shown in FIG.
8, a metal film having a thickness of about 150 nm, for example, a ruthenium film or a titanium nitride film is deposited by a CVD method, and then the metal film and the capacitor insulating film 28 are dry-etched using a photoresist film as a mask. By patterning, a plate electrode 29 made of a metal film, for example, a ruthenium film or a titanium nitride film, and a first tantalum oxide film 28a, a first titanium oxide film 28b, a second tantalum oxide film 28c, and a second tantalum oxide film Capacitance insulating film 28 having a laminated structure of 28d
And the storage electrode 27 made of the amorphous silicon film 41 to form the information storage capacitance element C. Thus, a DRAM memory cell composed of the memory cell selection MISFET and the information storage capacitor C connected in series to the MISFET is formed.
【００７４】次に、図１５に示すように、プレート電極
２９の上層にＴＥＯＳ酸化膜を堆積して絶縁膜３０と
し、周辺回路に第１層配線１８（Ｍ１）に接続される接
続孔を開口してプラグ３２を形成する。プラグ３２は、
絶縁膜３０の上層にチタン膜およびチタンナイトライド
膜からなる接着層３２ａを堆積し、さらにブランケット
ＣＶＤ法によりタングステン膜３２ｂを堆積して、その
後タングステン膜３２ｂおよび接着層３２ａをエッチバ
ックすることにより形成することができる。なお、チタ
ン膜およびチタンナイトライド膜はスパッタリング法に
より形成することができるが、ＣＶＤ法により形成する
こともできる。さらに、絶縁膜３０の上層にチタン膜３
１ａ、アルミニウム膜３１ｂおよびチタンナイトライド
膜３１ｃをスパッタリング法により順次堆積し、これら
をパターニングして第２層配線３１（Ｍ２）を形成す
る。Next, as shown in FIG. 15, a TEOS oxide film is deposited on the plate electrode 29 to form an insulating film 30, and a connection hole connected to the first layer wiring 18 (M1) is opened in the peripheral circuit. Thus, a plug 32 is formed. The plug 32
An adhesive layer 32a made of a titanium film and a titanium nitride film is deposited on the insulating film 30, a tungsten film 32b is further deposited by a blanket CVD method, and then the tungsten film 32b and the adhesive layer 32a are formed by etching back. can do. Note that the titanium film and the titanium nitride film can be formed by a sputtering method, but can also be formed by a CVD method. Further, a titanium film 3 is formed on the insulating film 30.
1a, an aluminum film 31b and a titanium nitride film 31c are sequentially deposited by a sputtering method, and these are patterned to form a second-layer wiring 31 (M2).
【００７５】最後に、第２層配線３１（Ｍ２）の上層に
ＴＥＯＳ酸化膜３３ａ、ＳＯＧ膜３３ｂおよびＴＥＯＳ
酸化膜３３ｃを順次堆積して層間絶縁膜３３を形成し、
第２層配線３１（Ｍ２）と同様にプラグ３５を形成し、
さらに第３層配線３４（Ｍ３）を形成して、図１に示す
ＤＲＡＭがほぼ完成する。その後、多層配線および最上
層の配線の上層にパッシベーション膜を堆積するが、そ
の図示は省略する。Finally, the TEOS oxide film 33a, the SOG film 33b, and the TEOS oxide film are formed on the second layer wiring 31 (M2).
An oxide film 33c is sequentially deposited to form an interlayer insulating film 33,
A plug 35 is formed in the same manner as the second layer wiring 31 (M2),
Further, a third layer wiring 34 (M3) is formed, and the DRAM shown in FIG. 1 is almost completed. After that, a passivation film is deposited on the multilayer wiring and the uppermost wiring, but illustration thereof is omitted.
【００７６】なお、本実施の形態１では、容量絶縁膜２
８を第１酸化タンタル膜２８ａ、第１酸化チタン膜２８
ｂ、第２酸化タンタル膜２８ｃおよび第２酸化チタン膜
２８ｄが下層から順に堆積された４層からなる積層構造
としたが、第１酸化チタン膜２８ｂ、第１酸化タンタル
膜２８ａ、第２酸化チタン膜２８ｄおよび第２酸化タン
タル膜２８ｃが下層から順に堆積された積層構造として
もよく、また、酸化チタン膜と酸化タンタル膜とからな
る２層構造を複数層重ねて容量絶縁膜２８を構成しても
よい。In the first embodiment, the capacitance insulating film 2
8 is a first tantalum oxide film 28a, a first titanium oxide film 28
b, the second tantalum oxide film 28c and the second titanium oxide film 28d have a laminated structure of four layers deposited in order from the bottom, but the first titanium oxide film 28b, the first tantalum oxide film 28a, the second titanium oxide film A stacked structure in which the film 28d and the second tantalum oxide film 28c are sequentially deposited from the lower layer may be used, or the capacitance insulating film 28 may be formed by stacking a plurality of two-layered structures including a titanium oxide film and a tantalum oxide film. Is also good.
【００７７】図１６および図１７に、酸化チタン膜と酸
化タンタル膜との積層膜がｎ層重なった積層構造の容量
絶縁膜を示す。図１６は、酸化タンタル膜および酸化チ
タン膜が下層から順に交互に積層された容量絶縁膜を示
し、図１７は、酸化チタン膜および酸化タンタル膜が下
層から順に交互に積層された容量絶縁膜を示す。FIG. 16 and FIG. 17 show a capacitor insulating film having a stacked structure in which n stacked layers of a titanium oxide film and a tantalum oxide film are stacked. FIG. 16 shows a capacity insulating film in which a tantalum oxide film and a titanium oxide film are alternately stacked from the lower layer, and FIG. 17 shows a capacity insulating film in which the titanium oxide film and the tantalum oxide film are alternately stacked from the lower layer. Show.
【００７８】いずれの場合も、１００〜２００の比誘電
率を有する酸化チタン膜と酸化タンタル膜とを積層する
ことで、酸化タンタル膜単層よりも高い比誘電率を得る
ことができる。しかし、酸化チタン膜と酸化タンタル膜
とを複数層重ね過ぎると、容量絶縁膜の蓄積容量が低減
し、また、微細加工に対応できなくなるなどの問題が生
ずるため、容量絶縁膜の全体の厚さは５０ｎｍ以下に設
定される。In any case, by laminating a titanium oxide film having a relative dielectric constant of 100 to 200 and a tantalum oxide film, a higher relative dielectric constant than a single layer of a tantalum oxide film can be obtained. However, if the titanium oxide film and the tantalum oxide film are excessively stacked, a problem such as a reduction in the storage capacity of the capacitor insulating film and an inability to cope with microfabrication occurs. Is set to 50 nm or less.
【００７９】さらに、容量絶縁膜２８を酸化チタン膜と
酸化タンタル膜との積層膜とせずに、チタン酸タンタル
膜によって容量絶縁膜２８を構成してもよく（図１
８）、また、チタン酸タンタル膜を複数層重ねて容量絶
縁膜２８を構成してもよい（図１９）。このチタン酸タ
ンタル膜では、酸化タンタル膜中にチタンまたは酸化チ
タンが形成されることにより、酸化タンタル膜単層より
も高い比誘電率を得ることができる。Further, the capacitance insulating film 28 may be constituted by a tantalum titanate film instead of the laminated film of the titanium oxide film and the tantalum oxide film (FIG. 1).
8) Alternatively, the capacitance insulating film 28 may be configured by stacking a plurality of tantalum titanate films (FIG. 19). In this tantalum titanate film, a specific dielectric constant higher than that of a single layer of the tantalum oxide film can be obtained by forming titanium or titanium oxide in the tantalum oxide film.
【００８０】次に、チタン酸タンタル膜の製造方法を簡
単に説明する。まず、蓄積電極の上層に、たとえば、ペ
ンタエトキシタンタルなどの有機材料とチタンを含む有
機材料またはチタンのハロゲン化物などとを原料とした
ＣＶＤ法を用い、減圧状態の酸素、一酸化二窒素、オゾ
ンまたは酸素プラズマなどの酸化雰囲気において堆積さ
れる。Next, a method for manufacturing a tantalum titanate film will be briefly described. First, for example, a CVD method using an organic material such as pentaethoxy tantalum and an organic material containing titanium or a halide of titanium as a raw material is applied to the upper layer of the storage electrode. Alternatively, it is deposited in an oxidizing atmosphere such as oxygen plasma.
【００８１】この後、酸素、一酸化二窒素、オゾンまた
は酸素プラズマなどの酸化雰囲気において、半導体基板
１に熱処理を施して、チタン酸タンタル膜を改質結晶化
させる。なお、酸化雰囲気において酸素欠陥改質処理を
行った後、不活性ガス雰囲気において結晶化処理を行っ
てもよく、あるいは、不活性ガス雰囲気において結晶化
処理を行った後、酸化雰囲気において酸素欠陥改質処理
を行ってもよい。Thereafter, the semiconductor substrate 1 is subjected to a heat treatment in an oxidizing atmosphere such as oxygen, dinitrogen monoxide, ozone or oxygen plasma to modify and crystallize the tantalum titanate film. Note that, after performing the oxygen defect reforming treatment in an oxidizing atmosphere, the crystallization treatment may be performed in an inert gas atmosphere, or after performing the crystallization treatment in an inert gas atmosphere, the oxygen deficiency modifying treatment may be performed in an oxidizing atmosphere. Quality processing may be performed.
【００８２】このように、本実施の形態１によれば、情
報蓄積用容量素子Ｃを構成する容量絶縁膜２８を、１０
０〜２００の比誘電率を有する酸化チタン膜と２０〜５
０の比誘電率を有する酸化タンタル膜との積層構造とす
ることで、酸化タンタル膜単層よりも高い比誘電率を有
する容量絶縁膜２８を得ることができる。また、容量絶
縁膜２８をチタン酸タンタル膜によって構成すること
で、酸化タンタル膜中にチタンまたは酸化チタンが形成
されて、酸化タンタル膜単層よりも高い比誘電率を有す
る容量絶縁膜２８を得ることができる。As described above, according to the first embodiment, the capacitance insulating film 28 constituting the information storage capacitance element C is
Titanium oxide film having a relative dielectric constant of 0 to 200 and 20 to 5
With a stacked structure of a tantalum oxide film having a relative dielectric constant of 0, the capacitor insulating film 28 having a higher relative dielectric constant than a single layer of a tantalum oxide film can be obtained. In addition, by forming the capacitor insulating film 28 with a tantalum titanate film, titanium or titanium oxide is formed in the tantalum oxide film, and the capacitor insulating film 28 having a higher relative dielectric constant than a single layer of the tantalum oxide film is obtained. be able to.
【００８３】（実施の形態２）本実施の形態２であるシ
リコン粒からなる突起物が形成された蓄積電極を有する
情報蓄積用容量素子の製造方法を図２０〜図２３を用い
て工程順に説明する。(Embodiment 2) A method of manufacturing an information storage capacitance element having a storage electrode on which a projection made of silicon grains is formed according to Embodiment 2 will be described in the order of steps with reference to FIGS. I do.
【００８４】まず、前記実施の形態１と同様な製造方法
で、前記図９に示したように、ビット線ＢＬおよび第１
層配線１８（Ｍ１）の上層に層間絶縁膜２３を形成した
後、情報蓄積用容量素子Ｃに接続されるプラグ２６をス
ルーホール３９の内部に形成する。First, in the same manufacturing method as in the first embodiment, as shown in FIG.
After the interlayer insulating film 23 is formed on the layer wiring 18 (M1), the plug 26 connected to the information storage capacitor C is formed inside the through hole 39.
【００８５】次に、図２０に示すように、層間絶縁膜２
３の上層に窒化シリコン膜２４ａをＣＶＤ法で堆積した
後、窒化シリコン膜２４ａの上層に膜厚１.３μｍ程度
の酸化シリコン膜２４ｂおよ窒化シリコン膜２４ｃを順
次堆積して、３層構造からなる絶縁膜２４を形成する。
なお、窒化シリコン膜２４ｃは、エッチングまたは研磨
ストッパとして機能する。次に、フォトレジスト膜をマ
スクにしたドライエッチングで絶縁膜２４を除去するこ
とにより、スルーホール３９の上部に溝４０を形成す
る。Next, as shown in FIG.
After a silicon nitride film 24a is deposited on the upper layer 3 by the CVD method, a silicon oxide film 24b and a silicon nitride film 24c having a thickness of about 1.3 μm are sequentially deposited on the silicon nitride film 24a to form a three-layer structure. An insulating film 24 is formed.
The silicon nitride film 24c functions as an etching or polishing stopper. Next, a groove 40 is formed above the through hole 39 by removing the insulating film 24 by dry etching using a photoresist film as a mask.
【００８６】次に、上記フォトレジスト膜を除去した
後、プラグ２６の表面のダメージ層を除去し、次いで絶
縁膜２４の上層に不純物を含む多結晶シリコン膜４３ａ
をＣＶＤ法を用いて約６００℃の温度で堆積する。続い
て、多結晶シリコン膜４３ａの上層に溝４０の深さより
も厚い膜厚のＳＯＧ膜４２をスピン塗布した後、ＳＯＧ
膜４２をエッチバックし、絶縁膜２４の上部の多結晶シ
リコン膜４３ａを露出させる。なお、ＳＯＧ膜４２の
他、フォトレジスト膜を使用してもよく、この場合は、
アッシャ除去によってフォトレジスト膜は取り除かれ
る。Next, after the photoresist film is removed, the damaged layer on the surface of the plug 26 is removed, and the polycrystalline silicon film 43a containing impurities is formed on the insulating film 24.
Is deposited at a temperature of about 600 ° C. using a CVD method. Subsequently, an SOG film 42 having a thickness larger than the depth of the groove 40 is spin-coated on the upper layer of the polycrystalline silicon film 43a.
The film 42 is etched back to expose the polycrystalline silicon film 43a on the insulating film 24. In addition, a photoresist film may be used in addition to the SOG film 42. In this case,
The photoresist film is removed by the asher removal.
【００８７】さらに、図２１に示すように、絶縁膜２４
の上部の多結晶シリコン膜４３ａをエッチバック法また
は研磨法で除去することにより、溝４０の内側（内壁お
よび底部）に多結晶シリコン膜４３ａを残す。Further, as shown in FIG.
Is removed by an etch-back method or a polishing method, so that the polycrystalline silicon film 43a is left inside the groove 40 (the inner wall and the bottom).
【００８８】次いで、図２２に示すように、溝４０の内
部のＳＯＧ膜４２をウェットエッチングした後、多結晶
シリコン膜４３ａの表面をフッ酸系の溶液を使って洗浄
し、次いでＣＶＤ法を用いて１Ｐａ以下の真空中でＳｉ
Ｈ4ガスを約１５０秒程度照射し、多結晶シリコン膜４
３ａの表面にシリコンの結晶核（図示せず）を形成す
る。次に、１０-5Ｐａ以下の真空中で、たとえば６２０
℃程度の温度で約１５０秒程度熱処理することにより、
多結晶シリコン膜４３ａの表面のシリコンの結晶核を成
長させて、シリコン粒４３ｂを形成し、多結晶シリコン
膜４３ａとこの表面に形成されたシリコン粒４３ｂとか
らなる情報蓄積用容量素子Ｃの蓄積電極４３を形成す
る。Next, as shown in FIG. 22, after the SOG film 42 inside the groove 40 is wet-etched, the surface of the polycrystalline silicon film 43a is cleaned using a hydrofluoric acid-based solution, and then the CVD method is used. Si in a vacuum of 1 Pa or less
The polycrystalline silicon film 4 is irradiated with H 4 gas for about 150 seconds.
A silicon crystal nucleus (not shown) is formed on the surface of 3a. Next, in a vacuum of 10 −5 Pa or less, for example, 620
By performing a heat treatment at a temperature of about 150 ° C. for about 150 seconds,
The silicon crystal nuclei on the surface of the polycrystalline silicon film 43a are grown to form silicon grains 43b. The accumulation of the information storage capacitor C composed of the polycrystalline silicon film 43a and the silicon grains 43b formed on this surface is performed. An electrode 43 is formed.
【００８９】次に、たとえばアンモニア雰囲気で７００
〜９００℃、１〜１０分程度の熱処理を半導体基板１に
施して、蓄積電極４３上に酸窒化シリコン膜４４を形成
する。酸窒化シリコン膜４４を設けることで、蓄積電極
４３と容量絶縁膜２８との間に酸化シリコン膜が形成さ
れるのを防ぐことができて、蓄積容量の低下を防ぐこと
ができる。Next, for example, 700
Heat treatment is performed on the semiconductor substrate 1 at about 900 ° C. for about 1 to 10 minutes to form a silicon oxynitride film 44 on the storage electrode 43. By providing the silicon oxynitride film 44, a silicon oxide film can be prevented from being formed between the storage electrode 43 and the capacitor insulating film 28, and a reduction in storage capacitance can be prevented.
【００９０】次に、図２３に示すように、前記実施の形
態１と同様な製造方法で、酸化チタン膜と酸化タンタル
膜との積層膜、またはチタン酸タンタル膜からなる容量
絶縁膜２８を形成した後、金属膜、たとえばルテニウム
膜またはチタンナイトライド膜などからなるプレート電
極２９を形成する。これにより、金属膜、たとえばルテ
ニウム膜またはチタンナイトライド膜などからなるプレ
ート電極２９と、酸化チタン膜と酸化タンタル膜との積
層膜、またはチタン酸タンタル膜からなる容量絶縁膜２
８と、多結晶シリコン膜４３ａおよびこの表面に形成さ
れたシリコン粒４３ｂからなる蓄積電極４３とで構成さ
れる情報蓄積用容量素子Ｃを形成する。Next, as shown in FIG. 23, a capacitance insulating film 28 made of a laminated film of a titanium oxide film and a tantalum oxide film or a tantalum titanate film is formed by the same manufacturing method as in the first embodiment. After that, a plate electrode 29 made of a metal film, for example, a ruthenium film or a titanium nitride film is formed. Thus, a plate electrode 29 made of a metal film, for example, a ruthenium film or a titanium nitride film, and a laminated film of a titanium oxide film and a tantalum oxide film, or a capacitive insulating film 2 made of a tantalum titanate film
8 and a storage element 43 composed of a polycrystalline silicon film 43a and a storage electrode 43 composed of silicon grains 43b formed on the surface thereof.
【００９１】なお、本実施の形態２では、蓄積電極４３
を多結晶シリコン膜４３ａで構成したが、非晶質シリコ
ン膜で構成してもよい。In the second embodiment, the storage electrode 43
Is composed of the polycrystalline silicon film 43a, but may be composed of an amorphous silicon film.
【００９２】このように、本実施の形態２によれば、シ
リコン粒４３ｂからなる突起物が形成された多結晶シリ
コン膜４３ａによって構成される蓄積電極４３上に、酸
化チタン膜と酸化タンタル膜との積層膜、またはチタン
酸タンタル膜からなる容量絶縁膜２８を形成すること
で、蓄積電極４３の表面積の増加と、酸化タンタル膜単
層よりも高い比誘電率を有する容量絶縁膜２８の形成に
よって、情報蓄積用容量素子Ｃの蓄積容量の増加を図る
ことができる。As described above, according to the second embodiment, the titanium oxide film and the tantalum oxide film are formed on the storage electrode 43 composed of the polycrystalline silicon film 43a on which the projections made of the silicon grains 43b are formed. By forming the capacitor insulating film 28 made of a laminated film of tantalum titanate, the surface area of the storage electrode 43 increases, and the formation of the capacitor insulating film 28 having a higher relative dielectric constant than that of the single layer of the tantalum oxide film. In addition, it is possible to increase the storage capacitance of the information storage capacitor C.
【００９３】（実施の形態３）本実施の形態３である金
属膜、たとえばルテニウム膜またはチタンナイトライド
膜などによって構成された蓄積電極を有する情報蓄積用
容量素子の製造方法を図２４〜図２７を用いて工程順に
説明する。(Embodiment 3) FIGS. 24 to 27 show a method of manufacturing an information storage capacitance element having a storage electrode formed of a metal film, for example, a ruthenium film or a titanium nitride film, according to a third embodiment. Will be described in the order of the steps.
【００９４】まず、前記実施の形態１と同様な製造方法
で、前記図９に示したように、ビット線ＢＬおよび第１
層配線１８（Ｍ１）の上層に層間絶縁膜２３を形成した
後、情報蓄積用容量素子Ｃに接続されるプラグ２６をス
ルーホール３９の内部に形成する。First, in the same manufacturing method as in the first embodiment, as shown in FIG.
After the interlayer insulating film 23 is formed on the layer wiring 18 (M1), the plug 26 connected to the information storage capacitor C is formed inside the through hole 39.
【００９５】次に、図２４に示すように、層間絶縁膜２
３の上層に窒化シリコン膜２４ａをＣＶＤ法で堆積した
後、窒化シリコン膜２４ａの上層に膜厚１.３μｍ程度
の酸化シリコン膜２４ｂおよ窒化シリコン膜２４ｃを順
次堆積して、３層構造からなる絶縁膜２４を形成する。
次に、フォトレジスト膜をマスクにしたドライエッチン
グで絶縁膜２４を除去することにより、スルーホール３
９の上部に溝４０を形成する。Next, as shown in FIG.
After a silicon nitride film 24a is deposited on the upper layer 3 by the CVD method, a silicon oxide film 24b and a silicon nitride film 24c having a thickness of about 1.3 μm are sequentially deposited on the silicon nitride film 24a to form a three-layer structure. An insulating film 24 is formed.
Next, by removing the insulating film 24 by dry etching using a photoresist film as a mask, the through holes 3 are removed.
A groove 40 is formed on the upper part of the substrate 9.
【００９６】次に、上記フォトレジスト膜を除去した
後、プラグ２６の表面のダメージ層を除去し、次いで、
プラグ２６とこれに接続される蓄積電極との反応を防止
するため、プラグ２６の上部に反応防止層４５を形成す
る。次に、絶縁膜２４の上層に、たとえばルテニウム膜
またはチタンナイトライド膜などからなる金属膜４６ａ
をＣＶＤ法を用いて堆積する。続いて、金属膜４６ａの
上層に溝４０の深さよりも厚い膜厚のＳＯＧ膜４２をス
ピン塗布した後、ＳＯＧ膜４２をエッチバックし、絶縁
膜２４の上部の金属膜４６ａを露出させる。なお、ＳＯ
Ｇ膜４２の他、フォトレジスト膜を使用してもよく、こ
の場合は、アッシャ除去によってフォトレジスト膜は取
り除かれる。Next, after removing the photoresist film, the damaged layer on the surface of the plug 26 is removed.
In order to prevent a reaction between the plug 26 and the storage electrode connected thereto, a reaction prevention layer 45 is formed on the plug 26. Next, a metal film 46a made of, for example, a ruthenium film or a titanium nitride film is formed on the insulating film 24.
Is deposited using a CVD method. Subsequently, the SOG film 42 having a thickness larger than the depth of the groove 40 is spin-coated on the upper layer of the metal film 46a, and then the SOG film 42 is etched back to expose the metal film 46a on the insulating film 24. Note that SO
In addition to the G film 42, a photoresist film may be used. In this case, the photoresist film is removed by removing the asher.
【００９７】さらに、図２５に示すように、絶縁膜２４
の上部の金属膜４６ａをエッチバック法または研磨法で
除去することにより、溝４０の内側（内壁および底部）
に金属膜４６ａを残す。次いで、図２６に示すように、
溝４０の内部のＳＯＧ膜４２をウェットエッチングする
ことにより、金属膜４６ａからなる情報蓄積用容量素子
Ｃの蓄積電極４６を形成する。Further, as shown in FIG.
By removing the metal film 46a on the upper side of the groove 40 by an etch back method or a polishing method, the inside of the groove 40 (the inner wall and the bottom)
The metal film 46a is left. Next, as shown in FIG.
By wet-etching the SOG film 42 inside the groove 40, the storage electrode 46 of the information storage capacitor C made of the metal film 46a is formed.
【００９８】次に、図２７に示すように、前記実施の形
態１と同様な製造方法で、酸化チタン膜と酸化タンタル
膜との積層膜、またはチタン酸タンタル膜からなる容量
絶縁膜２８を形成した後、金属膜、たとえばルテニウム
膜またはチタンナイトライド膜などからなるプレート電
極２９を形成する。これにより、金属膜、たとえばルテ
ニウム膜またはチタンナイトライド膜などからなるプレ
ート電極２９と、酸化タンタル膜と酸化チタン膜との積
層膜、またはチタン酸タンタル膜からなる容量絶縁膜２
８と、金属膜４６ａ、たとえばルテニウム膜またはチタ
ンナイトライド膜などからなる蓄積電極４６とで構成さ
れる情報蓄積用容量素子Ｃを形成する。Next, as shown in FIG. 27, a capacitor insulating film 28 made of a laminated film of a titanium oxide film and a tantalum oxide film or a tantalum titanate film is formed by the same manufacturing method as in the first embodiment. After that, a plate electrode 29 made of a metal film, for example, a ruthenium film or a titanium nitride film is formed. Thus, a plate electrode 29 made of a metal film, for example, a ruthenium film or a titanium nitride film, and a laminated film of a tantalum oxide film and a titanium oxide film, or a capacitance insulating film 2 made of a tantalum titanate film
8 and a storage element 46 composed of a metal film 46a, for example, a ruthenium film or a titanium nitride film, are formed.
【００９９】このように、本実施の形態３によれば、金
属膜４６ａによって構成される蓄積電極４６上に、酸化
チタン膜と酸化タンタル膜との積層膜、またはチタン酸
タンタル膜からなる容量絶縁膜２８を形成することで、
蓄積電極４６の表面における酸化シリコン膜または窒化
膜の形成を防ぐことができ、さらに酸化タンタル膜単層
よりも高い比誘電率を有する容量絶縁膜２８の形成によ
って、情報蓄積用容量素子Ｃの蓄積容量の増加を図るこ
とができる。As described above, according to the third embodiment, the laminated film of the titanium oxide film and the tantalum oxide film or the capacitance insulating film of the tantalum titanate film is formed on the storage electrode 46 constituted by the metal film 46a. By forming the film 28,
The formation of a silicon oxide film or a nitride film on the surface of the storage electrode 46 can be prevented, and the formation of the capacitance insulating film 28 having a higher dielectric constant than that of a single layer of a tantalum oxide film allows the storage of the information storage capacitance element C. The capacity can be increased.
【０１００】（実施の形態４）本実施の形態４である酸
化チタン膜と酸化タンタル膜との積層膜、またはチタン
酸タンタル膜で構成したゲート絶縁膜を有するｎチャネ
ル形ＭＩＳトランジスタの製造方法を図２８〜図３１を
用いて工程順に説明する。(Embodiment 4) A method of manufacturing an n-channel MIS transistor having a gate insulating film composed of a laminated film of a titanium oxide film and a tantalum oxide film or a tantalum titanate film according to the fourth embodiment will be described. The steps will be described with reference to FIGS.
【０１０１】まず、図２８に示すように、たとえばｐ形
の単結晶シリコンからなる半導体基板４７を用意する。
次に、半導体基板４７に素子分離溝４８ａを形成し、こ
の素子分離溝４８ａに絶縁膜４８ｂを埋め込むことによ
って素子分離領域４８を形成する。次いで、たとえばア
ンモニア雰囲気で７００〜９００℃、１〜１０分程度の
熱処理を半導体基板４７に施して、半導体基板４７の表
面に酸窒化シリコン膜４９ａを形成する。First, as shown in FIG. 28, a semiconductor substrate 47 made of, for example, p-type single crystal silicon is prepared.
Next, an element isolation groove 48a is formed in the semiconductor substrate 47, and an element isolation region 48 is formed by embedding an insulating film 48b in the element isolation groove 48a. Next, heat treatment is performed on the semiconductor substrate 47 at 700 to 900 ° C. for about 1 to 10 minutes in an ammonia atmosphere, for example, to form a silicon oxynitride film 49 a on the surface of the semiconductor substrate 47.
【０１０２】次に、図２９に示すように、酸窒化シリコ
ン膜４９ａの上層に第１の誘電体４９ｂ1および第２の
誘電体４９ｂ2をＣＶＤ法を用いて順次堆積する。酸窒
化シリコン膜４９ａ、第１の誘電体４９ｂ1および第２
の誘電体４９2からなる積層膜はゲート絶縁膜４９を構
成する。ここで、第１の誘電体４９ｂ1は酸化タンタル
膜で構成され、第２の誘電体４９ｂ2は酸化チタン膜で
構成される。あるいは、第１の誘電体４９ｂ1は酸化チ
タン膜で構成され、第２の誘電体４９ｂ2は酸化タンタ
ル膜で構成される。[0102] Next, as shown in FIG. 29, are sequentially deposited by CVD a first dielectric 49b 1 and the second dielectric 49b 2 on the upper layer of silicon oxynitride film 49a. Silicon oxynitride film 49a, first dielectric 49b 1 and second dielectric 49b 1
Laminated film made of the dielectric 49 2 constituting the gate insulating film 49. Here, the first dielectric 49b 1 is composed of a tantalum oxide film, a second dielectric 49b 2 is composed of a titanium oxide film. Alternatively, first dielectric 49b 1 is composed of a titanium oxide film, the second dielectric 49b 2 is composed of a tantalum oxide film.
【０１０３】次に、図３０に示すように、ゲート絶縁膜
４９上にＣＶＤ法でｎ形の不純物が導入された多結晶シ
リコン膜５０ａを堆積した後、続いてたとえばタングス
テンナイトライドからなるバリア層、たとえばタングス
テンからなる高融点金属膜を下層から順に堆積して積層
構造の金属膜５０ｂを形成する。Next, as shown in FIG. 30, a polycrystalline silicon film 50a doped with n-type impurities is deposited on the gate insulating film 49 by the CVD method, and then a barrier layer made of, for example, tungsten nitride is formed. For example, a high melting point metal film made of, for example, tungsten is sequentially deposited from the lower layer to form a metal film 50b having a laminated structure.
【０１０４】次に、金属膜５０ｂおよび多結晶シリコン
膜５０ａをレジストパターンをマスクとして順次エッチ
ングし、多結晶シリコン膜５０ａおよび金属膜５０ｂか
ら構成されるゲート電極５０を形成する。Next, the metal film 50b and the polycrystalline silicon film 50a are sequentially etched using the resist pattern as a mask to form a gate electrode 50 composed of the polycrystalline silicon film 50a and the metal film 50b.
【０１０５】この後、半導体基板４７にｎ形不純物、た
とえば砒素をイオン打ち込み法で注入して、ゲート電極
５０の両側の半導体基板４７にソース、ドレインの一部
を構成する一対の低不純物濃度のｎ-形半導体領域５１
を形成する。Thereafter, an n-type impurity, for example, arsenic is implanted into the semiconductor substrate 47 by ion implantation, and a pair of low impurity concentrations forming a part of the source and the drain are formed in the semiconductor substrate 47 on both sides of the gate electrode 50. the n - type semiconductor region 51
To form
【０１０６】次に、図３１に示すように、半導体基板４
７上に窒化シリコン膜をＣＶＤ法で堆積した後、この窒
化シリコン膜をＲＩＥ（Reactive Ion Etching）法で異
方性エッチングして、ゲート電極５０の側壁にサイドウ
ォールスペーサ５２を形成する。Next, as shown in FIG.
After a silicon nitride film is deposited on the gate electrode 7 by a CVD method, the silicon nitride film is anisotropically etched by a RIE (Reactive Ion Etching) method to form a sidewall spacer 52 on a side wall of the gate electrode 50.
【０１０７】この後、半導体基板４７にｎ形不純物、た
とえばリンをイオン打ち込み法で注入して、ゲート電極
５０の両側の半導体基板４７にソース、ドレインの他の
一部を構成する一対の高不純物濃度のｎ+形半導体領域
５３を形成する。Thereafter, an n-type impurity, for example, phosphorus is implanted into the semiconductor substrate 47 by ion implantation, and a pair of high-impurity impurities forming another part of the source and the drain are implanted into the semiconductor substrate 47 on both sides of the gate electrode 50. An n + type semiconductor region 53 having a concentration is formed.
【０１０８】次に、図３２に示すように、半導体基板４
７上に層間絶縁膜５４を堆積した後、この層間絶縁膜５
４をレジストパターンをマスクとしてエッチングし、コ
ンタクトホール５５を開孔する。次いで、層間絶縁膜５
４の上層に金属膜を堆積した後、たとえばＣＭＰ法でこ
の金属膜の表面を平坦化することによって、コンタクト
ホール５５の内部に金属膜を埋め込みプラグ５６を形成
する。その後、層間絶縁膜５４の上層に堆積した金属膜
をエッチングして配線層５７を形成する。これにより、
本実施の形態４のＭＩＳトランジスタが形成される。Next, as shown in FIG.
7, an interlayer insulating film 54 is deposited on the
4 is etched using the resist pattern as a mask, and a contact hole 55 is opened. Next, the interlayer insulating film 5
After depositing a metal film on the upper layer 4, the surface of the metal film is flattened by, for example, a CMP method to bury the metal film inside the contact hole 55 to form a plug 56. After that, the metal film deposited on the interlayer insulating film 54 is etched to form the wiring layer 57. This allows
The MIS transistor according to the fourth embodiment is formed.
【０１０９】なお、本実施の形態４では、酸窒化シリコ
ン膜４９ａの上層の誘電体膜を２層構造としたが、３層
以上の複数層でもよく、またチタン酸タンタル膜からな
る単層膜としてもよい。In the fourth embodiment, the upper dielectric film of the silicon oxynitride film 49a has a two-layer structure, but may have three or more layers, or a single-layer film made of a tantalum titanate film. It may be.
【０１１０】このように、本実施の形態４によれば、Ｍ
ＩＳトランジスタのゲート絶縁膜４９を、酸化チタン膜
と酸化タンタル膜との積層膜、またはチタン酸タンタル
膜で構成することにより、ゲート絶縁膜４９の実効膜厚
（ＳｉＯ2換算膜厚）を薄くでき、かつ全体の厚さを厚
くできることからリーク電流を低減することが可能とな
る。As described above, according to the fourth embodiment, M
By forming the gate insulating film 49 of the IS transistor from a laminated film of a titanium oxide film and a tantalum oxide film or a tantalum titanate film, the effective thickness (SiO 2 equivalent film thickness) of the gate insulating film 49 can be reduced. In addition, since the overall thickness can be increased, the leakage current can be reduced.
【０１１１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。The invention made by the inventor has been specifically described based on the embodiments of the present invention. However, the present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【０１１２】たとえば、前記実施の形態では、酸化チタ
ン膜と酸化タンタル膜との積層膜、またはチタン酸タン
タル膜を、情報蓄積用容量素子の容量絶縁膜およびＭＩ
Ｓトランジスタのゲート絶縁膜に適用した場合について
説明したが、５０〜２００程度の比誘電率を必要とする
いかなる絶縁膜にも適用可能である。For example, in the above embodiment, a laminated film of a titanium oxide film and a tantalum oxide film, or a tantalum titanate film is formed by using a capacitor insulating film of an information storage capacitor element and an MI layer.
Although the description has been given of the case where the present invention is applied to the gate insulating film of the S transistor, the present invention can be applied to any insulating film requiring a relative dielectric constant of about 50 to 200.
【０１１３】[0113]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【０１１４】本発明によれば、情報蓄積用容量素子を構
成する容量絶縁膜を、酸化チタン膜と酸化タンタル膜と
の積層膜、またはチタン酸タンタル膜によって構成する
ことで、酸化タンタル膜単層よりも高い比誘電率を有す
る容量絶縁膜を得ることができる。これにより、情報蓄
積用容量素子の蓄積容量の増加を図ることができる。According to the present invention, a single layer of a tantalum oxide film can be obtained by forming a capacitive insulating film constituting an information storage capacitor element from a laminated film of a titanium oxide film and a tantalum oxide film or a tantalum titanate film. A capacitor insulating film having a higher relative dielectric constant can be obtained. This makes it possible to increase the storage capacitance of the information storage capacitor.
【図１】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭを示す半導体基板の要部断面図であ
る。FIG. 1 is a cross-sectional view of a main part of a semiconductor substrate showing a DRAM having an information storage capacitor element according to a first embodiment of the present invention;
【図２】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図３】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図４】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図５】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図６】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図７】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図８】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図９】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。FIG. 9 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図１０】本発明の実施の形態１である情報蓄積用容量
素子を有するＤＲＡＭの製造方法を示す半導体基板の要
部断面図である。FIG. 10 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図１１】本発明の実施の形態１である情報蓄積用容量
素子を有するＤＲＡＭの製造方法を示す半導体基板の要
部断面図である。FIG. 11 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図１２】本発明の実施の形態１である情報蓄積用容量
素子を有するＤＲＡＭの製造方法を示す半導体基板の要
部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図１３】本発明の実施の形態１である情報蓄積用容量
素子の一部を拡大して示す半導体基板の要部断面図であ
る。FIG. 13 is a cross-sectional view of a main part of the semiconductor substrate, showing a part of the information storage capacitor element according to the first embodiment of the present invention in an enlarged manner;
【図１４】本発明の実施の形態１である情報蓄積用容量
素子を有するＤＲＡＭの製造方法を示す半導体基板の要
部断面図である。FIG. 14 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図１５】本発明の実施の形態１である情報蓄積用容量
素子を有するＤＲＡＭの製造方法を示す半導体基板の要
部断面図である。FIG. 15 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM having the information storage capacitance element according to the first embodiment of the present invention;
【図１６】本発明の実施の形態１である情報蓄積用容量
素子の一部を拡大して示す半導体基板の要部断面図であ
る。FIG. 16 is an enlarged cross-sectional view of a main part of the semiconductor substrate, illustrating a part of the information storage capacitor element according to the first embodiment of the present invention;
【図１７】本発明の実施の形態１である情報蓄積用容量
素子の一部を拡大して示す半導体基板の要部断面図であ
る。FIG. 17 is a cross-sectional view of a principal part of the semiconductor substrate, showing a part of the information storage capacitor element according to the first embodiment of the present invention in an enlarged manner;
【図１８】本発明の実施の形態１である情報蓄積用容量
素子の一部を拡大して示す半導体基板の要部断面図であ
る。FIG. 18 is an enlarged cross-sectional view of a main part of the semiconductor substrate, illustrating a part of the information storage capacitor element according to the first embodiment of the present invention;
【図１９】本発明の実施の形態１である情報蓄積用容量
素子の一部を拡大して示す半導体基板の要部断面図であ
る。FIG. 19 is an essential part cross-sectional view of the semiconductor substrate, showing a part of the information storage capacitor element according to the first embodiment of the present invention in an enlarged manner;
【図２０】本発明の実施の形態２である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。20 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the information storage capacitor according to the second embodiment of the present invention; FIG.
【図２１】本発明の実施の形態２である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。FIG. 21 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the information storage capacitor element according to the second embodiment of the present invention;
【図２２】本発明の実施の形態２である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。FIG. 22 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the information storage capacitor element according to the second embodiment of the present invention;
【図２３】本発明の実施の形態２である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。FIG. 23 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the information storage capacitor according to the second embodiment of the present invention;
【図２４】本発明の実施の形態３である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。24 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the information storage capacitor element according to the third embodiment of the present invention; FIG.
【図２５】本発明の実施の形態３である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。FIG. 25 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the information storage capacitor according to the third embodiment of the present invention;
【図２６】本発明の実施の形態３である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。FIG. 26 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the information storage capacitor element according to the third embodiment of the present invention;
【図２７】本発明の実施の形態３である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。FIG. 27 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the information storage capacitor according to the third embodiment of the present invention;
【図２８】本発明の実施の形態４であるＭＩＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。FIG. 28 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the MIS transistor according to the fourth embodiment of the present invention;
【図２９】本発明の実施の形態４であるＭＩＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。FIG. 29 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the MIS transistor according to the fourth embodiment of the present invention;
【図３０】本発明の実施の形態４であるＭＩＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。FIG. 30 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the MIS transistor according to the fourth embodiment of the present invention;
【図３１】本発明の実施の形態４であるＭＩＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。FIG. 31 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the MIS transistor according to the fourth embodiment of the present invention;
【図３２】本発明の実施の形態４であるＭＩＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。FIG. 32 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the MIS transistor according to the fourth embodiment of the present invention;
１ 半導体基板 ２ ｐ形ウェル ３ ｐ形ウェル ４ ｎ形ウェル ５ ディープウェル ６ 分離領域 ７ 浅溝 ８ 酸化シリコン膜 ９ ゲート絶縁膜 １０ ゲート電極 １０Ａ ゲート電極 １０Ｂ ゲート電極 １０Ｃ ゲート電極 １０ａ 多結晶シリコン膜 １０ｂ チタンナイトライド膜 １０ｃ タングステン膜 １１ 不純物半導体領域 １２ キャップ絶縁膜 １３ 窒化シリコン膜 １４ 不純物半導体領域 １４ａ ｎ-形半導体領域 １４ｂ ｎ+形半導体領域 １５ 不純物半導体領域 １５ａ ｐ-形半導体領域 １５ｂ ｐ+形半導体領域 １６ サイドウォールスペーサ １７ 層間絶縁膜 １７ａ ＳＯＧ膜 １７ｂ ＴＥＯＳ酸化膜 １７ｃ ＴＥＯＳ酸化膜 １７ｄ 酸化シリコン膜 １８（Ｍ１） 第１層配線 １８ａ チタン膜 １８ｂ チタンナイトライド膜 １８ｃ タングステン膜 １９ プラグ ２０ チタンシリサイド層 ２１ 接続孔 ２２ａ 窒化シリコン膜 ２２ｂ サイドウォールスペーサ ２３ 層間絶縁膜 ２３ａ ＳＯＧ膜 ２３ｂ ＴＥＯＳ酸化膜 ２３ｃ ＴＥＯＳ酸化膜 ２４ 絶縁膜 ２４ａ 窒化シリコン膜 ２４ｂ 酸化シリコン膜 ２４ｃ 窒化シリコン膜 ２５ プラグ ２６ プラグ ２７ 蓄積電極 ２８ 容量絶縁膜 ２８ａ 第１酸化タンタル膜 ２８ｂ 第１酸化チタン膜 ２８ｃ 第２酸化タンタル膜 ２８ｄ 第２酸化チタン膜 ２９ プレート電極 ３０ 絶縁膜 ３１（Ｍ２） 第２層配線 ３１ａ チタン膜 ３１ｂ アルミニウム膜 ３１ｃ チタンナイトライド膜 ３２ プラグ ３２ａ 接着層 ３２ｂ タングステン膜 ３３ 層間絶縁膜 ３３ａ ＴＥＯＳ酸化膜 ３３ｂ ＳＯＧ膜 ３３ｃ ＴＥＯＳ酸化膜 ３４（Ｍ３） 第３層配線 ３５ プラグ ３６ フォトレジスト膜 ３７ 接続孔 ３８ 接続孔 ３９ スルーホール ４０ 溝 ４１ 非晶質シリコン膜 ４２ ＳＯＧ膜 ４３ 蓄積電極 ４３ａ 多結晶シリコン膜 ４３ｂ シリコン粒 ４４ 酸窒化シリコン膜 ４５ 反応防止層 ４６ 蓄積電極 ４６ａ 金属膜 ４７ 半導体基板 ４８ 素子分地領域 ４８ａ 素子分離溝 ４８ｂ 絶縁膜 ４９ ゲート絶縁膜 ４９ａ 酸窒化シリコン膜 ４９ｂ1 第１の誘電体 ４９ｂ2 第２の誘電体 ５０ ゲート電極 ５０ａ 多結晶シリコン膜 ５０ｂ 金属膜 ５１ ｎ-形半導体領域 ５２ サイドウォールスペーサ ５３ ｎ+形半導体領域 ５４ 層間絶縁膜 ５５ コンタクトホール ５６ プラグ ５７ 配線層 Ａ メモリアレイ領域 Ｂ 周辺回路領域 ＷＬ ワード線 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴReference Signs List 1 semiconductor substrate 2 p-type well 3 p-type well 4 n-type well 5 deep well 6 isolation region 7 shallow groove 8 silicon oxide film 9 gate insulating film 10 gate electrode 10A gate electrode 10B gate electrode 10C gate electrode 10a polycrystalline silicon film 10b titanium nitride film 10c tungsten film 11 impurity semiconductor regions 12 the cap insulating film 13 a silicon nitride film 14 doped semiconductor regions 14a n - type semiconductor region 14b n + type semiconductor region 15 the impurity semiconductor regions 15a p - type semiconductor region 15b p + -type semiconductor Region 16 Sidewall spacer 17 Interlayer insulating film 17a SOG film 17b TEOS oxide film 17c TEOS oxide film 17d Silicon oxide film 18 (M1) First layer wiring 18a Titanium film 18b Titanium nitride film 18c Tungsten film 1 Plug 20 Titanium silicide layer 21 Connection hole 22a Silicon nitride film 22b Sidewall spacer 23 Interlayer insulating film 23a SOG film 23b TEOS oxide film 23c TEOS oxide film 24 Insulating film 24a Silicon nitride film 24b Silicon oxide film 24c Silicon nitride film 25 Plug 26 Plug 27 Storage electrode 28 Capacitive insulating film 28a First tantalum oxide film 28b First titanium oxide film 28c Second tantalum oxide film 28d Second titanium oxide film 29 Plate electrode 30 Insulating film 31 (M2) Second layer wiring 31a Titanium film 31b Aluminum Film 31c Titanium nitride film 32 Plug 32a Adhesive layer 32b Tungsten film 33 Interlayer insulating film 33a TEOS oxide film 33b SOG film 33c TEOS oxide film 34 (M3) Third layer wiring 35 Plug 36 Photoresist film 37 Connection hole 38 Connection hole 39 Through hole 40 Groove 41 Amorphous silicon film 42 SOG film 43 Storage electrode 43a Polycrystalline silicon film 43b Silicon grain 44 Silicon oxynitride film 45 Reaction prevention layer 46 Storage electrode 46a Metal film 47 Semiconductor substrate 48 device below ground region 48a isolation trench 48b insulating film 49 a gate insulating film 49a of silicon oxynitride film 49b 1 first dielectric 49b 2 second dielectric 50 gate electrode 50a polycrystalline silicon film 50b metal film 51 n - Type semiconductor region 52 sidewall spacer 53 n + type semiconductor region 54 interlayer insulating film 55 contact hole 56 plug 57 wiring layer A memory array region B peripheral circuit region WL word line BL bit line C information storage capacitor element Qs memory cell selection MISFET Qn n cha Le MISFET Qp p-channel MISFET
フロントページの続き Ｆターム(参考） 5F083 AD10 AD24 AD62 GA09 JA05 JA06 JA33 JA35 JA38 JA39 JA40 MA06 MA16 MA17 NA01 NA08 PR03 PR05 PR06 PR12 PR21 PR22 PR23 PR33 PR39 PR40 PR43 PR44 PR45 PR53 PR54 PR55 Continued on the front page F term (reference) 5F083 AD10 AD24 AD62 GA09 JA05 JA06 JA33 JA35 JA38 JA39 JA40 MA06 MA16 MA17 NA01 NA08 PR03 PR05 PR06 PR12 PR21 PR22 PR23 PR33 PR39 PR40 PR43 PR44 PR45 PR53 PR54 PR55
Claims (5)
膜、またはチタン酸タンタル膜によって構成された絶縁
膜を有することを特徴とする半導体集積回路装置。1. A semiconductor integrated circuit device having a stacked film of a titanium oxide film and a tantalum oxide film, or an insulating film formed of a tantalum titanate film.
膜、またはチタン酸タンタル膜によって構成された絶縁
膜を有し、前記絶縁膜の全体の厚さが約５０ｎｍ以下で
あることを特徴とする半導体集積回路装置。2. An insulating film comprising a laminated film of a titanium oxide film and a tantalum oxide film or a tantalum titanate film, wherein the entire thickness of the insulating film is about 50 nm or less. Semiconductor integrated circuit device.
膜、またはチタン酸タンタル膜によって構成された絶縁
膜を有し、前記絶縁膜が、ルテニウム膜、チタンナイト
ライド膜、シリコン膜またはシリコン粒からなる突起物
が形成されたシリコン膜で構成される電極上に形成され
ていることを特徴とする半導体集積回路装置。3. An insulating film comprising a laminated film of a titanium oxide film and a tantalum oxide film or a tantalum titanate film, wherein the insulating film is a ruthenium film, a titanium nitride film, a silicon film or a silicon particle. A semiconductor integrated circuit device formed on an electrode composed of a silicon film on which a protrusion made of a silicon is formed.
膜を形成する半導体集積回路装置の製造方法であって、
チタンを含む有機材料またはチタンのハロゲン化物を原
料としたＣＶＤ法を用いて減圧状態の酸化雰囲気で酸化
チタン膜を堆積した後、前記酸化チタン膜に結晶化処理
を施す工程と、タンタルを含む有機材料を原料としたＣ
ＶＤ法を用いて減圧状態の酸化雰囲気で酸化タンタル膜
を堆積した後、前記酸化タンタル膜に結晶化処理を施す
工程とを有することを特徴とする半導体集積回路装置の
製造方法。4. A method of manufacturing a semiconductor integrated circuit device for forming a laminated film of a titanium oxide film and a tantalum oxide film,
Depositing a titanium oxide film in an oxidizing atmosphere under reduced pressure using a CVD method using a titanium-containing organic material or a titanium halide as a raw material, and then subjecting the titanium oxide film to a crystallization treatment; C made from material
Depositing a tantalum oxide film in an oxidizing atmosphere under reduced pressure using a VD method, and then subjecting the tantalum oxide film to a crystallization process.
む有機材料またはチタンのハロゲン化物とを原料とした
ＣＶＤ法を用いて減圧状態の酸化雰囲気でチタン酸タン
タル膜を堆積した後、前記チタン酸タンタル膜に結晶化
処理を施す工程を有することを特徴とする半導体集積回
路装置の製造方法。5. A method of depositing a tantalum titanate film in an oxidizing atmosphere under reduced pressure using a CVD method using an organic material containing tantalum and an organic material containing titanium or a halide of titanium as a raw material. A method for manufacturing a semiconductor integrated circuit device, comprising a step of subjecting a tantalum film to a crystallization process.
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000148321A JP2001332707A (en) | 2000-05-19 | 2000-05-19 | Semiconductor integrated circuit device and its manufacturing method |
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| Publication Number | Publication Date |
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| JP2001332707A true JP2001332707A (en) | 2001-11-30 |
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012186485A (en) * | 2009-07-31 | 2012-09-27 | Hitachi Kokusai Electric Inc | Method for manufacturing semiconductor device, and semiconductor device |
| US8741731B2 (en) | 2009-07-31 | 2014-06-03 | Hitachi Kokusai Electric Inc. | Method of manufacturing a semiconductor device |
| CN110676161A (en) * | 2019-09-27 | 2020-01-10 | 天津大学 | Double-layer material heterogeneous gate dielectric layer flexible silicon thin film transistor and manufacturing method thereof |
-
2000
- 2000-05-19 JP JP2000148321A patent/JP2001332707A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012186485A (en) * | 2009-07-31 | 2012-09-27 | Hitachi Kokusai Electric Inc | Method for manufacturing semiconductor device, and semiconductor device |
| US8741731B2 (en) | 2009-07-31 | 2014-06-03 | Hitachi Kokusai Electric Inc. | Method of manufacturing a semiconductor device |
| CN110676161A (en) * | 2019-09-27 | 2020-01-10 | 天津大学 | Double-layer material heterogeneous gate dielectric layer flexible silicon thin film transistor and manufacturing method thereof |
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