JP2001320050A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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- JP2001320050A JP2001320050A JP2000137470A JP2000137470A JP2001320050A JP 2001320050 A JP2001320050 A JP 2001320050A JP 2000137470 A JP2000137470 A JP 2000137470A JP 2000137470 A JP2000137470 A JP 2000137470A JP 2001320050 A JP2001320050 A JP 2001320050A
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Abstract
(57)【要約】 （修正有）
【課題】トレンチ型パワーＭＯＳＦＥＴにおける層間絶
縁膜をセルフアラインに無駄なく信頼性よく形成する方
法を提供する。 【解決手段】ゲート電極１３のポリシリコンと半導体基
板の熱酸化による酸化膜の酸化速度の違いを利用し、ゲ
ート電極１３上部のトレンチ７開口部に埋め込まれた層
間絶縁膜１７を形成する。ソース電極１８にコンタクト
する部分をマスクおよびエッチングする工程が省け、セ
ルフアラインで層間絶縁膜１７を必要な部分に形成でき
るため、高集積化が図れ、低オン抵抗化にも大きく寄与
できる。
縁膜をセルフアラインに無駄なく信頼性よく形成する方
法を提供する。 【解決手段】ゲート電極１３のポリシリコンと半導体基
板の熱酸化による酸化膜の酸化速度の違いを利用し、ゲ
ート電極１３上部のトレンチ７開口部に埋め込まれた層
間絶縁膜１７を形成する。ソース電極１８にコンタクト
する部分をマスクおよびエッチングする工程が省け、セ
ルフアラインで層間絶縁膜１７を必要な部分に形成でき
るため、高集積化が図れ、低オン抵抗化にも大きく寄与
できる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置およびその製造方法に係り、特にセルフアラインに
より層間絶縁膜を形成できるトレンチ構造の絶縁ゲート
型半導体装置およびその製造方法に関する。
装置およびその製造方法に係り、特にセルフアラインに
より層間絶縁膜を形成できるトレンチ構造の絶縁ゲート
型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】このためにチップを製造する上で微細加工
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
【０００４】従ってセルをトレンチ構造にすることによ
りセル密度の向上を図り、低オン抵抗化はある程度実現
されてきたが、層間絶縁膜に電極のコンタクト部分を設
ける際に、マスクのパターンニングにより形成している
ため、無駄な部分が存在し、高集積化および低オン抵抗
化にも限界があった。
りセル密度の向上を図り、低オン抵抗化はある程度実現
されてきたが、層間絶縁膜に電極のコンタクト部分を設
ける際に、マスクのパターンニングにより形成している
ため、無駄な部分が存在し、高集積化および低オン抵抗
化にも限界があった。
【０００５】図２０に従来のトレンチ構造のパワーＭＯ
ＳＦＥＴの構造をＮチャネル型を例に示す。Ｎ+型のシ
リコン半導体基板２１の上にＮ-型のエピタキシャル層
からなるドレイン領域２２を設け、その表面にＰ型のチ
ャネル層２４を設ける。チャネル層２４を貫通し、ドレ
イン領域２２まで到達するトレンチ２７を設け、トレン
チ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２
７に充填されたポリシリコンよりなるゲート電極３３を
設ける。トレンチ２７に隣接したチャネル層２４表面に
はＮ+型のソース領域３５が形成され、隣り合う２つの
セルのソース領域３５間のチャネル層２４表面にはＰ+
型のボディ領域３４を設ける。さらにチャネル層２４に
はソース領域３５からトレンチ２７に沿ってチャネル領
域（図示せず）が形成される。ゲート電極３３上は厚い
層間絶縁膜３６で覆い、ソース領域３５およびボディ領
域３４にコンタクトするソース電極３７を設ける。
ＳＦＥＴの構造をＮチャネル型を例に示す。Ｎ+型のシ
リコン半導体基板２１の上にＮ-型のエピタキシャル層
からなるドレイン領域２２を設け、その表面にＰ型のチ
ャネル層２４を設ける。チャネル層２４を貫通し、ドレ
イン領域２２まで到達するトレンチ２７を設け、トレン
チ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２
７に充填されたポリシリコンよりなるゲート電極３３を
設ける。トレンチ２７に隣接したチャネル層２４表面に
はＮ+型のソース領域３５が形成され、隣り合う２つの
セルのソース領域３５間のチャネル層２４表面にはＰ+
型のボディ領域３４を設ける。さらにチャネル層２４に
はソース領域３５からトレンチ２７に沿ってチャネル領
域（図示せず）が形成される。ゲート電極３３上は厚い
層間絶縁膜３６で覆い、ソース領域３５およびボディ領
域３４にコンタクトするソース電極３７を設ける。
【０００６】図１１から図２０を参照して、従来のトレ
ンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
ンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
【０００７】図１１では、Ｎ+型シリコン半導体基板２
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。表面に酸化膜２３を形成した後、予定
のチャネル層２４の部分の酸化膜２３をエッチングす
る。この酸化膜２３をマスクとして全面にドーズ量１．
０×１０13でボロンを注入した後、拡散してＰ型のチャ
ネル層２４を形成する。
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。表面に酸化膜２３を形成した後、予定
のチャネル層２４の部分の酸化膜２３をエッチングす
る。この酸化膜２３をマスクとして全面にドーズ量１．
０×１０13でボロンを注入した後、拡散してＰ型のチャ
ネル層２４を形成する。
【０００８】図１２から図１５にトレンチを形成する工
程を示す。
程を示す。
【０００９】図１２では、全面にＣＶＤ法によりＮＳＧ
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
【００１０】図１３ではレジスト膜によるマスクをトレ
ンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化
膜２５をドライエッチングして部分的に除去し、チャネ
ル領域２４が露出したトレンチ開口部２６を間口約１．
０μｍに形成する。
ンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化
膜２５をドライエッチングして部分的に除去し、チャネ
ル領域２４が露出したトレンチ開口部２６を間口約１．
０μｍに形成する。
【００１１】図１４では、ＣＶＤ酸化膜２５をマスクと
してトレンチ開口部２６のシリコン半導体基板をＣＦ系
およびＨＢｒ系ガスによりドライエッチングし、チャネ
ル層２４を貫通してドレイン領域２２まで達する約２．
０μｍの深さのトレンチ２７を形成する。
してトレンチ開口部２６のシリコン半導体基板をＣＦ系
およびＨＢｒ系ガスによりドライエッチングし、チャネ
ル層２４を貫通してドレイン領域２２まで達する約２．
０μｍの深さのトレンチ２７を形成する。
【００１２】図１５ではダミー酸化をしてトレンチ２７
内壁とチャネル層２４表面に酸化膜（図示せず）を形成
してドライエッチングの際のエッチングダメージを除去
し、その後、この酸化膜とＣＶＤ酸化膜２５をエッチン
グにより除去する。
内壁とチャネル層２４表面に酸化膜（図示せず）を形成
してドライエッチングの際のエッチングダメージを除去
し、その後、この酸化膜とＣＶＤ酸化膜２５をエッチン
グにより除去する。
【００１３】図１６では、ゲート酸化膜３１を形成す
る。すなわち、全面を熱酸化してゲート酸化膜３１を例
えば厚み約７００Åに形成する。
る。すなわち、全面を熱酸化してゲート酸化膜３１を例
えば厚み約７００Åに形成する。
【００１４】図１７では、トレンチ２７に埋設されるゲ
ート電極３３を形成する。すなわち、全面にノンドープ
のポリシリコン層３２を付着し、リンを高濃度に注入・
拡散して高導電率化を図り、ゲート電極３３を形成す
る。その後全面に付着したポリシリコン層３２をマスク
なしでドライエッチして、トレンチ２７に埋設したゲー
ト電極３３を残す。
ート電極３３を形成する。すなわち、全面にノンドープ
のポリシリコン層３２を付着し、リンを高濃度に注入・
拡散して高導電率化を図り、ゲート電極３３を形成す
る。その後全面に付着したポリシリコン層３２をマスク
なしでドライエッチして、トレンチ２７に埋設したゲー
ト電極３３を残す。
【００１５】図１８ではレジスト膜ＰＲによるマスクに
より選択的にボロンをドーズ量５．０×１０14でイオン
注入し、Ｐ+型のボディ領域３４を形成した後、レジス
ト膜ＰＲを除去する。
より選択的にボロンをドーズ量５．０×１０14でイオン
注入し、Ｐ+型のボディ領域３４を形成した後、レジス
ト膜ＰＲを除去する。
【００１６】図１９では、新たなレジスト膜ＰＲで予定
のソース領域３５およびゲート電極３３を露出する様に
マスクして、砒素をドーズ量５．０×１０15でイオン注
入し、Ｎ+型のソース領域３５をトレンチ２７に隣接す
るチャネル層２４表面に形成した後、レジスト膜ＰＲを
除去する。
のソース領域３５およびゲート電極３３を露出する様に
マスクして、砒素をドーズ量５．０×１０15でイオン注
入し、Ｎ+型のソース領域３５をトレンチ２７に隣接す
るチャネル層２４表面に形成した後、レジスト膜ＰＲを
除去する。
【００１７】図２０では、全面にＢＰＳＧ（Ｂｏｒｏｎ
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形
成する。その後、レジスト膜をマスクにして少なくとも
ゲート電極３３上に層間絶縁膜３６を残す。その後アル
ミニウムをスパッタ装置で全面に付着して、ソース領域
３５およびボディ領域３４にコンタクトするソース電極
３７を形成する。
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形
成する。その後、レジスト膜をマスクにして少なくとも
ゲート電極３３上に層間絶縁膜３６を残す。その後アル
ミニウムをスパッタ装置で全面に付着して、ソース領域
３５およびボディ領域３４にコンタクトするソース電極
３７を形成する。
【００１８】
【発明が解決しようとする課題】かかる従来のＭＯＳＦ
ＥＴではゲート電極３３形成後、半導体基板の全面に５
０００〜１００００Åの厚さのＰＳＧやＢＰＳＧ等から
なる層間絶縁膜３６を形成し、ソース領域３５およびボ
ディ領域３４とソース電極３７がコンタクトする部分を
マスクのパターンニングによりエッチングして除去して
いた。しかし、マスクの合わせずれ、レジスト、エッチ
ング等のばらつきを考慮しなければならず、ソース電極
３７とゲート電極３３の間にショートを避けるためにマ
ージンを取る必要が生じ、高集積化するには限界があ
り、低オン抵抗化にも影響があった。
ＥＴではゲート電極３３形成後、半導体基板の全面に５
０００〜１００００Åの厚さのＰＳＧやＢＰＳＧ等から
なる層間絶縁膜３６を形成し、ソース領域３５およびボ
ディ領域３４とソース電極３７がコンタクトする部分を
マスクのパターンニングによりエッチングして除去して
いた。しかし、マスクの合わせずれ、レジスト、エッチ
ング等のばらつきを考慮しなければならず、ソース電極
３７とゲート電極３３の間にショートを避けるためにマ
ージンを取る必要が生じ、高集積化するには限界があ
り、低オン抵抗化にも影響があった。
【００１９】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、ドレイン領域となる一導電型の半導体基板
と該半導体基板表面に設けた逆導電型のチャネル層と該
チャネル層を貫通し前記半導体基板まで到達するトレン
チと該トレンチの表面に設けたゲート絶縁膜と前記トレ
ンチに埋め込まれた半導体材料からなるゲート電極と前
記チャネル層表面の前記トレンチに隣接して設けた一導
電型のソース領域と前記ゲート電極上に設けた層間絶縁
膜と前記半導体基板上に設けたソース電極とを具備する
絶縁ゲート型半導体装置において、前記層間絶縁膜は前
記ゲート電極上を熱酸化して設けたことを特徴とするも
ので、ソース電極とゲート電極間のマージンを取る必要
がなくなり、高集積化に大きく寄与するものである。
みてなされ、ドレイン領域となる一導電型の半導体基板
と該半導体基板表面に設けた逆導電型のチャネル層と該
チャネル層を貫通し前記半導体基板まで到達するトレン
チと該トレンチの表面に設けたゲート絶縁膜と前記トレ
ンチに埋め込まれた半導体材料からなるゲート電極と前
記チャネル層表面の前記トレンチに隣接して設けた一導
電型のソース領域と前記ゲート電極上に設けた層間絶縁
膜と前記半導体基板上に設けたソース電極とを具備する
絶縁ゲート型半導体装置において、前記層間絶縁膜は前
記ゲート電極上を熱酸化して設けたことを特徴とするも
ので、ソース電極とゲート電極間のマージンを取る必要
がなくなり、高集積化に大きく寄与するものである。
【００２０】また、一導電型の半導体基板表面に逆導電
型のチャネル層を形成する工程と、前記チャネル層を貫
通し前記半導体基板まで到達するトレンチを形成する工
程と、前記トレンチの内壁にゲート絶縁膜を形成する工
程と、前記トレンチに埋設される半導体材料からなるゲ
ート電極を形成する工程と、前記チャネル層表面で前記
トレンチに隣接して一導電型のソース領域を形成する工
程と、前記ゲート電極表面を熱酸化し、層間絶縁膜を形
成する工程とを具備することを特徴とするもので、ゲー
ト電極のポリシリコンと、半導体基板の熱酸化による酸
化膜の酸化速度の違いを利用することにより、ソース電
極とゲート電極の層間絶縁膜がマスクなしで、セルフア
ラインに形成できる。従って、セルフアラインで、無駄
のない層間絶縁膜を形成することができ、それにより高
集積化が図れ、低オン抵抗化にも寄与する絶縁ゲート型
半導体装置およびその製造方法を提供できる。
型のチャネル層を形成する工程と、前記チャネル層を貫
通し前記半導体基板まで到達するトレンチを形成する工
程と、前記トレンチの内壁にゲート絶縁膜を形成する工
程と、前記トレンチに埋設される半導体材料からなるゲ
ート電極を形成する工程と、前記チャネル層表面で前記
トレンチに隣接して一導電型のソース領域を形成する工
程と、前記ゲート電極表面を熱酸化し、層間絶縁膜を形
成する工程とを具備することを特徴とするもので、ゲー
ト電極のポリシリコンと、半導体基板の熱酸化による酸
化膜の酸化速度の違いを利用することにより、ソース電
極とゲート電極の層間絶縁膜がマスクなしで、セルフア
ラインに形成できる。従って、セルフアラインで、無駄
のない層間絶縁膜を形成することができ、それにより高
集積化が図れ、低オン抵抗化にも寄与する絶縁ゲート型
半導体装置およびその製造方法を提供できる。
【００２１】
【発明の実施の形態】本発明の実施の形態を図１から図
１０を参照して詳細に説明する。本発明のトレンチ型パ
ワーＭＯＳＦＥＴの構造をＮチャネル型を例に図１０に
示す。
１０を参照して詳細に説明する。本発明のトレンチ型パ
ワーＭＯＳＦＥＴの構造をＮチャネル型を例に図１０に
示す。
【００２２】トレンチ型パワーＭＯＳＦＥＴは、ドレイ
ン領域となる一導電型の半導体基板２と、該半導体基板
２表面に設けた逆導電型のチャネル層４と、該チャネル
層４を貫通し前記半導体基板２まで到達するトレンチ７
と、該トレンチ７の表面に設けたゲート絶縁膜１０と、
前記トレンチ７に埋め込まれた半導体材料からなるゲー
ト電極１３と、前記チャネル層４表面の前記トレンチ７
に隣接して設けた一導電型のソース領域１５と、前記ゲ
ート電極１３上を熱酸化して設けた層間絶縁膜１７と、
前記半導体基板２上に設けたソース電極１８で構成され
る。
ン領域となる一導電型の半導体基板２と、該半導体基板
２表面に設けた逆導電型のチャネル層４と、該チャネル
層４を貫通し前記半導体基板２まで到達するトレンチ７
と、該トレンチ７の表面に設けたゲート絶縁膜１０と、
前記トレンチ７に埋め込まれた半導体材料からなるゲー
ト電極１３と、前記チャネル層４表面の前記トレンチ７
に隣接して設けた一導電型のソース領域１５と、前記ゲ
ート電極１３上を熱酸化して設けた層間絶縁膜１７と、
前記半導体基板２上に設けたソース電極１８で構成され
る。
【００２３】半導体基板は、Ｎ+型のシリコン半導体基
板１の上にＮ-型のエピタキシャル層を積層したドレイ
ン領域２からなる。チャネル層４はドレイン領域２にＰ
型のイオンを注入、拡散して形成される。トレンチ７は
チャネル層４を貫通してドレイン領域２まで達してい
る。ゲート酸化膜１０は、トレンチ７の内壁を被覆し、
熱酸化により約７００Åの厚みに形成される。ゲート電
極１３は、トレンチ７に埋設されたポリシリコンよりな
る。
板１の上にＮ-型のエピタキシャル層を積層したドレイ
ン領域２からなる。チャネル層４はドレイン領域２にＰ
型のイオンを注入、拡散して形成される。トレンチ７は
チャネル層４を貫通してドレイン領域２まで達してい
る。ゲート酸化膜１０は、トレンチ７の内壁を被覆し、
熱酸化により約７００Åの厚みに形成される。ゲート電
極１３は、トレンチ７に埋設されたポリシリコンよりな
る。
【００２４】ソース領域１５はトレンチ７に隣接したチ
ャネル層４にＮ+型のイオンを注入して形成される。ボ
ディ領域１４は隣り合う２つのセルのソース領域１５間
のチャネル層４表面にＰ+型のイオンを注入して設け
る。チャネル領域（図示せず）は、チャネル層４のソー
ス領域１５からトレンチ７に沿って伸びている。層間絶
縁膜１７はゲート電極１３のポリシリコンを熱酸化し、
およそ１００００Åの厚みの酸化膜を形成する。ソース
電極１８は、全面にアルミニウムまたはその合金をスパ
ッタして半導体基板上に平坦に設ける。
ャネル層４にＮ+型のイオンを注入して形成される。ボ
ディ領域１４は隣り合う２つのセルのソース領域１５間
のチャネル層４表面にＰ+型のイオンを注入して設け
る。チャネル領域（図示せず）は、チャネル層４のソー
ス領域１５からトレンチ７に沿って伸びている。層間絶
縁膜１７はゲート電極１３のポリシリコンを熱酸化し、
およそ１００００Åの厚みの酸化膜を形成する。ソース
電極１８は、全面にアルミニウムまたはその合金をスパ
ッタして半導体基板上に平坦に設ける。
【００２５】本発明の特徴とする点は層間絶縁膜１７に
ある。ゲート電極１３のポリシリコンを熱酸化した酸化
膜１６を層間絶縁膜１７として使用しているので、ゲー
ト電極１３上の必要な部分にのみ形成することができ
る。また、トレンチ７開口部に埋め込まれて、層間絶縁
膜１７の底面が半導体基板表面より１００００Åの深さ
に形成される。このため、ゲート電極１３とソース電極
１７の間にショートを避けるためのマージンを取る必要
がなくなり、層間絶縁膜１７とシリコン半導体基板表面
をほぼ平坦にでき、高集積化が図れる。
ある。ゲート電極１３のポリシリコンを熱酸化した酸化
膜１６を層間絶縁膜１７として使用しているので、ゲー
ト電極１３上の必要な部分にのみ形成することができ
る。また、トレンチ７開口部に埋め込まれて、層間絶縁
膜１７の底面が半導体基板表面より１００００Åの深さ
に形成される。このため、ゲート電極１３とソース電極
１７の間にショートを避けるためのマージンを取る必要
がなくなり、層間絶縁膜１７とシリコン半導体基板表面
をほぼ平坦にでき、高集積化が図れる。
【００２６】次に図１から図１０を参照して本発明のト
レンチ型パワーＭＯＳＦＥＴの製造方法をＮチャネル型
を例に説明する。
レンチ型パワーＭＯＳＦＥＴの製造方法をＮチャネル型
を例に説明する。
【００２７】本発明のトレンチ型パワーＭＯＳＦＥＴ
は、一導電型の半導体基板２表面に逆導電型のチャネル
層４を形成する工程と、前記チャネル層４を貫通し前記
半導体基板２まで到達するトレンチ７を形成する工程
と、前記トレンチ７の内壁にゲート絶縁膜１０を形成す
る工程と、前記トレンチ７に埋設される半導体材料から
なるゲート電極１３を形成する工程と、前記チャネル層
４表面で前記トレンチ７に隣接して一導電型のソース領
域１５を形成する工程と、前記ゲート電極１３表面を熱
酸化し、層間絶縁膜１７を形成する工程から構成され
る。
は、一導電型の半導体基板２表面に逆導電型のチャネル
層４を形成する工程と、前記チャネル層４を貫通し前記
半導体基板２まで到達するトレンチ７を形成する工程
と、前記トレンチ７の内壁にゲート絶縁膜１０を形成す
る工程と、前記トレンチ７に埋設される半導体材料から
なるゲート電極１３を形成する工程と、前記チャネル層
４表面で前記トレンチ７に隣接して一導電型のソース領
域１５を形成する工程と、前記ゲート電極１３表面を熱
酸化し、層間絶縁膜１７を形成する工程から構成され
る。
【００２８】図１は、一導電型のシリコン半導体基板に
チャネル層４を形成する工程を示す。Ｎ+型シリコン半
導体基板１にＮ-型のエピタキシャル層を積層してドレ
イン領域２を設ける。予定のチャネル領域を除いて、酸
化膜３を形成し、ボロンを１．０×１０12、加速エネル
ギー３０ＫｅＶで注入し、チャネル層４を形成する。
チャネル層４を形成する工程を示す。Ｎ+型シリコン半
導体基板１にＮ-型のエピタキシャル層を積層してドレ
イン領域２を設ける。予定のチャネル領域を除いて、酸
化膜３を形成し、ボロンを１．０×１０12、加速エネル
ギー３０ＫｅＶで注入し、チャネル層４を形成する。
【００２９】図２は、チャネル層４を貫通し、シリコン
半導体基板まで到達するトレンチ７を形成する工程を示
す。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を
３０００Åの厚さに生成する。その後、レジスト膜によ
るマスクをかけてＣＶＤ酸化膜５をドライエッチングに
より部分的に除去し、チャネル層４が露出したトレンチ
開口部（図示せず）を間口約１．０μｍに形成する。そ
のトレンチ開口部よりＣＶＤ酸化膜５をマスクとしてシ
リコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異
方性ドライエッチングし、チャネル層４を貫通し、ドレ
イン領域２まで達する約２．０μｍの深さのトレンチ７
を形成する。
半導体基板まで到達するトレンチ７を形成する工程を示
す。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を
３０００Åの厚さに生成する。その後、レジスト膜によ
るマスクをかけてＣＶＤ酸化膜５をドライエッチングに
より部分的に除去し、チャネル層４が露出したトレンチ
開口部（図示せず）を間口約１．０μｍに形成する。そ
のトレンチ開口部よりＣＶＤ酸化膜５をマスクとしてシ
リコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異
方性ドライエッチングし、チャネル層４を貫通し、ドレ
イン領域２まで達する約２．０μｍの深さのトレンチ７
を形成する。
【００３０】図３は、トレンチ７の内壁にゲート酸化膜
１０を形成する工程を示す。全面をダミー酸化して形成
したダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同時
に除去してトレンチ７内のエッチングダメージを取り除
く。その後、全面を約１０００℃で熱酸化し、厚さ約７
００Åのゲート酸化膜１０をシリコン半導体基板表面お
よびトレンチ７内壁に形成する。
１０を形成する工程を示す。全面をダミー酸化して形成
したダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同時
に除去してトレンチ７内のエッチングダメージを取り除
く。その後、全面を約１０００℃で熱酸化し、厚さ約７
００Åのゲート酸化膜１０をシリコン半導体基板表面お
よびトレンチ７内壁に形成する。
【００３１】図４には、トレンチ７に埋設される半導体
材料からなるゲート電極１３を形成する工程を示す。ま
ず全面にノンドープのポリシリコン１２を例えば約数千
〜２μｍ（トレンチ開口寸法の２分の１以上）の厚みに
ＣＶＤ法で堆積し、リンを高濃度にドープした後、拡散
させて高導電率化を図る。その後、全面のポリシリコン
１２を異方性エッチングによりエッチバックしてトレン
チ７に埋設されたゲート電極１３を形成する。これによ
りシリコン半導体基板表面にはゲート酸化膜１０とゲー
ト電極１３が露出する。
材料からなるゲート電極１３を形成する工程を示す。ま
ず全面にノンドープのポリシリコン１２を例えば約数千
〜２μｍ（トレンチ開口寸法の２分の１以上）の厚みに
ＣＶＤ法で堆積し、リンを高濃度にドープした後、拡散
させて高導電率化を図る。その後、全面のポリシリコン
１２を異方性エッチングによりエッチバックしてトレン
チ７に埋設されたゲート電極１３を形成する。これによ
りシリコン半導体基板表面にはゲート酸化膜１０とゲー
ト電極１３が露出する。
【００３２】図５には、シリコン半導体基板表面のゲー
ト絶縁膜１０を除去する工程を示す。すなわち、全面を
ドライエッチすることにより、シリコン半導体基板表面
のゲート酸化膜１０を除去し、シリコン半導体基板を露
出させる。
ト絶縁膜１０を除去する工程を示す。すなわち、全面を
ドライエッチすることにより、シリコン半導体基板表面
のゲート酸化膜１０を除去し、シリコン半導体基板を露
出させる。
【００３３】図６は、ボディ領域１４を形成する工程を
示す。トレンチ７の間のチャネル層４を除いてレジスト
膜ＰＲのマスクにより、選択的に、ボロンをドーズ量
５．０×１０14でイオン注入し、Ｐ+型のボディ領域１
４を形成し、その後レジスト膜ＰＲを除去する。ボディ
領域１４はドレイン領域２とチャネル層４で形成される
基板ダイオードの取り出しを行い、基板の電位安定化の
ために用いられる。
示す。トレンチ７の間のチャネル層４を除いてレジスト
膜ＰＲのマスクにより、選択的に、ボロンをドーズ量
５．０×１０14でイオン注入し、Ｐ+型のボディ領域１
４を形成し、その後レジスト膜ＰＲを除去する。ボディ
領域１４はドレイン領域２とチャネル層４で形成される
基板ダイオードの取り出しを行い、基板の電位安定化の
ために用いられる。
【００３４】図７は、チャネル層４表面でトレンチ７に
隣接して一導電型のソース領域１５を形成する工程を示
す。新たにレジスト膜ＰＲでトレンチ７および隣接した
チャネル層４を除いてマスクして、選択的に砒素をドー
ズ量５．０×１０15でイオン注入し、Ｎ+型のソース領
域１５を形成し、その後、レジスト膜ＰＲを除去する。
これによりドレイン領域２とソース領域１５の間のトレ
ンチ７側面がチャネル領域（図示せず）となる。
隣接して一導電型のソース領域１５を形成する工程を示
す。新たにレジスト膜ＰＲでトレンチ７および隣接した
チャネル層４を除いてマスクして、選択的に砒素をドー
ズ量５．０×１０15でイオン注入し、Ｎ+型のソース領
域１５を形成し、その後、レジスト膜ＰＲを除去する。
これによりドレイン領域２とソース領域１５の間のトレ
ンチ７側面がチャネル領域（図示せず）となる。
【００３５】図８および図９は、本発明の特徴である、
ゲート電極１３表面を熱酸化し、層間絶縁膜１７を形成
する工程を示す。図８ではまず、シリコン半導体基板と
ゲート電極１３のポリシリコンが露出している全面を熱
酸化して、酸化膜１６を形成する。このとき、ポリシリ
コンはシリコンよりも酸化速度が速いため、ゲート電極
１３上部のポリシリコンの酸化膜厚（Ａ）が基板表面の
シリコンの酸化膜厚（Ｂ）よりも厚く形成される。具体
的には全面を１０００〜１１００℃で数十分、熱酸化す
ることにより、酸化膜厚（Ａ）と酸化膜厚（Ｂ）の比、
Ａ：Ｂが１０：６程度になるように熱酸化する。
ゲート電極１３表面を熱酸化し、層間絶縁膜１７を形成
する工程を示す。図８ではまず、シリコン半導体基板と
ゲート電極１３のポリシリコンが露出している全面を熱
酸化して、酸化膜１６を形成する。このとき、ポリシリ
コンはシリコンよりも酸化速度が速いため、ゲート電極
１３上部のポリシリコンの酸化膜厚（Ａ）が基板表面の
シリコンの酸化膜厚（Ｂ）よりも厚く形成される。具体
的には全面を１０００〜１１００℃で数十分、熱酸化す
ることにより、酸化膜厚（Ａ）と酸化膜厚（Ｂ）の比、
Ａ：Ｂが１０：６程度になるように熱酸化する。
【００３６】さらに図９では酸化膜厚（Ｂ）が除去され
るような条件でエッチングする。これにより、必要最小
限のゲート電極１３上にのみ厚い酸化膜１６が残ること
になり、これを層間絶縁膜１７として利用する。つまり
層間絶縁膜１７は、底面を半導体基板より約１００００
Åの深さに形成され、層間絶縁膜１７とシリコン半導体
基板表面を平坦に形成できる。従って、ソース領域１５
およびボディ領域１４にコンタクトする部分のマスクお
よびエッチングの工程が省け、セルフアラインで層間絶
縁膜１６が形成されるので、工程の簡略化、コストダウ
ンが図れる。さらにゲート電極１３とソース電極１８の
ショートを避けるためのマージンを取る必要がなくなる
ので、高集積化に大きく寄与でき、それにより低オン抵
抗化も実現できる。
るような条件でエッチングする。これにより、必要最小
限のゲート電極１３上にのみ厚い酸化膜１６が残ること
になり、これを層間絶縁膜１７として利用する。つまり
層間絶縁膜１７は、底面を半導体基板より約１００００
Åの深さに形成され、層間絶縁膜１７とシリコン半導体
基板表面を平坦に形成できる。従って、ソース領域１５
およびボディ領域１４にコンタクトする部分のマスクお
よびエッチングの工程が省け、セルフアラインで層間絶
縁膜１６が形成されるので、工程の簡略化、コストダウ
ンが図れる。さらにゲート電極１３とソース電極１８の
ショートを避けるためのマージンを取る必要がなくなる
ので、高集積化に大きく寄与でき、それにより低オン抵
抗化も実現できる。
【００３７】図１０では、ソース電極１８を形成する工
程を示す。アルミニウムまたはその合金をスパッタ装置
で全面に堆積してボディ領域１４とソース領域１５にコ
ンタクトしたソース電極１８を形成する。このソース電
極１８は、層間絶縁膜１７がシリコン半導体基板表面と
平坦に形成されているため、シリコン半導体基板上に平
坦に形成できる。
程を示す。アルミニウムまたはその合金をスパッタ装置
で全面に堆積してボディ領域１４とソース領域１５にコ
ンタクトしたソース電極１８を形成する。このソース電
極１８は、層間絶縁膜１７がシリコン半導体基板表面と
平坦に形成されているため、シリコン半導体基板上に平
坦に形成できる。
【００３８】
【発明の効果】本発明の構造に依れば、第１にゲート電
極１３上部を熱酸化することで、トレンチ７開口部に埋
め込まれた層間絶縁膜１７をセルフアラインで形成でき
るので、ゲート電極１３とソース電極１８の間にマージ
ンを取る必要がなくなり、高集積化が図れる。具体的に
はセル密度が従来技術では７２００万個/平方インチで
あったものが、本発明によると１億６０００万個/平方
インチとなり、２倍以上に増加する。これにより、単位
面積あたりのオン抵抗も従来では４５mΩ・mm2であった
ものが、本発明によると３０mΩ・mm2と、３分の２の値
となり、低オン抵抗化にも大きく寄与できる。
極１３上部を熱酸化することで、トレンチ７開口部に埋
め込まれた層間絶縁膜１７をセルフアラインで形成でき
るので、ゲート電極１３とソース電極１８の間にマージ
ンを取る必要がなくなり、高集積化が図れる。具体的に
はセル密度が従来技術では７２００万個/平方インチで
あったものが、本発明によると１億６０００万個/平方
インチとなり、２倍以上に増加する。これにより、単位
面積あたりのオン抵抗も従来では４５mΩ・mm2であった
ものが、本発明によると３０mΩ・mm2と、３分の２の値
となり、低オン抵抗化にも大きく寄与できる。
【００３９】第２に層間絶縁膜１７の底面は半導体基板
表面より１００００Åの深さに形成されるので、層間絶
縁膜１７と半導体基板表面をほぼ平坦に形成することが
できるので、ソース電極１８の段差を無くすることがで
きる。
表面より１００００Åの深さに形成されるので、層間絶
縁膜１７と半導体基板表面をほぼ平坦に形成することが
できるので、ソース電極１８の段差を無くすることがで
きる。
【００４０】また、本発明の製造方法によれば、第１に
層間絶縁膜１７は、ゲート電極１３のポリシリコンを熱
酸化することにより形成されるので、ゲート電極１３上
の必要な部分にのみ層間絶縁膜１７を形成することがで
きる。
層間絶縁膜１７は、ゲート電極１３のポリシリコンを熱
酸化することにより形成されるので、ゲート電極１３上
の必要な部分にのみ層間絶縁膜１７を形成することがで
きる。
【００４１】第２に半導体基板と、ゲート電極１３のポ
リシリコンの熱酸化膜の酸化速度の違いを利用して、セ
ルフアラインで層間絶縁膜１７を形成できるので、ボデ
ィ領域１４とソース領域１５のコンタクト部分のマスク
およびエッチング工程が省ける。第３に層間絶縁膜１７
の底面は半導体基板表面より深く形成されるので、層間
絶縁膜１７と半導体基板表面を平坦にでき、ソース電極
１８も平坦に形成できる。第４に層間絶縁膜１７を熱酸
化した後に酸化膜のエッチングで形成できるので、マス
ク工程が省略できてコストダウンになる利点も有する。
リシリコンの熱酸化膜の酸化速度の違いを利用して、セ
ルフアラインで層間絶縁膜１７を形成できるので、ボデ
ィ領域１４とソース領域１５のコンタクト部分のマスク
およびエッチング工程が省ける。第３に層間絶縁膜１７
の底面は半導体基板表面より深く形成されるので、層間
絶縁膜１７と半導体基板表面を平坦にでき、ソース電極
１８も平坦に形成できる。第４に層間絶縁膜１７を熱酸
化した後に酸化膜のエッチングで形成できるので、マス
ク工程が省略できてコストダウンになる利点も有する。
【図１】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置およびその
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１５】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１６】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１７】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１８】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置およびその製
造方法を説明する断面図である。
造方法を説明する断面図である。
Claims (12)
- 【請求項１】 ドレイン領域となる一導電型の半導体基
板と該半導体基板表面に設けた逆導電型のチャネル層と
該チャネル層を貫通し前記半導体基板まで到達するトレ
ンチと該トレンチの表面に設けたゲート絶縁膜と前記ト
レンチに埋め込まれた半導体材料からなるゲート電極と
前記チャネル層表面の前記トレンチに隣接して設けた一
導電型のソース領域と前記ゲート電極上に設けた層間絶
縁膜と前記半導体基板上に設けたソース電極とを具備す
る絶縁ゲート型半導体装置において、前記層間絶縁膜は
前記ゲート電極上を熱酸化して形成することを特徴とす
る絶縁ゲート型半導体装置。 - 【請求項２】 前記層間絶縁膜の底面は、前記半導体基
板表面より深く形成されることを特徴とする請求項１に
記載の絶縁ゲート型半導体装置。 - 【請求項３】 前記層間絶縁膜と前記半導体基板の表面
をほぼ平坦に形成することを特徴とする請求項１に記載
の絶縁ゲート型半導体装置。 - 【請求項４】 前記ゲート電極はポリシリコンであるこ
とを特徴とする請求項１に記載の絶縁ゲート型半導体装
置。 - 【請求項５】 ドレイン領域となる一導電型の半導体基
板と該半導体基板表面に設けた逆導電型のチャネル層と
該チャネル層を貫通し前記半導体基板まで到達するトレ
ンチと該トレンチの表面に設けたゲート絶縁膜と前記ト
レンチに埋め込まれた半導体材料からなるゲート電極と
前記チャネル層表面の前記トレンチに隣接して設けた一
導電型のソース領域と前記ゲート電極上に設けた層間絶
縁膜と前記半導体基板上に設けたソース電極とを具備す
る絶縁ゲート型半導体装置において、前記層間絶縁膜は
前記ゲート電極上を熱酸化して設け、且つ前記ソース電
極は半導体基板および前記層間絶縁膜上に平坦に設けた
ことを特徴とする絶縁ゲート型半導体装置。 - 【請求項６】 前記層間絶縁膜の底面は、前記半導体基
板表面より深く形成されることを特徴とする請求項５に
記載の絶縁ゲート型半導体装置。 - 【請求項７】 前記層間絶縁膜と前記半導体基板の表面
をほぼ平坦に形成することを特徴とする請求項５に記載
の絶縁ゲート型半導体装置。 - 【請求項８】 前記ゲート電極はポリシリコンであるこ
とを特徴とする請求項５に記載の絶縁ゲート型半導体装
置。 - 【請求項９】 一導電型の半導体基板表面に逆導電型の
チャネル層を形成する工程と、 前記チャネル層を貫通し前記半導体基板まで到達するト
レンチを形成する工程と、 前記トレンチの内壁にゲート絶縁膜を形成する工程と、 前記トレンチに埋設される半導体材料からなるゲート電
極を形成する工程と、 前記チャネル層表面で前記トレンチに隣接して一導電型
のソース領域を形成する工程と、 前記ゲート電極表面を熱酸化し、層間絶縁膜を形成する
工程とを具備することを特徴とする絶縁ゲート型半導体
装置の製造方法。 - 【請求項１０】 前記層間絶縁膜は、前記半導体基板と
前記ゲート電極の半導体材料の酸化速度の差によって前
記ゲート電極を熱酸化して形成されることを特徴とする
請求項９に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項１１】 前記層間絶縁膜底面は、前記半導体基
板と前記ゲート電極の半導体材料の酸化速度の差によっ
て、前記半導体基板表面より深く形成されることを特徴
とする請求項１０に記載の絶縁ゲート型半導体装置の製
造方法。 - 【請求項１２】 一導電型の半導体基板表面に逆導電型
のチャネル層を形成する工程と、 前記チャネル層を貫通し前記半導体基板まで到達するト
レンチを形成する工程と、 前記トレンチの内壁にゲート絶縁膜を形成する工程と、 前記トレンチに埋設される半導体材料からなるゲート電
極を形成する工程と、 前記チャネル層表面で前記トレンチに隣接して一導電型
のソース領域を形成する工程と、 前記ゲート電極表面を熱酸化し、層間絶縁膜を形成する
工程と、 前記半導体基板表面のゲート絶縁膜およびゲート電極表
面の層間絶縁膜を同時にエッチングして平坦な表面を形
成する工程と、 前記半導体基板上に平坦なソース電極を形成する工程と
を具備することを特徴とする絶縁ゲート型半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000137470A JP2001320050A (ja) | 2000-05-10 | 2000-05-10 | 絶縁ゲート型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000137470A JP2001320050A (ja) | 2000-05-10 | 2000-05-10 | 絶縁ゲート型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001320050A true JP2001320050A (ja) | 2001-11-16 |
Family
ID=18645240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000137470A Pending JP2001320050A (ja) | 2000-05-10 | 2000-05-10 | 絶縁ゲート型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001320050A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008053378A (ja) * | 2006-08-23 | 2008-03-06 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
-
2000
- 2000-05-10 JP JP2000137470A patent/JP2001320050A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008053378A (ja) * | 2006-08-23 | 2008-03-06 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
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