JP2012023333A - 積層チップパッケージおよびその製造方法 - Google Patents

Abstract

【課題】正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現できるようにする。
【解決手段】積層チップパッケージ１は、本体２と、本体２の側面２ｃに配置された複数のワイヤＷを含む配線３とを備えている。本体２は、複数の階層部分１０を含む主要部分２Ｍと、主要部分２Ｍの上面と下面の少なくとも一方に配置されて複数のワイヤＷに接続された複数の端子４とを有している。各階層部分１０は半導体チップを含んでいる。複数のワイヤＷは、複数の共通ワイヤＷＡと複数の階層依存ワイヤＷＢとを含んでいる。少なくとも１つの階層部分１０において、半導体チップは、複数の共通ワイヤＷＡに電気的に接続されていると共に、複数の階層依存ワイヤＷＢのうち、その階層部分１０が利用する階層依存ワイヤＷＢにのみ選択的に、電気的に接続されている。
【選択図】図１

Description

本発明は、積層された複数の半導体チップを含む積層チップパッケージおよびその製造方法に関する。

近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。

近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。

積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。

ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。

貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。

また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。

また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。

特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウエハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。

非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。

特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。

特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。

米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書 米国特許出願公開第ＵＳ２００７／０１６５４６１ Ａ１号明細書

Keith D. Gann，"Neo-Stacking Technology"，HDI Magazine，１９９９年１２月

特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。

前述のように、特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。

特許文献２に記載された多層モジュールでは、１つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。

ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。

以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。

前述のように、特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。

積層チップパッケージによってメモリデバイスを構成する場合においても、特許文献３に記載された技術のように、積層チップパッケージに含まれる１つ以上の不良チップを特定し、この１つ以上の不良チップへのアクセスを不能化することが考えられる。

しかし、積層チップパッケージにおいて、不良チップへのアクセスを不能化する場合には、以下のような２つの問題が生じる。第１の問題は、不良チップと積層チップパッケージの複数の端子が配線によって電気的に接続されているため、このことが、積層チップパッケージの誤動作の原因となり得るということである。

第２の問題は、所定の数のチップを含む積層チップパッケージにおいて、積層チップパッケージに含まれる全てのチップが良品である場合において所望のメモリ容量のメモリデバイスを実現できる場合には、積層チップパッケージに含まれる不良チップへのアクセスを不能化しただけでは、所望のメモリ容量のメモリデバイスを実現することができないということである。

本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の半導体チップを含む積層チップパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現できるようにした積層チップパッケージおよび複合型積層チップパッケージならびにそれらの製造方法を提供することにある。

本発明の積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された複数のワイヤを含む配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面と下面の少なくとも一方に配置されて複数のワイヤに電気的に接続された複数の端子とを有している。

複数の階層部分の各々は、半導体チップを含んでいる。複数のワイヤは、主要部分内の全ての階層部分に共通する用途を有する複数の共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含んでいる。複数の階層部分のうちの少なくとも１つにおいて、半導体チップは、複数の共通ワイヤに電気的に接続されていると共に、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続されている。

本発明の積層チップパッケージにおいて、本体は、更に、複数の端子を含むインターポーザ層を有していてもよい。

また、本発明の積層チップパッケージにおいて、複数の階層部分の各々は、更に、複数の共通ワイヤに電気的に接続された複数の共通電極と、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含んでいてもよい。この場合、複数の階層部分のうちの少なくとも１つにおいて、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されている。

また、本発明の積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。

また、本発明の積層チップパッケージにおいて、半導体チップは、４つの側面を有し、階層部分は、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、複数のワイヤが配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有していてもよい。

また、本発明の積層チップパッケージにおいて、複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいてもよい。第１の種類の階層部分では、半導体チップは、複数の共通ワイヤに電気的に接続されていると共に、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続されている。第２の種類の階層部分では、半導体チップは、いずれのワイヤにも電気的に接続されていない。第１の種類の階層部分における半導体チップは正常に動作するものであってもよい。第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。

複数の階層部分が、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいる場合、複数の階層部分の各々は、更に、複数の共通ワイヤに電気的に接続された複数の共通電極と、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含んでいてもよい。この場合、第１の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されている。第２の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されていない。

本発明の積層チップパッケージの製造方法は、本発明の積層チップパッケージを複数個製造する方法である。この製造方法は、各々が主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージを複数個作製する工程とを備えている。

本発明の積層チップパッケージの製造方法において、複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいてもよい。第１の種類の階層部分では、半導体チップは、複数の共通ワイヤに電気的に接続されていると共に、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続されている。第２の種類の階層部分では、半導体チップは、いずれのワイヤにも電気的に接続されていない。第１の種類の階層部分における半導体チップは正常に動作するものであってよい。第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。

本発明の積層チップパッケージの製造方法において、複数の階層部分の各々は、更に、複数の共通ワイヤに電気的に接続された複数の共通電極と、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含んでいてもよい。この場合、第１の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されている。第２の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されていない。

積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
それぞれ半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
基礎構造物前ウェハが基礎構造物になるように、正常に動作する半導体チップ予定部では複数の共通電極および選択的接続電極が半導体チップ予定部に電気的に接続され、正常に動作しない半導体チップ予定部では複数の共通電極および選択的接続電極が半導体チップ予定部に電気的に接続されないように、複数の共通電極および選択的接続電極を形成する工程とを含んでいてもよい。

本発明の複合型積層チップパッケージは、積層され且つ互いに電気的に接続された主パッケージと追加部分とを備えている。主パッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された複数のワイヤを含む配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面と下面の少なくとも一方に配置されて複数のワイヤに電気的に接続された複数の端子とを有している。複数の階層部分の各々は、半導体チップを含んでいる。

複数のワイヤは、主要部分内の全ての階層部分に共通する用途を有する複数の共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含んでいる。複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいる。第１の種類の階層部分における半導体チップは正常に動作するものである。第１の種類の階層部分では、半導体チップは、複数の共通ワイヤに電気的に接続されていると共に、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続されている。第２の種類の階層部分における半導体チップは正常に動作しないものである。第２の種類の階層部分では、半導体チップは、いずれのワイヤにも電気的に接続されていない。

追加部分は、少なくとも１つの追加半導体チップと、少なくとも１つの追加半導体チップが少なくとも１つの第２の種類の階層部分における半導体チップの代替となるように、主パッケージにおける複数の端子と少なくとも１つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えている。

本発明の複合型積層チップパッケージにおいて、本体は、更に、複数の端子を含むインターポーザ層を有していてもよい。

また、本発明の複合型積層チップパッケージにおいて、追加部分は、上面、下面および４つの側面を有する追加部分本体を備え、追加部分本体は、少なくとも１つの追加半導体チップを含んでいてもよい。この場合、追加部分配線は、追加部分本体の少なくとも１つの側面に配置された複数の追加部分ワイヤと、追加部分本体の上面に配置されて複数の追加部分ワイヤに電気的に接続された複数の第１の追加部分端子と、追加部分本体の下面に配置されて複数の追加部分ワイヤに電気的に接続された複数の第２の追加部分端子とを含んでいてもよい。

また、本発明の複合型積層チップパッケージにおいて、複数の階層部分の各々は、更に、複数の共通ワイヤに電気的に接続された複数の共通電極と、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含んでいてもよい。この場合、第１の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されている。第２の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されていない。

また、本発明の複合型積層チップパッケージにおいて、階層部分内の半導体チップおよび追加半導体チップは、それぞれ、複数のメモリセルを含んでいてもよい。

また、本発明の複合型積層チップパッケージにおいて、階層部分内の半導体チップは、４つの側面を有し、階層部分は、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、複数のワイヤが配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有していてもよい。

本発明の複合型積層チップパッケージの製造方法は、主パッケージを作製する工程と、追加部分を作製する工程と、主パッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えている。

本発明の積層チップパッケージまたはその製造方法によれば、正常に動作しない半導体チップが配線に電気的に接続されないようにすることができる。また、本発明の積層チップパッケージに対しては、その複数の端子を用いて、正常に動作する半導体チップを含む追加部分を電気的に接続することが可能である。これにより、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。

また、本発明の複合型積層チップパッケージまたはその製造方法によれば、主パッケージと追加部分とを積層し且つ互いに電気的に接続することによって、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。

本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。 下側から見た図１の積層チップパッケージを示す斜視図である。 図１の積層チップパッケージの配線を除いた部分を示す斜視図である。 図１に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。 図４に示した階層部分を示す斜視図である。 本発明の第１の実施の形態における追加部分の第１の例を示す斜視図である。 本発明の第１の実施の形態における追加部分の第２の例を示す斜視図である。 本発明の第１の実施の形態における追加部分の第３の例を示す斜視図である。 本発明の第１の実施の形態における追加部分の第４の例を示す斜視図である。 本発明の第１の実施の形態に係る複合型積層チップパッケージの第１の例を示す斜視図である。 本発明の第１の実施の形態に係る複合型積層チップパッケージの第２の例を示す斜視図である。 本発明の第１の実施の形態に係る複合型積層チップパッケージの第３の例を示す斜視図である。 本発明の第１の実施の形態に係る複合型積層チップパッケージの第４の例を示す斜視図である。 本発明の第１の実施の形態に係る複合型積層チップパッケージの第５の例を示す斜視図である。 本発明の第１の実施の形態に係る複合型積層チップパッケージの第６の例を示す斜視図である。 本発明の第１の実施の形態に係る複合型積層チップパッケージの第７の例を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージを用いたメモリデバイスの構成を示すブロック図である。 図１７に示したメモリデバイスにおいて不良チップが存在する場合の対処方法を示すブロック図である。 半導体チップに含まれるメモリセルの一例を示す断面図である。 本発明の第１の実施の形態に係る複合型積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。 図２０に示した基礎構造物前ウェハの一部を拡大して示す平面図である。 図２１における２２−２２線断面図である。 図２１に示した工程に続く工程を示す平面図である。 図２３における２４−２４線断面図である。 図２４に示した工程に続く工程を示す断面図である。 図２５に示した工程に続く工程を示す断面図である。 図２６に示した工程に続く工程を示す断面図である。 図２７に示した工程に続く工程を示す断面図である。 図２８に示した工程を示す平面図である。 図２８に示した工程に続く工程を示す断面図である。 図３０に示した工程に続く工程を示す断面図である。 図３１に示した工程に続く工程を示す断面図である。 図３２に示した工程に続く工程を示す断面図である。 図３３に示した工程に続く工程で作製される第１の積層基礎構造物の一部を示す断面図である。 図３４に示した工程に続く工程で作製される第２の積層基礎構造物を示す斜視図である。 図３５に示した第２の積層基礎構造物の側面図である。 第２の積層基礎構造物を切断して得られたブロックの一例を示す斜視図である。 図３７に示した工程に続く工程を示す説明図である。 図３８に示した工程に続く工程において並べられた複数のブロック集合体を示す斜視図である。 本発明の第１の実施の形態における配線を形成する工程中の一工程を示す断面図である。 図４０に示した工程に続く工程を示す断面図である。 図４１に示した工程に続く工程を示す断面図である。 図４２に示した工程に続く工程を示す断面図である。 図４３に示した工程に続く工程を示す断面図である。 図４３に示した工程に続く工程を示す説明図である。 積層された４つの積層チップパッケージを示す斜視図である。 上下に隣接する２つの積層チップパッケージの端子同士の接続部分を示す側面図である。 上下に隣接する２つの積層チップパッケージの端子間の位置ずれについて説明するための説明図である。 積層された複数の積層チップパッケージを含む電子部品の製造方法の一例を示す斜視図である。 本発明の第２の実施の形態に係る積層チップパッケージの斜視図である。 下側から見た図５０の積層チップパッケージを示す斜視図である。 図５０の積層チップパッケージの配線を除いた部分を示す斜視図である。 図５０に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。 図５３に示した階層部分を示す斜視図である。 本発明の第２の実施の形態における追加部分の第１の例を示す斜視図である。 本発明の第２の実施の形態における追加部分の第２の例を示す斜視図である。 本発明の第２の実施の形態における追加部分の第３の例を示す斜視図である。 本発明の第２の実施の形態における追加部分の第４の例を示す斜視図である。 本発明の第２の実施の形態に係る複合型積層チップパッケージの一例を示す斜視図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図５を参照して、本発明の第１の実施の形態に係る積層チップパッケージの構成について説明する。図１は、本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。図２は、下側から見た図１の積層チップパッケージを示す斜視図である。図３は、図１の積層チップパッケージの配線を除いた部分を示す斜視図である。図４は、図１に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。図５は、図４に示した階層部分を示す斜視図である。

図１ないし図３に示したように、本実施の形態に係る積層チップパッケージ１は、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。積層チップパッケージ１は、更に、本体２の少なくとも１つの側面に配置された複数のワイヤＷを含む配線３を備えている。図１および図２に示した例では、複数のワイヤＷは、側面２ｃにのみ配置されている。本体２は、積層された複数の階層部分１０を含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。

本体２は、更に、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの少なくとも一方に配置されて複数のワイヤＷに電気的に接続された複数の端子を有している。図１および図２に示した例では、複数の端子は、主要部分２Ｍの上面２Ｍａに配置されて複数のワイヤＷに電気的に接続された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置されて複数のワイヤＷに電気的に接続された複数の第２の端子５を含んでいる。

図１および図２に示した例では、本体２は、主要部分２Ｍの上面２Ｍａ、すなわち主要部分２Ｍにおいて最も上に位置する階層部分１０の上面に接合されたインターポーザ層１１を有している。インターポーザ層１１は、樹脂等の絶縁材料よりなる基板部１１ａと、複数の第１の端子４とを含んでいる。基板部１１ａは、主要部分２Ｍの上面２Ｍａに接する下面とその反対側の上面とを有している。複数の第１の端子４は、基板部１１ａの上面に配置されている。従って、複数の第１の端子４は露出している。なお、複数の第１の端子４は、主要部分２Ｍの上面２Ｍａに直接設けられていてもよい。また、図１および図２に示した例では、複数の第２の端子５は、主要部分２Ｍの下面２Ｍｂに直接設けられている。しかし、本体２は、主要部分２Ｍの下面２Ｍｂ、すなわち主要部分２Ｍにおいて最も下に位置する階層部分１０の下面に接合されたインターポーザ層を有していてもよい。このインターポーザ層は、絶縁材料よりなる基板部と、複数の第２の端子５とを含む。基板部は、主要部分２Ｍの下面２Ｍｂに接する上面とその反対側の下面とを有する。複数の第２の端子５は、基板部の下面に配置される。

本体２が複数の第１の端子４および複数の第２の端子５を有している場合には、複数の積層チップパッケージ１を積層し、互いに電気的に接続することが可能である。複数の積層チップパッケージ１を積層する場合、上下に隣接する任意の２つの積層チップパッケージ１において、上側の積層チップパッケージ１における複数の第２の端子５は、下側の積層チップパッケージ１における複数の第１の端子４に電気的に接続される。

端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側の積層チップパッケージ１における複数の第２の端子５が下側の積層チップパッケージ１における複数の第１の端子４に電気的に接続される。

複数の階層部分１０は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。上下に隣接する２つの階層部分１０は、例えば接着剤によって接合されている。インターポーザ層１１の基板部１１ａの下面は、例えば接着剤によって、最も上に位置する階層部分１０の上面に接合されている。図１ないし図３には、一例として、主要部分２Ｍが、８つの階層部分１０を含んでいる例を示している。しかし、主要部分２Ｍに含まれる階層部分１０の数は８つに限らず、複数であればよい。以下、図１ないし図３に示した８つの階層部分１０を互いに区別して表す場合には、８つの階層部分１０を、上から順に符号Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２，Ｌ４１，Ｌ４２を付して表す。

複数のワイヤＷは、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有する複数の共通ワイヤＷＡと、互いに異なる階層部分１０によって利用される複数の階層依存ワイヤＷＢとを含んでいる。複数の第１の端子４は、複数の共通ワイヤＷＡに電気的に接続された複数の共通端子４Ａと、複数の階層依存ワイヤＷＢに電気的に接続された複数の階層依存端子４Ｂとを含んでいる。複数の第２の端子５は、複数の共通ワイヤＷＡに電気的に接続された複数の共通端子５Ａと、複数の階層依存ワイヤＷＢに電気的に接続された複数の階層依存端子５Ｂとを含んでいる。

次に、図４および図５を参照して、階層部分１０について説明する。階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。

階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、複数の共通ワイヤＷＡに電気的に接続された複数の共通電極３２とを含んでいる。絶縁部３１は、複数のワイヤＷが配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図４および図５に示した例では、絶縁部３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。絶縁部３１は、半導体チップ３０の第１の面３０ａおよび複数の電極３２も覆っている。電極３２は、複数のワイヤＷが配置された本体２の少なくとも１つの側面に配置された端面３２ｃを有し、この端面３２ｃに共通ワイヤＷＡが電気的に接続されている。

複数の階層部分１０のうちの少なくとも１つにおいて、複数の電極３２は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２中の破線の四角は、電極３２のうち半導体チップ３０に接触している部分を表している。

各階層部分１０は、更に、複数の階層依存ワイヤＷＢのうち、その階層部分１０が利用する階層依存ワイヤＷＢにのみ選択的に、電気的に接続された１つ以上の選択的接続電極を含んでいる。図４および図５に示した例では、各階層部分１０は、それぞれ異なる階層依存ワイヤＷＢに電気的に接続された２つの選択的接続電極３６，３７を含んでいる。複数の階層部分１０のうちの少なくとも１つにおいて、選択的接続電極３６，３７が半導体チップ３０に接触してこれに電気的に接続されることによって、半導体チップ３０が、その階層部分１０が利用する２つの階層依存ワイヤＷＢに電気的に接続されている。図４において、選択的接続電極３６，３７中の２つの破線の四角は、選択的接続電極３６，３７のうち半導体チップ３０に接触している部分を表している。

ここで、図１ないし図５に示した例における複数の階層依存ワイヤＷＢと選択的接続電極３６，３７について詳しく説明する。この例では、複数の階層依存ワイヤＷＢは、ワイヤＷＢＣ１，ＷＢＣ２，ＷＢＣ３，ＷＢＣ４，ＷＢＲ１，ＷＢＲ２，ＷＢＲ３，ＷＢＲ４を含んでいる。ワイヤＷＢＣ１，ＷＢＲ１は、階層部分Ｌ１１，Ｌ１２によって利用される。ワイヤＷＢＣ２，ＷＢＲ２は、階層部分Ｌ２１，Ｌ２２によって利用される。ワイヤＷＢＣ３，ＷＢＲ３は、階層部分Ｌ３１，Ｌ３２によって利用される。ワイヤＷＢＣ４，ＷＢＲ４は、階層部分Ｌ４１，Ｌ４２によって利用される。

図４および図５に示したように、選択的接続電極３６は、分岐した４つの枝部を有している。選択的接続電極３６の４つの枝部は、本体２の側面２ｃに配置された４つの端面３６ｃ１，３６ｃ２，３６ｃ３，３６ｃ４を有している。同様に、選択的接続電極３７は、分岐した４つの枝部を有している。選択的接続電極３７の４つの枝部は、本体２の側面２ｃに配置された４つの端面３７ｃ１，３７ｃ２，３７ｃ３，３７ｃ４を有している。

ワイヤＷＢＣ１は、部分的に幅広に形成されることによって、階層部分Ｌ１１，Ｌ１２における選択的接続電極３６の１つの枝部の端面３６ｃ１に接している。これにより、階層部分Ｌ１１，Ｌ１２の選択的接続電極３６は、ワイヤＷＢＣ１に電気的に接続されている。ワイヤＷＢＣ１は、階層部分Ｌ１１，Ｌ１２以外の階層部分における選択的接続電極３６には電気的に接続されていない。

また、ワイヤＷＢＲ１は、部分的に幅広に形成されることによって、階層部分Ｌ１１，Ｌ１２における選択的接続電極３７の１つの枝部の端面３７ｃ１に接している。これにより、階層部分Ｌ１１，Ｌ１２の選択的接続電極３７は、ワイヤＷＢＲ１に電気的に接続されている。ワイヤＷＢＲ１は、階層部分Ｌ１１，Ｌ１２以外の階層部分における選択的接続電極３７には電気的に接続されていない。

ワイヤＷＢＣ２は、部分的に幅広に形成されることによって、階層部分Ｌ２１，Ｌ２２における選択的接続電極３６の１つの枝部の端面３６ｃ２に接している。これにより、階層部分Ｌ２１，Ｌ２２の選択的接続電極３６は、ワイヤＷＢＣ２に電気的に接続されている。ワイヤＷＢＣ２は、階層部分Ｌ２１，Ｌ２２以外の階層部分における選択的接続電極３６には電気的に接続されていない。

また、ワイヤＷＢＲ２は、部分的に幅広に形成されることによって、階層部分Ｌ２１，Ｌ２２における選択的接続電極３７の１つの枝部の端面３７ｃ２に接している。これにより、階層部分Ｌ２１，Ｌ２２の選択的接続電極３７は、ワイヤＷＢＲ２に電気的に接続されている。ワイヤＷＢＲ２は、階層部分Ｌ２１，Ｌ２２以外の階層部分における選択的接続電極３７には電気的に接続されていない。

ワイヤＷＢＣ３は、部分的に幅広に形成されることによって、階層部分Ｌ３１，Ｌ３２における選択的接続電極３６の１つの枝部の端面３６ｃ３に接している。これにより、階層部分Ｌ３１，Ｌ３２の選択的接続電極３６は、ワイヤＷＢＣ３に電気的に接続されている。ワイヤＷＢＣ３は、階層部分Ｌ３１，Ｌ３２以外の階層部分における選択的接続電極３６には電気的に接続されていない。

また、ワイヤＷＢＲ３は、部分的に幅広に形成されることによって、階層部分Ｌ３１，Ｌ３２における選択的接続電極３７の１つの枝部の端面３７ｃ３に接している。これにより、階層部分Ｌ３１，Ｌ３２の選択的接続電極３７は、ワイヤＷＢＲ３に電気的に接続されている。ワイヤＷＢＲ３は、階層部分Ｌ３１，Ｌ３２以外の階層部分における選択的接続電極３７には電気的に接続されていない。

ワイヤＷＢＣ４は、部分的に幅広に形成されることによって、階層部分Ｌ４１，Ｌ４２における選択的接続電極３６の１つの枝部の端面３６ｃ４に接している。これにより、階層部分Ｌ４１，Ｌ４２の選択的接続電極３６は、ワイヤＷＢＣ４に電気的に接続されている。ワイヤＷＢＣ４は、階層部分Ｌ４１，Ｌ４２以外の階層部分における選択的接続電極３６には電気的に接続されていない。

また、ワイヤＷＢＲ４は、部分的に幅広に形成されることによって、階層部分Ｌ４１，Ｌ４２における選択的接続電極３７の１つの枝部の端面３７ｃ４に接している。これにより、階層部分Ｌ４１，Ｌ４２の選択的接続電極３７は、ワイヤＷＢＲ４に電気的に接続されている。ワイヤＷＢＲ４は、階層部分Ｌ４１，Ｌ４２以外の階層部分における選択的接続電極３７には電気的に接続されていない。

複数の階層部分１０は、少なくとも１つの第１の種類の階層部分を含んでいる。複数の階層部分１０は、更に、少なくとも１つの第２の種類の階層部分を含んでいてもよい。第１の種類の階層部分における半導体チップ３０は正常に動作するものであり、第２の種類の階層部分における半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。以下、第１の種類の階層部分と第２の種類の階層部分とを区別する場合には、第１の種類の階層部分については符号１０Ａで表し、第２の種類の階層部分については符号１０Ｂで表す。

第１の種類の階層部分１０Ａでは、複数の共通電極３２は、半導体チップ３０に接触してこれに電気的に接続されている。第２の種類の階層部分１０Ｂでは、複数の共通電極３２は、半導体チップ３０に接触していない。従って、第２の種類の階層部分１０Ｂでは、複数の共通電極３２は、半導体チップ３０に電気的に接続されていない。

また、第１の種類の階層部分１０Ａでは、選択的接続電極３６，３７が半導体チップ３０に電気的に接続されることによって、選択的接続電極３６，３７が電気的に接続された２つの階層依存ワイヤＷＢに対して、半導体チップ３０が電気的に接続されている。第２の種類の階層部分１０Ｂでは、選択的接続電極３６，３７が半導体チップ３０に電気的に接続されていないことによって、選択的接続電極３６，３７が電気的に接続された２つの階層依存ワイヤＷＢに対して、半導体チップ３０は電気的に接続されていない。

半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ３０は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ３０を含む積層チップパッケージ１によって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係る積層チップパッケージ１によれば、積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリデバイスを容易に実現することができる。

半導体チップ３０が複数のメモリセルを含んでいる場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。

半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。

次に、本実施の形態に係る複合型積層チップパッケージについて説明する。本実施の形態に係る複合型積層チップパッケージは、積層され且つ互いに電気的に接続された主パッケージと追加部分とを備えている。主パッケージは、本実施の形態に係る積層チップパッケージ１である。以下、主パッケージについても、符号１を付して表す。

追加部分は、少なくとも１つの追加半導体チップと、この少なくとも１つの追加半導体チップが少なくとも１つの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、主パッケージ１における複数の端子４，５と少なくとも１つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えている。

図６ないし図９は、追加部分の第１ないし第４の例を示している。図６ないし図９に示した追加部分５１Ａ，５１Ｂ，５１Ｃ，５１Ｄは、いずれも、上面、下面および４つの側面を有する追加部分本体６０と、追加部分配線５３とを備えている。追加部分本体６０は、１つの追加半導体チップ８０を含んでいる。追加半導体チップ８０の構成は、良品の半導体チップ３０と同じである。追加部分本体６０は、１つの第１の種類の階層部分１０Ａに相当する。以下、任意の追加部分については、符号５１で表す。

追加部分配線５３は、追加部分本体６０の少なくとも１つの側面に配置された複数の追加部分ワイヤＡＷと、追加部分本体６０の上面に配置されて複数の追加部分ワイヤＡＷに電気的に接続された複数の第１の追加部分端子５４と、追加部分本体６０の下面に配置されて複数の追加部分ワイヤＡＷに電気的に接続された複数の第２の追加部分端子５５とを含んでいる。複数の第１の追加部分端子５４の形状および配置は、図１に示した複数の第１の端子４と同じである。複数の第２の追加部分端子５５の形状および配置は、図２に示した複数の第２の端子５と同じである。

追加部分本体６０は、更に、追加半導体チップ８０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部８１と、複数の追加部分ワイヤＡＷに電気的に接続された複数の電極８２とを含んでいる。絶縁部８１は、複数の追加部分ワイヤＡＷが配置された追加部分本体６０の少なくとも１つの側面に配置された少なくとも１つの端面を有している。図６ないし図９に示した例では、絶縁部８１は、追加半導体チップ８０の４つの側面の全てを覆い、絶縁部８１は、追加部分本体６０の４つの側面に配置された４つの端面を有している。電極８２は、複数の追加部分ワイヤＡＷが配置された追加部分本体６０の少なくとも１つの側面に配置された端面を有し、この端面に追加部分ワイヤＡＷが電気的に接続されている。

絶縁部８１は、追加半導体チップ８０の第１の面を覆っているが、複数の電極８２を覆わずに、複数の電極８２の周囲に配置されている。従って、複数の電極８２は露出している。複数の第１の追加部分端子５４は、複数の電極８２を用いて構成されている。図６ないし図９では、絶縁部８１の一部を破線で表している。また、追加部分５１Ａ，５１Ｂ，５１Ｃ，５１Ｄは、追加部分本体６０の下面において、複数の第２の追加部分端子５５の周囲に配置された絶縁層５６を備えている。図６ないし図９では、絶縁層５６を破線で表している。

複数の電極８２は、追加半導体チップ８０との電気的接続のための複数の第１の電極８２Ａと、追加半導体チップ８０に接触しない複数の第２の電極８２Ｂとを含んでいる。複数の第１の電極８２Ａは、追加半導体チップ８０に接触してこれに電気的に接続されている。

複数の追加部分ワイヤＡＷは、積層チップパッケージ１における複数のワイヤＷと同様に、複数の共通ワイヤＡＷＡと、複数の階層依存ワイヤＡＷＢとを含んでいる。複数の第１の電極８２Ａは、複数の共通ワイヤＡＷＡに電気的に接続されている。複数の第２の電極８２Ｂは、複数の階層依存ワイヤＡＷＢに電気的に接続されている。複数の第１の電極８２Ａは、積層チップパッケージ１における複数の共通電極３２に対応する。

複数の階層依存ワイヤＡＷＢは、図１および図２に示したワイヤＷＢＣ１〜ＷＢＣ４，ＷＢＲ１〜ＷＢＲ４に対応するワイヤＡＷＢＣ１〜ＡＷＢＣ４，ＡＷＢＲ１〜ＡＷＢＲ４を含んでいる。

追加部分本体６０は、更に、階層部分１０における２つの選択的接続電極３６，３７と同様の形状の選択的接続電極８６，８７を含んでいる。選択的接続電極８６，８７は、追加半導体チップ８０に接触してこれに電気的に接続され、これにより、追加半導体チップ８０が２つの階層依存ワイヤＡＷＢに電気的に接続されている。

図６に示した追加部分５１Ａでは、階層部分Ｌ１１，Ｌ１２と同様に、ワイヤＡＷＢＣ１は、幅広に形成されることによって、ワイヤＡＷＢＣ１が電気的に接続された第２の電極８２Ｂの端面の他に、その電極８２Ｂの端面の近傍に配置された選択的接続電極８６の枝部の端面に接している。これにより、選択的接続電極８６は、ワイヤＡＷＢＣ１に電気的に接続されている。また、追加部分５１Ａにおいて、ワイヤＡＷＢＲ１は、幅広に形成されることによって、ワイヤＡＷＢＲ１が電気的に接続された第２の電極８２Ｂの端面の他に、その電極８２Ｂの端面の近傍に配置された選択的接続電極８７の枝部の端面に接している。これにより、選択的接続電極８７は、ワイヤＡＷＢＲ１に電気的に接続されている。

追加部分５１Ａは、階層部分Ｌ１１，Ｌ１２と同等の構成および機能を有する。追加部分５１Ａは、階層部分Ｌ１１またはＬ１２が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ１１またはＬ１２の代替となるものである。追加部分５１Ａにおける追加部分配線５３は、追加半導体チップ８０が階層部分Ｌ１１またはＬ１２における半導体チップ３０の代替となるように、主パッケージ１における複数の端子４，５と追加半導体チップ８０との電気的接続関係を規定する。

図７に示した追加部分５１Ｂでは、階層部分Ｌ２１，Ｌ２２と同様に、ワイヤＡＷＢＣ２は、幅広に形成されることによって、ワイヤＡＷＢＣ２が電気的に接続された第２の電極８２Ｂの端面の他に、その電極８２Ｂの端面の近傍に配置された選択的接続電極８６の枝部の端面に接している。これにより、選択的接続電極８６は、ワイヤＡＷＢＣ２に電気的に接続されている。また、追加部分５１Ｂにおいて、ワイヤＡＷＢＲ２は、幅広に形成されることによって、ワイヤＡＷＢＲ２が電気的に接続された第２の電極８２Ｂの端面の他に、その電極８２Ｂの端面の近傍に配置された選択的接続電極８７の枝部の端面に接している。これにより、選択的接続電極８７は、ワイヤＡＷＢＲ２に電気的に接続されている。

追加部分５１Ｂは、階層部分Ｌ２１，Ｌ２２と同等の構成および機能を有する。追加部分５１Ｂは、階層部分Ｌ２１またはＬ２２が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ２１またはＬ２２の代替となるものである。追加部分５１Ｂにおける追加部分配線５３は、追加半導体チップ８０が階層部分Ｌ２１またはＬ２２における半導体チップ３０の代替となるように、主パッケージ１における複数の端子４，５と追加半導体チップ８０との電気的接続関係を規定する。

図８に示した追加部分５１Ｃでは、階層部分Ｌ３１，Ｌ３２と同様に、ワイヤＡＷＢＣ３は、幅広に形成されることによって、ワイヤＡＷＢＣ３が電気的に接続された第２の電極８２Ｂの端面の他に、その電極８２Ｂの端面の近傍に配置された選択的接続電極８６の枝部の端面に接している。これにより、選択的接続電極８６は、ワイヤＡＷＢＣ３に電気的に接続されている。また、追加部分５１Ｃにおいて、ワイヤＡＷＢＲ３は、幅広に形成されることによって、ワイヤＡＷＢＲ３が電気的に接続された第２の電極８２Ｂの端面の他に、その電極８２Ｂの端面の近傍に配置された選択的接続電極８７の枝部の端面に接している。これにより、選択的接続電極８７は、ワイヤＡＷＢＲ３に電気的に接続されている。

追加部分５１Ｃは、階層部分Ｌ３１，Ｌ３２と同等の構成および機能を有する。追加部分５１Ｃは、階層部分Ｌ３１またはＬ３２が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ３１またはＬ３２の代替となるものである。追加部分５１Ｃにおける追加部分配線５３は、追加半導体チップ８０が階層部分Ｌ３１またはＬ３２における半導体チップ３０の代替となるように、主パッケージ１における複数の端子４，５と追加半導体チップ８０との電気的接続関係を規定する。

図９に示した追加部分５１Ｄでは、階層部分Ｌ４１，Ｌ４２と同様に、ワイヤＡＷＢＣ４は、幅広に形成されることによって、ワイヤＡＷＢＣ４が電気的に接続された第２の電極８２Ｂの端面の他に、その電極８２Ｂの端面の近傍に配置された選択的接続電極８６の枝部の端面に接している。これにより、選択的接続電極８６は、ワイヤＡＷＢＣ４に電気的に接続されている。また、追加部分５１Ｄにおいて、ワイヤＡＷＢＲ４は、幅広に形成されることによって、ワイヤＡＷＢＲ４が電気的に接続された第２の電極８２Ｂの端面の他に、その電極８２Ｂの端面の近傍に配置された選択的接続電極８７の枝部の端面に接している。これにより、選択的接続電極８７は、ワイヤＡＷＢＲ４に電気的に接続されている。

追加部分５１Ｄは、階層部分Ｌ４１，Ｌ４２と同等の構成および機能を有する。追加部分５１Ｄは、階層部分Ｌ４１またはＬ４２が第２の種類の階層部分１０Ｂである場合に、階層部分Ｌ４１またはＬ４２の代替となるものである。追加部分５１Ｄにおける追加部分配線５３は、追加半導体チップ８０が階層部分Ｌ４１またはＬ４２における半導体チップ３０の代替となるように、主パッケージ１における複数の端子４，５と追加半導体チップ８０との電気的接続関係を規定する。

本実施の形態に係る積層チップパッケージ１において、第２の階層部分１０Ｂでは、複数の電極３２および選択的接続電極３６，３７は半導体チップ３０に電気的に接続されていない。そのため、第２の階層部分１０Ｂにおける不良の半導体チップ３０は、複数のワイヤＷに電気的に接続されず、その結果、使用不能にされる。

本実施の形態では、積層チップパッケージ１が１つ以上の第２の階層部分１０Ｂを含む場合、その積層チップパッケージ１を主パッケージ１として、１つ以上の第２の階層部分１０Ｂの代替となる１つ以上の追加部分５１と主パッケージ１とを積層して、複合型積層チップパッケージを構成する。この複合型積層チップパッケージは、不良の半導体チップ３０を含まない積層チップパッケージ１と同等の機能を有する。

追加部分５１Ａ〜５１Ｄのいずれかを用いて複合型積層チップパッケージを構成する場合、追加部分５１Ａ〜５１Ｄは、いずれも主パッケージ１の上または下に配置することができる。追加部分５１Ａ〜５１Ｄのいずれかを、主パッケージ１の上に配置した場合には、追加部分５１Ａ〜５１Ｄにおける複数の第２の追加部分端子５５が主パッケージ１における複数の第１の端子４に電気的に接続される。追加部分５１Ａ〜５１Ｄのいずれかを、主パッケージ１の下に配置した場合には、追加部分５１Ａ〜５１Ｄにおける複数の第１の追加部分端子５４が主パッケージ１における複数の第２の端子５に電気的に接続される。

また、２つ以上の追加部分５１の積層体を主パッケージ１の上または下に配置して複合型積層チップパッケージを構成することもできる。この場合には、上下に隣接する２つの追加部分５１において、上側の追加部分５１における複数の第２の追加部分端子５５が下側の追加部分５１における複数の第１の追加部分端子５４に電気的に接続される。また、主パッケージ１の上下に、それぞれ１つ以上の追加部分５１を配置して複合型積層チップパッケージを構成することもできる。

上述のいずれの構成の複合型積層チップパッケージにおいても、追加部分５１における追加半導体チップ８０は、主パッケージ１における不良の半導体チップ３０の代替となるように、追加部分配線５３を介して主パッケージ１における複数のワイヤＷに電気的に接続される。

図１０ないし図１６は、複合型積層チップパッケージの第１ないし第７の例を示している。図１０に示した第１の例は、主パッケージ１における階層部分Ｌ１１またはＬ１２が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分Ｌ１１またはＬ１２の代替となる追加部分５１Ａを主パッケージ１の上に配置して複合型積層チップパッケージを構成している。この例では、追加部分５１Ａにおける選択的接続電極８６，８７は、階層部分Ｌ１１，Ｌ１２と同様に、それぞれ主パッケージ１におけるワイヤＷＢＣ１，ＷＢＲ１に電気的に接続される。

図１１に示した第２の例は、主パッケージ１における階層部分Ｌ２１またはＬ２２が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分Ｌ２１またはＬ２２の代替となる追加部分５１Ｂを主パッケージ１の上に配置して複合型積層チップパッケージを構成している。この例では、追加部分５１Ｂにおける選択的接続電極８６，８７は、階層部分Ｌ２１，Ｌ２２と同様に、それぞれ主パッケージ１におけるワイヤＷＢＣ２，ＷＢＲ２に電気的に接続される。

図１２に示した第３の例は、主パッケージ１における階層部分Ｌ３１またはＬ３２が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分Ｌ３１またはＬ３２の代替となる追加部分５１Ｃを主パッケージ１の上に配置して複合型積層チップパッケージを構成している。この例では、追加部分５１Ｃにおける選択的接続電極８６，８７は、階層部分Ｌ３１，Ｌ３２と同様に、それぞれ主パッケージ１におけるワイヤＷＢＣ３，ＷＢＲ３に電気的に接続される。

図１３に示した第４の例は、主パッケージ１における階層部分Ｌ４１またはＬ４２が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分Ｌ４１またはＬ４２の代替となる追加部分５１Ｄを主パッケージ１の上に配置して複合型積層チップパッケージを構成している。この例では、追加部分５１Ｄにおける選択的接続電極８６，８７は、階層部分Ｌ４１，Ｌ４２と同様に、それぞれ主パッケージ１におけるワイヤＷＢＣ４，ＷＢＲ４に電気的に接続される。

図１４に示した第５の例は、主パッケージ１における階層部分Ｌ２１またはＬ２２が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分Ｌ２１またはＬ２２の代替となる追加部分５１Ｂを主パッケージ１の下に配置して複合型積層チップパッケージを構成している。第５の例の複合型積層チップパッケージは、図１１に示した第２の例における複合型積層チップパッケージと同等の構成である。

なお、階層部分Ｌ１１またはＬ１２の代替となる追加部分５１Ａを主パッケージ１の下に配置して、図１０に示した第１の例と同等の複合型積層チップパッケージを構成してもよい。また、階層部分Ｌ３１またはＬ３２の代替となる追加部分５１Ｃを主パッケージ１の下に配置して、図１２に示した第３の例と同等の複合型積層チップパッケージを構成してもよい。また、階層部分Ｌ４１またはＬ４２の代替となる追加部分５１Ｄを主パッケージ１の下に配置して、図１３に示した第４の例と同等の複合型積層チップパッケージを構成してもよい。

図１５に示した第６の例は、主パッケージ１における階層部分Ｌ２１，Ｌ２２の一方と、階層部分Ｌ３１，Ｌ３２の一方とが第２の種類の階層部分１０Ｂである例である。この例では、階層部分Ｌ３１またはＬ３２の代替となる追加部分５１Ｃと、階層部分Ｌ２１またはＬ２２の代替となる追加部分５１Ｂとの積層体を、主パッケージ１の上に配置して複合型積層チップパッケージを構成している。

図１６に示した第７の例は、主パッケージ１における階層部分Ｌ２１，Ｌ２２の一方と、階層部分Ｌ３１，Ｌ３２の一方とが第２の種類の階層部分１０Ｂである例である。この例では、階層部分Ｌ３１またはＬ３２の代替となる追加部分５１Ｃと、階層部分Ｌ２１またはＬ２２の代替となる追加部分５１Ｂとの積層体を、主パッケージ１の下に配置して複合型積層チップパッケージを構成している。

なお、本実施の形態に係る複合型積層チップパッケージの構成は、図１０ないし図１６に示した第１ないし第７の例に限られないことは言うまでもない。本実施の形態では、主パッケージ１が１つ以上の第２の種類の階層部分１０Ｂを含んでいる場合、階層部分１０Ｂが階層部分Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２，Ｌ４１，Ｌ４２のうちのどれであるかに応じて、階層部分１０Ｂの代替となる追加部分５１を選択し、選択された１つ以上の追加部分５１と主パッケージ１とを積層し互いに電気的に接続して、複合型積層チップパッケージを構成する。これにより、本実施の形態によれば、主パッケージ１における第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まない積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージを容易に実現することができる。

また、本実施の形態において、２つ以上の追加半導体チップ８０を含む追加部分を用意し、この追加部分と、２つ以上の第２の種類の階層部分１０Ｂを含む主パッケージ１とを積層して複合型積層チップパッケージを構成してもよい。２つ以上の追加半導体チップ８０を含む追加部分の構成は、複数の共通電極３２が絶縁部３１から露出して複数の第１の電極８２Ａとなる点と、複数の第２の電極８２Ｂが設けられる点と、複数の第２の端子５に対応する複数の第２の追加部分端子５５の周囲に絶縁層５６が設けられる点を除いて、２つ以上の第１の種類の階層部分１０Ａを含む積層チップパッケージ１の構成と同じである。この場合、積層チップパッケージ１における端子４，５、電極３２，３６，３７およびワイヤＷは、それぞれ、追加部分における端子５４，５５、電極８２Ａ，８６，８７およびワイヤＡＷに対応する。なお、２つ以上の追加半導体チップ８０を含む追加部分では、そこに含まれる階層部分１０Ａ毎に、それが主パッケージ１におけるどの階層部分の代替になるかに応じて、電極８６，８７が、どの階層依存ワイヤＡＷＢに電気的に接続されるかが選択される。

以下、本実施の形態に係る積層チップパッケージ１を用いてメモリデバイスを実現する場合を例にとって、積層チップパッケージ１および複合型積層チップパッケージについて更に詳しく説明する。図１７は、本実施の形態に係る積層チップパッケージ１を用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、８つのメモリチップＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２，ＭＣ３１，ＭＣ３２，ＭＣ４１，ＭＣ４２と、これらのメモリチップを制御するコントローラ９０とを備えている。

メモリチップＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２，ＭＣ３１，ＭＣ３２，ＭＣ４１，ＭＣ４２は、それぞれ、図１および図２に示した積層チップパッケージ１における階層部分Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２，Ｌ４１，Ｌ４２内の半導体チップ３０である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ９０は、積層チップパッケージ１とは別に設けられ、積層チップパッケージ１の複数の第１の端子４または複数の第２の端子５に電気的に接続される。

メモリデバイスは、更に、コントローラ９０と８つのメモリチップを電気的に接続するデータバス９１と、コントローラ９０と８つのメモリチップを電気的に接続する１つ以上の共通線９２とを備えている。８つのメモリチップは、それぞれ、データバス９１が電気的に接続される複数の電極パッドと、１つ以上の共通線９２が電気的に接続される１つ以上の電極パッドとを有している。データバス９１は、アドレス、コマンド、データ等を伝達する。１つ以上の共通線９２には、電源線や、データバス９１が伝達する信号以外の信号であって８つのメモリチップで共通に利用される信号を伝達する信号線がある。

８つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドＣＥと、レディー／ビジー信号を出力する電極パッドＲ／Ｂを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー／ビジー信号は、メモリチップの動作状態を示す信号である。

図１７に示したメモリデバイスは、更に、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４を備えている。信号線９３Ｃ１は、コントローラ９０とメモリチップＭＣ１１，ＭＣ１２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ１を伝達する。信号線９３Ｃ２は、コントローラ９０とメモリチップＭＣ２１，ＭＣ２２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ２を伝達する。信号線９３Ｃ３は、コントローラ９０とメモリチップＭＣ３１，ＭＣ３２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ３を伝達する。信号線９３Ｃ４は、コントローラ９０とメモリチップＭＣ４１，ＭＣ４２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ４を伝達する。

図１７に示したメモリデバイスは、更に、信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４を備えている。信号線９３Ｒ１は、コントローラ９０とメモリチップＭＣ１１，ＭＣ１２の電極パッドＲ／Ｂとを電気的に接続し、レディー／ビジー信号Ｒ／Ｂ１を伝達する。信号線９３Ｒ２は、コントローラ９０とメモリチップＭＣ２１，ＭＣ２２の電極パッドＲ／Ｂとを電気的に接続し、レディー／ビジー信号Ｒ／Ｂ２を伝達する。信号線９３Ｒ３は、コントローラ９０とメモリチップＭＣ３１，ＭＣ３２の電極パッドＲ／Ｂとを電気的に接続し、レディー／ビジー信号Ｒ／Ｂ３を伝達する。信号線９３Ｒ４は、コントローラ９０とメモリチップＭＣ４１，ＭＣ４２の電極パッドＲ／Ｂとを電気的に接続し、レディー／ビジー信号Ｒ／Ｂ４を伝達する。

このように、図１７に示した例では、信号線９３Ｃ１，９３Ｒ１をメモリチップＭＣ１１，ＭＣ１２で共用し、信号線９３Ｃ２，９３Ｒ２をメモリチップＭＣ２１，ＭＣ２２で共用し、信号線９３Ｃ３，９３Ｒ３をメモリチップＭＣ３１，ＭＣ３２で共用し、信号線９３Ｃ４，９３Ｒ４をメモリチップＭＣ４１，ＭＣ４２で共用している。しかし、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する８つの信号線を設けてもよい。また、信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４の代りに、メモリチップ毎に異なるレディー／ビジー信号を伝達する８つの信号線を設けてもよい。

図１および図２に示した積層チップパッケージ１において、複数の共通ワイヤＷＡは、データバス９１と１つ以上の共通線９２の一部を構成する。従って、複数の共通ワイヤＷＡは、主要部分２Ｍ内の全ての半導体チップ３０（メモリチップ）で共通に使用される信号等を伝達するという、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有する。ワイヤＷＢＣ１，ＷＢＣ２，ＷＢＣ３，ＷＢＣ４は、それぞれ信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の一部を構成する。また、ワイヤＷＢＲ１，ＷＢＲ２，ＷＢＲ３，ＷＢＲ４は、それぞれ信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４の一部を構成する。

図１７は、積層チップパッケージ１が不良の半導体チップ３０（メモリチップ）を含まない場合を表している。ここで、積層チップパッケージ１が１つ以上の不良の半導体チップ３０（メモリチップ）を含む場合おける本実施の形態の対処方法について説明する。図１８は、一例として、階層部分Ｌ２２のメモリチップＭＣ２２が不良である場合における対処方法を示している。図１８は、複数のメモリチップと信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４，９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４との関係を表している。

メモリチップＭＣ２２が不良である場合、階層部分Ｌ２２では、複数の電極３２および選択的接続電極３６，３７はメモリチップＭＣ２２に電気的に接続されていない。そのため、不良のメモリチップＭＣ２２は、複数のワイヤＷに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、図１１または図１４に示したように、積層チップパッケージ１を主パッケージ１として、階層部分Ｌ２２と同等の構成および機能を有する追加部分５１Ｂと主パッケージ１とを積層して、複合型積層チップパッケージを構成する。

図１８では、追加部分５１Ｂにおける追加半導体チップ８０であるメモリチップを記号ＡＭＣで表している。メモリチップＡＭＣは、追加部分配線５３を介して主パッケージ１における複数のワイヤＷに電気的に接続される。特に、追加部分５１Ｂにおける選択的接続電極８６，８７は、階層部分Ｌ２２と同様に、それぞれ主パッケージ１におけるワイヤＷＢＣ２，ＷＢＲ２に電気的に接続される。その結果、図１８に示したように、メモリチップＡＭＣの電極パッドＣＥ，Ｒ／Ｂは、それぞれ、信号線９３Ｃ２，９３Ｒ２に電気的に接続される。これにより、複合型積層チップパッケージは、不良の半導体チップ３０（メモリチップ）を含まない積層チップパッケージ１と同等の機能を有することになる。

次に、図１９を参照して、半導体チップ３０（メモリチップ）に含まれるメモリセルの構成の一例について説明する。図１９に示したメモリセル４０は、Ｐ型シリコン基板４１の表面の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。

次に、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態に係る積層チップパッケージ１の製造方法は、積層チップパッケージ１を複数個製造する方法である。この方法は、各々が主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージ１を複数個作製する工程とを備えている。

以下、図２０ないし図３４を参照して、積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する。図２０は、基礎構造物前ウェハ１０１を示す平面図である。図２１は、図２０に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図２２は、図２１における２２−２２線断面図である。

基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図２０は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。

図２２に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域３３を含んでいる。デバイス形成領域３３は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域３３の上に配置された複数の電極パッド３４と、デバイス形成領域３３の上に配置されたパッシベーション膜３５とを含んでいる。パッシベーション膜３５は、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜３５は、複数の電極パッド３４の上面を露出させる複数の開口部を有している。複数の電極パッド３４は、後に形成される電極３２，３６，３７に対応した位置に配置され、且つデバイス形成領域３３に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド３４およびパッシベーション膜３５により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。

積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド３４に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図２０において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜３５は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。

図２３は、図２１に示した工程に続く工程を示す平面図である。図２４は、図２３における２４−２４線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａを覆うように、保護層１０３を形成する。保護層１０３は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ１０１に対して、複数の半導体チップ予定部３０Ｐの各々の領域を画定するように、基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。なお、図２３では、保護層１０３を省略している。

隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば５０〜１５０μｍの範囲内である。溝１０４の深さは、例えば２０〜８０μｍの範囲内である。

溝１０４は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばＫＯＨを用いた異方性ウェットエッチングが用いられる。エッチングによって溝１０４を形成する場合には、フォトレジストよりなる保護層１０３をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝１０４の形成後、保護層１０３を除去する。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。

図２５は、図２４に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の電極パッド３４およびパッシベーション膜３５を覆うように、絶縁膜１０６Ｐを形成する。この絶縁膜１０６Ｐは、後に絶縁部３１の一部となるものである。絶縁膜１０６Ｐは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜１０６Ｐは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜１０６Ｐは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。

絶縁膜１０６Ｐは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜１０６Ｐを形成することにより、後にダイシングソーによって絶縁膜１０６Ｐを切断する場合に、絶縁膜１０６Ｐの切断が容易になる。

また、絶縁膜１０６Ｐは、透明であることが好ましい。絶縁膜１０６Ｐが透明であることにより、絶縁膜１０６Ｐの上に、絶縁膜１０６Ｐを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。

また、絶縁膜１０６Ｐは、複数の溝１０４を埋める第１層と、この第１層、複数の電極パッド３４およびパッシベーション膜３５を覆う第２層とを含んでいてもよい。この場合、第１層と第２層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第１層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。

ウェハソートテストを行う時点でパッシベーション膜３５が形成されていない場合には、絶縁膜１０６Ｐの第２層をパッシベーション膜としてもよい。この場合、第２層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜１０６Ｐの第２層をパッシベーション膜とする場合には、第２層の形成当初、第２層には、複数の電極パッド３４の上面を露出させる複数の開口部は形成されていない。

次に、図２６および図２７を参照して、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド３４を露出させるための複数の開口部を形成する工程について説明する。図２６は、図２５に示した工程に続く工程を示している。図２７は、図２６に示した工程に続く工程を示している。

ここでは、まず、絶縁膜１０６Ｐの全体あるいは第２層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜１０６Ｐに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部３０Ｐにおいて一括して、図２６に示したマスク２０１Ａを用いて、絶縁膜１０６Ｐを露光する。マスク２０１Ａは、絶縁膜１０６Ｐのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。

次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部３０Ｐにおいてのみ、選択的に、図２６に示したマスク２０１Ｂを用いて、絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。図２６では、左側の半導体チップ予定部３０Ｐは正常に動作する半導体チップ予定部３０Ｐであり、右側の半導体チップ予定部３０Ｐは正常に動作しない半導体チップ予定部３０Ｐである。マスク２０１Ｂは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁膜１０６Ｐの全体が現像液に対して不溶性になる。

次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図２７に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド３４を露出させるための複数の開口部１０６ａが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド３４を露出させる複数の開口部１０６ａを有し、複数の電極パッド３４の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド３４を露出させることなく覆っている。

ここで、絶縁膜１０６Ｐの全体あるいは第２層が感光性を有しない材料によって形成されている場合に、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する方法の一例について説明する。この例では、まず、絶縁膜１０６Ｐの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜１０６Ｐに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部３０Ｐでは、フォトレジスト層において、複数の電極パッド３４に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部３０Ｐでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜１０６Ｐを選択的にエッチングすることによって、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層１０６Ａ，１０６Ｂの一部としてもよい。

図２８および図２９は、図２７に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に、電極３２，３６，３７を形成する。なお、図２８には、電極３６，３７を示していない。本実施の形態では、正常に動作する半導体チップ予定部３０Ｐでは電極３２，３６，３７が半導体チップ予定部３０Ｐに接触してこれに電気的に接続され、正常に動作しない半導体チップ予定部３０Ｐでは電極３２，３６，３７が半導体チップ予定部３０Ｐに接触しないように、電極３２，３６，３７を形成する。

より具体的に説明すると、正常に動作する半導体チップ予定部３０Ｐでは、電極３２，３６，３７は、絶縁層１０６Ａの複数の開口部１０６ａを通して、それぞれ対応する電極パッド３４に接触してこれに電気的に接続される。一方、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁層１０６Ｂに複数の開口部１０６ａが形成されていないので、電極３２，３６，３７は、対応する電極パッド３４に接触せず、対応する電極パッド３４に電気的に接続されない。

このようにして、図２８および図２９に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。

電極３２，３６，３７は、Ｃｕ等の導電性材料によって形成される。また、電極３２，３６，３７をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に電極３２，３６，３７が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、電極３２，３６，３７の一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極３２，３６，３７が形成される。

図３０は、図２８に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９の第１の面１０９ａが、図３０に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。図３０において、符号１１３は、接着剤によって形成された絶縁層を示している。

図３１は、図３０に示した工程に続く工程を示している。この工程では、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図３０において、破線は、研磨後の第２の面１０９ｂの位置を示している。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば２０〜８０μｍである。以下、治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。

図３２は、図３１に示した工程に続く工程を示している。この工程では、まず、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。第１の基礎構造物１１０と第２の研磨前基礎構造物１０９との間において接着剤によって形成される絶縁層１１３は、第２の研磨前基礎構造物１０９における電極３２，３６，３７を覆い、後に絶縁部３１の一部となる。

次に、図示しないが、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が薄くされて、第１の基礎構造物１１０に張り付けられた状態の第２の基礎構造物１１０が形成される。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば２０〜８０μｍである。

以下、図３２に示した工程と同様の工程を繰り返し行って、積層された３つ以上の基礎構造物１１０を形成してもよい。図３３は、積層された４つの基礎構造物１１０を形成した状態を示している。

図３４は、図３３に示した工程に続く工程を示している。図３２に示した工程と同様の工程を繰り返し行って、積層された所定の数の基礎構造物１１０を形成した後は、所定の数の基礎構造物１１０の積層体を治具１１２から分離する。図３４には、８つの基礎構造物１１０の積層体を形成した例を示している。

次に、図３４に示したように、積層体において最も上に位置する基礎構造物１１０の上に、インターポーザ用基板１１１を接合する。インターポーザ用基板１１１は、絶縁基板１１１ａと、この絶縁基板１１１ａ上に形成された複数組の第１の端子４とを含んでいる。絶縁基板１１１ａは、後に切断されて、それぞれ複数の基板部１１ａになる。

また、積層体において最も下に位置する基礎構造物１１０の下面に、複数の第２の端子５を形成する。複数の端子５は、Ｃｕ、Ａｕ等の導電性材料によって形成される。また、複数の端子５は、例えば、電極３２，３６，３７と同様の方法すなわちめっき法で形成される。

端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばＡｕＳｎが用いられる。半田層の厚みは、例えば１〜２μｍの範囲内である。端子４が半田層を含む場合には、図３４に示した絶縁基板１１１ａの上面に、Ｃｕ、Ａｕ等の導電性材料によって、端子４の一部となる導体層を形成した後、この導体層の表面に、直接または下地層を介して、例えばめっき法によって半田層を形成する。端子５が半田層を含む場合には、積層体において最も下に位置する基礎構造物１１０の下面に、Ｃｕ、Ａｕ等の導電性材料によって、端子５の一部となる導体層を形成した後、この導体層の表面に、直接または下地層を介して、例えばめっき法によって半田層を形成する。

ＡｕＳｎは、Ａｕに対する接着性がよい。そのため、端子４，５の一方が、ＡｕＳｎよりなる半田層を含む場合には、端子４，５の他方は、端子４または端子５の表面に露出するＡｕ層を含むことが好ましい。このＡｕ層は、例えばめっき法またはスパッタ法によって形成される。ＡｕＳｎの融点は、ＡｕとＳｎの比率によって異なる。例えば、ＡｕとＳｎの重量比が１：９の場合、ＡｕＳｎの融点は２１７℃である。また、ＡｕとＳｎの重量比が８：２の場合、ＡｕＳｎの融点は２８２℃である。

このようにして、積層された複数の基礎構造物１１０を含む第１の積層基礎構造物１１５が形成される。各基礎構造物１１０は、本体２の主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。図３４において、符号１１０Ｃは、基礎構造物１１０の切断位置を示している。第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。図３４に示した例では、１つの分離前本体２Ｐは、８つの予備階層部分１０Ｐを含んでいる。

以下、図３５ないし図４５を参照して、第１の積層基礎構造物１１５を用いて、積層チップパッケージ１を複数個作製する工程について詳しく説明する。ここでは、図３４に示した積層された８つの基礎構造物１１０を含む第１の積層基礎構造物１１５を用いて、８つの階層部分１０を含む積層チップパッケージ１を複数個作製する例について説明する。

図３５および図３６は、図３４に示した工程に続く工程を示している。この工程では、複数の第１の積層基礎構造物１１５を積層し且つ上下に隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する。図３５および図３６には、１０個の第１の積層基礎構造物１１５を積層して第２の積層基礎構造物１２０を作製した例を示している。上下に隣接する２つの第１の積層基礎構造物１１５は、接着剤によって、容易に分離可能に接着される。この例では、図３６に示したように、第２の積層基礎構造物１２０は、積層された１０個の第１の積層基礎構造物１１５を含み、１つの第１の積層基礎構造物１１５は、積層された８つの基礎構造物１１０を含んでいる。従って、第２の積層基礎構造物１２０は、積層された８０個の基礎構造物１１０を含んでいる。ここで、１つの基礎構造物１１０の厚みを５０μｍとし、上下に隣接する２つの基礎構造物１１０を接着する接着剤の厚みと上下に隣接する２つの第１の積層基礎構造物１１５を接着する接着剤の厚みを無視すると、第２の積層基礎構造物１２０の厚みは、５０μｍ×８０、すなわち４ｍｍとなる。

図３７は、図３５および図３６に示した工程に続く工程を示している。この工程では、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する。図３７は、ブロック１２１の一例を示している。図３７に示したブロック１２１では、分離前本体２Ｐは、第１の積層基礎構造物１１５が積層された方向に１０個並び、第１の積層基礎構造物１１５が積層された方向と直交する方向に４つ並んでいる。この例では、ブロック１２１は、４０個の分離前本体２Ｐを含んでいる。

図３８は、図３７に示した工程に続く工程を示している。この工程では、複数の治具１２２を用いて２つ以上のブロック１２１を並べて、ブロック集合体１３０を形成する。複数の治具１２２は、組み合わされて、ブロック集合体１３０を囲う枠を形成する。図３８には、図３７に示したブロック１２１を１９個並べて、ブロック集合体１３０を形成した例を示している。この例では、ブロック集合体１３０は１９個のブロック１２１を含み、１つのブロック１２１は４０個の分離前本体２Ｐを含み、１つの分離前本体２Ｐは８つの予備階層部分１０Ｐを含んでいる。従って、ブロック集合体１３０は、１９×４０個すなわち７６０個の分離前本体２Ｐを含むと共に、１９×４０×８個すなわち６０８０個の予備階層部分１０Ｐを含んでいる。ブロック集合体１３０に含まれる全ての分離前本体２Ｐは、後に配線３が形成される面が同一方向、すなわち上方向に向くように配置されている。

図３９は、図３８に示した工程に続く工程を示している。この工程では、複数の治具１２２を用いて、同一平面上に、複数のブロック集合体１３０を並べる。このとき、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐは、後に配線３が形成される面が同一方向、すなわち上方向に向くように配置される。図３９には、１６個のブロック集合体１３０を同一平面上に並べた例を示している。この場合、１６個のブロック集合体１３０は、７６０×１６個すなわち１２１６０個の分離前本体２Ｐを含むと共に、６０８０×１６個すなわち９７２８０個の予備階層部分１０Ｐを含む。

本実施の形態では、次に、図３９に示したように並べられた複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成する。この配線３を形成する工程について、図４０ないし図４４を参照して説明する。

図４０に示したように、配線３を形成する工程では、図３９に示した複数の治具１２２および複数のブロック集合体１３０を、平坦な上面を有する治具１３２の上面上に配置する。これにより、複数のブロック集合体１３０が同一平面上に並べられる。この状態で、治具１２２の上面は、ブロック集合体１３０の上面よりもわずかに低い位置にある。

配線３を形成する工程では、次に、治具１２２の上面およびブロック集合体１３０の上面を覆うように、樹脂層１３３を形成する。樹脂層１３３は、硬化前の樹脂を塗布し、この樹脂を硬化させて形成してもよいし、ドライフィルムを用いて形成してもよい。

図４１は、図４０に示した工程に続く工程を示している。この工程では、例えばＣＭＰによって、複数のブロック集合体１３０の上面が露出するまで樹脂層１３３を研磨して、複数のブロック集合体１３０と樹脂層１３３の上面を平坦化する。

図４２は、図４１に示した工程に続く工程を示している。この工程では、まず、複数のブロック集合体１３０および樹脂層１３３の上面の上に、めっき用のシード層１３４を形成する。次に、シード層１３４の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム１３５を形成する。フレーム１３５は、後に複数の分離前本体２Ｐに対応した複数の配線３が収容される複数の開口部を有する。なお、図４２には示していないが、フレーム１３５は、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐにおける配線３が形成される面の上方に配置された複数の部分を含んでいる。そして、この複数の部分の各々が、後に配線３が収容される開口部を有している。

図４３は、図４２に示した工程に続く工程を示している。この工程では、まず、めっき法によって、フレーム１３５の各開口部内に、各配線３の一部となるめっき層１３６を形成する。次に、フレーム１３５を除去する。なお、図４３では、便宜上、めっき層１３６を、ブロック１２１毎に、矩形で表している。しかし、実際には、めっき層１３６は分離前本体２Ｐ毎に、配線３に対応した形状に形成される。

図４４は、図４３に示した工程に続く工程を示している。この工程では、まずシード層１３４のうち、めっき層１３６の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層１３６およびその下に残ったシード層１３４によって配線３が形成される。配線３は分離前本体２Ｐ毎に形成される。次に、治具１２２と、その上に残っている樹脂層１３３を、取り除く。

図１に示したように配線３（複数のワイヤＷ）が本体２の１つの側面に配置されている場合には、図４０ないし図４４に示した工程によって配線３を形成する工程が完了する。配線３（複数のワイヤＷ）が、本体２における、互いに反対側を向いた２つの側面に配置されている場合には、図４０ないし図４４に示した工程を２回繰り返すことによって、２つの側面に配置された配線３（複数のワイヤＷ）を形成することができる。

積層チップパッケージ１を作製する工程では、次に、複数個の積層チップパッケージ１が形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程が行われる。この工程について、図４５を参照して説明する。この工程では、まず、ブロック１２１を、分離前本体２Ｐが積層された方向と直交する方向に隣接する２つの分離前本体２Ｐの境界の位置で切断する。これにより、図４５における（ａ）に示した積層体が複数個形成される。この積層体は、積層された複数の分離前本体２Ｐを含んでいる。この積層体において、隣接する２つの分離前本体２Ｐは、図３５および図３６に示した工程で第２の積層基礎構造物１２０を作製する際に上下に隣接する２つの第１の積層基礎構造物１１５を接着するのに用いた接着剤によって、容易に分離可能に接着されている。次に、（ａ）に示した積層体に含まれる複数の分離前本体２Ｐを互いに分離する。これにより、分離前本体２Ｐは本体２となり、この本体２と配線３とを備えた積層チップパッケージ１が複数個形成される。図４５における（ｂ）は、１つの積層チップパッケージ１を示している。

以上、図２０ないし図４５を参照して説明した一連の工程により、複数の積層チップパッケージ１が複数個作製される。ここまでは、図３４に示したように８つの基礎構造物１１０を含む第１の積層基礎構造物１１５を用いて、８つの階層部分１０を含む積層チップパッケージ１を複数個作製する例について説明してきた。しかし、本実施の形態では、第１の積層基礎構造物１１５に含まれる基礎構造物１１０の数を変えることによって、階層部分１０の数の異なる複数種類の積層チップパッケージ１を作製することができる。また、本実施の形態では、第１の積層基礎構造物１１５の代りに、１つの基礎構造物１１０の下面に複数の端子５が形成された構造物を作製し、この構造物を第１の積層基礎構造物１１５の代りに用いて、図３５ないし図４５を参照して説明した一連の工程により、階層部分１０を１つだけ含むパッケージを複数個作製することにより、例えば図６ないし図９に示したような追加部分５１を複数個作製することができる。なお、追加部分５１を作製する場合には、階層部分１０における電極３２に対応する第１の電極３２Ａと共に複数の第２の電極８２Ｂを形成する。

本実施の形態に係る積層チップパッケージ１は、本体２の少なくとも１つの側面に配置された複数のワイヤＷを含む配線３を備えている。本体２は、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５を有している。複数の第１の端子４と複数の第２の端子５は、いずれも複数のワイヤＷに電気的に接続されている。このような構成の積層チップパッケージ１によれば、２つ以上の積層チップパッケージ１を積層して、上側の積層チップパッケージ１における複数の第２の端子５を、下側の積層チップパッケージ１における複数の第１の端子４に電気的に接続することによって、２つ以上の積層チップパッケージ１を互いに電気的に接続することが可能になる。図４６には、４つの積層チップパッケージ１を積層して、それらを互いに電気的に接続した例を示している。

また、本実施の形態によれば、複数の積層チップパッケージ１を１つの配線基板に実装することによって、配線基板における配線と複数の積層チップパッケージ１における複数の第２の端子５とを用いて、複数の積層チップパッケージ１を互いに電気的に接続することも可能である。この場合、ワイヤボンディング等によって、複数の積層チップパッケージ１における複数の第１の端子４同士を電気的に接続することも可能である。

また、本実施の形態によれば、複数の積層チップパッケージ１を積層する際に、上下に隣接する２つの積層チップパッケージ１の位置合わせが容易になる。以下、この効果について、図４７および図４８を参照して説明する。図４７は、上下に隣接する２つの積層チップパッケージ１の端子同士の接続部分を示す側面図である。図４８は、上下に隣接する２つの積層チップパッケージ１の端子間の位置ずれについて説明するための説明図である。

図４７および図４８に示した例では、端子４は、矩形の導体パッド４ａと、この導体パッド４ａの表面に形成されたＡｕ層４ｂとを含んでいる。導体パッド４ａは、例えばＣｕによって形成されている。端子５は、矩形の導体パッド５ａと、この導体パッド５ａの表面に形成された下地層５ｂと、この下地層５ｂの表面に形成された半田層５ｃとを含んでいる。例えば、導体パッド５ａはＣｕよりなり、下地層５ｂはＡｕよりなり、半田層５ｃはＡｕＳｎよりなる。なお、この例とは逆に、端子４が導体パッドと下地層と半田層とを含み、端子５が導体パッドとＡｕ層とを含んでいてもよい。また、端子４，５の両方が半田層を含んでいてもよい。ここで、導体パッド４ａにおける直交する２つの辺の長さをＬ１，Ｌ２とする。Ｌ１，Ｌ２は、いずれも、例えば４０〜８０μｍである。導体パッド５ａの形状は、導体パッド４ａと同じである。

図４７に示した例では、上下に隣接する２つの積層チップパッケージ１の対応する端子４，５同士を電気的に接続する際には、対応する端子４，５のＡｕ層４ｂと半田層５ｃを接触させ、これらを加熱および加圧して半田層５ｃを溶融させた後、固化させて、端子４，５を接合する。

図４８は、端子４，５の位置がずれている状態を示している。なお、端子４，５の位置がずれている状態というのは、導体パッド４ａ，５ａの面に垂直な方向から見たときに、導体パッド４ａの外縁の位置と導体パッド５ａの外縁の位置が一致しない状態を言う。本実施の形態では、端子４，５の界面における抵抗が十分に小さくなるように端子４，５を接合することができれば、対応する端子４，５の位置がずれていても構わない。Ｌ１，Ｌ２が３０〜６０μｍの場合、許容される端子４，５の位置ずれの最大値は、Ｌ１，Ｌ２よりも小さいが、数十μｍになる。

このように、本実施の形態によれば、複数の積層チップパッケージ１を積層する際に、端子４，５間の位置ずれがある程度許容されるため、上下に隣接する２つの積層チップパッケージ１の位置合わせが容易になる。その結果、本実施の形態によれば、積層された複数の積層チップパッケージ１を含む電子部品の製造コストを低減することができる。

また、本実施の形態では、上述のように複数の積層チップパッケージ１を積層する場合と同じ理由により、主パッケージ１と１つ以上の追加部分５１を積層して複合型積層チップパッケージを構成する際にも、上下に隣接する主パッケージ１と追加部分５１の位置合わせや、上下に隣接する２つの追加部分５１の位置合わせが容易になる。その結果、本実施の形態によれば、複合型積層チップパッケージの製造コストを低減することができる。

図４９は、積層された複数の積層チップパッケージ１を含む電子部品の製造方法の一例を示している。図４９に示した方法では、耐熱性の容器１４１を用いる。この容器１４１は、複数の積層チップパッケージ１を積み重ねて収容することの可能な収容部１４１ａを有している。収容部１４１ａは、収容部１４１ａ内に収容された積層チップパッケージ１の側面と収容部１４１ａの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器１４１の収容部１４１ａ内に複数の積層チップパッケージ１を積み重ねて収容し、半田層が溶融する温度（例えば３２０℃）で、容器１４１および複数の積層チップパッケージ１を加熱する。これにより、半田層が溶融し、上下に隣接する２つの積層チップパッケージ１の端子４，５が接合される。この方法によれば、容器１４１の収容部１４１ａ内に複数の積層チップパッケージ１を積み重ねて収容することによって、簡単に複数の積層チップパッケージ１の位置合わせを行うことができるため、積層された複数の積層チップパッケージ１を含む電子部品を簡単に製造することが可能になる。

図４９に示した方法は、主パッケージ１と１つ以上の追加部分５１を積層して複合型積層チップパッケージを製造する場合にも利用することができる。図４９に示した方法によって複合型積層チップパッケージを製造することにより、複合型積層チップパッケージを簡単に製造することが可能になる。

以上説明したように、本実施の形態によれば、主パッケージ１が１つ以上の第２の種類の階層部分１０Ｂを含んでいる場合、１つ以上の階層部分１０Ｂの代替となる１つ以上の追加部分５１と主パッケージ１とを積層し互いに電気的に接続して、複合型積層チップパッケージを構成することができる。これにより、本実施の形態によれば、主パッケージ１が不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含まない主パッケージ１と同等の機能を有する複合型積層チップパッケージを容易に実現することができる。

本実施の形態に係る積層チップパッケージ１は、本体２と、本体２の少なくとも１つの側面に配置された複数のワイヤＷを含む配線３とを備えている。本体２は、積層された複数の階層部分１０を含む主要部分２Ｍと、主要部分２Ｍの上面２Ｍａに配置されて複数のワイヤＷに電気的に接続された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置されて複数のワイヤＷに電気的に接続された複数の第２の端子５とを有している。各階層部分１０は、半導体チップ３０を含んでいる。

複数のワイヤＷは、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有する複数の共通ワイヤＷＡと、互いに異なる階層部分１０によって利用される複数の階層依存ワイヤＷＢとを含んでいる。複数の第１の端子４は、複数の共通ワイヤＷＡに電気的に接続された複数の共通端子４Ａと、複数の階層依存ワイヤＷＢに電気的に接続された複数の階層依存端子４Ｂとを含んでいる。複数の第２の端子５は、複数の共通ワイヤＷＡに電気的に接続された複数の共通端子５Ａと、複数の階層依存ワイヤＷＢに電気的に接続された複数の階層依存端子５Ｂとを含んでいる。各階層部分１０は、複数の共通ワイヤＷＡに電気的に接続された複数の共通電極３２を含んでいる。このような構成により、本実施の形態によれば、主要部分２Ｍ内の全ての階層部分１０において、複数の電極３２のレイアウトを同じにすることができ、且つ複数の端子４，５によって、全てのワイヤＷに対して、追加部分５１を含む外部の回路を電気的に接続することが可能になる。

また、本実施の形態では、不良の半導体チップ３０は配線３に電気的に接続されていない。そのため、不良の半導体チップ３０は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ３０を使用不能にすることができる。

また、本実施の形態では、各階層部分１０は、複数の階層依存ワイヤＷＢのうち、その階層部分１０が利用する階層依存ワイヤＷＢにのみ選択的に、電気的に接続された選択的接続電極３６，３７を含んでいる。図１に示したように、各階層依存ワイヤＷＢは、部分的に幅広に形成されることによって、その階層依存ワイヤＷＢを利用する階層部分１０における選択的接続電極３６または３７に電気的に接続されている。このような構成により、本実施の形態によれば、主要部分２Ｍ内の全ての階層部分１０において、選択的接続電極３６，３７のレイアウトを同じにしながら、階層部分１０毎に、半導体チップ３０が電気的に接続される階層依存ワイヤＷＢを変えることができる。これにより、積層チップパッケージ１を簡単に製造することが可能になる。

また、本実施の形態に係る複合型積層チップパッケージでは、追加部分５１は、少なくとも１つの追加半導体チップ８０と、追加部分配線５３とを備えている。追加部分配線５３は、少なくとも１つの追加半導体チップ８０が少なくとも１つの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、主パッケージ１における複数の端子４，５と少なくとも１つの追加半導体チップ８０との電気的接続関係を規定する。これにより、本実施の形態によれば、主パッケージ１における第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まない積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージを容易に実現することが可能になる。なお、主パッケージ１における第２の種類の階層部分１０Ｂの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報から知ることができる。

ところで、本実施の形態では、積層された複数の半導体チップ３０を含む積層チップパッケージ１において、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３（複数のワイヤＷ）によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。

また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。また、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。

また、本実施の形態では、配線３の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線３の微細化の要望にも容易に対応することができる。

また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線３は例えばめっき法によって形成することができるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、半導体チップ３０が熱によって損傷を受けることを防止することができる。

また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。

また、本実施の形態において、積層チップパッケージ１の製造方法は、複数の基礎構造物１１０を作製する工程と、複数の基礎構造物１１０を用いて、各々が積層された複数の基礎構造物１１０を含む複数の第１の積層基礎構造物１１５を作製する工程と、複数の第１の積層基礎構造物１１５を用いて、積層チップパッケージ１を複数個作製する工程とを備えている。各第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。

積層チップパッケージ１を複数個作製する工程は、複数の第１の積層基礎構造物１１５を積層し且つ隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する工程と、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する工程と、少なくとも１つのブロック１２１に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成する工程と、複数個の積層チップパッケージが形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程とを含んでいる。

このような積層チップパッケージ１の製造方法によれば、第１の積層基礎構造物１１５を作製する工程において、複数の積層チップパッケージ１に対応する複数組の端子４，５を一括して形成することが可能になる。また、この製造方法によれば、１つ以上のブロック１２１に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成することによって、複数の積層チップパッケージ１に対応する複数の配線３を一括して形成することが可能になる。その際、１つのブロック１２１に含まれる複数の分離前本体２Ｐの位置合わせは不要である。これらのことから、この製造方法によれば、複数の積層チップパッケージ１の電気的な接続を容易に行うことが可能な積層チップパッケージ１を、低コストで短時間に大量生産することが可能になる。

また、上記の製造方法において、配線３を形成する工程では、２つ以上のブロック１２１に含まれる全ての分離前本体２Ｐにおける配線３が形成される面が同一方向に向くように、２つ以上のブロック１２１を並べて、２つ以上のブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよい。これにより、より多くの分離前本体２Ｐに対して配線３を一括して形成することが可能になる。

また、上記の積層チップパッケージ１の製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージ１のコストを低減することができる。

また、本実施の形態における積層チップパッケージ１の製造方法によれば、図３１ないし図３４を参照して説明した方法によって第１の積層基礎構造物１１５を作製することにより、第１の積層基礎構造物１１５を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージ１を、高い歩留まりで製造することが可能になる。

なお、本実施の形態において、第１の積層基礎構造物１１５を作製する方法は、図３１ないし図３４を参照して説明した方法に限らない。例えば、第１の面１０９ａ同士が対向するように２つの研磨前基礎構造物１０９を張り合わせ、この２つの研磨前基礎構造物１０９における２つの第２の面１０９ｂを研磨して、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して第１の積層基礎構造物１１５を作製してもよい。あるいは、第２の面１１０ｂ同士が対向するように２つの基礎構造物１１０を張り合わせて、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して第１の積層基礎構造物１１５を作製してもよい。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。始めに、図５０ないし図５４を参照して、本実施の形態に係る積層チップパッケージ１について説明する。図５０は、本実施の形態に係る積層チップパッケージ１の斜視図である。図５１は、下側から見た図５０の積層チップパッケージ１を示す斜視図である。図５２は、図５０の積層チップパッケージ１の配線を除いた部分を示す斜視図である。図５３は、図５０に示した積層チップパッケージ１に含まれる１つの階層部分を示す平面図である。図５４は、図５３に示した階層部分を示す斜視図である。

本実施の形態に係る積層チップパッケージ１では、配線３、電極３２および端子４，５の形態が、第１の実施の形態と異なっている。本実施の形態における配線３は、本体２における、互いに反対側を向いた２つの側面２ｃ，２ｄに配置された複数のワイヤＷを含んでいる。第１の実施の形態と同様に、複数のワイヤＷは、複数の共通ワイヤＷＡと複数の階層依存ワイヤＷＢとを含んでいる。本実施の形態における複数の階層依存ワイヤＷＢの配置は、第１の実施の形態と同じである。本実施の形態では、複数の共通ワイヤＷＡは、側面２ｃと側面２ｄとに配置されている。

第１の実施の形態と同様に、本実施の形態における複数の共通電極３２は、複数の共通ワイヤＷＡに電気的に接続されている。複数の電極３２は、側面２ｃの近傍と側面２ｄの近傍とに配置されている。また、本実施の形態における複数の端子４，５は、複数の端子３２の配置に対応するように、側面２ｃの近傍と側面２ｄの近傍とに配置されている。

次に、図５５ないし図５８を参照して、本実施の形態における追加部分５１について説明する。図５５ないし図５８は、本実施の形態における追加部分５１の第１ないし第４の例を示している。図５５ないし図５８に示した追加部分５１Ａ〜５１Ｄは、それぞれ、図６ないし図９に示した追加部分５１Ａ〜５１Ｄに対して、複数の共通ワイヤＡＷＡ、複数の第１の追加部分端子５４、複数の第２の追加部分端子５５および複数の電極８２の形態が異なるものである。すなわち、本実施の形態では、複数の共通ワイヤＡＷＡは図５０に示した複数の共通ワイヤＷＡに対応する位置に配置されている。複数の第１の追加部分端子５４は、図５０に示した複数の第１の端子４に対応する位置に配置されている。複数の第２の追加部分端子５５は、図５１に示した複数の第２の端子５に対応する位置に配置されている。複数の電極８２は、複数の第１の電極８２Ａと、複数の第２の電極８２Ｂとを含んでいる。複数の第１の電極８２Ａは、図５３、図５３に示した複数の電極３２に対応する位置に配置されている。複数の第２の電極８２Ｂは、図５０に示した複数の階層依存端子４Ｂに対応する位置に配置されている。

図５９は、本実施の形態に係る複合型積層チップパッケージの一例を示している。この例は、図１０に示した例と同様に、主パッケージ１における階層部分Ｌ１１またはＬ１２が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分Ｌ１１またはＬ１２の代替となる追加部分５１Ａを主パッケージ１の上に配置して複合型積層チップパッケージを構成している。この例では、追加部分５１Ａにおける選択的接続電極８６，８７は、階層部分Ｌ１１，Ｌ１２と同様に、それぞれ主パッケージ１におけるワイヤＷＢＣ１，ＷＢＲ１に電気的に接続される。

なお、本実施の形態においても、第１の実施の形態と同様に、図５９に示した例以外でも、種々の態様の複合型積層チップパッケージを構成することができる。

本実施の形態に係る積層チップパッケージ１の製造方法では、図４０ないし図４４に示した工程を２回繰り返すことによって、本体２の２つの側面２ｃ，２ｄに配置された配線３（複数のワイヤＷ）を形成する。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態では、複数のブロック１２１を並べてブロック集合体１３０を形成し、更に、複数のブロック集合体１３０を並べて、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成している。しかし、１つのブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよいし、１つのブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよい。また、配線３が形成された複数の分離前本体２Ｐを互いに分離して複数の本体２を形成した後、本体２に、更に他の配線を形成してもよい。

１…積層チップパッケージ、２…本体、２Ｍ…主要部分、３…配線、４…第１の端子、５…第２の端子、１０…階層部分、３２…電極、Ｗ…ワイヤ、ＷＡ…共通ワイヤ，ＷＢ…階層依存ワイヤ。

Claims (19)

1. 上面、下面および４つの側面を有する本体と、
   前記本体の少なくとも１つの側面に配置された複数のワイヤを含む配線とを備え、
   前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面と下面の少なくとも一方に配置されて前記複数のワイヤに電気的に接続された複数の端子とを有し、
   前記複数の階層部分の各々は、半導体チップを含み、
   前記複数のワイヤは、前記主要部分内の全ての階層部分に共通する用途を有する複数の共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含み、
   前記複数の階層部分のうちの少なくとも１つにおいて、前記半導体チップは、前記複数の共通ワイヤに電気的に接続されていると共に、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続されていることを特徴とする積層チップパッケージ。
2. 前記本体は、更に、前記複数の端子を含むインターポーザ層を有することを特徴とする請求項１記載の積層チップパッケージ。
3. 前記複数の階層部分の各々は、更に、前記複数の共通ワイヤに電気的に接続された複数の共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、
   前記複数の階層部分のうちの少なくとも１つにおいて、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続されていることを特徴とする請求項１記載の積層チップパッケージ。
4. 前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項１記載の積層チップパッケージ。
5. 前記半導体チップは、４つの側面を有し、
   前記階層部分は、更に、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含み、
   前記絶縁部は、前記複数のワイヤが配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有することを特徴とする請求項１記載の積層チップパッケージ。
6. 前記複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含み、
   前記第１の種類の階層部分では、前記半導体チップは、前記複数の共通ワイヤに電気的に接続されていると共に、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続され、
   前記第２の種類の階層部分では、前記半導体チップは、いずれのワイヤにも電気的に接続されていないことを特徴とする請求項１記載の積層チップパッケージ。
7. 前記第１の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第２の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項６記載の積層チップパッケージ。
8. 前記複数の階層部分の各々は、更に、前記複数の共通ワイヤに電気的に接続された複数の共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、
   前記第１の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続され、
   前記第２の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続されていないことを特徴とする請求項６記載の積層チップパッケージ。
9. 請求項１記載の積層チップパッケージを複数個製造する方法であって、
   各々が前記主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、
   前記積層基礎構造物を用いて、前記積層チップパッケージを複数個作製する工程とを備えたことを特徴とする積層チップパッケージの製造方法。
10. 前記複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含み、
    前記第１の種類の階層部分では、前記半導体チップは、前記複数の共通ワイヤに電気的に接続されていると共に、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続され、
    前記第２の種類の階層部分では、前記半導体チップは、いずれのワイヤにも電気的に接続されていないことを特徴とする請求項９記載の積層チップパッケージの製造方法。
11. 前記第１の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第２の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項１０記載の積層チップパッケージの製造方法。
12. 前記複数の階層部分の各々は、更に、前記複数の共通ワイヤに電気的に接続された複数の共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、
    前記第１の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続され、
    前記第２の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続されておらず、
    前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
    それぞれ前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
    前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
    前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作する半導体チップ予定部では前記複数の共通電極および前記選択的接続電極が前記半導体チップ予定部に電気的に接続され、正常に動作しない半導体チップ予定部では前記複数の共通電極および前記選択的接続電極が前記半導体チップ予定部に電気的に接続されないように、前記複数の共通電極および前記選択的接続電極を形成する工程とを含むことを特徴とする請求項１１記載の積層チップパッケージの製造方法。
13. 積層され且つ互いに電気的に接続された主パッケージと追加部分とを備えた複合型積層チップパッケージであって、
    前記主パッケージは、上面、下面および４つの側面を有する本体と、前記本体の少なくとも１つの側面に配置された複数のワイヤを含む配線とを備え、
    前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面と下面の少なくとも一方に配置されて前記複数のワイヤに電気的に接続された複数の端子とを有し、
    前記複数の階層部分の各々は、半導体チップを含み、
    前記複数のワイヤは、前記主要部分内の全ての階層部分に共通する用途を有する複数の共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含み、
    前記複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含み、
    前記第１の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第１の種類の階層部分では、前記半導体チップは、前記複数の共通ワイヤに電気的に接続されていると共に、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続され、
    前記第２の種類の階層部分における前記半導体チップは正常に動作しないものであり、前記第２の種類の階層部分では、前記半導体チップは、いずれのワイヤにも電気的に接続されておらず、
    前記追加部分は、
    少なくとも１つの追加半導体チップと、
    前記少なくとも１つの追加半導体チップが前記少なくとも１つの第２の種類の階層部分における半導体チップの代替となるように、前記主パッケージにおける前記複数の端子と前記少なくとも１つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えたことを特徴とする複合型積層チップパッケージ。
14. 前記本体は、更に、前記複数の端子を含むインターポーザ層を有することを特徴とする請求項１３記載の複合型積層チップパッケージ。
15. 前記追加部分は、上面、下面および４つの側面を有する追加部分本体を備え、
    前記追加部分本体は、前記少なくとも１つの追加半導体チップを含み、
    前記追加部分配線は、前記追加部分本体の少なくとも１つの側面に配置された複数の追加部分ワイヤと、前記追加部分本体の上面に配置されて前記複数の追加部分ワイヤに電気的に接続された複数の第１の追加部分端子と、前記追加部分本体の下面に配置されて前記複数の追加部分ワイヤに電気的に接続された複数の第２の追加部分端子とを含むことを特徴とする請求項１３記載の複合型積層チップパッケージ。
16. 前記複数の階層部分の各々は、更に、前記複数の共通ワイヤに電気的に接続された複数の共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、
    前記第１の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続され、
    前記第２の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続されていないことを特徴とする請求項１３記載の複合型積層チップパッケージ。
17. 前記階層部分内の半導体チップおよび前記追加半導体チップは、それぞれ、複数のメモリセルを含むことを特徴とする請求項１３記載の複合型積層チップパッケージ。
18. 前記階層部分内の半導体チップは、４つの側面を有し、
    前記階層部分は、更に、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含み、
    前記絶縁部は、前記複数のワイヤが配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有することを特徴とする請求項１３記載の複合型積層チップパッケージ。
19. 請求項１３記載の複合型積層チップパッケージを製造する方法であって、
    前記主パッケージを作製する工程と、
    前記追加部分を作製する工程と、
    前記主パッケージと追加部分とを積層し且つ互いに電気的に接続する工程と
    を備えたことを特徴とする複合型積層チップパッケージの製造方法。

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