JP2001291722A

JP2001291722A - 半導体装置およびその製造方法

Info

Publication number: JP2001291722A
Application number: JP2000108771A
Authority: JP
Inventors: Akihisa Ikuta; 晃久生田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-04-11
Filing date: 2000-04-11
Publication date: 2001-10-19

Abstract

(57)【要約】【課題】エミッタ接着時の電流増幅率の経時変動が抑
制できしかも高耐圧のバイポーラトランジスタを実現で
きる半導体装置およびその製造方法を提供する。【解決手段】第一導電型の半導体基板１の表面に第二
導電型の半導体層２を形成する第１の工程と、半導体基
板１の表面をエピタキシャル層４にて覆い、エピタキシ
ャル層４内に第一導電型のベース領域７を形成する第２
の工程と、ベース領域７内に第二導電型のエミッタ領域
９を形成する第３の工程と、平面形状が前記エミッタ領
域９よりも大きく、深さがエミッタ領域９よりも浅く、
かつ表面濃度がベース領域７よりも高くエミッタ領域９
よりも低い第一導電型の第一の領域５をベース領域７内
に形成する第４の工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。

【０００２】

【従来の技術】従来より、集積回路には、比較的耐圧の
高いバイポーラトランジスタ、例えば、コレクタとエミ
ッタ間の耐圧（以下、「コレクタとエミッタ間の耐圧」
を「ＢＶ_CEO」と称す）が、３０〜６０ボルト程度のＮ
ＰＮトランジスタが使用されている。

【０００３】図５は、従来のＮＰＮトランジスタの製造
方法を示す。図５（ａ）に示す工程では、Ｐ型の半導体
基板１に、Ｎ型の埋め込みコレクタ領域２とＰ⁺型の第
一の素子分離領域３ａとが選択的に形成される。この半
導体基板１の表面を覆うように、例えば、１×１０
¹⁵（／ｃｍ³）程度の低濃度のＮ型不純物からなる膜厚
１４μｍのエピタキシャル層４が形成される。

【０００４】図５（ｂ）に示す工程では、エピタキシャ
ル層４の表面からＰ⁺型の第二の素子分離領域３ｂが形
成され、次いで、ボロン蒸着と酸化雰囲気中でのドライ
ブインを経て、表面濃度が約１×１０¹⁸（／ｃｍ³）で
接合深さが約３μｍ程度のＰ型のベース領域７が形成さ
れる。その後、基板の表面を覆うように膜厚が約４２０
ｎｍの酸化膜６が形成される。この時のシート抵抗は１
５０Ω／□程度である。

【０００５】図５（ｃ）に示す工程では、通常のリソグ
ラフィーおよびエッチングにより酸化膜６に開口部が形
成された後、高濃度のリンを約１０．５ｗｔ％含有する
ドープトオキサイド膜８がこの開口部を覆うように約５
００ｎｍの厚みで形成される。

【０００６】そしてドライブインが行われ、表面濃度が
約６×１０¹⁹（／ｃｍ³）で接合された深さが２．６μ
ｍ程度のエミッタ領域９が形成される。エミッタ領域９
直下のベース領域７は、“エミッタ押し出し”効果によ
って、ベースの接合深さは３．８μｍまで深くなる。１
５はコレクタ領域である。

【０００７】最後に、図５（ｄ）に示すように、ドープ
トオキサイド膜８のみウエットエッチングで除去した
後、ＣＶＤ膜１０が形成されてコンタクト窓が開口さ
れ、この開口にエミッタ電極１１とベース電極１２とコ
レクタ電極１３とを含めたアルミニウム配線が形成され
る。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の方法にて製造したＮＰＮトランジスタでは、エミッ
タ面積が大きくなると、エミッタ接地時の電流増幅率
（以下、「エミッタ接地時の電流増幅率」を「ｈ_FE」と
称す）が大きくなるという問題がある。

【０００９】この要因の１つとして、エミッタ領域９の
側面を通過するキャリアは、エミッタ・ベース間やベー
ス領域７の表面の空乏領域およびベース領域７の比較的
に濃度の高い領域にて再結合するため、エミッタ領域９
の底面を通過するキャリアに比べコレクタ領域１５に到
達しない割合が多くなることが考えられる。

【００１０】このような要因により、エミッタ面積が小
さくなるとエミッタの側面積の割合が相対的に高くなっ
てｈ_FEが低下し、エミッタ面積が大きくなるとｈ_FEが大
きくなるという問題が生じる。

【００１１】また、ＮＰＮトランジスタには、上記のよ
うにｈ_FEが大きくなるとＢＶ_CEOが低下するという問題
がある。すなわち、通常は、エミッタ面積が最小となる
素子ではｈ_FEが１００程度になるようにエミッタ領域９
やベース領域７の不純物濃度のプロファイルが条件設定
されている。しかし、エミッタ面積が大きい素子では、
上述のようにｈ_FEが大きくなり、また、一般的に、ＢＶ
_CEOはｈ_FEの１／４乗の反比例することから、ｈ_F _Eが大
きくなるとＢＶ_CEOが低下してしまう。

【００１２】このような問題を解決するためには、エミ
ッタ領域９の側面積を少なくする、つまりエミッタ領域
９の接合深さを小さくする必要があり、更に、ｈ_FEを１
００程度に維持するためには、ベース領域７のＰ型不純
物の総量を低減する必要がある。

【００１３】ベース領域７の不純物の濃度を低減した不
純物プロファイルは、ベース領域７の形成にイオン注入
を用いれば容易に実現できるが、ベース電極７の下に
は、オーミック・コンタクト用の高濃度のＰ型拡散領域
を形成することが必要になる。

【００１４】しかし、このような解決手段を用いても、
上記従来のＮＰＮトランジスタでは、ｈ_FEの経時変動が
不安定になるという新たな問題が生じる。本発明者らの
経験では、例えば、表面濃度が約１×１０¹⁶（／ｃ
ｍ³）で接合深さが５μｍのベース領域７と、表面濃度
が約１×１０²⁰（／ｃｍ³）で接合深さが約１μｍのエ
ミッタ領域９と、１×１０¹⁵（／ｃｍ³）程度の濃度の
エピタキシャル層４を形成したＮＰＮトランジスタで
は、ｈ_FEの初期特性は１００程度得られ、エミッタ面積
の増加によるｈ_FEの増加を抑制できる。

【００１５】しかし、ｈ_FEの経時変動の評価として一般
的によく用いられる高温バイアス印加試験（以下、高温
バイアス印加試験を「ＢＴ試験」と称す）では、１６８
時間で４０％程度もｈ_FEが減少することがある。

【００１６】本発明は前記問題点を解決し、ｈ_FEの経時
変動が抑制できしかも高耐圧のバイポーラトランジスタ
を実現できる半導体装置およびその製造方法を提供する
ことを目的とする。

【００１７】

【課題を解決するための手段】本発明の半導体装置は、
ベース領域内に特殊な構成とした第１の領域を設けたこ
とを特徴とする。

【００１８】この本発明によると、ｈ_FEの経時変動を抑
制し、かつ高耐圧の半導体装置が得られる。本発明の半
導体装置の製造方法は、ベース領域に第１の領域を形成
する工程を設けたことを特徴とする。

【００１９】この本発明によると、本発明の半導体装置
が容易に実現できる。

【００２０】

【発明の実施の形態】本発明の請求項１記載の半導体装
置の製造方法は、第一導電型の半導体基板の表面に第二
導電型の半導体層を形成する第１の工程と、前記半導体
基板の表面をエピタキシャル層にて覆い、前記エピタキ
シャル層内に第一導電型のベース領域を形成する第２の
工程と、前記ベース領域内に第二導電型のエミッタ領域
を形成する第３の工程と、平面形状が前記エミッタ領域
よりも大きく、深さが前記エミッタ領域よりも浅く、か
つ表面濃度が前記ベース領域よりも高く前記エミッタ領
域よりも低い第一導電型の第一の領域を前記ベース領域
内に形成する第４の工程とを有することを特徴とする。

【００２１】この構成によると、エミッタの接合深さを
小さくして耐圧性を高めることができ、また、表面に高
濃度の第一の領域を形成することでｈ_FEの経時変動を抑
制できる。

【００２２】本発明の請求項２記載の半導体装置の製造
方法は、請求項１において、第２の工程では、エピタキ
シャル層にベース領域を２μｍ以上４μｍ以下の深さで
形成し、第３の工程では、ベース幅が１μｍ以上となる
ようにエミッタ領域を前記ベース領域内に浅く形成する
ことを特徴とする。

【００２３】本発明の請求項３記載の半導体装置の製造
方法は、請求項１または請求項２において、第３の工程
では、ベース領域に第二導電型イオンを注入してエミッ
タ領域を形成し、第４の工程では、ベース領域に第一導
電型イオンを注入して第一の領域を形成し、次いで、前
記エミッタ領域と前記第一の領域とをドライブインで同
時に拡散することを特徴とする。

【００２４】本発明の請求項４記載の半導体装置は、第
二導電型の半導体層が形成された第一導電型の半導体基
板に、前記第二導電型の半導体層を覆うエピタキシャル
層と、前記エピタキシャル層内に形成された第一導電型
のベース領域と、前記ベース領域内に形成された第二導
電型のエミッタ領域と、前記ベース領域内に、前記エミ
ッタ領域よりも平面形状が大きくて深さが前記エミッタ
領域よりも浅く、かつ表面濃度が前記ベース領域よりも
高く前記エミッタ領域よりも低い第一導電型の第一の領
域とが形成されたことを特徴とする。

【００２５】この構成によると、第一の領域によってベ
ース領域の不純物の表面濃度が高くなり、酸化膜中の電
荷によって誘起される空乏領域の広がりを小さくでき
る。また、電荷の経時変動に対しても空乏領域の広がり
の変動が少なくなるため、空乏領域でのキャリアの再結
合の変動が小さくなり、ｈ_FEの変動を抑制できる。

【００２６】以下、本発明の半導体装置およびその製造
方法を図１〜図４を用いて具体的な実施の形態に基づい
て説明する。なお、上記従来例を示す図５と同様をなす
ものについては、同一の符号を付けて説明する。

【００２７】ＮＰＮトランジスタは、図１（ａ）〜
（ｄ）の工程を経て製造される。図１（ａ）の工程で
は、Ｐ型の半導体基板１に、Ｎ型の埋め込みコレクタ領
域２とＰ⁺の第一の素子分離領域３ａが選択的に形成さ
れる。

【００２８】そして、この半導体基板１を覆うように、
例えば、１×１０¹⁵（／ｃｍ³）程度の低濃度のＮ型不
純物にて、膜厚が１４μｍのエピタキシャル層４が形成
される。

【００２９】図１（ｂ）の工程では、エピタキシャル層
４の表面からＰ⁺型の第二の素子分離領域３ｂが形成さ
れ、基板の表面を覆うように厚さ１２０ｎｍの第一の酸
化膜６ａが形成される。

【００３０】次いで、通常のリソグラフィーを行い、形
成したレジストマスクの開口領域にボロンを用いて３×
１０¹³（ｉｏｎｓ／ｃｍ²）のドーズ量、５０ＫｅＶの
加速エネルギーでイオン打ち込みを行う。

【００３１】レジストを除去した後、酸化雰囲気中で１
２００℃、９０分のドライブインが行われ、厚さ３μｍ
のＰ型のベース領域７が形成される。この時のシート抵
抗は１２００Ω／□で、酸化膜厚は約２００ｎｍであ
る。

【００３２】ここでは、ベース領域７の厚みを３μｍと
したが、このベース領域７は、ベース幅を広くして大き
な耐圧（ＢＶ_CEO）を確保する点から２μｍ以上４μｍ
以下であることが好ましい。

【００３３】いくつかの工程を経た後、図１（ｃ）の工
程では、基板の表面に厚さ約６０ｎｍの第二の酸化膜６
ｂが形成され、リソグラフィーにより開口されたレジス
トマスクを介してエミッタ領域９およびコレクタ領域１
５に、ドーズ量２．４×１０ ¹⁵（ｉｏｎｓ／ｃｍ²）、
加速エネルギー１００ＫｅＶの条件でリンのイオン打ち
込みが行われる。

【００３４】更に、レジスト除去とリソグラフィーを用
いたレジストマスクの開口が行なわれ、第一の領域５
に、ボロンを７×１０¹³（ｉｏｎｓ／ｃｍ²）のドーズ
量、５０ＫｅＶの加速エネルギーでイオン打ち込みを行
う。この第一の領域５は、ほぼベース領域７の全面、も
しくはエミッタ領域９を除いた領域に形成される。

【００３５】続いてエミッタ領域９と第一の領域５のド
ライブインが同時に行われ、表面濃度が約１×１０
²⁰（／ｃｍ³）で拡散深さが約１μｍのエミッタ領域９
と、表面濃度が約２×１０¹⁸（／ｃｍ³）で拡散深さが
約０．５μｍの第一の領域５とが形成される。

【００３６】なお、エミッタ領域９の深さは、ベース幅
Ｗｂが１μｍ以上となるように浅く形成することが、耐
圧を確保する点から好ましい。また、第１の領域５の拡
散深さは、ｈ_FEの低下やバラツキを小さくする点からエ
ミッタ領域９の深さの約半分にするのが好ましい。

【００３７】図２は、図１（ｃ）に示すＡ−Ｂ断面の各
領域の不純物分布を示す。第一の領域５の表面濃度は、
エミッタ領域９よりも２桁程度低く、また、拡散深さも
半分程度になるため、エミッタ領域９の不純物濃度に影
響を与えることはない。

【００３８】第一の領域５の深さが、エミッタ領域９の
接合深さと同程度もしくはそれよりも大きくなると、ｈ
_FEの低下やバラツキが大きくなるといった影響を及ぼす
ため、第一の領域５の拡散深さは小さくする必要があ
る。この影響を皆無にするためには、図３に示すよう
に、第一の領域５を、エミッタ領域９を除くベース領域
７の表面に設定すると良い。

【００３９】最後に、図１（ｄ）に示すように、ＣＶＤ
法により第三の酸化膜６ｃを形成した後コンタクト窓を
開口し、この開口にエミッタ電極１１、ベース電極１
２、コレクタ電極１３を含めたアルミニウム配線が形成
される。

【００４０】上記のように製造されたＮＰＮトランジス
タは、ＢＶ_CEOの低下を防ぐためにエミッタ領域９の接
合深さを小さくしてベース領域７の不純物濃度を低減し
ても、表面に高濃度の第一の領域を形成することで、ｈ
_FEの経時変動を抑制できる。

【００４１】また、ＮＰＮトランジスタのＢＴ試験にお
いてｈ_FEが低下する原因の１つとして、印加される電圧
によって酸化膜中を移動した可動イオン電荷がベース領
域７の表面において空乏領域を広げ、キャリアの再結合
を増加させていることが考えられる。そのため、高耐圧
のデバイスほど印加電圧が高くなり、可動イオンが移動
しやすくなってｈＦＥの変動量が大きくなる傾向があ
る。

【００４２】しかし、この実施の形態では、ベース領域
７に第一の領域５を設けることで、ベース領域７の表面
のみ不純物濃度を高くでき、酸化膜中の電荷によって誘
起される空乏領域の広がりを小さくすることができる。
また、電荷の経時変動に対しても空乏領域の広がりの変
動も少なくなるため、空乏領域でのキャリアの再結合の
変動も小さくなり、よってｈ_FEの変動も抑制できる。

【００４３】この実施の形態では、具体的には、第一の
領域５によってベース領域７の表面のみ不純物濃度を約
２×１０¹⁸（／ｃｍ³）まで高くすることができ、それ
に伴なってｈＦＥの変動を５％程度まで抑制できた。

【００４４】なお、上記説明ではＮＰＮトランジスタの
製造方法の具体例を挙げて説明したが、本発明はこれに
限定されるものではなく、第一の領域５とエミッタ領域
９のイオン打ち込み工程の順番やドライブインの方法に
ついては、用いる不純物原子によって多少変更しても良
い。

【００４５】また、エミッタ電極１１や第一の領域５を
形成する際に、図４に示すように、Ｐ⁺型のオーミック
コンタクト領域１４やここでは図示されていないグラフ
トベース領域を形成する工程を追加しても良い。

【００４６】さらに、ＮＰＮトランジスタだけでなく、
その他ＰＮＰトランジスタについても適用できる。

【００４７】

【発明の効果】以上のように本発明の半導体装置の製造
方法によると、第一導電型の半導体基板の表面に第二導
電型の半導体層を形成する第１の工程と、前記半導体基
板の表面をエピタキシャル層にて覆い、前記エピタキシ
ャル層内に第一導電型のベース領域を形成する第２の工
程と、前記ベース領域内に第二導電型のエミッタ領域を
形成する第３の工程と、平面形状が前記エミッタ領域よ
りも大きく、深さが前記エミッタ領域よりも浅く、かつ
表面濃度が前記ベース領域よりも高く前記エミッタ領域
よりも低い第一導電型の第一の領域を前記ベース領域内
に形成する第４の工程とを有することで、エミッタ領域
の接合深さを小さくして、エミッタ面積の増加によるエ
ミッタ接地時の電流増幅率の増加を抑制するとともに、
ベース領域表面に高濃度の第一の領域を設けることによ
り、エミッタ接地時の電流増幅率の経時変動を抑制でき
る。

【００４８】本発明の半導体装置によると、第二導電型
の半導体層が形成された第一導電型の半導体基板に、前
記第二導電型の半導体層を覆うエピタキシャル層と、前
記エピタキシャル層内に形成された第一導電型のベース
領域と、前記ベース領域内に形成された第二導電型のエ
ミッタ領域と、前記ベース領域内に、前記エミッタ領域
よりも平面形状が大きくて深さが前記エミッタ領域より
も浅く、かつ表面濃度が前記ベース領域よりも高く前記
エミッタ領域よりも低い第一導電型の第一の領域とが形
成されることで、エミッタ接地時の電流増幅率の経時変
動が抑制でき、かつ高耐圧の半導体装置が実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるＮＰＮトランジス
タの製造工程を示す図

【図２】本発明の実施の形態におけるＮＰＮトランジス
タの不純物濃度分布を示す図

【図３】本発明の別の実施の形態におけるＮＰＮトラン
ジスタの断面図

【図４】本発明の別の実施の形態におけるＮＰＮトラン
ジスタの断面図

【図５】従来のＮＰＮトランジスタの製造工程を示す図

【符号の説明】

１半導体基板４エピタキシャル層５第一の領域７ベース領域９エミッタ領域

Claims

【特許請求の範囲】

【請求項１】第一導電型の半導体基板の表面に第二導電
型の半導体層を形成する第１の工程と、前記半導体基板の表面をエピタキシャル層にて覆い、前
記エピタキシャル層内に第一導電型のベース領域を形成
する第２の工程と、前記ベース領域内に第二導電型のエミッタ領域を形成す
る第３の工程と、平面形状が前記エミッタ領域よりも大きく、深さが前記
エミッタ領域よりも浅く、かつ表面濃度が前記ベース領
域よりも高く前記エミッタ領域よりも低い第一導電型の
第一の領域を前記ベース領域内に形成する第４の工程と
を有する半導体装置の製造方法。
【請求項２】第２の工程では、エピタキシャル層にベー
ス領域を２μｍ以上４μｍ以下の深さで形成し、第３の工程では、ベース幅が１μｍ以上となるようにエ
ミッタ領域を前記ベース領域内に浅く形成する請求項１
記載の半導体装置の製造方法。
【請求項３】第３の工程では、ベース領域に第二導電型
イオンを注入してエミッタ領域を形成し、第４の工程では、ベース領域に第一導電型イオンを注入
して第一の領域を形成し、次いで、前記エミッタ領域と前記第一の領域とをドライ
ブインで同時に拡散する請求項１または請求項２記載の
半導体装置の製造方法。
【請求項４】第二導電型の半導体層が形成された第一導
電型の半導体基板に、前記第二導電型の半導体層を覆う
エピタキシャル層と、前記エピタキシャル層内に形成さ
れた第一導電型のベース領域と、前記ベース領域内に形成された第二導電型のエミッタ領
域と、前記ベース領域内に、前記エミッタ領域よりも平面形状
が大きくて深さが前記エミッタ領域よりも浅く、かつ表
面濃度が前記ベース領域よりも高く前記エミッタ領域よ
りも低い第一導電型の第一の領域とが形成された半導体
装置。