JP2001290791A - 不揮発性半導体記憶装置内蔵マイクロコンピュータとその制御方法 - Google Patents
不揮発性半導体記憶装置内蔵マイクロコンピュータとその制御方法Info
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Abstract
発生を防止するに不揮発性半導体記憶装置内蔵マイクロ
コンピュータとその制御方法を提供する。 【解決手段】CPUと、CPUとアドレスバスおよびデ
ータバス接続された不揮発性半導体記憶装置と、不揮発
性半導体記憶装置の所定のエリアのデータをコピーでき
るRAMと、RAMのデータバス接続を切り換えるセレ
クタと、不揮発性半導体記憶装置、RAM、セレクタの
それぞれの制御を行うメモリアクセス制御部とを備え、
不揮発性半導体記憶装置のリードの頻度をカウントし、
頻度に対応して、不揮発性半導体記憶装置からリードを
行うか、RAMから行うかを制御し、前記所定のエリア
のデータのリードの頻度が一の値を超えたとき、不揮発
性半導体記憶装置のデータを前記RAMに転送する。
Description
憶装置内蔵マイクロコンピュータとその制御方法に関
し、特に、不揮発性半導体記憶装置のリードディスター
ブ発生を防止するに不揮発性半導体記憶装置内蔵マイク
ロコンピュータとその制御方法に関する。
書き込みが外部から容易にできるため、パーソナル・コ
ンピュータの周辺装置、例えば、外付けのハードデスク
または外付けのモデムまたは外付けのターミナル・アダ
プタ等の制御回路のROMとして使用されている。
Mは、リードする際にわずかながらメモリセルに書き込
みが行われ、リードを繰り返すうちにセルの閾値が変動
し、その結果、保持された値が変化する、いわゆる、デ
ィスターブの問題が発生している。
要求され、長期間に渡って記憶されるデータの状態を良
好に保持させる点でデータに影響を与えている。
保持できるフラッシュEEPROMが、例えば、特開平
09−050698号公報に開示されている。
EEPROMは、フラッシュメモリ71と、フラッシュ
メモリ71のある特定エリアのデータをコピーできるR
AM72と、 このフラッシュEEPROMの全体の制
御を行うリフレッシュ制御回路73と、フラッシュメモ
リ71の消去書込みを行う消去書込み回路制御74とを
具備している。
について、説明する。
ッシュ動作が指示されると、フラッシュメモリ71の任
意に指定したエリアに保持されるデータをRAM72に
転送して一時的に退避させ、その後退避させたフラッシ
ュメモリ71のエリアのデータを消去書込み制御回路7
4により消去した後、RAM72に退避させたデータを
フラッシュメモリ71の前記エリアに再書込みを行う。
ュメモリ71には、保証することのできる書き換え回数
が存在するため、フラッシュメモリ71のリフレッシュ
動作の書き換えを行うと、ユーザーに保証できる書き換
え回数が減少し、メモリの品質を悪化させるいう欠点が
ある。
は、これらの問題を解消した不揮発性半導体記憶装置内
蔵マイクロコンピュータとその制御方法を提供すること
にある。
記憶装置内蔵マイクロコンピュータは、CPUと、前記
CPUとアドレスバスおよびデータバス接続された不揮
発性半導体記憶装置と、前記不揮発性半導体記憶装置の
所定のエリアのデータをコピーできるRAMと、前記R
AMのデータバス接続を切り換えるセレクタと、前記不
揮発性半導体記憶装置、前記RAM、前記セレクタのそ
れぞれの制御を行うメモリアクセス制御部とを備え、前
記不揮発性半導体記憶装置のリードの頻度をカウント
し、前記頻度に対応して、前記不揮発性半導体記憶装置
からリードを行うか、前記RAMから行うかを制御し、
前記所定のエリアのデータのリードの頻度が一の値を超
えたとき、前記不揮発性半導体記憶装置のデータを前記
RAMに転送する構成である。
蔵マイクロコンピュータの前記メモリアクセス制御部
は、前記不揮発性半導体記憶装置のリードの頻度をカウ
ントするリード頻度モニタ回路を備える構成とすること
もでき、前記頻度に対応して、前記不揮発性半導体記憶
装置からリードを行うか、前記RAMから行うかを制御
するリード制御回路を備える構成とすることもでき、前
記メモリアクセス制御部は、前記所定のエリアのデータ
のリードの頻度が一の値を超えたとき、前記不揮発性半
導体記憶装置のデータを前記RAMに転送するデータコ
ピー制御回路を備える構成とすることもできる。
内蔵マイクロコンピュータの制御方法は、前記不揮発性
半導体記憶装置のリードの頻度をカウントする第1のス
テップと、前記頻度に対応して、前記不揮発性半導体記
憶装置からリードを行うか、前記RAMから行うかを選
択する第2のステップと、前記所定のエリアのデータの
リードの頻度が一の値を超えたとき、前記不揮発性半導
体記憶装置のデータを前記RAMに転送する第3のステ
ップとを有することを特徴とする。
装置内蔵マイクロコンピュータの制御方法は、前記不揮
発性半導体記憶装置のリード時に前記不揮発性半導体記
憶装置からリードを行うか、前記RAMから行うかを判
定する第4のステップを有することもできる
について図面を参照して説明する。本発明の第1の実施
の形態の不揮発性半導体記憶装置内蔵マイクロコンピュ
ータを図1に示す。
形態の不揮発性半導体記憶装置内蔵マイクロコンピュー
タは、CPU1と、CPU1とアドレスバス8およびデ
ータバス9接続されたフラッシュメモリ2と、フラッシ
ュメモリ2の所定のエリアのデータをコピーできるRA
M3と、RAM3のデータバス接続を切り換えるセレク
タ7と、フラッシュメモリ2、RAM3、セレクタ7の
それぞれの制御を行うメモリアクセス制御部13とを備
える。
発性半導体記憶装置内蔵マイクロコンピュータは、フラ
ッシュメモリ2のリードの頻度をカウントし、前記頻度
に対応して、フラッシュメモリ2からリードを行うか、
RAM3から行うかを制御し、所定のエリアのデータの
リードの頻度が一定の値を超えたとき、フラッシュメモ
リ2のデータをRAM3に転送する。
性半導体記憶装置内蔵マイクロコンピュータのメモリア
クセス制御部13は、フラッシュメモリ2のリードの頻
度をカウントするリード頻度モニタ回路を備え、さら
に、メモリアクセス制御部13は、前記頻度に対応し
て、フラッシュメモリ2からリードを行うか、RAM3
から行うかを制御するリード制御回路を備え、メモリア
クセス制御部は、所定のエリアのデータのリードの頻度
が一定の値を超えたとき、フラッシュメモリ2のデータ
をRAM3に転送するデータコピー制御回路を備える。
性半導体記憶装置内蔵マイクロコンピュータの動作を図
面を参照して、説明する。
フローチャート図2、図3を参照して説明する。
ド時、CPU1はフラッシュメモリ2からアドレスバス
8とデータバス9を使用してリードを行う(ステップS
1)。
力されているアドレスをリード頻度モニタ回路4により
モニタし各アドレスのリード頻度をチェックする。
特定のアドレスがある一定以上の頻度でリードされリー
ドディスターブ発生の可能性があるか否かを判定する
(ステップS2)。
合、リード時にフラッシュメモリ2からデータバス9に
出力されたデータをデータコピー制御回路6に保存し、
処理S3の手順に進む。リードディスターブ発生の恐れ
がない場合は、ステップS1に戻る。
したデータを、コピー用データバス10とRAMアドレ
スバス11を使用してRAM3にコピーする。
2の接続として、コピー用データバス10を選択する。
RAM3にコピーしている間もCPU1による通常リー
ドは行うことができ、またステップS1によるリード頻
度のモニタも行われる。
ッシュメモリ2のコピー元データに対するリードが行わ
れた場合、リード制御回路5によりRAM3にコピーさ
れたデータをデータバス9に出力する。また、RAMア
ドレスバス11にコピー先のアドレスを出力する。
2の接続としてデータバス9を選択する。フラッシュメ
モリ2からデータバス9への接続はHi−Zになるよう
に制御する。
2からリードを行う時点から説明しているが、RAM3
にデータが存在するならRAM3からデータをリードす
れば良いため、図3に示すフローチャートのように、R
AM3にデータがあるか否かをチェックすることからリ
ード動作を開始する。
す、リード頻度のモニタとRAM3へのコピー(ステッ
プS1)と、図3に示す、リード時にRAM3からリー
ドするかフラッシュメモリ2からリードするかを判定し
(ステップS32)、選択した側からリードする(ステ
ップS33またはステップS34という2つのフローか
ら成り立っており、これら2つのフローは並列動作す
る。
3へのデータコピー制御回路6およびリード制御回路5
のそれぞれの動作について、図4、図5、図6のテーブ
ル表を参照して説明する。まず、リード頻度のモニタ回
路4について説明する。
モニタ回路4が、リードディスターブの起こり得る可能
性があるか否かを判定する動作について、図6のテーブ
ルを用いて説明する。
アドレス値、リード回数、リードされなかった回数のそ
れぞれを記憶する構成である。この構成により、リード
頻度のモニタ4は、どの程度の間隔を空けてリードされ
ているかカウントすることで実施できる。
起こると、その特定アドレスがすでに記憶されている場
合は、そのアドレスのリード回数をプラス1し、リード
されなかった回数を0にする。
なかった別アドレスのエントリは、リードされなかった
回数をプラス1する。そして、特定アドレスのリード回
数がある一定回数になるとリードディスターブの危険性
があると判定する。
る一定数を越えた場合、リード頻度が低く問題ないと判
断し図6のテーブルから削除する。
6の動作について説明する。
メモリ2のデータをRAM3にコピーする動作につい
て、図5のテーブル表を参照して説明する。
情報が必要になるため、RAM3のアドレス毎に使用中
か未使用か記憶する構成を持たせておく。
のアドレスは使用中とし、RAM3からデータを削除す
るのは、このテーブルの情報を未使用に変更して行う。
ータをコピーすると決定した際、フラッシュメモリ2か
らデータバス9に出力されたデータを保存しておく。
アドレスバス11を使用して、RAM3にコピーする。
このようにコピーすることで、CPU1のリード動作を
停止させずにコピーを行うことができる。
明する。
表を参照して説明する。RAM3へコピーしたデータを
リードするためには、コピーされたデータのフラッシュ
メモリ3でのアドレスと、コピー先のRAM3のアドレ
スの対応を示す情報が必要なため、図4に示すようなテ
ーブルにそのアドレスを記録する。
タがリードされなかった回数を示す情報を持ち、一定間
隔以上リードされなければRAM3から削除する。
ードを行う際にそのアドレスがリードされなければカウ
ントする。
期間リードされないことを検出できる。
トリ数についてを説明すると、RAM3の容量や図4、
図5、図6の各テーブルを実現するための記憶エリアの
容量は、どの程度の頻度で特定のアドレスがリードされ
た場合にリードディスターブ発生の恐れがあるかに依存
するので、適宜設定可能である。
モリのリードディスターブの発生を防止することが可能
となるため、製品の品質保証に効果を発揮できる。
憶装置内蔵マイクロコンピュータのブロック図である。
憶装置内蔵マイクロコンピュータの動作を説明するフロ
ーチャートである。
憶装置内蔵マイクロコンピュータの動作を説明する他の
フローチャートである。
性半導体記憶装置内蔵マイクロコンピュータの動作を説
明する表である。
性半導体記憶装置内蔵マイクロコンピュータの動作を説
明する他の表である。
性半導体記憶装置内蔵マイクロコンピュータの動作を説
明するさらに別の表である。
ンピュータのブロック図である。
S61,S62 ステップ
Claims (8)
- 【請求項1】 CPUと、前記CPUとアドレスバスお
よびデータバス接続された不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置の所定のエリアのデータを
コピーできるRAMと、前記RAMのデータバス接続を
切り換えるセレクタと、前記不揮発性半導体記憶装置、
前記RAM、前記セレクタのそれぞれの制御を行うメモ
リアクセス制御部とを備え、 前記不揮発性半導体記憶装置のリードの頻度をカウント
し、前記頻度に対応して、前記不揮発性半導体記憶装置
からリードを行うか、前記RAMから行うかを制御し、
前記所定のエリアのデータのリードの頻度が一の値を超
えたとき、前記不揮発性半導体記憶装置のデータを前記
RAMに転送することを特徴とする不揮発性半導体記憶
装置内蔵マイクロコンピュータ。 - 【請求項2】 前記メモリアクセス制御部は、前記不揮
発性半導体記憶装置のリードの頻度をカウントするリー
ド頻度モニタ回路を備える請求項1記載の不揮発性半導
体記憶装置内蔵マイクロコンピュータ。 - 【請求項3】 前記メモリアクセス制御部は、前記頻度
に対応して、前記不揮発性半導体記憶装置からリードを
行うか、前記RAMから行うかを制御するリード制御回
路を備える請求項2記載の不揮発性半導体記憶装置内蔵
マイクロコンピュータ。 - 【請求項4】 前記メモリアクセス制御部は、前記所定
のエリアのデータのリードの頻度が一の値を超えたと
き、前記不揮発性半導体記憶装置のデータを前記RAM
に転送するデータコピー制御回路を備える請求項3記載
の不揮発性半導体記憶装置内蔵マイクロコンピュータ。 - 【請求項5】 前記不揮発性半導体記憶装置は、フラッ
シュメモリである請求項1,2,3または4記載の不揮
発性半導体記憶装置内蔵マイクロコンピュータ。 - 【請求項6】 請求項1記載の不揮発性半導体記憶装置
内蔵マイクロコンピュータの制御方法であって、前記不
揮発性半導体記憶装置のリードの頻度をカウントする第
1のステップと、前記頻度に対応して、前記不揮発性半
導体記憶装置からリードを行うか、前記RAMから行う
かを選択する第2のステップと、前記所定のエリアのデ
ータのリードの頻度が一の値を超えたとき、前記不揮発
性半導体記憶装置のデータを前記RAMに転送する第3
のステップとを有することを特徴とする不揮発性半導体
記憶装置内蔵マイクロコンピュータの制御方法。 - 【請求項7】 請求項1記載の不揮発性半導体記憶装置
内蔵マイクロコンピュータの制御方法であって、前記不
揮発性半導体記憶装置のリード時に前記不揮発性半導体
記憶装置からリードを行うか、前記RAMから行うかを
判定する第4のステップを有する請求項6記載の不揮発
性半導体記憶装置内蔵マイクロコンピュータの制御方
法。 - 【請求項8】 請求項1記載の不揮発性半導体記憶装置
内蔵マイクロコンピュータの制御方法であって、前記第
1のステップと前記第2のステップと前記第3のステッ
プが前記第4のステップとが並列動作する不揮発性半導
体記憶装置内蔵マイクロコンピュータの制御方法。
Priority Applications (1)
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JP2000104573A JP4229571B2 (ja) | 2000-04-06 | 2000-04-06 | 不揮発性半導体記憶装置内蔵マイクロコンピュータとその制御方法 |
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Publication Number | Publication Date |
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- 2000-04-06 JP JP2000104573A patent/JP4229571B2/ja not_active Expired - Fee Related
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