JP2001290791A - 不揮発性半導体記憶装置内蔵マイクロコンピュータとその制御方法 - Google Patents
不揮発性半導体記憶装置内蔵マイクロコンピュータとその制御方法Info
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Abstract
(57)【要約】
【課題】不揮発性半導体記憶装置のリードディスターブ
発生を防止するに不揮発性半導体記憶装置内蔵マイクロ
コンピュータとその制御方法を提供する。 【解決手段】ＣＰＵと、ＣＰＵとアドレスバスおよびデ
ータバス接続された不揮発性半導体記憶装置と、不揮発
性半導体記憶装置の所定のエリアのデータをコピーでき
るＲＡＭと、ＲＡＭのデータバス接続を切り換えるセレ
クタと、不揮発性半導体記憶装置、ＲＡＭ、セレクタの
それぞれの制御を行うメモリアクセス制御部とを備え、
不揮発性半導体記憶装置のリードの頻度をカウントし、
頻度に対応して、不揮発性半導体記憶装置からリードを
行うか、ＲＡＭから行うかを制御し、前記所定のエリア
のデータのリードの頻度が一の値を超えたとき、不揮発
性半導体記憶装置のデータを前記ＲＡＭに転送する。
発生を防止するに不揮発性半導体記憶装置内蔵マイクロ
コンピュータとその制御方法を提供する。 【解決手段】ＣＰＵと、ＣＰＵとアドレスバスおよびデ
ータバス接続された不揮発性半導体記憶装置と、不揮発
性半導体記憶装置の所定のエリアのデータをコピーでき
るＲＡＭと、ＲＡＭのデータバス接続を切り換えるセレ
クタと、不揮発性半導体記憶装置、ＲＡＭ、セレクタの
それぞれの制御を行うメモリアクセス制御部とを備え、
不揮発性半導体記憶装置のリードの頻度をカウントし、
頻度に対応して、不揮発性半導体記憶装置からリードを
行うか、ＲＡＭから行うかを制御し、前記所定のエリア
のデータのリードの頻度が一の値を超えたとき、不揮発
性半導体記憶装置のデータを前記ＲＡＭに転送する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置内蔵マイクロコンピュータとその制御方法に関
し、特に、不揮発性半導体記憶装置のリードディスター
ブ発生を防止するに不揮発性半導体記憶装置内蔵マイク
ロコンピュータとその制御方法に関する。
憶装置内蔵マイクロコンピュータとその制御方法に関
し、特に、不揮発性半導体記憶装置のリードディスター
ブ発生を防止するに不揮発性半導体記憶装置内蔵マイク
ロコンピュータとその制御方法に関する。
【０００２】
【従来の技術】従来、フラッシュＥＥＰＲＯＭは、その
書き込みが外部から容易にできるため、パーソナル・コ
ンピュータの周辺装置、例えば、外付けのハードデスク
または外付けのモデムまたは外付けのターミナル・アダ
プタ等の制御回路のＲＯＭとして使用されている。
書き込みが外部から容易にできるため、パーソナル・コ
ンピュータの周辺装置、例えば、外付けのハードデスク
または外付けのモデムまたは外付けのターミナル・アダ
プタ等の制御回路のＲＯＭとして使用されている。
【０００３】しかしながら、このフラッシュＥＥＰＲＯ
Ｍは、リードする際にわずかながらメモリセルに書き込
みが行われ、リードを繰り返すうちにセルの閾値が変動
し、その結果、保持された値が変化する、いわゆる、デ
ィスターブの問題が発生している。
Ｍは、リードする際にわずかながらメモリセルに書き込
みが行われ、リードを繰り返すうちにセルの閾値が変動
し、その結果、保持された値が変化する、いわゆる、デ
ィスターブの問題が発生している。
【０００４】すなわち、ブロック毎に、書込み・消去が
要求され、長期間に渡って記憶されるデータの状態を良
好に保持させる点でデータに影響を与えている。
要求され、長期間に渡って記憶されるデータの状態を良
好に保持させる点でデータに影響を与えている。
【０００５】その問題を解決し、データの状態を良好に
保持できるフラッシュＥＥＰＲＯＭが、例えば、特開平
０９−０５０６９８号公報に開示されている。
保持できるフラッシュＥＥＰＲＯＭが、例えば、特開平
０９−０５０６９８号公報に開示されている。
【０００６】図７に示すように、この従来のフラッシュ
ＥＥＰＲＯＭは、フラッシュメモリ７１と、フラッシュ
メモリ７１のある特定エリアのデータをコピーできるＲ
ＡＭ７２と、 このフラッシュＥＥＰＲＯＭの全体の制
御を行うリフレッシュ制御回路７３と、フラッシュメモ
リ７１の消去書込みを行う消去書込み回路制御７４とを
具備している。
ＥＥＰＲＯＭは、フラッシュメモリ７１と、フラッシュ
メモリ７１のある特定エリアのデータをコピーできるＲ
ＡＭ７２と、 このフラッシュＥＥＰＲＯＭの全体の制
御を行うリフレッシュ制御回路７３と、フラッシュメモ
リ７１の消去書込みを行う消去書込み回路制御７４とを
具備している。
【０００７】次に、このフラッシュＥＥＰＲＯＭの動作
について、説明する。
について、説明する。
【０００８】まず、リフレッシュ制御回路７３にリフレ
ッシュ動作が指示されると、フラッシュメモリ７１の任
意に指定したエリアに保持されるデータをＲＡＭ７２に
転送して一時的に退避させ、その後退避させたフラッシ
ュメモリ７１のエリアのデータを消去書込み制御回路７
４により消去した後、ＲＡＭ７２に退避させたデータを
フラッシュメモリ７１の前記エリアに再書込みを行う。
ッシュ動作が指示されると、フラッシュメモリ７１の任
意に指定したエリアに保持されるデータをＲＡＭ７２に
転送して一時的に退避させ、その後退避させたフラッシ
ュメモリ７１のエリアのデータを消去書込み制御回路７
４により消去した後、ＲＡＭ７２に退避させたデータを
フラッシュメモリ７１の前記エリアに再書込みを行う。
【０００９】
【発明が解決しようとする課題】しかしながら、ラッシ
ュメモリ７１には、保証することのできる書き換え回数
が存在するため、フラッシュメモリ７１のリフレッシュ
動作の書き換えを行うと、ユーザーに保証できる書き換
え回数が減少し、メモリの品質を悪化させるいう欠点が
ある。
ュメモリ７１には、保証することのできる書き換え回数
が存在するため、フラッシュメモリ７１のリフレッシュ
動作の書き換えを行うと、ユーザーに保証できる書き換
え回数が減少し、メモリの品質を悪化させるいう欠点が
ある。
【００１０】したがって、上記問題に鑑み本発明の目的
は、これらの問題を解消した不揮発性半導体記憶装置内
蔵マイクロコンピュータとその制御方法を提供すること
にある。
は、これらの問題を解消した不揮発性半導体記憶装置内
蔵マイクロコンピュータとその制御方法を提供すること
にある。
【００１１】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置内蔵マイクロコンピュータは、ＣＰＵと、前記
ＣＰＵとアドレスバスおよびデータバス接続された不揮
発性半導体記憶装置と、前記不揮発性半導体記憶装置の
所定のエリアのデータをコピーできるＲＡＭと、前記Ｒ
ＡＭのデータバス接続を切り換えるセレクタと、前記不
揮発性半導体記憶装置、前記ＲＡＭ、前記セレクタのそ
れぞれの制御を行うメモリアクセス制御部とを備え、前
記不揮発性半導体記憶装置のリードの頻度をカウント
し、前記頻度に対応して、前記不揮発性半導体記憶装置
からリードを行うか、前記ＲＡＭから行うかを制御し、
前記所定のエリアのデータのリードの頻度が一の値を超
えたとき、前記不揮発性半導体記憶装置のデータを前記
ＲＡＭに転送する構成である。
記憶装置内蔵マイクロコンピュータは、ＣＰＵと、前記
ＣＰＵとアドレスバスおよびデータバス接続された不揮
発性半導体記憶装置と、前記不揮発性半導体記憶装置の
所定のエリアのデータをコピーできるＲＡＭと、前記Ｒ
ＡＭのデータバス接続を切り換えるセレクタと、前記不
揮発性半導体記憶装置、前記ＲＡＭ、前記セレクタのそ
れぞれの制御を行うメモリアクセス制御部とを備え、前
記不揮発性半導体記憶装置のリードの頻度をカウント
し、前記頻度に対応して、前記不揮発性半導体記憶装置
からリードを行うか、前記ＲＡＭから行うかを制御し、
前記所定のエリアのデータのリードの頻度が一の値を超
えたとき、前記不揮発性半導体記憶装置のデータを前記
ＲＡＭに転送する構成である。
【００１２】また、本発明の不揮発性半導体記憶装置内
蔵マイクロコンピュータの前記メモリアクセス制御部
は、前記不揮発性半導体記憶装置のリードの頻度をカウ
ントするリード頻度モニタ回路を備える構成とすること
もでき、前記頻度に対応して、前記不揮発性半導体記憶
装置からリードを行うか、前記ＲＡＭから行うかを制御
するリード制御回路を備える構成とすることもでき、前
記メモリアクセス制御部は、前記所定のエリアのデータ
のリードの頻度が一の値を超えたとき、前記不揮発性半
導体記憶装置のデータを前記ＲＡＭに転送するデータコ
ピー制御回路を備える構成とすることもできる。
蔵マイクロコンピュータの前記メモリアクセス制御部
は、前記不揮発性半導体記憶装置のリードの頻度をカウ
ントするリード頻度モニタ回路を備える構成とすること
もでき、前記頻度に対応して、前記不揮発性半導体記憶
装置からリードを行うか、前記ＲＡＭから行うかを制御
するリード制御回路を備える構成とすることもでき、前
記メモリアクセス制御部は、前記所定のエリアのデータ
のリードの頻度が一の値を超えたとき、前記不揮発性半
導体記憶装置のデータを前記ＲＡＭに転送するデータコ
ピー制御回路を備える構成とすることもできる。
【００１３】さらに、本発明の不揮発性半導体記憶装置
内蔵マイクロコンピュータの制御方法は、前記不揮発性
半導体記憶装置のリードの頻度をカウントする第１のス
テップと、前記頻度に対応して、前記不揮発性半導体記
憶装置からリードを行うか、前記ＲＡＭから行うかを選
択する第２のステップと、前記所定のエリアのデータの
リードの頻度が一の値を超えたとき、前記不揮発性半導
体記憶装置のデータを前記ＲＡＭに転送する第３のステ
ップとを有することを特徴とする。
内蔵マイクロコンピュータの制御方法は、前記不揮発性
半導体記憶装置のリードの頻度をカウントする第１のス
テップと、前記頻度に対応して、前記不揮発性半導体記
憶装置からリードを行うか、前記ＲＡＭから行うかを選
択する第２のステップと、前記所定のエリアのデータの
リードの頻度が一の値を超えたとき、前記不揮発性半導
体記憶装置のデータを前記ＲＡＭに転送する第３のステ
ップとを有することを特徴とする。
【００１４】またさらに、本発明の不揮発性半導体記憶
装置内蔵マイクロコンピュータの制御方法は、前記不揮
発性半導体記憶装置のリード時に前記不揮発性半導体記
憶装置からリードを行うか、前記ＲＡＭから行うかを判
定する第４のステップを有することもできる
装置内蔵マイクロコンピュータの制御方法は、前記不揮
発性半導体記憶装置のリード時に前記不揮発性半導体記
憶装置からリードを行うか、前記ＲＡＭから行うかを判
定する第４のステップを有することもできる
【００１５】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。本発明の第１の実施
の形態の不揮発性半導体記憶装置内蔵マイクロコンピュ
ータを図１に示す。
について図面を参照して説明する。本発明の第１の実施
の形態の不揮発性半導体記憶装置内蔵マイクロコンピュ
ータを図１に示す。
【００１６】図１を参照すると、本発明の第１の実施の
形態の不揮発性半導体記憶装置内蔵マイクロコンピュー
タは、ＣＰＵ１と、ＣＰＵ１とアドレスバス８およびデ
ータバス９接続されたフラッシュメモリ２と、フラッシ
ュメモリ２の所定のエリアのデータをコピーできるＲＡ
Ｍ３と、ＲＡＭ３のデータバス接続を切り換えるセレク
タ７と、フラッシュメモリ２、ＲＡＭ３、セレクタ７の
それぞれの制御を行うメモリアクセス制御部１３とを備
える。
形態の不揮発性半導体記憶装置内蔵マイクロコンピュー
タは、ＣＰＵ１と、ＣＰＵ１とアドレスバス８およびデ
ータバス９接続されたフラッシュメモリ２と、フラッシ
ュメモリ２の所定のエリアのデータをコピーできるＲＡ
Ｍ３と、ＲＡＭ３のデータバス接続を切り換えるセレク
タ７と、フラッシュメモリ２、ＲＡＭ３、セレクタ７の
それぞれの制御を行うメモリアクセス制御部１３とを備
える。
【００１７】そして、本発明の第１の実施の形態の不揮
発性半導体記憶装置内蔵マイクロコンピュータは、フラ
ッシュメモリ２のリードの頻度をカウントし、前記頻度
に対応して、フラッシュメモリ２からリードを行うか、
ＲＡＭ３から行うかを制御し、所定のエリアのデータの
リードの頻度が一定の値を超えたとき、フラッシュメモ
リ２のデータをＲＡＭ３に転送する。
発性半導体記憶装置内蔵マイクロコンピュータは、フラ
ッシュメモリ２のリードの頻度をカウントし、前記頻度
に対応して、フラッシュメモリ２からリードを行うか、
ＲＡＭ３から行うかを制御し、所定のエリアのデータの
リードの頻度が一定の値を超えたとき、フラッシュメモ
リ２のデータをＲＡＭ３に転送する。
【００１８】また、本発明の第１の実施の形態の不揮発
性半導体記憶装置内蔵マイクロコンピュータのメモリア
クセス制御部１３は、フラッシュメモリ２のリードの頻
度をカウントするリード頻度モニタ回路を備え、さら
に、メモリアクセス制御部１３は、前記頻度に対応し
て、フラッシュメモリ２からリードを行うか、ＲＡＭ３
から行うかを制御するリード制御回路を備え、メモリア
クセス制御部は、所定のエリアのデータのリードの頻度
が一定の値を超えたとき、フラッシュメモリ２のデータ
をＲＡＭ３に転送するデータコピー制御回路を備える。
性半導体記憶装置内蔵マイクロコンピュータのメモリア
クセス制御部１３は、フラッシュメモリ２のリードの頻
度をカウントするリード頻度モニタ回路を備え、さら
に、メモリアクセス制御部１３は、前記頻度に対応し
て、フラッシュメモリ２からリードを行うか、ＲＡＭ３
から行うかを制御するリード制御回路を備え、メモリア
クセス制御部は、所定のエリアのデータのリードの頻度
が一定の値を超えたとき、フラッシュメモリ２のデータ
をＲＡＭ３に転送するデータコピー制御回路を備える。
【００１９】次に、本発明の第１の実施の形態の不揮発
性半導体記憶装置内蔵マイクロコンピュータの動作を図
面を参照して、説明する。
性半導体記憶装置内蔵マイクロコンピュータの動作を図
面を参照して、説明する。
【００２０】まず、制御全体の動作フローを、図１及び
フローチャート図２、図３を参照して説明する。
フローチャート図２、図３を参照して説明する。
【００２１】図２のステップＳ１に示すように通常リー
ド時、ＣＰＵ１はフラッシュメモリ２からアドレスバス
８とデータバス９を使用してリードを行う（ステップＳ
１）。
ド時、ＣＰＵ１はフラッシュメモリ２からアドレスバス
８とデータバス９を使用してリードを行う（ステップＳ
１）。
【００２２】その際、ＣＰＵ１からアドレスバス８に出
力されているアドレスをリード頻度モニタ回路４により
モニタし各アドレスのリード頻度をチェックする。
力されているアドレスをリード頻度モニタ回路４により
モニタし各アドレスのリード頻度をチェックする。
【００２３】次に、図２のステップＳ２に示すように、
特定のアドレスがある一定以上の頻度でリードされリー
ドディスターブ発生の可能性があるか否かを判定する
（ステップＳ２）。
特定のアドレスがある一定以上の頻度でリードされリー
ドディスターブ発生の可能性があるか否かを判定する
（ステップＳ２）。
【００２４】リードディスターブ発生の可能性がある場
合、リード時にフラッシュメモリ２からデータバス９に
出力されたデータをデータコピー制御回路６に保存し、
処理Ｓ３の手順に進む。リードディスターブ発生の恐れ
がない場合は、ステップＳ１に戻る。
合、リード時にフラッシュメモリ２からデータバス９に
出力されたデータをデータコピー制御回路６に保存し、
処理Ｓ３の手順に進む。リードディスターブ発生の恐れ
がない場合は、ステップＳ１に戻る。
【００２５】ステップＳ３は、ステップＳ２により保存
したデータを、コピー用データバス１０とＲＡＭアドレ
スバス１１を使用してＲＡＭ３にコピーする。
したデータを、コピー用データバス１０とＲＡＭアドレ
スバス１１を使用してＲＡＭ３にコピーする。
【００２６】その際、セレクタ７はＲＡＭデータバス１
２の接続として、コピー用データバス１０を選択する。
ＲＡＭ３にコピーしている間もＣＰＵ１による通常リー
ドは行うことができ、またステップＳ１によるリード頻
度のモニタも行われる。
２の接続として、コピー用データバス１０を選択する。
ＲＡＭ３にコピーしている間もＣＰＵ１による通常リー
ドは行うことができ、またステップＳ１によるリード頻
度のモニタも行われる。
【００２７】そして、ＲＡＭ３にコピーした後に、フラ
ッシュメモリ２のコピー元データに対するリードが行わ
れた場合、リード制御回路５によりＲＡＭ３にコピーさ
れたデータをデータバス９に出力する。また、ＲＡＭア
ドレスバス１１にコピー先のアドレスを出力する。
ッシュメモリ２のコピー元データに対するリードが行わ
れた場合、リード制御回路５によりＲＡＭ３にコピーさ
れたデータをデータバス９に出力する。また、ＲＡＭア
ドレスバス１１にコピー先のアドレスを出力する。
【００２８】その際、セレクタ７はＲＡＭデータバス１
２の接続としてデータバス９を選択する。フラッシュメ
モリ２からデータバス９への接続はＨｉ−Ｚになるよう
に制御する。
２の接続としてデータバス９を選択する。フラッシュメ
モリ２からデータバス９への接続はＨｉ−Ｚになるよう
に制御する。
【００２９】また、上記の説明では、フラッシュメモリ
２からリードを行う時点から説明しているが、ＲＡＭ３
にデータが存在するならＲＡＭ３からデータをリードす
れば良いため、図３に示すフローチャートのように、Ｒ
ＡＭ３にデータがあるか否かをチェックすることからリ
ード動作を開始する。
２からリードを行う時点から説明しているが、ＲＡＭ３
にデータが存在するならＲＡＭ３からデータをリードす
れば良いため、図３に示すフローチャートのように、Ｒ
ＡＭ３にデータがあるか否かをチェックすることからリ
ード動作を開始する。
【００３０】すなわち、本発明のフローは、図２に示
す、リード頻度のモニタとＲＡＭ３へのコピー（ステッ
プＳ１）と、図３に示す、リード時にＲＡＭ３からリー
ドするかフラッシュメモリ２からリードするかを判定し
（ステップＳ３２）、選択した側からリードする（ステ
ップＳ３３またはステップＳ３４という２つのフローか
ら成り立っており、これら２つのフローは並列動作す
る。
す、リード頻度のモニタとＲＡＭ３へのコピー（ステッ
プＳ１）と、図３に示す、リード時にＲＡＭ３からリー
ドするかフラッシュメモリ２からリードするかを判定し
（ステップＳ３２）、選択した側からリードする（ステ
ップＳ３３またはステップＳ３４という２つのフローか
ら成り立っており、これら２つのフローは並列動作す
る。
【００３１】次に、リード頻度のモニタ回路４、ＲＡＭ
３へのデータコピー制御回路６およびリード制御回路５
のそれぞれの動作について、図４、図５、図６のテーブ
ル表を参照して説明する。まず、リード頻度のモニタ回
路４について説明する。
３へのデータコピー制御回路６およびリード制御回路５
のそれぞれの動作について、図４、図５、図６のテーブ
ル表を参照して説明する。まず、リード頻度のモニタ回
路４について説明する。
【００３２】図２のステップＳ２において、リード頻度
モニタ回路４が、リードディスターブの起こり得る可能
性があるか否かを判定する動作について、図６のテーブ
ルを用いて説明する。
モニタ回路４が、リードディスターブの起こり得る可能
性があるか否かを判定する動作について、図６のテーブ
ルを用いて説明する。
【００３３】図６のように、リード頻度のモニタ４は、
アドレス値、リード回数、リードされなかった回数のそ
れぞれを記憶する構成である。この構成により、リード
頻度のモニタ４は、どの程度の間隔を空けてリードされ
ているかカウントすることで実施できる。
アドレス値、リード回数、リードされなかった回数のそ
れぞれを記憶する構成である。この構成により、リード
頻度のモニタ４は、どの程度の間隔を空けてリードされ
ているかカウントすることで実施できる。
【００３４】そして、フラッシュメモリ２へのリードが
起こると、その特定アドレスがすでに記憶されている場
合は、そのアドレスのリード回数をプラス１し、リード
されなかった回数を０にする。
起こると、その特定アドレスがすでに記憶されている場
合は、そのアドレスのリード回数をプラス１し、リード
されなかった回数を０にする。
【００３５】その時、図６のテーブル中でリードされた
なかった別アドレスのエントリは、リードされなかった
回数をプラス１する。そして、特定アドレスのリード回
数がある一定回数になるとリードディスターブの危険性
があると判定する。
なかった別アドレスのエントリは、リードされなかった
回数をプラス１する。そして、特定アドレスのリード回
数がある一定回数になるとリードディスターブの危険性
があると判定する。
【００３６】別アドレスのリードされなかった回数があ
る一定数を越えた場合、リード頻度が低く問題ないと判
断し図６のテーブルから削除する。
る一定数を越えた場合、リード頻度が低く問題ないと判
断し図６のテーブルから削除する。
【００３７】次に、ＲＡＭ３へのデータコピー制御回路
６の動作について説明する。
６の動作について説明する。
【００３８】図２のステップＳ３において、フラッシュ
メモリ２のデータをＲＡＭ３にコピーする動作につい
て、図５のテーブル表を参照して説明する。
メモリ２のデータをＲＡＭ３にコピーする動作につい
て、図５のテーブル表を参照して説明する。
【００３９】ＲＡＭ３のどの領域が空いているかを示す
情報が必要になるため、ＲＡＭ３のアドレス毎に使用中
か未使用か記憶する構成を持たせておく。
情報が必要になるため、ＲＡＭ３のアドレス毎に使用中
か未使用か記憶する構成を持たせておく。
【００４０】ＲＡＭ３へデータをコピーする際には、そ
のアドレスは使用中とし、ＲＡＭ３からデータを削除す
るのは、このテーブルの情報を未使用に変更して行う。
のアドレスは使用中とし、ＲＡＭ３からデータを削除す
るのは、このテーブルの情報を未使用に変更して行う。
【００４１】データのコピー動作は、あるアドレスのデ
ータをコピーすると決定した際、フラッシュメモリ２か
らデータバス９に出力されたデータを保存しておく。
ータをコピーすると決定した際、フラッシュメモリ２か
らデータバス９に出力されたデータを保存しておく。
【００４２】そして、コピー用データバス１０とＲＡＭ
アドレスバス１１を使用して、ＲＡＭ３にコピーする。
このようにコピーすることで、ＣＰＵ１のリード動作を
停止させずにコピーを行うことができる。
アドレスバス１１を使用して、ＲＡＭ３にコピーする。
このようにコピーすることで、ＣＰＵ１のリード動作を
停止させずにコピーを行うことができる。
【００４３】次に、リード制御回路５の動作について説
明する。
明する。
【００４４】図３に示す制御について、図４のテーブル
表を参照して説明する。ＲＡＭ３へコピーしたデータを
リードするためには、コピーされたデータのフラッシュ
メモリ３でのアドレスと、コピー先のＲＡＭ３のアドレ
スの対応を示す情報が必要なため、図４に示すようなテ
ーブルにそのアドレスを記録する。
表を参照して説明する。ＲＡＭ３へコピーしたデータを
リードするためには、コピーされたデータのフラッシュ
メモリ３でのアドレスと、コピー先のＲＡＭ３のアドレ
スの対応を示す情報が必要なため、図４に示すようなテ
ーブルにそのアドレスを記録する。
【００４５】また、そのテーブルにはコピーされたデー
タがリードされなかった回数を示す情報を持ち、一定間
隔以上リードされなければＲＡＭ３から削除する。
タがリードされなかった回数を示す情報を持ち、一定間
隔以上リードされなければＲＡＭ３から削除する。
【００４６】リードされなかった回数は、ＣＰＵ１がリ
ードを行う際にそのアドレスがリードされなければカウ
ントする。
ードを行う際にそのアドレスがリードされなければカウ
ントする。
【００４７】このようにカウントすることにより、一定
期間リードされないことを検出できる。
期間リードされないことを検出できる。
【００４８】なお、ＲＡＭ３の容量や各テーブルのエン
トリ数についてを説明すると、ＲＡＭ３の容量や図４、
図５、図６の各テーブルを実現するための記憶エリアの
容量は、どの程度の頻度で特定のアドレスがリードされ
た場合にリードディスターブ発生の恐れがあるかに依存
するので、適宜設定可能である。
トリ数についてを説明すると、ＲＡＭ３の容量や図４、
図５、図６の各テーブルを実現するための記憶エリアの
容量は、どの程度の頻度で特定のアドレスがリードされ
た場合にリードディスターブ発生の恐れがあるかに依存
するので、適宜設定可能である。
【００４９】
【発明の効果】このように、本発明によりフラッシュメ
モリのリードディスターブの発生を防止することが可能
となるため、製品の品質保証に効果を発揮できる。
モリのリードディスターブの発生を防止することが可能
となるため、製品の品質保証に効果を発揮できる。
【図１】本発明の第１の実施の形態の不揮発性半導体記
憶装置内蔵マイクロコンピュータのブロック図である。
憶装置内蔵マイクロコンピュータのブロック図である。
【図２】本発明の第１の実施の形態の不揮発性半導体記
憶装置内蔵マイクロコンピュータの動作を説明するフロ
ーチャートである。
憶装置内蔵マイクロコンピュータの動作を説明するフロ
ーチャートである。
【図３】本発明の第１の実施の形態の不揮発性半導体記
憶装置内蔵マイクロコンピュータの動作を説明する他の
フローチャートである。
憶装置内蔵マイクロコンピュータの動作を説明する他の
フローチャートである。
【図４】図１に示す本発明の第１の実施の形態の不揮発
性半導体記憶装置内蔵マイクロコンピュータの動作を説
明する表である。
性半導体記憶装置内蔵マイクロコンピュータの動作を説
明する表である。
【図５】図１に示す本発明の第１の実施の形態の不揮発
性半導体記憶装置内蔵マイクロコンピュータの動作を説
明する他の表である。
性半導体記憶装置内蔵マイクロコンピュータの動作を説
明する他の表である。
【図６】図１に示す本発明の第１の実施の形態の不揮発
性半導体記憶装置内蔵マイクロコンピュータの動作を説
明するさらに別の表である。
性半導体記憶装置内蔵マイクロコンピュータの動作を説
明するさらに別の表である。
【図７】従来の不揮発性半導体記憶装置内蔵マイクロコ
ンピュータのブロック図である。
ンピュータのブロック図である。
【符号の説明】 １ ＣＰＵ ２，７１ フラッシュメモリ ３，７２ ＲＡＭ ４ リード頻度のモニタ回路 ５ リード制御回路 ６ データコピー制御回路 ７ セレクタ ８ アドレスバス ９ データバス １０ コピー用データバス １１ ＲＡＭアドレスバス １２ ＲＡＭデータバス １３ メモリアクセス制御部 １４，１５，１６ 制御信号 １７ Ｒｅａｄ信号 ７３ リフレッシュ制御回路 ７４ 消去、書込み制御回路 Ｓ１，Ｓ２，Ｓ３，Ｓ３１，Ｓ３２，Ｓ３３，Ｓ３４，
Ｓ６１，Ｓ６２ ステップ
Ｓ６１，Ｓ６２ ステップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６１４
Claims (8)
- 【請求項１】 ＣＰＵと、前記ＣＰＵとアドレスバスお
よびデータバス接続された不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置の所定のエリアのデータを
コピーできるＲＡＭと、前記ＲＡＭのデータバス接続を
切り換えるセレクタと、前記不揮発性半導体記憶装置、
前記ＲＡＭ、前記セレクタのそれぞれの制御を行うメモ
リアクセス制御部とを備え、 前記不揮発性半導体記憶装置のリードの頻度をカウント
し、前記頻度に対応して、前記不揮発性半導体記憶装置
からリードを行うか、前記ＲＡＭから行うかを制御し、
前記所定のエリアのデータのリードの頻度が一の値を超
えたとき、前記不揮発性半導体記憶装置のデータを前記
ＲＡＭに転送することを特徴とする不揮発性半導体記憶
装置内蔵マイクロコンピュータ。 - 【請求項２】 前記メモリアクセス制御部は、前記不揮
発性半導体記憶装置のリードの頻度をカウントするリー
ド頻度モニタ回路を備える請求項１記載の不揮発性半導
体記憶装置内蔵マイクロコンピュータ。 - 【請求項３】 前記メモリアクセス制御部は、前記頻度
に対応して、前記不揮発性半導体記憶装置からリードを
行うか、前記ＲＡＭから行うかを制御するリード制御回
路を備える請求項２記載の不揮発性半導体記憶装置内蔵
マイクロコンピュータ。 - 【請求項４】 前記メモリアクセス制御部は、前記所定
のエリアのデータのリードの頻度が一の値を超えたと
き、前記不揮発性半導体記憶装置のデータを前記ＲＡＭ
に転送するデータコピー制御回路を備える請求項３記載
の不揮発性半導体記憶装置内蔵マイクロコンピュータ。 - 【請求項５】 前記不揮発性半導体記憶装置は、フラッ
シュメモリである請求項１，２，３または４記載の不揮
発性半導体記憶装置内蔵マイクロコンピュータ。 - 【請求項６】 請求項１記載の不揮発性半導体記憶装置
内蔵マイクロコンピュータの制御方法であって、前記不
揮発性半導体記憶装置のリードの頻度をカウントする第
１のステップと、前記頻度に対応して、前記不揮発性半
導体記憶装置からリードを行うか、前記ＲＡＭから行う
かを選択する第２のステップと、前記所定のエリアのデ
ータのリードの頻度が一の値を超えたとき、前記不揮発
性半導体記憶装置のデータを前記ＲＡＭに転送する第３
のステップとを有することを特徴とする不揮発性半導体
記憶装置内蔵マイクロコンピュータの制御方法。 - 【請求項７】 請求項１記載の不揮発性半導体記憶装置
内蔵マイクロコンピュータの制御方法であって、前記不
揮発性半導体記憶装置のリード時に前記不揮発性半導体
記憶装置からリードを行うか、前記ＲＡＭから行うかを
判定する第４のステップを有する請求項６記載の不揮発
性半導体記憶装置内蔵マイクロコンピュータの制御方
法。 - 【請求項８】 請求項１記載の不揮発性半導体記憶装置
内蔵マイクロコンピュータの制御方法であって、前記第
１のステップと前記第２のステップと前記第３のステッ
プが前記第４のステップとが並列動作する不揮発性半導
体記憶装置内蔵マイクロコンピュータの制御方法。
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-
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