JP2001272654A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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Abstract
(57)【要約】
【課題】 ゲート電圧を矩形波のパルスで入力すると、
ゲート線と画素電極との寄生容量によって、ゲート電圧
のたち下がりに引かれて画素電極の電圧が変動するいわ
ゆるドロップ電圧が生じる。本願は、寄生容量が大きく
てもドロップ電圧が小さい液晶表示装置を提供すること
を目的とする。 【解決手段】 ドロップ電圧はゲート電圧変化の時定数
によるので、ゲート電圧のたち下がりをなまらせ、図３
（ｂ）の波形とすることによってドロップ電圧を小さく
する。図３（ｂ）の波形は、例えばゲートドライバ８の
ｎチャネルトランジスタのチャネル幅を小さくして最大
電流値が小さくなるように設定することによって実現で
きる。
ゲート線と画素電極との寄生容量によって、ゲート電圧
のたち下がりに引かれて画素電極の電圧が変動するいわ
ゆるドロップ電圧が生じる。本願は、寄生容量が大きく
てもドロップ電圧が小さい液晶表示装置を提供すること
を目的とする。 【解決手段】 ドロップ電圧はゲート電圧変化の時定数
によるので、ゲート電圧のたち下がりをなまらせ、図３
（ｂ）の波形とすることによってドロップ電圧を小さく
する。図３（ｂ）の波形は、例えばゲートドライバ８の
ｎチャネルトランジスタのチャネル幅を小さくして最大
電流値が小さくなるように設定することによって実現で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の画素電極が
マトリクス状に配置されており、各画素電極にスイッチ
ング素子として薄膜トランジスタ（Thin Film Transist
or；以下ＴＦＴと記す）が接続されたアクティブマトリ
クス型液晶表示装置（Liquid Crystal Display；ＬＣ
Ｄ）に関し、特に、ゲート線ドライバの改良されたＬＣ
Ｄに関する。
マトリクス状に配置されており、各画素電極にスイッチ
ング素子として薄膜トランジスタ（Thin Film Transist
or；以下ＴＦＴと記す）が接続されたアクティブマトリ
クス型液晶表示装置（Liquid Crystal Display；ＬＣ
Ｄ）に関し、特に、ゲート線ドライバの改良されたＬＣ
Ｄに関する。
【０００２】
【従来の技術】図１にアクティブマトリクス型ＬＣＤの
平面図を示す。ゲート線ドライバ１には、行方向に延び
る複数のゲート線２が接続されており、データ線ドライ
バ３には、列方向に延びる複数のデータ線４が接続され
ている。ゲート線２とデータ線４との交点には、画素Ｔ
ＦＴ５を介して画素電極６が接続されている。
平面図を示す。ゲート線ドライバ１には、行方向に延び
る複数のゲート線２が接続されており、データ線ドライ
バ３には、列方向に延びる複数のデータ線４が接続され
ている。ゲート線２とデータ線４との交点には、画素Ｔ
ＦＴ５を介して画素電極６が接続されている。
【０００３】ゲート線ドライバ１は、ゲート線２にゲー
ト電圧を印加する複数のゲートバッファ８のうちから１
つを選択するセレクタ７を有する。セレクタ７は、複数
のゲートバッファ８のうちの一つを選択し、これの出力
をハイ、残りをローにする。
ト電圧を印加する複数のゲートバッファ８のうちから１
つを選択するセレクタ７を有する。セレクタ７は、複数
のゲートバッファ８のうちの一つを選択し、これの出力
をハイ、残りをローにする。
【０００４】ゲートバッファ８は、電源８ａと接地との
間に直列に接続されるｐチャネル型の薄膜トランジスタ
（以下p-chトランジスタ）８ｂ及び、ｎチャネル型の薄
膜トランジスタ（以下n-chトランジスタ）８ｃをそれぞ
れ有している。セレクタ７の出力がトランジスタ８ｂ、
８ｃのゲート電極に入力され、両トランジスタ８ｂ、８
ｃ間の接続点にゲート線２が接続されている。セレクタ
７の出力の一つががローになると、その出力を受けるゲ
ートバッファ８は、p-chトランジスタ８ｂがオンし、n-
chトランジスタ８ｃがオフして、ゲート線２に電源から
p-chトランジスタ８ｂを介して電源電圧が供給される。
これによってゲート線２に接続された画素ＴＦＴ５全て
がオンして、画素電極６への書き込みを可能にする。
間に直列に接続されるｐチャネル型の薄膜トランジスタ
（以下p-chトランジスタ）８ｂ及び、ｎチャネル型の薄
膜トランジスタ（以下n-chトランジスタ）８ｃをそれぞ
れ有している。セレクタ７の出力がトランジスタ８ｂ、
８ｃのゲート電極に入力され、両トランジスタ８ｂ、８
ｃ間の接続点にゲート線２が接続されている。セレクタ
７の出力の一つががローになると、その出力を受けるゲ
ートバッファ８は、p-chトランジスタ８ｂがオンし、n-
chトランジスタ８ｃがオフして、ゲート線２に電源から
p-chトランジスタ８ｂを介して電源電圧が供給される。
これによってゲート線２に接続された画素ＴＦＴ５全て
がオンして、画素電極６への書き込みを可能にする。
【０００５】データ線ドライバ３は複数のデータ線４に
接続され、表示映像に対応したデータ電圧を各データ線
４に印加する。選択されたゲート線２に接続された画素
ＴＦＴ５は、ゲートが開いているので、データ線４に印
加されるデータ電圧が画素ＴＦＴ５を介して画素電極６
に書き込まれる。これにより、画素電極６に対応する液
晶の配向を変化させて表示を行う。
接続され、表示映像に対応したデータ電圧を各データ線
４に印加する。選択されたゲート線２に接続された画素
ＴＦＴ５は、ゲートが開いているので、データ線４に印
加されるデータ電圧が画素ＴＦＴ５を介して画素電極６
に書き込まれる。これにより、画素電極６に対応する液
晶の配向を変化させて表示を行う。
【０００６】所定期間（詳しくは水平走査期間）表示を
行った後、セレクタ７は次のゲート線２を選択する。こ
れによって、それまで選択されていたゲートバッファ８
に対するセレクタ７の出力はハイになり、p-chトランジ
スタがオフし、代わってn-chトランジスタがオンして、
そのゲート線２が接地電位に引き下げられると、各画素
ＴＦＴ５のゲートがオフする。
行った後、セレクタ７は次のゲート線２を選択する。こ
れによって、それまで選択されていたゲートバッファ８
に対するセレクタ７の出力はハイになり、p-chトランジ
スタがオフし、代わってn-chトランジスタがオンして、
そのゲート線２が接地電位に引き下げられると、各画素
ＴＦＴ５のゲートがオフする。
【０００７】図２は、ＬＣＤの１画素の等価回路であ
る。ゲート線２及びデータ線４に接続された画素ＴＦＴ
５が画素電極６に接続されている。画素電極６は、液晶
１１を介して対向電極Vcomとの間に容量ＣLCを形成して
いる。画素電極６の印加電圧を保持するために、液晶容
量ＣLCと並列に補助容量ＣSCが設けられている。以上が
意図的に形成した回路であるが、画素電極６とゲート線
２は、隣接配置されるため、ここに寄生容量ＣGSが生じ
る。寄生容量ＣGSが大きくなると、ゲート線２に印加さ
れるゲート電圧の影響を受けて画素電極６の電位が変動
するなどの問題が生じる。従来は寄生容量ＣGSの影響を
低減するため、補助容量ＣSCの大きさを寄生容量ＣGSに
比較して十分に大きく設定していた。
る。ゲート線２及びデータ線４に接続された画素ＴＦＴ
５が画素電極６に接続されている。画素電極６は、液晶
１１を介して対向電極Vcomとの間に容量ＣLCを形成して
いる。画素電極６の印加電圧を保持するために、液晶容
量ＣLCと並列に補助容量ＣSCが設けられている。以上が
意図的に形成した回路であるが、画素電極６とゲート線
２は、隣接配置されるため、ここに寄生容量ＣGSが生じ
る。寄生容量ＣGSが大きくなると、ゲート線２に印加さ
れるゲート電圧の影響を受けて画素電極６の電位が変動
するなどの問題が生じる。従来は寄生容量ＣGSの影響を
低減するため、補助容量ＣSCの大きさを寄生容量ＣGSに
比較して十分に大きく設定していた。
【０００８】さて、近年、デジタルスチルカメラやデジ
タルビデオカメラのファインダなどのように、携帯電子
機器の表示装置としてＬＣＤが採用されているが、携帯
機器に搭載するために、画素数を維持したまま画面サイ
ズを縮小して微細化する要求がある。
タルビデオカメラのファインダなどのように、携帯電子
機器の表示装置としてＬＣＤが採用されているが、携帯
機器に搭載するために、画素数を維持したまま画面サイ
ズを縮小して微細化する要求がある。
【０００９】
【発明が解決しようとする課題】上述したように、画面
サイズを縮小して、微細化すると、画素電極の面積が縮
小される。また、補助容量ＣSCを形成するための電極も
同様に縮小される。従って、液晶容量ＣLC及び補助容量
ＣSCの大きさは微細化によって小さくなる。一方、加工
可能な最小線幅は一定であるため、寄生容量ＣGSは、一
定値以上小さくすることは困難である。従って、ＬＣＤ
を微細化すると、液晶容量ＣLC、補助容量ＣSCに比較し
て、相対的に寄生容量ＣGSの値が大きくなる。
サイズを縮小して、微細化すると、画素電極の面積が縮
小される。また、補助容量ＣSCを形成するための電極も
同様に縮小される。従って、液晶容量ＣLC及び補助容量
ＣSCの大きさは微細化によって小さくなる。一方、加工
可能な最小線幅は一定であるため、寄生容量ＣGSは、一
定値以上小さくすることは困難である。従って、ＬＣＤ
を微細化すると、液晶容量ＣLC、補助容量ＣSCに比較し
て、相対的に寄生容量ＣGSの値が大きくなる。
【００１０】寄生容量ＣGSが大きくなると、ゲート電圧
のたち下がりに引っ張られる形で画素電極の電位が変動
するいわゆるドロップ電圧ΔＶが大きくなる問題が生じ
る。ドロップ電圧ΔＶが大きくなると、例えば、交流駆
動した際に列毎に輝度差が生じたり、また、画素電極に
印加する電圧の中心値Ｖcが対向電極の電位Ｖcomとずれ
たりするなどの問題が生じる。
のたち下がりに引っ張られる形で画素電極の電位が変動
するいわゆるドロップ電圧ΔＶが大きくなる問題が生じ
る。ドロップ電圧ΔＶが大きくなると、例えば、交流駆
動した際に列毎に輝度差が生じたり、また、画素電極に
印加する電圧の中心値Ｖcが対向電極の電位Ｖcomとずれ
たりするなどの問題が生じる。
【００１１】そこで本発明は、液晶容量ＣLC、補助容量
ＣSCに比較して、相対的に寄生容量ＣGSが大きくなった
としても、ドロップ電圧ΔＶが大きくならないように
し、微細化しても表示品質が低下しないＬＣＤを提供す
ることを目的とする。
ＣSCに比較して、相対的に寄生容量ＣGSが大きくなった
としても、ドロップ電圧ΔＶが大きくならないように
し、微細化しても表示品質が低下しないＬＣＤを提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされたものであり、複数のゲート線と、
複数のゲート線に交差する複数のデータ線と、ゲート電
極及びソース領域及びドレイン領域を備え、ゲート線の
一本にゲート電極が接続され、データ線の一本にドレイ
ン領域が接続された薄膜トランジスタと、薄膜トランジ
スタのソース領域に接続された画素電極と、複数のゲー
ト電極の少なくとも一端側に接続され、ゲート電極にパ
ルス状のゲート電圧を印加するゲート線ドライバと、を
有するアクティブマトリクス型液晶表示装置において、
ゲート電圧のたち下がりをなまらせる、もしくは立ち上
がりに比較して立ち下がりの時間を長くする手段を有す
るアクティブマトリクス型液晶表示装置である。
決するためになされたものであり、複数のゲート線と、
複数のゲート線に交差する複数のデータ線と、ゲート電
極及びソース領域及びドレイン領域を備え、ゲート線の
一本にゲート電極が接続され、データ線の一本にドレイ
ン領域が接続された薄膜トランジスタと、薄膜トランジ
スタのソース領域に接続された画素電極と、複数のゲー
ト電極の少なくとも一端側に接続され、ゲート電極にパ
ルス状のゲート電圧を印加するゲート線ドライバと、を
有するアクティブマトリクス型液晶表示装置において、
ゲート電圧のたち下がりをなまらせる、もしくは立ち上
がりに比較して立ち下がりの時間を長くする手段を有す
るアクティブマトリクス型液晶表示装置である。
【００１３】また、ゲート電圧は、ある行の画素電極へ
の電圧印加が終了してから、次の行の画素電極への電圧
印加が開始されるまでの時間tの、少なくとも半分の時
間t/2をかけてたち下がる。
の電圧印加が終了してから、次の行の画素電極への電圧
印加が開始されるまでの時間tの、少なくとも半分の時
間t/2をかけてたち下がる。
【００１４】また、ゲート線ドライバは、ゲート線と接
続される最終段にゲートバッファを更に有し、ゲートバ
ッファは、ソース領域がゲート線に接続され、かつドレ
イン領域が接地された薄膜トランジスタを少なくとも有
し、ゲート線及びこれに接続された薄膜トランジスタの
ゲート電極とをあわせた抵抗値をＲ１、ゲート線とデー
タ線とのなす容量とゲート線と対向電極のなす容量と、
画素電極に接続された薄膜トランジスタの活性層とゲー
ト電極のなす容量の合計をＣ１、ゲートバッファの薄膜
トランジスタのチャネル抵抗値をＲ２、ゲートバッファ
の薄膜トランジスタの活性層とゲート電極のなす容量を
Ｃ２、画素電極への電圧印加が終了してから、次の電圧
印加が開始されるまでの時間をtとすると、 2.5(Ｒ１＋Ｒ２)・(Ｃ１＋Ｃ２)＜ｔ＜5(Ｒ１＋Ｒ２)・
(Ｃ１＋Ｃ２) を満たす。
続される最終段にゲートバッファを更に有し、ゲートバ
ッファは、ソース領域がゲート線に接続され、かつドレ
イン領域が接地された薄膜トランジスタを少なくとも有
し、ゲート線及びこれに接続された薄膜トランジスタの
ゲート電極とをあわせた抵抗値をＲ１、ゲート線とデー
タ線とのなす容量とゲート線と対向電極のなす容量と、
画素電極に接続された薄膜トランジスタの活性層とゲー
ト電極のなす容量の合計をＣ１、ゲートバッファの薄膜
トランジスタのチャネル抵抗値をＲ２、ゲートバッファ
の薄膜トランジスタの活性層とゲート電極のなす容量を
Ｃ２、画素電極への電圧印加が終了してから、次の電圧
印加が開始されるまでの時間をtとすると、 2.5(Ｒ１＋Ｒ２)・(Ｃ１＋Ｃ２)＜ｔ＜5(Ｒ１＋Ｒ２)・
(Ｃ１＋Ｃ２) を満たす。
【００１５】また、ゲート線ドライバは、ゲート線と接
続される最終段にゲートバッファを更に有し、ゲートバ
ッファは薄膜トランジスタを有し、薄膜トランジスタの
電流が流れる方向の長さＬと、長さに直行する方向の幅
Ｗは、 Ｗ／Ｌ ＜ １ を満たす。
続される最終段にゲートバッファを更に有し、ゲートバ
ッファは薄膜トランジスタを有し、薄膜トランジスタの
電流が流れる方向の長さＬと、長さに直行する方向の幅
Ｗは、 Ｗ／Ｌ ＜ １ を満たす。
【００１６】また、ゲート線ドライバは、ゲート線と接
続される最終段にゲートバッファを更に有し、ゲートバ
ッファは、ソース領域が電源に接続されたｐチャネル型
の薄膜トランジスタと、ドレイン領域が接地されたｎチ
ャネル型の薄膜トランジスタとを有し、薄膜トランジス
タの電流が流れる方向の長さをＬ、Ｌと直交する方向の
幅をＷとすると、 （ｐチャネル型のトランジスタのＷ／Ｌ）／（ｎチャネ
ル型のトランジスタのＷ／Ｌ）＞５ を満たす。
続される最終段にゲートバッファを更に有し、ゲートバ
ッファは、ソース領域が電源に接続されたｐチャネル型
の薄膜トランジスタと、ドレイン領域が接地されたｎチ
ャネル型の薄膜トランジスタとを有し、薄膜トランジス
タの電流が流れる方向の長さをＬ、Ｌと直交する方向の
幅をＷとすると、 （ｐチャネル型のトランジスタのＷ／Ｌ）／（ｎチャネ
ル型のトランジスタのＷ／Ｌ）＞５ を満たす。
【００１７】
【発明の実施の形態】本願の構成は図１に示した平面図
と基本的に同様である。即ちゲート線ドライバ１に、列
方向に延びる複数のゲート線２が接続され、データ線ド
ライバ３に、行方向に延びる複数のデータ線４が接続さ
れ、ゲート線２とデータ線４との交点には、画素ＴＦＴ
５を介して画素電極６が接続されている。
と基本的に同様である。即ちゲート線ドライバ１に、列
方向に延びる複数のゲート線２が接続され、データ線ド
ライバ３に、行方向に延びる複数のデータ線４が接続さ
れ、ゲート線２とデータ線４との交点には、画素ＴＦＴ
５を介して画素電極６が接続されている。
【００１８】本実施形態のポイントは、ゲート電圧のパ
ルス波形にある。図３（ａ）は、従来理想的とされてい
たゲート電圧のパルス波形である。第１のタイミングT1
で波形が垂直に立ち上がり、第２のタイミングT2で垂直
に立ち下がる矩形波である。これに対し、本実施形態
は、図３（ｂ）に示すように、ゲート電圧のパルス波形
をなまらせることに特徴を有する。即ち、図３（ｂ）に
示すように、第１のタイミングT1で立ち上がり、第２の
タイミングT2でたち下がり始め、第３のタイミングT3で
完全にたち下がるような波形を理想とする。
ルス波形にある。図３（ａ）は、従来理想的とされてい
たゲート電圧のパルス波形である。第１のタイミングT1
で波形が垂直に立ち上がり、第２のタイミングT2で垂直
に立ち下がる矩形波である。これに対し、本実施形態
は、図３（ｂ）に示すように、ゲート電圧のパルス波形
をなまらせることに特徴を有する。即ち、図３（ｂ）に
示すように、第１のタイミングT1で立ち上がり、第２の
タイミングT2でたち下がり始め、第３のタイミングT3で
完全にたち下がるような波形を理想とする。
【００１９】このような波形のパルスでゲート電圧を入
力すると、ドロップ電圧ΔＶを小さくすることができ
る。ドロップ電圧ΔＶは電圧変化の時定数の関数である
ため、ゲート電圧が徐々に変化する図３（ｂ）や図３
（ｃ）の波形であれば、ドロップ電圧ΔＶが小さくなる
のである。
力すると、ドロップ電圧ΔＶを小さくすることができ
る。ドロップ電圧ΔＶは電圧変化の時定数の関数である
ため、ゲート電圧が徐々に変化する図３（ｂ）や図３
（ｃ）の波形であれば、ドロップ電圧ΔＶが小さくなる
のである。
【００２０】次にゲート電圧のたち下がり波形のなまら
せ方について説明する。図４（ａ）は、ＬＣＤを交流駆
動する際のあるデータ線に印加されるデータ電圧、図４
（ｂ）は、あるゲート線に印加されるゲート電圧、図４
（ｃ）は図４（ｂ）の次の行のゲート線に印加されるゲ
ート電圧をそれぞれ示すタイミングチャートである。ゲ
ート電圧がオンしている期間Ｔは、データ電圧が画素電
極６に印加されて昇圧される、いわゆる書き込み期間で
ある。そして、帰線期間ｔを隔てて、次の行の画素電極
６に書き込みを行う。ゲート電圧は、帰線期間ｔの間に
立ち下がり、次の書き込み期間Ｔに同期して次の行のゲ
ート電圧が立ち上がる。従来、図３（ａ）のパルス波形
（実際には若干なまっている）で駆動する場合、ゲート
電圧のたち下がりに要する時間は、帰線期間ｔに対して
ｔ／１００程度であった。これに対し、本願のゲート電
圧は、ｔ／２程度かけて徐々にたち下がる。
せ方について説明する。図４（ａ）は、ＬＣＤを交流駆
動する際のあるデータ線に印加されるデータ電圧、図４
（ｂ）は、あるゲート線に印加されるゲート電圧、図４
（ｃ）は図４（ｂ）の次の行のゲート線に印加されるゲ
ート電圧をそれぞれ示すタイミングチャートである。ゲ
ート電圧がオンしている期間Ｔは、データ電圧が画素電
極６に印加されて昇圧される、いわゆる書き込み期間で
ある。そして、帰線期間ｔを隔てて、次の行の画素電極
６に書き込みを行う。ゲート電圧は、帰線期間ｔの間に
立ち下がり、次の書き込み期間Ｔに同期して次の行のゲ
ート電圧が立ち上がる。従来、図３（ａ）のパルス波形
（実際には若干なまっている）で駆動する場合、ゲート
電圧のたち下がりに要する時間は、帰線期間ｔに対して
ｔ／１００程度であった。これに対し、本願のゲート電
圧は、ｔ／２程度かけて徐々にたち下がる。
【００２１】ゲート電圧が立ち上がるのに要する時間は
ｔ／１００程度であるので、たち下がりに要する時間は
立ち上がりに要する時間の５０倍である。
ｔ／１００程度であるので、たち下がりに要する時間は
立ち上がりに要する時間の５０倍である。
【００２２】もちろんｔ／２以上の時間をかけてたち下
がるようにすれば、よりΔＶを小さくすることができ
る。しかし、たち下がりに要する時間がｔを越えると、
次の行の画素ＴＦＴ５のデータ電圧が印加されはじめて
しまい、画像表示動作に支障が出る。従って、たち下が
りに要する時間は、ｔ未満である必要がある。そして、
画素ＴＦＴ５の製造誤差による各画素ＴＦＴ５のたち下
がり時間のばらつきを考慮すると、ｔ／２でたち下がる
ように設定するのが良い。
がるようにすれば、よりΔＶを小さくすることができ
る。しかし、たち下がりに要する時間がｔを越えると、
次の行の画素ＴＦＴ５のデータ電圧が印加されはじめて
しまい、画像表示動作に支障が出る。従って、たち下が
りに要する時間は、ｔ未満である必要がある。そして、
画素ＴＦＴ５の製造誤差による各画素ＴＦＴ５のたち下
がり時間のばらつきを考慮すると、ｔ／２でたち下がる
ように設定するのが良い。
【００２３】ところで、一般的にある電気回路が電荷放
出する時の電圧の低下はｅ-(t/RC)に比例する。ここ
で、Ｒは、回路の抵抗、Ｃは回路の容量である。ゲート
線２の電圧低下に関しては、 Ｒ＝（選択されたゲート線２の抵抗値）＋（そのゲート
線２に接続された全ての画素ＴＦＴ５のゲート電極部の
抵抗値）＋（ゲートバッファ８のn-chトランジスタ８ｃ
のチャネル抵抗） Ｃ＝（選択されたゲート線２がほかの電極などと形成す
る容量）＋（そのゲート線２に接続された全ての画素Ｔ
ＦＴ５のゲート電極が形成する容量）＋（ゲートバッフ
ァ８のn-chトランジスタ８ｃのゲート−ソース、ゲート
−ドレイン容量） である。例えばゲート電圧が印加する値の１０％以下と
なったとき画素ＴＦＴ５のゲートが閉じるとすると、帰
線期間内にゲートが閉じるための条件は、 ｔ＜5(Ｒ１＋Ｒ２)・(Ｃ１＋Ｃ２) である。ただし、 Ｒ１＝ゲート線の抵抗値とこれに接続された画素ＴＦＴ
のゲート電極の抵抗値とをあわせた抵抗値 Ｃ１＝ゲート線とデータ線のなす容量とゲート線と対向
電極のなす容量と、画素電極に接続された薄膜トランジ
スタの活性層とゲート電極のなす容量の合計 Ｒ２＝ゲートバッファのn-chトランジスタ８ｃのチャネ
ル抵抗値 Ｃ２＝ゲートバッファの薄膜トランジスタの活性層とゲ
ート電極のなす容量 ｔ＝画素電極への電圧印加が終了してから、次の電圧印
加が開始されるまでの時間 とする。帰線期間ｔはＬＣＤの駆動周波数や画素数によ
って決定され、Ｒ１、Ｃ１は、ＬＣＤの画素数やサイズ
によって決定される。ゲートバッファ８のn-chトランジ
スタ８ｃを適切に設計することで、Ｒ２とＣ２を調整
し、上記式を満たすようにすることができる。さらに、 2.5(Ｒ１＋Ｒ２)・(Ｃ１＋Ｃ２)＜ｔ＜5(Ｒ１＋Ｒ２)・
(Ｃ１＋Ｃ２) を満たすようにn-chトランジスタ８ｃを設計することに
よって、ゲート電圧のたち下がりをなまらせた上で、所
定の期間内にたち下げを終了することができる。
出する時の電圧の低下はｅ-(t/RC)に比例する。ここ
で、Ｒは、回路の抵抗、Ｃは回路の容量である。ゲート
線２の電圧低下に関しては、 Ｒ＝（選択されたゲート線２の抵抗値）＋（そのゲート
線２に接続された全ての画素ＴＦＴ５のゲート電極部の
抵抗値）＋（ゲートバッファ８のn-chトランジスタ８ｃ
のチャネル抵抗） Ｃ＝（選択されたゲート線２がほかの電極などと形成す
る容量）＋（そのゲート線２に接続された全ての画素Ｔ
ＦＴ５のゲート電極が形成する容量）＋（ゲートバッフ
ァ８のn-chトランジスタ８ｃのゲート−ソース、ゲート
−ドレイン容量） である。例えばゲート電圧が印加する値の１０％以下と
なったとき画素ＴＦＴ５のゲートが閉じるとすると、帰
線期間内にゲートが閉じるための条件は、 ｔ＜5(Ｒ１＋Ｒ２)・(Ｃ１＋Ｃ２) である。ただし、 Ｒ１＝ゲート線の抵抗値とこれに接続された画素ＴＦＴ
のゲート電極の抵抗値とをあわせた抵抗値 Ｃ１＝ゲート線とデータ線のなす容量とゲート線と対向
電極のなす容量と、画素電極に接続された薄膜トランジ
スタの活性層とゲート電極のなす容量の合計 Ｒ２＝ゲートバッファのn-chトランジスタ８ｃのチャネ
ル抵抗値 Ｃ２＝ゲートバッファの薄膜トランジスタの活性層とゲ
ート電極のなす容量 ｔ＝画素電極への電圧印加が終了してから、次の電圧印
加が開始されるまでの時間 とする。帰線期間ｔはＬＣＤの駆動周波数や画素数によ
って決定され、Ｒ１、Ｃ１は、ＬＣＤの画素数やサイズ
によって決定される。ゲートバッファ８のn-chトランジ
スタ８ｃを適切に設計することで、Ｒ２とＣ２を調整
し、上記式を満たすようにすることができる。さらに、 2.5(Ｒ１＋Ｒ２)・(Ｃ１＋Ｃ２)＜ｔ＜5(Ｒ１＋Ｒ２)・
(Ｃ１＋Ｃ２) を満たすようにn-chトランジスタ８ｃを設計することに
よって、ゲート電圧のたち下がりをなまらせた上で、所
定の期間内にたち下げを終了することができる。
【００２４】なお、上記説明ではゲート電圧のたち下が
りに要する時間を帰線期間ｔとして説明した。しかし、
例えばデータ電圧を印加する前にデータ線４を所定の電
圧にプリチャージするなどする場合、ゲート電圧のたち
下がりに要する時間として許容される時間は帰線期間よ
りも短縮される。その場合、上記説明の帰線期間ｔをデ
ータ電圧の印加が終了してからプリチャージを開始する
までの期間と読み替える。即ち、プリチャージが開始さ
れる前までに画素ＴＦＴ５のたち下がりが完了している
必要があり、この期間内において徐々にたち下げるよう
にゲートバッファを設計する。
りに要する時間を帰線期間ｔとして説明した。しかし、
例えばデータ電圧を印加する前にデータ線４を所定の電
圧にプリチャージするなどする場合、ゲート電圧のたち
下がりに要する時間として許容される時間は帰線期間よ
りも短縮される。その場合、上記説明の帰線期間ｔをデ
ータ電圧の印加が終了してからプリチャージを開始する
までの期間と読み替える。即ち、プリチャージが開始さ
れる前までに画素ＴＦＴ５のたち下がりが完了している
必要があり、この期間内において徐々にたち下げるよう
にゲートバッファを設計する。
【００２５】次に、なまった波形のゲート電圧を印加す
る具体的方法について述べる。図１において、ゲート電
圧は、セレクタ７の出力がＬになるとトランジスタ８ｂ
のゲートがオンして、電源８ａよりトランジスタ８ｂを
介してゲート線２にゲート電圧を印加する。そして、ゲ
ート電圧をたち下げるときは、セレクタ７の出力がHに
なってトランジスタ８ｃがオンし、トランジスタ８ｃを
介してゲート線２に蓄積された電荷を放出する。この
時、トランジスタ８ｃの最大電流を小さく設定する。そ
うすると、電荷を放出するまでに一定の時間が必要にな
り、ゲート電圧のたち下がりの波形をなまらせることが
できる。そして、トランジスタ８ｃの最大電流を調整す
ることでゲート電圧のなまり方を調整することができ
る。
る具体的方法について述べる。図１において、ゲート電
圧は、セレクタ７の出力がＬになるとトランジスタ８ｂ
のゲートがオンして、電源８ａよりトランジスタ８ｂを
介してゲート線２にゲート電圧を印加する。そして、ゲ
ート電圧をたち下げるときは、セレクタ７の出力がHに
なってトランジスタ８ｃがオンし、トランジスタ８ｃを
介してゲート線２に蓄積された電荷を放出する。この
時、トランジスタ８ｃの最大電流を小さく設定する。そ
うすると、電荷を放出するまでに一定の時間が必要にな
り、ゲート電圧のたち下がりの波形をなまらせることが
できる。そして、トランジスタ８ｃの最大電流を調整す
ることでゲート電圧のなまり方を調整することができ
る。
【００２６】トランジスタの最大電流量は一般的に、ゲ
ート長Ｌが長く、ゲート幅Ｗが狭い方が小さくなる。従
って、ゲート長とゲート幅の比Ｗ／Ｌが小さくなるほど
トランジスタの最大電流量は小さくなる。図５は、pch
トランジスタのＷ／Ｌを一定として、n-chトランジスタ
のＷ／Ｌを変化させたとき、n-chトランジスタのＷ／Ｌ
の変化に対するΔＶの変化を示す図である。ΔＶの値は
ＬＣＤのサイズや、各膜の膜厚など様々な要因によって
変化するが、図５は、それらのパラメータは全て固定し
ている。n-chトランジスタのＷ／Ｌが小さい、即ち長さ
に比較して幅が狭いほどドロップ電圧ΔＶが小さくなる
ことが分かる。
ート長Ｌが長く、ゲート幅Ｗが狭い方が小さくなる。従
って、ゲート長とゲート幅の比Ｗ／Ｌが小さくなるほど
トランジスタの最大電流量は小さくなる。図５は、pch
トランジスタのＷ／Ｌを一定として、n-chトランジスタ
のＷ／Ｌを変化させたとき、n-chトランジスタのＷ／Ｌ
の変化に対するΔＶの変化を示す図である。ΔＶの値は
ＬＣＤのサイズや、各膜の膜厚など様々な要因によって
変化するが、図５は、それらのパラメータは全て固定し
ている。n-chトランジスタのＷ／Ｌが小さい、即ち長さ
に比較して幅が狭いほどドロップ電圧ΔＶが小さくなる
ことが分かる。
【００２７】ゲートバッファは、図１に示したように、
p-chトランジスタとn-chトランジスタを組み合わせた構
成である。本願の主旨は、ゲート電圧のたち下がり波形
をなまらせることに特徴がある。ゲート電圧の立ち上が
りに関しては、できるだけ早く立ち上がった方が、より
ゲート電極にデータ電圧を印加する時間が確保できるの
で、図３（ｂ）に示したパルス波形が最も理想的である
と言える。ゲート電圧を立ち上げるときは、p-chトラン
ジスタ８ｂを介して電圧を印加し、たち下げる時はn-ch
トランジスタ８ｃを介して放電するので、p-chトランジ
スタ８ｂの最大電流値を大きく、n-chトランジスタ８ｃ
の最大電流を小さく設定しておけば図３（ｂ）のパルス
波形が得られる。この場合、ゲートバッファのp-chトラ
ンジスタのＷ／Ｌとn-chトランジスタのＷ／Ｌは大きく
異なり、例えば p-chトランジスタのＷ／Ｌ：n-chトランジスタのＷ／Ｌ
＝１０：１ となる。ただし、画素電極に書き込む時間が充分に確保
されていれば、図３（ｃ）に示すように、ゲート電圧の
立ち上がりがなまっていてもよい。
p-chトランジスタとn-chトランジスタを組み合わせた構
成である。本願の主旨は、ゲート電圧のたち下がり波形
をなまらせることに特徴がある。ゲート電圧の立ち上が
りに関しては、できるだけ早く立ち上がった方が、より
ゲート電極にデータ電圧を印加する時間が確保できるの
で、図３（ｂ）に示したパルス波形が最も理想的である
と言える。ゲート電圧を立ち上げるときは、p-chトラン
ジスタ８ｂを介して電圧を印加し、たち下げる時はn-ch
トランジスタ８ｃを介して放電するので、p-chトランジ
スタ８ｂの最大電流値を大きく、n-chトランジスタ８ｃ
の最大電流を小さく設定しておけば図３（ｂ）のパルス
波形が得られる。この場合、ゲートバッファのp-chトラ
ンジスタのＷ／Ｌとn-chトランジスタのＷ／Ｌは大きく
異なり、例えば p-chトランジスタのＷ／Ｌ：n-chトランジスタのＷ／Ｌ
＝１０：１ となる。ただし、画素電極に書き込む時間が充分に確保
されていれば、図３（ｃ）に示すように、ゲート電圧の
立ち上がりがなまっていてもよい。
【００２８】上記の実施例以外にゲート電圧波形をなま
らせる手段としては、ゲートバッファ８とゲート線４と
の間に抵抗やコンデンサを配置することも考えられる。
もちろんゲート電圧の立ち上がりの波形もなまり、図３
（ｃ）に示した波形となる。この波形でも、書き込み期
間が充分に設けられていれば問題ないが、抵抗やコンデ
ンサによってなまらせると、パルス全体が遅延する問題
が生じる。
らせる手段としては、ゲートバッファ８とゲート線４と
の間に抵抗やコンデンサを配置することも考えられる。
もちろんゲート電圧の立ち上がりの波形もなまり、図３
（ｃ）に示した波形となる。この波形でも、書き込み期
間が充分に設けられていれば問題ないが、抵抗やコンデ
ンサによってなまらせると、パルス全体が遅延する問題
が生じる。
【００２９】本発明は、もちろんＬＣＤのサイズに関わ
らず実施可能であるが、小型のＬＣＤに適用すればより
好適である。以下にその理由を述べる。ゲート線２は、
所定の抵抗値を有しているので、ゲートドライバ８に近
い側の画素ＴＦＴ５とゲートドライバ８から遠い側の画
素ＴＦＴ５とではゲート電圧のなまり方が異なる。これ
は、大型のＬＣＤであるほどゲート線２が長いので顕著
である。これに対し、小型のＬＣＤ、例えば２インチ型
以下、さらには、ビューファインダなどに用いられる
０．５５インチ型以下のＬＣＤであれば、ゲート線２の
長さが短いため、ゲート線２の抵抗による遅延は問題と
ならない。また、寄生容量が相対的に大きくなる問題
は、特に小型ＬＣＤで顕著である。従って、本発明は、
小型ＬＣＤに適用して最も効果的であるといえる。
らず実施可能であるが、小型のＬＣＤに適用すればより
好適である。以下にその理由を述べる。ゲート線２は、
所定の抵抗値を有しているので、ゲートドライバ８に近
い側の画素ＴＦＴ５とゲートドライバ８から遠い側の画
素ＴＦＴ５とではゲート電圧のなまり方が異なる。これ
は、大型のＬＣＤであるほどゲート線２が長いので顕著
である。これに対し、小型のＬＣＤ、例えば２インチ型
以下、さらには、ビューファインダなどに用いられる
０．５５インチ型以下のＬＣＤであれば、ゲート線２の
長さが短いため、ゲート線２の抵抗による遅延は問題と
ならない。また、寄生容量が相対的に大きくなる問題
は、特に小型ＬＣＤで顕著である。従って、本発明は、
小型ＬＣＤに適用して最も効果的であるといえる。
【００３０】
【発明の効果】以上に述べたように、本発明によれば、
たち下がりをなまらせた波形のゲート電圧を印加するの
で、ゲート電圧の変動によって生じるドロップ電圧ΔＶ
を小さく抑えることができ、表示品質の高いアクティブ
マトリクス型液晶表示装置を提供することができる。
たち下がりをなまらせた波形のゲート電圧を印加するの
で、ゲート電圧の変動によって生じるドロップ電圧ΔＶ
を小さく抑えることができ、表示品質の高いアクティブ
マトリクス型液晶表示装置を提供することができる。
【００３１】また、ゲート電圧は、画素電極への電圧印
加が終了してから、次の電圧印加が開始されるまでの時
間tの、少なくとも半分の時間t/2をかけてたち下がるの
で、充分にΔＶを抑制することができる。
加が終了してから、次の電圧印加が開始されるまでの時
間tの、少なくとも半分の時間t/2をかけてたち下がるの
で、充分にΔＶを抑制することができる。
【００３２】また、ゲート線及びこれに接続された薄膜
トランジスタのゲート電極とをあわせた抵抗値をＲ１、
そのカップリング容量をＣ１、ゲートバッファの薄膜ト
ランジスタのチャネル抵抗値をＲ２、そのカップリング
容量をＣ２、画素電極への電圧印加が終了してから、次
の電圧印加が開始されるまでの時間をtとすると、 2.5(Ｒ１＋Ｒ２)・(Ｃ１＋Ｃ２)＜ｔ＜5(Ｒ１＋Ｒ２)・
(Ｃ１＋Ｃ２) を満たすので、所定の期間内に十分ゲート電圧がたち下
がると共に、ΔＶを抑制することができる。
トランジスタのゲート電極とをあわせた抵抗値をＲ１、
そのカップリング容量をＣ１、ゲートバッファの薄膜ト
ランジスタのチャネル抵抗値をＲ２、そのカップリング
容量をＣ２、画素電極への電圧印加が終了してから、次
の電圧印加が開始されるまでの時間をtとすると、 2.5(Ｒ１＋Ｒ２)・(Ｃ１＋Ｃ２)＜ｔ＜5(Ｒ１＋Ｒ２)・
(Ｃ１＋Ｃ２) を満たすので、所定の期間内に十分ゲート電圧がたち下
がると共に、ΔＶを抑制することができる。
【００３３】また、ゲートバッファの薄膜トランジスタ
は、 Ｗ／Ｌ ＜ １ を満たすので、最大電流量が小さく、もって、ゲート電
圧のたち下がりをなまらせることができる。
は、 Ｗ／Ｌ ＜ １ を満たすので、最大電流量が小さく、もって、ゲート電
圧のたち下がりをなまらせることができる。
【００３４】また、ゲートバッファのp-chトランジスタ
とn-chトランジスタでは、 （p-chトランジスタのＷ／Ｌ）／（n-chトランジスタの
Ｗ／Ｌ）＞５ を満たすので、ゲート電圧の立ち上がりは早く、かつゲ
ート電圧のたち下がりをなまらせることができる。
とn-chトランジスタでは、 （p-chトランジスタのＷ／Ｌ）／（n-chトランジスタの
Ｗ／Ｌ）＞５ を満たすので、ゲート電圧の立ち上がりは早く、かつゲ
ート電圧のたち下がりをなまらせることができる。
【図１】液晶表示装置を示す平面図である。
【図２】液晶表示装置の１画素を示す等価回路である。
【図３】ゲート線に入力するパルス波形を示す図であ
る。
る。
【図４】データ線及びゲート線に入力される電圧を示す
タイミングチャートである。
タイミングチャートである。
【図５】ゲートバッファトランジスタの縦横比によるΔ
Ｖの変化を示す図である。
Ｖの変化を示す図である。
１：ゲート線ドライバ ２：ゲート線 ３：データ線ドライバ ４：データ線 ５：薄膜トランジスタ ６：画素電極 ７：セレクタ ８：ゲートバッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｂ ６１３Ａ ６２２ Ｆターム(参考） 2H092 JA24 JA31 JA32 JA37 NA01 NA25 2H093 NA16 NC02 NC16 NC34 ND01 ND33 ND34 5C006 AA16 AC11 AC22 AF42 AF50 BB16 BC03 FA22 FA37 5C080 AA10 BB05 DD05 EE29 FF11 JJ02 JJ03 JJ04 JJ05 5F110 AA30 BB01 BB02 BB04 NN72 NN78
Claims (9)
- 【請求項１】 複数のゲート線と、前記複数のゲート線
に交差する複数のデータ線と、前記複数のゲート線と前
記複数のデータ線の各交点に対応して配置され、ゲート
電極及びソース領域及びドレイン領域を備え、前記ゲー
ト線の一本に前記ゲート電極が接続され、前記データ線
の一本に前記ドレイン領域が接続された複数の薄膜トラ
ンジスタと、前記薄膜トランジスタのソース領域にそれ
ぞれ接続された複数の画素電極と、前記複数のゲート電
極の少なくとも一端に接続され、前記ゲート線のうちの
一本を順次選択し、該選択したゲート線にパルス状のゲ
ート電圧を順次印加するゲート線ドライバと、前記複数
の画素電極に、液晶層を挟んで対向する対向電極と、を
有するアクティブマトリクス型液晶表示装置において、
前記ゲート線ドライバは、前記ゲート電圧は立ち上がり
に比較してたち下がりがなまらせて印加することを特徴
とするアクティブマトリクス型液晶表示装置。 - 【請求項２】 複数のゲート線と、前記複数のゲート線
に交差する複数のデータ線と、前記複数のゲート線と前
記複数のデータ線の各交点に対応して配置され、ゲート
電極及びソース領域及びドレイン領域を備え、前記ゲー
ト線の一本に前記ゲート電極が接続され、前記データ線
の一本に前記ドレイン領域が接続された複数の薄膜トラ
ンジスタと、前記薄膜トランジスタのソース領域にそれ
ぞれ接続された複数の画素電極と、前記複数のゲート電
極の少なくとも一端に接続され、前記ゲート線のうちの
一本を順次選択し、該選択したゲート線にパルス状のゲ
ート電圧を順次印加するゲート線ドライバと、前記複数
の画素電極に、液晶層を挟んで対向する対向電極と、を
有するアクティブマトリクス型液晶表示装置において、
前記ゲート線ドライバは、前記ゲート電圧の立ち下がり
に要する時間と立ち上がりに要する時間とを比較する
と、立ち下がりに要する時間の方が長くなるように、前
記ゲート電圧を印加することを特徴とするアクティブマ
トリクス型液晶表示装置。 - 【請求項３】 前記ゲート電圧は、画素電極への電圧印
加が終了してから、次の行の画素電極への電圧印加が開
始されるまでの時間tの、少なくとも半分の時間t/2をか
けてたち下がることを特徴とする請求項１もしくは請求
項２に記載のアクティブマトリクス型液晶表示装置。 - 【請求項４】 前記ゲート電圧は、立ち上がりに要する
時間の少なくとも１０倍の時間をかけてたち下がること
を特徴とする請求項１もしくは請求項２に記載のアクテ
ィブマトリクス型液晶表示装置。 - 【請求項５】 前記ゲート線ドライバは、前記ゲート線
と接続される最終段にゲートバッファを更に有し、前記
ゲートバッファは、ドレイン領域が前記ゲート線に接続
され、かつソース領域が接地された薄膜トランジスタを
少なくとも有し、前記ゲート線及びこれに接続された薄
膜トランジスタのゲート電極とをあわせた抵抗値をＲ
１、前記ゲート線と前記データ線とのなす容量と前記ゲ
ート線と前記対向電極のなす容量と、画素電極に接続さ
れた薄膜トランジスタの活性層とゲート電極のなす容量
の合計をＣ１、前記ゲートバッファの薄膜トランジスタ
のチャネル抵抗値をＲ２、前記ゲートバッファの薄膜ト
ランジスタの活性層と前記ゲート電極のなす容量をＣ
２、画素電極への電圧印加が終了してから、次の電圧印
加が開始されるまでの時間をtとすると、 2.5(Ｒ１＋Ｒ２)・(Ｃ１＋Ｃ２)＜ｔ＜5(Ｒ１＋Ｒ２)・
(Ｃ１＋Ｃ２) を満たすことを特徴とする請求項１もしくは請求項２に
記載のアクティブマトリクス型液晶表示装置。 - 【請求項６】 前記ゲート線ドライバは、前記ゲート線
と接続される最終段にゲートバッファを更に有し、前記
ゲートバッファは薄膜トランジスタを有し、前記薄膜ト
ランジスタの電流が流れる方向の長さＬと、前記長さに
直行する方向の幅Ｗは、 Ｗ／Ｌ ＜ １ を満たすことを特徴とする請求項１乃至請求項５のいず
れかに記載のアクティブマトリクス型液晶表示装置。 - 【請求項７】 前記ゲート線ドライバは、前記ゲート線
と接続される最終段にゲートバッファを更に有し、前記
ゲートバッファは、ソース領域が電源に接続されたｐチ
ャネル型の薄膜トランジスタと、ソース領域が接地され
たｎチャネル型の薄膜トランジスタとを有し、薄膜トラ
ンジスタの電流が流れる方向の長さをＬ、Ｌと直交する
方向の幅をＷとすると、前記ｐチャネル型のトランジス
タのＷ／Ｌの値と前記ｎチャネル型のトランジスタのＷ
／Ｌの値が異なることを特徴とする請求項１乃至請求項
６のいずれかに記載のアクティブマトリクス型液晶表示
装置。 - 【請求項８】 （前記ｐチャネル型のトランジスタのＷ
／Ｌ）／（前記ｎチャネル型のトランジスタのＷ／Ｌ）
＞１ を満たすことを特徴とする請求項７に記載のアクティブ
マトリクス型液晶表示装置。 - 【請求項９】 （前記ｐチャネル型のトランジスタのＷ
／Ｌ）／（前記ｎチャネル型のトランジスタのＷ／Ｌ）
＞５ を満たすことを特徴とする請求項７に記載のアクティブ
マトリクス型液晶表示装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087770A JP2001272654A (ja) | 2000-03-28 | 2000-03-28 | アクティブマトリクス型液晶表示装置 |
| TW090107132A TW548458B (en) | 2000-03-28 | 2001-03-27 | Active matrix type liquid crystal display device |
| EP01302925A EP1139329A3 (en) | 2000-03-28 | 2001-03-28 | Display device of active matrix type |
| KR10-2001-0016185A KR100461924B1 (ko) | 2000-03-28 | 2001-03-28 | 액티브 매트릭스형 액정 표시 장치 |
| CNB011121793A CN1183503C (zh) | 2000-03-28 | 2001-03-28 | 有源矩阵型液晶显示装置 |
| US09/820,262 US7102606B2 (en) | 2000-03-28 | 2001-03-28 | Display device of active matrix type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087770A JP2001272654A (ja) | 2000-03-28 | 2000-03-28 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001272654A true JP2001272654A (ja) | 2001-10-05 |
Family
ID=18603730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000087770A Pending JP2001272654A (ja) | 2000-03-28 | 2000-03-28 | アクティブマトリクス型液晶表示装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7102606B2 (ja) |
| EP (1) | EP1139329A3 (ja) |
| JP (1) | JP2001272654A (ja) |
| KR (1) | KR100461924B1 (ja) |
| CN (1) | CN1183503C (ja) |
| TW (1) | TW548458B (ja) |
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| JP2005004190A (ja) * | 2003-05-16 | 2005-01-06 | Toshiba Matsushita Display Technology Co Ltd | アクティブマトリックス型表示装置 |
| JP2006276409A (ja) * | 2005-03-29 | 2006-10-12 | Casio Comput Co Ltd | シフトレジスタの駆動制御方法及び走査ドライバ |
| JP2007034113A (ja) * | 2005-07-29 | 2007-02-08 | Sanyo Epson Imaging Devices Corp | 電気光学装置、および電子機器 |
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|---|---|---|---|---|
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| TWI251183B (en) * | 2003-05-16 | 2006-03-11 | Toshiba Matsushita Display Tec | Active matrix display device |
| JP4060256B2 (ja) * | 2003-09-18 | 2008-03-12 | シャープ株式会社 | 表示装置および表示方法 |
| JP4168339B2 (ja) * | 2003-12-26 | 2008-10-22 | カシオ計算機株式会社 | 表示駆動装置及びその駆動制御方法並びに表示装置 |
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