KR100800980B1

KR100800980B1 - 반도체 표시 장치 및 반도체 표시 장치의 구동 방법

Info

Publication number: KR100800980B1
Application number: KR1020010042552A
Authority: KR
Inventors: 히로키마사아키; 사토에이지; 오노야시게루; 이노우에노보루
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2000-07-14
Filing date: 2001-07-14
Publication date: 2008-02-05
Also published as: US7142203B2; CN1334551A; US20020005846A1; TW536827B; CN1290073C; US20070040823A1; US8009159B2; KR20020019874A

Abstract

본 발명은 관찰자에게 아른거림이나 세로 줄무늬, 가로 줄무늬 및 경사 줄무늬가 시인되기 어렵고, 선명하고 고정세의 화상의 표시를 행할 수 있는 반도체 표시 장치를 제공한다.

반도체 표시 장치에 있어서의 프레임 변환부가 갖는 RAM에 외부로부터 입력된 영상 신호를 기록하고, 기록된 영상 신호를 순차로 2회씩 판독한다. RAM에 기록한 영상 신호를 1회 판독하는 기간이, RAM에 영상 신호를 기록하는 기간보다도 짧다. 그리고 연속하는 2개의 각 프레임 기간에 있어서, 각 화소에 입력되는 표시 신호의 전위를 대향 전극의 전위(대향 전위)를 기준으로 하여 반전시키고, 연속하는 2개의 프레임 기간에 있어서 화소부에 같은 영상을 표시한다.

세로 줄무늬, 가로 줄무늬, 반도체 표시 장치, 대향 전위, 화소부

Description

반도체 표시 장치 및 반도체 표시 장치의 구동 방법{A semiconductor display device and method for driving a semiconductor display device}

도 1은 본 발명의 반도체 표시 장치가 갖는 프레임 레이트 변환부의 블록도.

도 2는 프레임 주파수 변환부의 블록도.

도 3은 SDRAM의 영상 신호의 기록과 판독의 타이밍을 도시하는 도면.

도 4는 본 발명의 반도체 표시 장치의 화소부 및 구동 회로의 도면과 화소의 패턴도.

도 5는 화소부에 있어서의 선택 신호와 표시 신호의 타이밍 차트.

도 6은 프레임 반전 구동시 화소부에 입력되는 표시 신호의 극성을 도시하는 패턴도.

도 7은 소스 라인 반전 구동시 화소부에 입력되는 표시 신호의 극성을 도시하는 패턴도.

도 8은 게이트 라인 반전 구동시 화소부에 입력되는 표시 신호의 극성을 도시하는 패턴도.

도 9는 도트 반전 구동시 화소부에 입력되는 표시 신호의 극성을 도시하는 패턴도.

도 10은 SDRAM의 영상 신호의 기록과 판독의 타이밍을 도시하는 도면.

도 11은 SDRAM의 영상 신호의 기록과 판독의 타이밍을 도시하는 도면.

도 12는 본 발명의 반도체 표시 장치가 갖는 프레임 레이트 변환부의 블록도.

도 13은 SDRAM의 영상 신호의 기록과 판독의 타이밍을 도시하는 도면

도 14는 본 발명의 아날로그 구동의 반도체 표시 장치의 화소부 및 구동 회로의 도면.

도 15는 소스 신호선 구동 회로의 회로도.

도 16은 아날로그 스위치와 레벨 시프트의 회로도.

도 17은 본 발명의 반도체 표시 장치가 갖는 프레임 레이트 변환부의 블록도.

도 18은 본 발명의 디지털 구동의 반도체 표시 장치의 화소부 및 구동 회로도.

도 19는 반도체 표시 장치의 제작 행정을 도시하는 도면.

도 20은 반도체 표시 장치의 제작 행정을 도시하는 도면.

도 21은 반도체 표시 장치의 제작 행정을 도시하는 도면.

도 22는 반도체 표시 장치의 제작 행정을 도시하는 도면.

도 23은 본 발명을 적용한 전자기기의 도면.

도 24는 본 발명을 적용한 프로젝터의 도면.

도 25는 본 발명을 적용한 프로젝터의 도면.

도 26은 액티브 매트릭스형 액정 표시 장치의 상면도 및 화소의 배치를 도시 하는 도면.

도 27은 교류화 구동에 있어서의 극성 패턴을 도시하는 도면.

도 28은 종래의 프레임 반전 구동의 타이밍 차트도.

*도면의 주요 부분에 대한 부호의 설명*

103 : 제 1 SDRAM 104 : 제 2 SDRAM

200 : 프레임 레이트 변환부 201 : 제어부

202 : 프레임 주파수 변환부

본 발명은 액정, EL(전계 발광) 등의 표시 매체를 사용한 반도체 표시 장치에 적합한 구동 방법 및 상기 구동 방법을 사용하여 표시를 행하는 반도체 표시 장치에 관한 것이다. 또 상기 반도체 표시 장치를 사용한 전자기기에 관한 것이다.

최근, 절연성 기판 상에 반도체 박막을 사용하여 형성된 소자, 예를 들면 박막 트랜지스터(TFT)를 제작하는 기술이 급속히 발달하고 있다. 그 이유는 반도체 표시 장치(대표적으로는 액티브 매트릭스형 액정 표시 장치)의 수요가 높아져 온 것에 의한다.

액티브 매트릭스형 액정 표시 장치는 매트릭스 형상으로 배치된 수십 내지 수백만 개쯤의 화소에 걸린 전하를 트랜지스터로 구성된 화소의 스위칭 소자(화소 트랜지스터)에 의해 제어하여 화상을 표시하는 것이다.

또한, 본 명세서 중에 있어서의 화소란 스위칭 소자와, 상기 스위칭 소자에 접속된 화소 전극과, 대향 전극과, 상기 화소 전극과 대향 전극 사이에 설치된 수동 소자(액정, 전계 발광)로 주로 구성되어 있다.

이하에 도 26을 사용하여, 액티브 매트릭스형 액정 표시 장치가 갖는 액정 패널 표시 동작의 대표적인 예를 간단히 설명한다. 도 26a는 액정 패널의 상면도이고, 도 26b는 화소의 배치를 도시한 도면이다.

소스 신호선 구동 회로(7O1)와 소스 신호선(S1 내지 S6)이 접속되어 있다. 또 게이트 신호선 구동 회로(702)와 게이트 신호선(G1 내지 G4)이 접속되어 있다. 그리고 소스 신호선(S1 내지 S6)과 게이트 신호선(G1 내지 G4)으로 둘러싸여 있는 부분에 화소(703)가 복수 설치되어 있다. 화소(703)에는 화소 TFT(704)와 화소 전극(705)이 설치되어 있다. 또한 소스 신호선과 게이트 신호선 수는 이 값으로 한정되지 않는다.

소스 신호선 구동 회로(701)에는 패널 외부에 설치된 IC(도시하지 않는다)로부터 영상 신호가 입력되어 있다.

소스 신호선 구동 회로(701)에 입력된 영상 신호는 샘플링되어, 표시 신호로서 소스 신호선(S1)에 입력된다. 또 게이트 신호선 구동 회로(702)로부터 게이트 신호선(G1)에 입력되는 선택 신호에 의해 게이트 신호선(G1)이 선택되며, 게이트 신호선(G1)에 게이트 전극이 접속된 모든 화소 TFT(704)가 온 상태가 된다. 그리고 소스 신호선(S1)에 입력된 표시 신호가 화소 TFT(704)를 통하여 화소(1, 1)의 화소 전극(705)에 입력된다. 이 입력된 표시 신호의 전위에 의해 액정을 구동하 고, 투과 광량을 제어하며, 화소(1,1)에 화상의 일부(화소(1, 1)에 상당하는 화상)가 표시된다.

다음으로, 화소(1, 1)에 화상이 표시된 상태를 보유 용량(도시하지 않는다) 등으로 보유한 채로 다음 순간에는 소스 신호선 구동 회로(701)에 입력된 영상 신호가 샘플링되어, 표시 신호로서 소스 신호선(S2)에 입력된다. 또한 보유 용량이란 화소 TFT(704)의 게이트 전극에 입력된 표시 신호의 전위를 일정한 기간 보유하기 위한 용량이다.

게이트 신호선(G1)은 선택된 채로, 게이트 신호선(G1)과 소스 신호선(S2)이 교차하고 있는 부분의 화소(1, 2)의 화소 TFT(704)는 온 상태이다. 그리고 소스 신호선(S2)에 입력된 표시 신호가 화소 TFT(704)를 통하여 화소(1, 2)의 화소 전극(705)에 입력된다. 이 입력된 표시 신호의 전위에 의해 액정을 구동하고, 투과광량을 제어하며, 화소(1, 1)와 마찬가지로 화소(1, 2)에 화상의 일부(화소(1, 2)에 상당하는 화상)가 표시된다.

이러한 표시 동작을 순차 행하여, 게이트 신호선(G1)에 접속되어 있는 모든 화소((1, 1)(1, 2)(1, 3)(1, 4)(1, 5)(1, 6))에 화상의 일부를 차례로 표시한다. 이동안, 게이트 신호선(G1)에 입력되어 있는 선택 신호에 의해 게이트 신호선(G1)은 계속 선택되고 있다.

게이트 신호선(G1)에 접속되어 있는 화소 모두에 표시 신호가 입력되면, 게이트 신호선(G1)은 선택되지 않게 된다. 이어서, 게이트 신호선(G2)에 입력되는 선택 신호에 의해 게이트 신호선(G2)이 선택된다. 그리고 게이트 신호선(G2)에 접 속되어 있는 모든 화소((2, 1)(2, 2)(2, 3)(2, 4)(2, 5)(2, 6))에 화상의 일부를 차례로 표시한다. 이 동안, 게이트 신호선(G2)은 계속 선택되고 있다.

상술한 동작을 모든 게이트 신호선에 있어서 순차 반복함으로써, 화소부(706)에 하나의 화상을 표시한다. 이 하나의 화상이 표시되는 기간을 1프레임 기간이라 부른다. 화소부(706)에 하나의 화상이 표시되는 기간과, 수직 귀선 기간을 합쳐 1프레임 기간으로 해도 된다. 그리고 모든 화소는 다시 각 화소의 화소 TFT가 온 상태가 될 때까지, 화상이 표시된 상태를 보유 용량(도시하지 않는다) 등으로 보유하고 있다.

통상 스위칭 소자로서 TFT 등을 사용한 액정 패널에서는 액정 열화를 막기 위해, 각 화소로 입력하는 신호의 전위 극성을 대향 전극의 전위(대향 전위)를 기준으로 하여 반전(교류화 구동)시킨다. 교류화 구동 방법으로서는 프레임 반전 구동, 소스 라인 반전 구동, 게이트 라인 반전 구동, 도트 반전 구동을 들 수 있다. 이하에, 각 구동 방법에 대해서 설명한다.

도 27a에 프레임 반전 구동에 있어서 각 화소에 입력되는 표시 신호의 극성 패턴(이하, 간단히 극성 패턴이라 부른다)을 도시한다. 또한, 본 명세서 중 극성 패턴을 도시한 도면〔도 27, 도 6, 도 7, 도 8, 도 9〕에서는 대향 전위를 기준으로 하여, 화소에 입력되는 표시 신호의 전위가 양인 경우는 「+」로 나타내며, 음인 경우는 「-」로 나타내고 있다. 또 도 27에 도시한 극성 패턴은 도 26b에 도시한 화소의 배치와 대응하고 있다.

또한 본 명세서에 있어서, 양의 극성을 갖는 표시 신호란 대향 전위보다도 높은 전위를 갖는 표시 신호를 의미한다. 또 음의 극성을 갖는 표시 신호란 대향 전위보다도 낮은 전위를 갖는 표시 신호를 의미한다.

더불어 주사 방식에는 1화면(1프레임)에 있어서, 홀수번째 게이트 신호선과 짝수번째 게이트 신호선으로 2회(2필드)로 나누어 주사하는 인터레이스 주사와, 홀수번째와 짝수번째 게이트 신호선을 구별하지 않고 순서대로 주사하는 논인터레이스 주사가 있지만, 여기서는 주로 논인터레이스 주사를 사용한 예로 설명한다.

프레임 반전 구동의 특징은 임의의 1프레임 기간 내에서 모든 화소에 동일한 극성의 표시 신호가 입력되고(극성 패턴 ①), 그리고 다음 1프레임 기간에서는 모든 화소에 입력되는 표시 신호의 극성을 반전시켜 표시를 행하고 있는(극성 패턴 ②) 점이다. 즉, 극성 패턴에만 주목하면 2종류의 극성 패턴(극성 패턴 ①과 극성 패턴 ②)이 1프레임 기간마다 반복하여 표시되는 구동 방법이다. 또한 본 명세서에 있어서, 표시 신호가 화소에 입력된다는 것은 표시 신호가 화소 TFT를 통하여 화소 전극에 입력되는 것을 의미한다.

다음으로 소스 라인 반전 구동에 대해서 설명한다. 도 27b에 소스 라인 반전 구동에 있어서의 화소의 극성 패턴을 도시한다.

도 27b에서 도시한 바와 같이, 소스 라인 반전 구동의 특징은 임의의 1프레임 기간에 있어서, 동일한 소스 신호선에 접속되어 있는 모든 화소에 동일한 극성의 표시 신호가 입력되어 있으며, 인접하는 소스 신호선에 접속되어 있는 화소끼리 반대 극성의 표시 신호가 입력되어 있는 것이다. 또한 본 명세서에 있어서, 소스 신호선에 접속되어 있는 화소란 소스 신호선에 그 소스 영역 또는 드레인 영역이 접속되어 있는 화소 TFT를 갖는 화소인 것을 도시하고 있다.

그리고 다음 1프레임 기간에 있어서, 각 소스 신호선에는 직전의 프레임 기간에 있어서 입력된 표시 신호와는 반대 극성을 갖는 표시 신호가 입력된다. 따라서, 임의의 1프레임 기간에 있어서의 극성 패턴이 극성 패턴 ③이었다고 하면, 다음 1프레임 기간에 있어서의 극성 패턴은 극성 패턴 ④가 된다.

다음으로, 게이트 라인 반전 구동에 대해서 설명한다. 게이트 라인 반전 구동에 있어서의 극성 패턴을 도 27c에 도시한다.

도 27c에서 도시한 바와 같이, 게이트 라인 반전 구동의 특징은 임의의 1프레임 기간에 있어서, 동일한 게이트 신호선에 접속되어 있는 모든 화소에 동일한 극성의 표시 신호가 입력되어 있으며, 인접하는 게이트 신호선에 접속되어 있는 화소끼리 반대 극성의 표시 신호가 입력되어 있는 것이다. 또한 본 명세서에 있어서, 게이트 신호선에 접속되어 있는 화소란 게이트 신호선에 그 게이트 전극이 접속되어 있는 화소 TFT를 갖는 화소인 것을 도시하고 있다.

그리고 다음 1프레임 기간에 있어서, 각 게이트 신호선에 접속된 화소에는 직전의 프레임 기간에 있어서 입력된 표시 신호와는 반대 극성을 갖는 표시 신호가 입력된다. 따라서, 임의의 1프레임 기간에 있어서의 극성 패턴이 극성 패턴 ⑤였다고 하면, 다음 1프레임 기간에 있어서의 극성 패턴은 극성 패턴 ⑥이 된다.

즉, 상기 소스 라인 반전 구동과 마찬가지로, 2종류의 극성 패턴(극성 패턴 ⑤와 극성 패턴 ⑥)이 1프레임 기간마다 반복하여 표시되는 구동 방법이다.

다음으로 도트 반전 구동에 대해서 설명한다. 도트 반전 구동에 있어서의 극성 패턴을 도 27d에 도시한다.

도 27d에 도시한 바와 같이, 도트 반전 구동이란 화소에 입력하는 표시 신호의 극성을 인접하는 모든 화소끼리 반전시키는 방법이다. 그리고 임의의 1프레임 기간에 있어서, 각 화소에 직전의 1프레임 기간에 있어서 입력된 표시 신호와는 반대 극성을 갖는 표시 신호가 입력된다. 따라서, 임의의 1프레임 기간에 있어서의 극성 패턴이 극성 패턴 ⑦이었다고 하면, 다음 1프레임 기간에 있어서의 극성 패턴은 극성 패턴 ⑧이 된다. 즉 2종류의 극성 패턴이 1프레임 기간마다 반복하여 표시되는 구동 방법이다.

상술한 교류화 구동은 액정 열화를 막기 위해서는 유용한 방법이다. 그러나 상술한 교류화 구동을 사용하면, 화면이 아른거리거나 세로 줄무늬, 가로 줄무늬 또는 경사 줄무늬가 시인되거나 하는 경우가 있었다.

이것은 각 화소에 있어서 동일한 계조 표시를 행하려 해도 입력되는 표시 신호의 극성이 양인 때의 표시와 음인 때의 표시에서 화면 밝기가 미묘하게 달라져버리기 때문이라 생각된다. 이 현상에 대해서, 이하, 프레임 반전 구동을 예로 들어 상세하게 설명한다.

도 26에 도시한 액티브 매트릭스형 액정 표시 장치를 프레임 반전 구동시켰을 때의 타이밍 차트를 도 28에 도시했다. 또한 도 28은 액티브 매트릭스형 액정 표시 장치가 노멀리 블랙이면 백 표시, 노멀리 화이트이면 흑 표시시킨 경우의 타이밍 차트이다. 1개의 게이트 신호선에 선택 신호가 입력되어 있는 기간을 1라인 기간, 모든 게이트 신호선에 선택 신호가 입력되어 1개의 화상이 표시되기까지의 기간을 1프레임 기간으로 한다.

소스 신호선(S1)에 표시 신호가 게이트 신호선(G1)에 선택 신호가 각각 입력되면, 소스 신호선(S1)과 게이트 신호선(G1)이 교차하고 있는 부분에 설치된 화소(1, 1)에 양인 극성의 표시 신호가 입력된다. 그리고 화소(1, 1)에 있어서, 입력된 표시 신호에 의해 화소 전극에 주어진 전위는 이상적으로는 보유 용량 등에 의해 1프레임 기간 중 계속 보유된다.

그러나 실제로는 1라인 기간이 종료할 때, 게이트 신호선(G1)의 전위가 화소 TFT를 오프시키는 전위로 시프트하면, 화소 전극의 전위도 게이트 신호선(G1)의 전위가 시프트하는 방향으로 △V만큼 끌려 들어가는 경우가 있다. 이 현상을 필드 스루라 부르고, 또 △V를 관통 전압이라 부른다.

관통 전압(△V)은 이하에 도시하는 식으로 주어진다.

[식 1]

△V=V×Cgd/(Cgd+Clc+Cs)

V는 게이트 전극의 전위 진폭, Cgd는 화소 TFT의 게이트 전극과 드레인 영역 사이의 용량, Clc는 화소 전극과 대향 전극 사이의 액정 용량, Cs는 보유 용량의 용량이다.

도 28에 도시하는 타이밍 차트에 있어서, 화소(1, 1)에 있어서의 실제 화소 전극의 전위를 실선으로, 필드 스루를 고려하지 않은 이상적인 화소 전극의 전위를 점선으로 도시한다. 제 1 프레임 기간에 있어서, 양인 극성의 표시 신호가 화소(1, 1)에 입력된다. 도 28에 도시한 제 1 프레임 기간의 경우, 제 1 라인 기간이 종료함과 동시에 게이트 신호선의 전위가 음의 방향으로 변화하고, 그리고 화소(1, 1)의 화소 전극의 전위도 실제는 관통 전압분만큼 음의 방향으로 변화한다. 또한, 도 28에서는 제 1 프레임 기간에 있어서의 관통 전압을 △V1로서 도시한다.

다음으로 제 2 프레임 기간의 제 1 라인 기간에 있어서, 제 1 프레임 기간의 제 1 라인 기간과는 반대 극성인 음인 극성의 표시 신호가 화소(1, 1)에 입력된다. 그리고 제 2 프레임 기간에 있어서의 제 1 라인 기간이 종료할 때, 게이트 신호선(G1)의 전위가 음의 방향으로 변화한다. 그리고 동시에 화소(1, 1)의 화소 전극의 전위도 실제는 관통 전압분만큼 음의 방향으로 변화한다. 또한, 도 28에서는 제 2 프레임 기간에 있어서의 관통 전압을 △V2로서 도시한다.

도 28에 있어서, 제 1 프레임 기간의 제 1 라인 기간 종료 후에 있어서의 구동 전압을 V1, 제 2 프레임 기간의 제 1 라인 기간 종료 후에 있어서의 구동 전압을 V2로서 도시한다. 또한 본 명세서에 있어서 구동 전압이란 화소 전극의 전위와 대향 전위와의 전위차를 의미한다.

구동 전압(V1)과 구동 전압(V2)은 △V1+△V2의 전압차를 갖게 된다. 이 때문에 제 1 프레임 기간과 제 2 프레임 기간에서는 화소(1, 1)에 있어서의 화면 밝기가 다르다.

그래서 구동 전압(V1)과 구동 전압(V2) 값이 동일해지도록 대향 전위 값을 낮게 하는 방법도 생각할 수 있다.

그러나, 화소 TFT의 게이트 전극과 드레인 영역 사이의 용량(Cgd)은 양의 극 성을 갖는 표시 신호를 화소에 입력했을 때와, 음의 극성을 갖는 표시 신호를 화소에 입력했을 때는 그 값이 다르다. 더욱이 화소 전극과 대향 전극 사이의 액정 용량(Clc)도 화소에 입력되는 표시 신호의 전위에 따라 변동한다. 그 때문에, Cgd와, Clc 값이 각 프레임 기간에 따라 다르기 때문에, 관통 전압(△V) 값도 각 프레임 기간에 따라 다르다. 따라서, 가령 대향 전위 값을 변화시켜도 프레임 기간에 의해, 화소(1, 1)에 있어서의 구동 전압이 달라져버려 결과적으로 화면 밝기가 달라져버린다.

그리고 이것은 화소(1, 1)에 한하지 않고 모든 화소에 있어서 일어날 수 있는 현상으로, 화소에 입력되는 표시 신호의 극성에 따라 화소 밝기가 다를 수 있다.

따라서 프레임 반전 구동에서는 제 1 프레임 기간에서 표시된 화상과 제 2 프레임 기간에서 표시된 화상 밝기가 다르며, 관찰자에게 아른거림으로서 시인되어버린다. 특히, 중간조 표시에 있어서 현저히 아른거림이 확인되었다.

소스 라인 반전 구동, 게이트 라인 반전 구동, 도트 반전 구동의 경우도 마찬가지로, 양인 극성의 표시 신호가 입력된 화소와, 음인 극성의 표시 신호가 입력된 화소에서는 표시 밝기가 다르다.

그 때문에, 소스 라인 반전 구동에서는 세로 줄무늬가, 게이트 라인 반전 구동에서는 가로 줄무늬가 화면에 표시되었다. 또 도트 반전 구동에서는 화면에 표시되는 화상에 따라 세로 줄무늬, 가로 줄무늬 또는 경사 줄무늬가 나타나는 경우가 있었다.

교류화 구동에 의해 화면이 아른거리게 보이거나 세로 줄무늬, 가로 줄무늬 또는 경사 줄무늬가 시인되는 것을 막기 위해서는 프레임 주파수를 높게 하는 것이 유효하다고 생각된다.

그러나 프레임 주파수를 높게 하기 위해서는 IC에 입력되는 영상 신호의 주파수를 높게 할 필요가 있었다. 영상 신호의 주파수를 올리면, 영상 신호를 생성하고 있는 전자기기의 스펙을 높게 할 필요가 있어, 코스트가 높아져버린다. 또 영상 신호를 생성하고 있는 전자기기의 구동 주파수가 영상 신호의 주파수에 대응할 수 없게 되고, 영상 신호를 생성하고 있는 전자기기에 부담이 들어, 동작이 불가능하든지 또는 신뢰성 상에서 어려움이 나올 가능성이 있었다.

그래서 본 발명은 상술한 것에 비추어, 관찰자에게 아른거림이나 세로 줄무늬 및 경사 줄무늬가 시인되기 어려워, 선명하고 고정세의 화상 표시를 할 수 있는 반도체 표시 장치의 구동 방법 및 해당 구동 방법을 사용한 반도체 표시 장치를 제공하는 것을 목적으로 한다.

(과제를 해결하기 위한 수단)

본 발명에서는 외부로부터 반도체 표시 장치에 입력되는 영상 신호의 규정 프레임 주파수를 해당 반도체 표시 장치가 갖는 프레임 레이트 변환부에 있어서 높게 한다. 또한, 본 명세서에 있어서 프레임 레이트 변환부(frame-rate conversion)란 입력된 신호의 주파수를 바꾸어 출력하는 회로를 의미한다. 그리고 연속하는 2개의 각 프레임 기간에 있어서, 각 화소에 입력되는 표시 신호의 전위를 대향 전극의 전위(대향 전위)를 기준으로 하여 반전시켜, 연속하는 2개의 프레임 기간에 있어서 화소부에 동일한 영상을 표시한다.

상기 구성에 의해, 관찰자에게 아른거림이나 세로 줄무늬, 가로 줄무늬 및 경사 줄무늬가 시인되기 어려워 선명하고 고정세의 화상 표시를 행할 수 있다.

또, 본 발명에서 특히 프레임 반전을 사용함으로써, 인접 화소 사이에 디스크리네이션이라 불리는 현상 줄무늬가 발생하는 것을 억제하여, 표시 화면 전체 밝기가 저감되는 것을 막을 수 있다. 디스크리네이션이란 양의 표시 신호가 입력된 화소 전극과 음의 표시 신호가 입력된 화소 전극 사이에 전계가 생겨, 액정 분자 배향이 흐트러지는 현상이다. 화소를 고정세화하면 인접하는 화소가 갖는 화소 전극끼리의 거리가 짧아지기 때문에, 화소 전극간 전계가 커져, 디스크리네이션에 의한 외관 상의 개구율 저하가 현저해진다. 그 때문에 본 발명에서 특히 프레임 반전을 사용하는 것은 표시 화면 전체 밝기를 저감시키지 않는다는 점에서 유효하다.

본 발명의 반도체 표시 장치에 있어서의 프레임 변환부는 1개 또는 복수의 RAM을 갖고 있다. 그리고 외부로부터 입력된 영상 신호를 해당 1개 또는 복수의 RAM 중 어느 1개에 기록, 기록된 영상 신호를 순차로 2회씩 판독해 간다. 상기 구성에 의해, 영상 신호의 RAM으로의 기록과, RAM으로부터의 판독을 동시에 행할 수 있다.

또 본 발명에서 중요한 것은 RAM에 기록한 영상 신호를 1회 판독하는 기간이 RAM에 영상 신호를 기록하는 기간보다도 짧은 것이다. 상기 구성에 의해, RAM으로부터 판독된 후의 영상 신호의 주파수를 RAM에 기록되기 전의 영상 신호의 주파수 보다 높게 할 수 있다.

그리고 더욱이 본 발명에서 중요한 것은 RAM으로부터 2회 판독된 영상 신호를 사용하여 생성된 2개의 표시 신호 중, 어느 한쪽의 표시 신호의 전위를 대향 전극의 전위(대향 전위)를 기준으로 하여 반전시켜, 극성이 반전하고 있는 2개의 표시 신호를 생성하는 것이다. 따라서, 연속하는 2개의 각 프레임 기간에 있어서, 각 화소에 입력되는 표시 신호의 전위는 대향 전극의 전위(대향 전위)를 기준으로 하여 반전하고 있기 때문에, 연속하는 2개의 프레임 기간에 있어서 화소부에 동일한 영상이 표시된다.

따라서, IC에 입력되는 영상 신호의 주파수를 높게 하지 않고 프레임 주파수를 높게 할 수 있기 때문에, 영상 신호를 생성하고 있는 전자기기에 부담을 주지 않고, 관찰자에게 아른거림이나 세로 줄무늬, 가로 줄무늬 및 경사 줄무늬가 시인되기 어려워 선명하고 고정세의 화상 표시를 행할 수 있다.

또, 본 발명에서 특히 프레임 반전을 사용함으로써, 인접 화소 사이에 디스크리네이션이라 불리는 현상 줄무늬가 발생하는 것을 억제하여, 표시 화면 전체 밝기가 저감되는 것을 막을 수 있다.

그리고, 각 화소에 입력되는 표시 신호 전위의 시간적인 평균이 대향 전위에 의해 가까워져, 각 프레임 기간에 있어서 다른 표시 신호를 각 화소에 입력하고 있는 경우에 비해, 액정 열화를 막는 데 보다 유효하다.

본 발명은 프레임 반전 구동, 소스 라인 반전 구동, 게이트 라인 반전 구동, 도트 반전 구동 등의 모든 교류화 구동에 사용할 수 있다.

또한 본 발명에서는 복수의 RAM과, 소스 신호선 구동 회로는 IC 기판 상에 설치해도 화소부가 설치되어 있는 액티브 매트릭스 기판 상에 설치해도 된다. 또 소스 신호선 구동 회로 일부를 액티브 매트릭스 기판 상에 설치하고, 나머지를 IC 기판 상에 설치하여, FPC 등에 의해 접속하고 있어도 된다.

또한, 본 발명의 반도체 장치에 있어서, 화소에 사용하는 트랜지스터는 단결정 실리콘을 사용하여 형성된 트랜지스터여도 되고, 다결정 실리콘이나 어모퍼스 실리콘을 사용한 박막 트랜지스터여도 된다. 또, 유기 반도체를 사용한 트랜지스터여도 된다.

이하에 본 발명의 구성을 나타낸다.

본 발명에 따라서,

복수의 화소 TFT와, 복수의 화소 전극과, 대향 전극과, 프레임 레이트 변환부를 갖는 반도체 표시 장치에 있어서,

상기 복수의 화소 TFT를 통하여 상기 복수의 화소 전극에 표시 신호가 입력되어 있으며,

상기 복수의 화소 전극에 입력되는 모든 표시 신호는 각 프레임 기간 중, 상기 대향 전극의 전위를 기준으로 하여 동일한 극성을 갖고 있으며,

상기 프레임 레이트 변환부는 상기 표시 신호에 동기하여 동작하고 있으며,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 전위를 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는 반도체 표시 장치가 제공된다.

본 발명에 따라서,

복수의 화소 TFT와, 복수의 화소 전극과, 대향 전극과, 복수의 소스 신호선과 프레임 레이트 변환부를 갖는 반도체 표시 장치에 있어서,

상기 복수의 소스 신호선에 입력되는 표시 신호는 상기 복수의 화소 TFT를 통하여 상기 복수의 화소 전극에 입력되며,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는 상기 대향 전극의 전위를 기준으로 하여 서로 반대 극성을 갖는 표시 신호가 입력되어 있으며, 또한 상기 복수의 소스 신호선 각각에 입력되는 표시 신호는 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

본 발명에 따라서,

각 라인 기간 중, 상기 복수의 소스 신호선 전부에 입력되는 표시 신호는 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

인접하고 있는 라인 기간에 있어서, 상기 복수의 소스 신호선에 입력되는 표시 신호의 극성은 상기 대향 전극의 전위를 기준으로 하여 서로 반전하고 있으며,

본 발명에 따라서,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는 상기 대향 전극의 전위를 기준으로 하여 서로 반대 극성을 갖는 표시 신호가 입력되어 있으며,

본 발명에 따라서,

복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 프레임 레이트 변환부를 갖는 반도체 표시 장치로,

상기 복수의 화소는 화소 TFT와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개로부터 2회씩 판독된 영상 신호는 모두 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 화소 TFT를 통하여 상기 화소 전극에 입력되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에의 영상 신호 기록과

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호를 기록하는 기간은 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는 반도체 표시 장치가 제공된다.

본 발명에 따라서,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 2회씩 판독된 영상 신호는 모두 D/A 변환 회로에 있어서 아날로그로 변환되고 나서 소스 신호선 구동 회로에 입력되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

본 발명에 따라서,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되고,

상기 1개의 RAM, 또는 상기 복수의 RAM의 어느 1개로부터 2회씩 판독된 영상 신호는 모두 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해서 2개의 표시 신호가 생성되고,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 화소 TFT를 통하여 상기 화소 전극에 입력되고,

상기 화소 전극에 입력되는 모든 표시 신호는, 각 프레임 기간 중, 상기 대향 전극의 전위를 기준으로 하여 동일한 극성을 갖고 있으며,

상기 1개의 RAM, 또는 상기 복수의 RAM의 어느 1개에 영상 신호를 기록하는 기간은, 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는 반도체 표시 장치가 제공된다.

본 발명에 따라서,

복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 복수의 화소는, 화소 TFT와, 화소 전극과, 대향 전극을 각각 갖고 있고,

상기 1개의 RAM, 또는 상기 복수의 RAM의 어느 1개에 영상 신호가 기록되고,

상기 1개의 RAM, 또는 상기 복수의 RAM의 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM, 또는 상기 복수의 RAM의 어느 1개로부터 2회씩 판독된 영상 신호는 모두 D/A 변환 회로에 있어서 아날로그로 변환되고 나서 소스 신호선 구동 회로에 입력되고,

상기 소스 신호선 구동 회로에 의해서 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있고,

상기 화소 전극에 입력되는 모든 표시 신호는, 각 프레임 기간 중, 상기 대향 전극의 전위를 기준으로 하여 동일한 극성을 갖고 있다.

본 발명에 따라서,

복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 1개의 RAM, 또는 상기 복수의 RAM의 어느 1개로부터 2회씩 판독된 영상 신호는 모두 소스 신호선 구동 회로에 입력되고,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 복수의 소스 신호선 및 상기 화소 TFT를 통하여 상기 화소 전극에 입력되고,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는, 상기 대향 전극의 전위를 기준으로 하여 서로 반대의 극성을 갖는 표시 신호가 입력되어 있고, 또한 상기 복수의 소스 신호선의 각각에 입력되는 표시 신호는, 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

본 발명에 따라서,

상기 복수의 화소는, 화소 TFT와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있고,

상기 1개의 RAM, 또는 상기 복수의 RAM의 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM, 또는 상기 복수의 RAM의 어느 1개에 기록된 영상 신호는 2회씩 판독되고,

상기 1개의 RAM, 또는 상기 복수의 RAM의 어느 1개로부터 2회씩 판독된 영상 신호는, 모두 D/A 변환 회로에 있어서 아날로그로 변환되고 나서 소스 신호선 구동 회로에 입력되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는, 상기 대향 전극의 전위를 기준으로 하여 서로 반대의 극성을 갖는 표시 신호가 입력되어 있고, 또한 상기 복수의 소스 신호선의 각각 입력되는 표시 신호는, 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

본 발명에 따라서,

상기 1개의 RAM, 또는 상기 복수의 RAM의 어느 1개에 기록된 영상 신호는 2 회씩 판독되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있고,

각 라인 기간 중, 상기 복수의 소스 신호선의 전부에 입력되는 표시 신호는, 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있고,

인접하고 있는 라인 기간에 있어서, 상기 복수의 소스 신호선에 입력되는 표시 신호의 극성은, 상기 대향 전극의 전위를 기준으로 하여 서로 반전하고 있으며,

본 발명에 따라서,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

각 라인 기간 중, 상기 복수의 소스 신호선의 전부에 입력되는 표시 신호는, 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

본 발명에 따라서,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는, 상기 대향 전극의 전위를 기준으로 하여 서로 반대의 극성을 갖는 표시 신호가 입력되어 있고,

본 발명에 따라서,

상기 1개의 RAM, 또는 상기 복수의 RAM의 어느 1개로부터 2회씩 판독된 영상 신호는, 모두 D/A 변환 회로에 있어서 아날로그로 변환되고 나서 소스 신호선 구동 회로에 입력되고,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

본 발명에 따라서,

복수의 화소 TFT와, 복수의 화소 전극과, 대향 전극과, 프레임 레이트 변환부를 갖는 반도체 표시 장치의 구동 방법에 있어서,

상기 복수의 화소 TFT를 통하여 상기 복수의 화소 전극에 표시 신호가 입력되어 있고,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는, 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 극성을 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는 반도체 표시 장치의 구동 방법이 제공된다.

본 발명에 따라서,

상기 복수의 화소 전극에 입력되는 모든 표시 신호는, 각 프레임 기간 중, 상기 대향 전극의 전위를 기준으로 하여 동일한 극성을 갖고 있으며,

상기 프레임 레이트 변환부는 상기 표시 신호에 동기하여 동작하고 있고,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는, 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 전위를 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는 반도체 표시 장치의 구동 방법이 제공된다.

본 발명에 따라서,

복수의 화소 TFT와, 복수의 화소 전극과, 대향 전극과, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치의 구동 방법에 있어서,

상기 복수의 소스 신호선에 입력되는 표시 신호는, 상기 복수의 화소 TFT를 통하여 상기 복수의 화소 전극에 입력되고,

본 발명에 따라서,

인접하고 있는 라인 기간에 있어서, 상기 복수의 소스 신호선에 입력되는 표시 신호의 극성은, 상기 대향 전극의 전위를 기준으로 하여 서로 반전하고 있고,

본 발명에 따라서,

복수의 화소 TFT와, 복수의 화소 전극과, 대향 전극과, 복수의 소스 신호선 과, 프레임 레이트 변환부를 갖는 반도체 표시 장치의 구동 방법에 있어서,

본 발명은, 상기 RAM이 SDRAM 인 것을 특징으로 하고 있어도 좋다.

본 발명은, 상기 반도체 표시 장치를 사용한 컴퓨터, 비디오 카메라 및 DVD 플레이어를 포함한다.

(발명의 실시 형태)

이하에, 본 발명의 반도체 표시 장치가 갖는 프레임 레이트 변환부에 대하여, 도 1을 이용하여 설명한다. 또 본 실시예에서는 RAM으로서 SDRAM(Synchronous Dynamic Random Access Memory)을 사용하는 구성을 나타낸다. 그러나 본 발명은 RAM에 한정되지 않으며, 고속의 데이터의 기록이나 판독이 가능하다면, 그 밖의 DRAM(Dynamic Random Access Memory)이나, SRAM(Static Random Access Memory)도 사용하는 것이 가능하다.

프레임 레이트 변환부(100)는, 제어부(101), 프레임 주파수 변환부(102) 어드레스 제너레이터부(106)를 갖고 있다. 또한 프레임 주파수 변환부(102)는, 제 1 SDRAM(SDRAM1; 103), 제 2 SDRAM(SDRAM2; 104), 데이터 포맷부(105)를 갖고 있다. 또한 107은 D/A 변환 회로이고, 프레임 레이트 변환부(100)로부터 출력되는 영상 신호를, 디지털로부터 아날로그로 변환한다.

또 본 실시예에서는 프레임 주파수 변환부(102)가 SDRAM을 2개(제 1 SDRAM(103), 제 2 SDRAM(104))를 갖고 있지만, SDRAM의 수는 2개에 한정되지 않으며, 몇 개라도 좋다. 본 실시예에서는 설명을 간편하게 하기 위해서 SDRAM의 수가 2개인 경우에 대하여 설명한다.

Hsync 신호와, Vsync 신호와, CLK 신호가 제어부(101)에 입력된다. Hsync 신호와, Vsync 신호와, CLK 신호에 의해서 제어부(101)로부터, 어드레스 제너레이터부의 구동을 제어하는 어드레스 제너레이터 제어 신호(address generator controll signal)와, 제 1 SDRAM(103)과 제 2 SDRAM(104)의 구동을 제어하는 SDRAM 제어 신호(RAM CLK1, RAM CLK2)가 출력된다.

어드레스 제너레이터부(106)는, 제어부(101)로부터 입력된 어드레스 제너레이터 제어 신호에 의해서 구동하고, 제 1 SDRAM(103)과 제 2 SDRAM(104)의 메모리 어드레스의 번지를 지정하는 카운터치를 결정한다. 예를 들면 카운터치가 0이면 제 1 SDRAM(103)과 제 2 SDRAM(104)의 메모리 어드레스의 0 번지가 지정되고, 카운터치가 1이면 1 번지가, 카운터치가 2이면 2 번지가, 카운터치가 q이면 q 번지가 각각 지정된다.

카운터치의 정보는 제 1 카운터 신호(address count signal 1), 제 2 카운터 신호(address count signal 2)로서, 어드레스 제너레이터부(106)로부터 제 1 SDRAM(103)과 제 2 SDRAM(104)에 각각 입력된다. 또, 제 1 카운터 신호가 갖는 카운터치를 제 1 카운터치, 제 2 카운터 신호가 갖는 카운터치를 제 2 카운터치라고 부른다.

데이터 포맷부(105)에는, 외부로부터 디지털의 영상 신호(Video Signal)가 입력된다. 또한 데이터 포맷부(105)는 교류 전원(AC Cont)에 접속되어 있다.

데이터 포맷부(105)에 입력된 디지털의 영상 신호는, 제 1 또는 제 2 SDRAM(103, 104)의, 제 1 또는 제 2 카운터 신호에 의해서 지정된 번지에 차례로 기록된다. 디지털 영상 신호는 복수의 SDRAM에 동시에 기록되는 것은 아니고, 항상 1개의 SDRAM에만 기록된다.

데이터 포맷부(105)에 있어서 입력된 디지털의 영상 신호의 비트수를 증가시키고 나서, 제 1 SDRAM(103) 또는 제 2 SDRAM(104)에 기록하도록 하여도 좋다.

다음에 기록된 영상 신호는, 제 1 또는 제 2 SDRAM(1O3, 104)의 제 1 또는 제 2 카운터 신호에 의해서 지정된 번지로부터 차례로 판독된다. 디지털의 영상 신호는, 복수의 SDRAM으로부터 동시에 판독되는 것은 아니고, 항상 1개의 SDRAM만 으로부터 판독된다.

또 영상 신호의 판독은 2회 행해진다. 그리고 1개의 SDRAM으로의 영상 신호의 기록과, 다른 1개의 SDRAM으로부터의 영상 신호의 판독은 병행하여 행해진다.

도 2를 이용하여, 도 1에 있어서의 프레임 주파수 변환부(102)의 동작을 구체적으로 설명한다. 도 2a에 있어서, 제 1 SDRAM(103)에 영상 신호가 기록되어 있고, 동시에 제 2 SDRAM(104)에 기록된 영상 신호가 2회 판독되고 있다. 도 2b에 있어서, 제 1 SDRAM(103)에 기록된 영상 신호가 2회 판독되고, 동시에 제 2 SDRAM(104)에 영상 신호가 기록되고 있다.

또한, 본 실시예에서는, 1화상분에 상당하는 영상 신호밖에 기록할 수 없는 SDRAM을 사용한 예에 대하여 나타내고 있지만, 본 발명은 이것에 한정되지 않는다. 1화상분 이상에 상당하는 영상 신호를 기록하는 것이 가능한 RAM을 사용함으로써 구성하여도 좋다. 2화상분 이상에 상당하는 영상 신호를 기록하는 것이 가능한 RAM을 사용하면, 본 발명에 있어서 사용하는 RAM은 1개라도 좋다. 반대로 1화상분 이하에 상당하는 영상 신호밖에 기록할 수 없는 RAM을 사용하는 경우, 복수의 RAM을 사용함으로써 1화상분에 상당하는 영상 신호를 기록하도록 하여도 좋다.

도 3에, 제 1 SDRAM(103)과 제 2 SDRAM(104)에 있어서의, 영상 신호의 기록과 판독의 타이밍을 도시한다. 기록 기간(p)에 있어서 제 1 SDRAM(103)에 영상 신호가 기록된다. 그리고 기록 기간(p)에 있어서 제 1 SDRAM(103)에 기록된 영상 신호가, 다음에 출현하는 제 1 판독 기간(p)과 제 2 판독 기간(p)에 있어서 2회 판독된다.

또한 기록 기간(p-1)에 있어서 제 2 SDRAM(104)에 영상 신호가 기록된다. 그리고 기록 기간(p-1)에 있어서 제 2 SDRAM(104)에 기록된 영상 신호는, 다음에 출현하는 제 1 판독 기간(p-1)과 제 2 판독 기간(p-1)에 있어서 2회 판독되고 있다.

그리고 기록 기간(p)과, 제 1 및 제 2 판독 기간(p-1)은 동시에 출현하고 있다. 결국, 제 1 SDRAM(103)에 영상 신호가 기록되는 것과 병행하여, 제 2 SDRAM(104)으로부터 영상 신호가 2회 판독되고 있다.

또한 기록 기간(p+1)과, 제 1 및 제 2 판독 기간(p)은 동시에 출현하고 있다. 결국, 제 2 SDRAM(104)에 영상 신호가 기록되는 것과 병행하여, 제 1 SDRAM(103)으로부터 영상 신호가 2회 판독되어 있다.

제 1 및 제 2 판독 기간(p)이 종료하면, 기록 기간(p+2)이 출현하고, 다시 제 1 SDRAM(103)에 영상 신호가 기록된다. 그것과 병행하여, 제 1 및 제 2 판독 기간(p+1)이 출현하며, 제 2 SDRAM(104)으로부터 영상 신호가 2회 판독되어 있다.

판독된 영상 신호는 데이터 포맷부(105)에 입력된다. 그리고 데이터 포맷부(105)에 있어서, 2회 판독된 영상 신호 중 어느 한 쪽의 영상 신호가, 아날로그로 변환되었을 때에 액정의 대향 전극의 전위를 기준으로 하여 극성이 반전하도록, 데이터 처리된다. 그리고, 데이터 처리된 영상 신호와 데이터 처리되지 않는 영상 신호와의 2개의 영상 신호가, 데이터 포맷부(105)로부터 처리가 완료된 영상 신호(Processed video signal)로서 출력된다.

데이터 포맷부(105)로부터 출력된 2개의 영상 신호는, D/A 변환 회로(107)에 입력되고, 아날로그로 변환된다. 또, D/A 변환 회로(107)에는 고저 2개의 전원 전압이 일정하게 주어지고 있고, D/A 변환 회로(107)로부터, 대향 전극의 전위를 기준으로 하여 극성이 반전한 2개의 아날로그의 영상 신호가 출력된다. 아날로그로 변환된 2개의 영상 신호는, 차례로 소스 신호선 구동 회로에 입력된다.

또한, 데이터 포맷부(105)에 있어서, 영상 신호를 직렬-병렬 변환하고, 분할 구동의 분할수분만 분할하고 나서, D/A 변환 회로(107)에 입력하여도 좋다.

분할 구동이란, 화상 표시 스피드를 느리게 하지 않고서 소스 신호선 구동 회로의 구동 주파수를 억제하기 위한 구동 방법이다. 구체적으로는, 소스 신호선을 m개의 그룹으로 분할하고, 1라인 기간 중에, 동시에 m개의 소스 신호선에 표시 신호를 입력하는 구동 방법이다.

도 4에, 본 발명의 구동 방법이 사용되는 액티브 매트릭스형 액정 표시 장치의 화소부의 구성을 도시한다. 도 4a는, 화소부의 회로도이고, 도 4b는 화소의 배치를 도시한 도면이다.

110은 화소부를 도시하고 있다. 소스 신호선 구동 회로에 접속된 소스 신호선(S1 내지 Sx)과, 게이트 신호선 구동 회로에 접속된 게이트 신호선(G1 내지 Gy)이 화소부(110)에 설치되어 있다. 그리고 화소부(110)에 있어서, 소스 신호선(S1 내지 Sx)과 게이트 신호선(G1 내지 Gy)으로 둘러싸여 있는 부분에 화소(111)가 설치되어 있다. 그리고 화소(111)에는 화소 TFT(112)와 화소 전극(113)이 설치되어 있다.

게이트 신호선 구동 회로로부터 게이트 신호선(G1 내지 Gy)에 선택 신호가 입력되고, 상기 선택 신호에 의해서 상기 화소 TFT(112)의 스위칭이 제어되고 있다. 또 본 명세서에 있어서 TFT의 스위칭을 제어한다는 것은, TFT를 온의 상태로 할지 오프의 상태로 할지를 선택하는 것을 의미한다.

게이트 신호선 구동 회로로부터 게이트 신호선(G1)에 입력되는 선택 신호에 의해서 게이트 신호선(G1)이 선택되고, 게이트 신호선(G1)과 소스 신호선(S1)이 교차하고 있는 부분의 화소((1, 1), (1, 2), …, (1, x))의 화소 TFT(112)를 온의 상태로 한다.

소스 신호선 구동 회로에 입력된 극성이 반전한 2개의 아날로그의 영상 신호는, 소스 신호선 구동 회로 내의 시프트 레지스터 등으로부터의 샘플링 신호에 따라서 순차로 샘플링되고, 각각 표시 신호로서 소스 신호선(S1 내지 Sx)에 입력된다.

그리고 소스 신호선(S1 내지 Sx)에 입력된 표시 신호가, 화소 TFT(112)를 통하여 화소((1, 1), (1, 2), …, (1, x))의 화소 전극(113)에 입력된다. 이 입력된 표시 신호의 전위에 의해 액정을 구동하고, 투과 광량을 제어하여 화소((1, 1), (1, 2), …, (1, x))에 화상의 일부(화소(1, 1),(1, 2),…, (1, x)에 상당하는 화상)가 표시된다.

게이트 신호선(G1)에 접속되어 있는 화소의 전부에 표시 신호가 입력되면, 게이트 신호선(G1)은 선택되지 않게 된다. 계속하여, 화소((1, 1), (1, 2) …, (1, x))에 화상이 표시된 상태를 보유 용량(도시하지 않음) 등으로 보유한 채로, 게이트 신호선(G2)에 입력되는 선택 신호에 의해서, 게이트 신호선(G2)이 선택된 다. 또 보유 용량이란, 화소 TFT(112)의 게이트 전극에 입력된 표시 신호의 전위를 일정한 기간 보유하기 위한 용량이다. 그리고 게이트 신호선(G2)에 접속되어 있는 모든 화소((2, 1) (2,2), …, (2, x))에, 동일하게 화상의 일부를 차례 차례로 표시한다. 이 동안, 게이트 신호선(G2)은 계속 선택되고 있다.

상술한 동작을 모든 게이트 신호선에 있어서 순차 반복하는 것에 의해, 화소부(110)에 하나의 화상을 표시한다. 이 하나의 화상이 표시되는 기간을 1 프레임 기간이라고 부른다. 화소부(110)에 하나의 화상이 표시되는 기간과, 수직 귀선 기간을 합쳐서 1 프레임 기간으로 하여도 좋다. 그리고 모든 화소는, 다시 각 화소의 화소 TFT가 온의 상태가 될 때까지, 화상이 표시된 상태를 보유 용량(도시하지 않음) 등으로 보유하고 있다.

또한 2개의 영상 신호는 그 극성이 반전하고 있고, 샘플링되어 각 소스 신호선에 입력된 표시 신호도 그 극성이 반전하고 있다. 도 4에 도시한 액티브 매트릭스형 액정 표시 장치에 있어서, 게이트 신호선과 소스 신호선에 입력되는 선택 신호와 표시 신호의 타이밍차트를 도 5에 도시한다.

라인 기간은, 1개의 게이트 신호선이 선택되어 있는 기간을 나타내고 있고, 모든 라인 기간(L1 내지 Ly)이 출현하기까지의 기간이 1 프레임 기간에 상당한다. 또는 모든 라인 기간(L1 내지 Ly)과 수직 귀선 기간을 합쳐서 1 프레임 기간으로 하여도 좋다. 본 발명의 액티브 매트릭스형 액정 표시 장치의 경우, 동일한 화상을 표시하는 전반의 프레임 기간(previous frame)과, 후반의 프레임 기간(following frame)을 갖고 있다.

전반의 프레임 기간은, 제 1 판독 기간에 있어서 SDRAM으로부터 판독된 영상 신호에 근거하여 화상이 표시되어 있다. 그리고 후반의 프레임 기간은, 제 2 판독 기간에 있어서 SDRAM으로부터 판독된 영상 신호에 근거하여 화상이 표시되어 있다. 따라서, 전반의 프레임 기간과 후반의 프레임 기간에서는 표시되는 화상은 동일하지만, 각 소스 신호선에 입력되는 표시 신호의 극성이 반전하고 있다.

도 6에, 프레임 반전 구동을 행하였을 때의, 각 화소의 화소 전극에 입력되는 표시 신호의 극성을 도시한다. 도 6에 있어서, 제 1, 제 3, 제 5 프레임 기간이 전반의 프레임 기간에 상당하고, 제 2, 제 4 프레임 기간이 후반의 프레임 기간에 상당한다.

모든 프레임 기간에 있어서, 모든 화소의 화소 전극에 입력되는 표시 신호의

극성은 동일하다. 그리고 전반의 프레임 기간과, 후반의 프레임 기간에서는 각 화소에 입력되는 표시 신호의 극성이 반전하고 있다.

제 1 프레임 기간과 제 2 프레임 기간에서는 표시되는 화상은 동일하다. 또한 제 3 프레임 기간과 제 4 프레임 기간에서는 표시되는 화상이 동일하다. 또 제 6 프레임 기간에 대해서는 도시하지 않았지만, 제 5 프레임 기간과 제 6 프레임 기간에서는 표시되는 화상은 동일하다.

다음에 도 7에, 소스 라인 반전 구동을 행하였을 때의, 각 화소의 화소 전극에 입력되는 표시 신호의 극성을 도시한다. 도 7에 있어서, 제 1, 제 3, 제 5 프레임 기간이 전반의 프레임 기간에 상당하고, 제 2, 제 4 프레임 기간이 후반의 프레임 기간에 상당한다.

모든 프레임 기간에 있어서, 각 소스 신호선에 접속되어 있는 화소의 화소 전극에 입력되는 표시 신호의 극성은, 모두 동일하다. 또한 인접하는 소스 신호선에 접속되어 있는 화소의 화소 전극에 입력되는 표시 신호의 극성은, 반전하고 있다. 그리고 전반의 프레임 기간과, 후반의 프레임 기간에서는 각 화소에 입력되는 표시 신호의 극성이 반전하고 있다.

다음에 도 8에, 게이트 라인 반전 구동을 행하였을 때의, 각 화소의 화소 전극에 입력되는 표시 신호의 극성을 도시한다. 도 8에 있어서, 제 1, 제 3, 제 5 프레임 기간이 전반의 프레임 기간에 상당하고, 제 2, 제 4 프레임 기간이 후반의 프레임 기간에 상당한다.

모든 프레임 기간에 있어서, 각 게이트 신호선에 접속되어 있는 화소의 화소 전극에 입력되는 표시 신호의 극성은, 모두 동일하다. 또한 인접하는 게이트 신호선에 접속되어 있는 화소의 화소 전극에 입력되는 표시 신호의 극성은, 반전하고 있다. 그리고 전반의 프레임 기간과, 후반의 프레임 기간에서는 각 화소에 입력되는 표시 신호의 극성이 반전하고 있다.

다음에 도 9에, 도트 반전 구동을 행하였을 때의, 각 화소의 화소 전극에 입력되는 표시 신호의 극성을 도시한다. 도 9에 있어서, 제 1, 제 3, 제 5 프레임 기간이 전반의 프레임 기간에 상당하고, 제 2, 제 4 프레임 기간이 후반의 프레임 기간에 상당한다.

모든 프레임 기간에 있어서, 인접하는 화소의 화소 전극에 입력되는 표시 신호의 극성은, 모두 반전하고 있다. 그리고 전반의 프레임 기간과, 후반의 프레임 기간에서는 각 화소에 입력되는 표시 신호의 극성이 반전하고 있다.

본 발명은 상기 구성에 의해서, SDRAM으로부터 판독된 후의 영상 신호의 주파수를, SDRAM에 기록되기 전의 영상 신호의 주파수보다 높게 할 수 있다. 따라서, 외부로부터 입력되는 영상 신호의 주파수를 높게 하지 않고서, 액티브 매트릭스형 액정 표시 장치의 내부에 있어서 프레임 주파수를 높게 할 수 있기 때문에, 영상 신호를 생성하고 있는 전자 기기에 부담을 주지 않고서, 관찰자에게 아른거림이나 세로 줄무늬, 가로 줄무늬 및 경사 줄무늬가 시인되기 어려우며, 선명하고 고정세의 화상 표시를 행할 수 있다.

그리고 또한 본 발명에서 중요한 것은, SDRAM으로부터 2회 판독된 영상 신호 중, 어느 한쪽의 영상 신호의 전위를, 대향 전극의 전위(대향 전위)를 기준으로 하여 반전시켜 소스 신호선 구동 회로에 입력하는 것이다. 따라서, 연속하는 2개의 각 프레임 기간에 있어서, 각 화소에 입력되는 표시 신호의 전위는 대향 전극의 전위(대향 전위)를 기준으로 하여 반전하고 있으며, 화소부에 동일한 영상이 표시된다. 상기 구성에 의해, 각 화소에 입력되는 표시 신호의 전위의 시간적인 평균이 대향 전위에 의해 근접하고, 각 프레임 기간에 있어서 다른 표시 신호를 각 화소에 입력하고 있는 경우와 비교하여, 액정의 열화를 막는 데 보다 유효하고, 관찰자에게 아른거림이나 세로 줄무늬, 가로 줄무늬 및 경사 줄무늬가 시인되기 어렵다.

또한, 본 발명에서 특히 프레임 반전을 사용하는 것에 의해서, 인접 화소간에 디스크리네이션이라고 불리는 현상 줄무늬가 발생하는 것을 억제하고, 표시화면 전체의 밝기가 저감되는 것을 막을 수 있다.

또 상술한 구동 방법은, 논인터레이스 주사를 사용한 예로 설명하고 있지만, 본 발명의 주사 방식은 이것에 한정되지 않는다. 주사 방식은 인터레이스 주사라도 좋다.

또한, 본 실시예에서는, D/A 변환 회로에 고저 2개의 전원 전압을 일정하게 줌으로써, D/A 변환 회로로부터 극성이 반전한 2개의 아날로그 영상 신호가 출력되도록 하고, 그 어느 한쪽을 아날로그 스위치 등에 의해 선택하고 있다. 그러나, 영상 신호의 극성을 반전하는 방법은, 이것에 한정되지 않으며, 공지 방법을 사용할 수 있다. 예를 들면, D/A 변환 회로에 입력하기 전에, 서로 반전한 극성을, 2 개의 디지털의 영상 신호에 정보로서 포함시켜도 좋다. 또한, D/A 변환 회로에 주는 전원 전압의 높이를 제어함으로써, D/A 변환 회로로부터 연속하여 출력되는 2개의 아날로그의 영상 신호의 극성을, 서로 반전시키도록 하여도 좋다.

[실시예]

이하에, 본 발명의 실시예에 대하여 설명한다.

(실시예 1)

본 실시예에서는, 도 1의 제 1 SDRAM(103)과 제 2 SDRAM(104)에 있어서의 영상 신호의 기록과 판독의 타이밍에 대하여, 도 3과는 다른 예에 대하여 설명한다.

본 실시예에서는, 제 1 및 제 2 판독 기간이, 기록 기간보다도 짧다. 그리고 제 1 및 제 2 판독 기간이 종료한 후, 다음의 기록 기간이 개시되기 전에, 영상 신호의 기록도 판독도 행하지 않는 블랭크 기간을 설치하고 있다.

도 10에, 제 1 SDRAM(103)과 제 2 SDRAM(104)에 있어서의, 영상 신호의 기록과 판독의 타이밍을 도시한다. 기록 기간(p)에 있어서 제 1 SDRAM(103)에 영상 신호가 기록된다. 그리고 기록 기간(p)에 있어서 제 1 SDRAM(103)에 기록된 영상 신호가, 제 1 판독 기간(p)과 제 2 판독 기간(p)에 있어서 2회 판독된다.

또한 기록 기간(p-1)에 있어서 제 2 SDRAM(1O4)에 영상 신호가 기록된다. 그리고 기록 기간(p-1)에 있어서 제 2 SDRAM(104)에 기록된 영상 신호는, 제 1 판독 기간(p-1)과 제 2 판독 기간(p-1)에 있어서 2회 판독된다.

그리고 기록 기간(p)과, 제 1 및 제 2 판독 기간(p-1)은 동시에 출현하고 있다. 결국, 제 1 SDRAM(103)에 영상 신호가 기록되는 것과 병행하여, 제 2 SDRAM(104)으로부터 영상 신호가 2회 판독되어 있다.

그리고 제 1 및 제 2 판독 기간(p)이 종료하면, 블랭크 기간이 출현한다. 블랭크 기간은 영상 신호의 기록도 판독도 행하지 않는 기간이다. 블랭크 기간이 종료하면, 기록 기간(p+2)이 출현하고, 다시 제 1 SDRAM(103)에 영상 신호가 기록된다. 그것과 병행하여, 제 1 및 제 2 판독 기간(p+1)이 출현하고, 제 2 SDRAM(104)로부터 영상 신호가 2회 판독된다.

블랭크 기간의 길이는, 기록 기간으로부터, 제 1 및 제 2 판독 기간을 뺀 길이보다도 긴 것이 필요하다. 블랭크 기간은 화상이 어른거리지 않는 정도이면, 몇 개 설치하여도 좋다. 블랭크 기간을 설치함으로써, 2개 이상의 SDRAM에 영상 신호가 기록되는 일이 없고, 또한 2개 이상의 SDRAM으로부터 영상 신호가 판독되는 일이 없다.

또 블랭크 기간은, 기록 기간과 제 1 판독 기간과의 사이에 설치하여도 좋고, 제 2 판독 기간과 기록 기간의 사이에 설치하여도 좋다. 또한 제 1 판독 기간과 제 2 판독 기간의 사이에 설치하여도 좋다.

2회 판독된 영상 신호는 데이터 포맷부(105)에 입력된다.

(실시예 2)

본 실시예에서는, 도 1의 제 1 SDRAM(103)과 제 2 SDRAM(104)에 있어서의 영 상 신호의 기록과 판독의 타이밍에 대하여, 도 3, 도 10과는 다른 예에 관해서 설명한다.

본 실시예에서는, 제 1 및 제 2 판독 기간이, 기록 기간보다도 길다. 그리고 기록 기간이 종료한 후, 다음의 제 1 판독 기간이 개시되기 전에, 영상 신호의 기록도 판독도 행하지 않는 블랭크 기간을 설치하고 있다.

도 11에, 제 1 SDRAM(103)과 제 2 SDRAM(104)에 있어서의, 영상 신호의 기록과 판독의 타이밍을 도시한다. 기록 기간(p)에 있어서 제 1 SDRAM(103)에 영상 신호가 기록된다. 기록 기간(p)이 종료하면 블랭크 기간이 출현한다. 블랭크 기간은 영상 신호의 기록도 판독도 행하지 않는 기간이다.

블랭크 기간 종료 후, 기록 기간(p)에 있어서 제 1 SDRAM(103)에 기록된 영상 신호가, 제 1 판독 기간(p)과 제 2 판독 기간(p)에 있어서 2회 판독된다.

또한 기록 기간(p-1)에 있어서 제 2 SDRAM(104)에 영상 신호가 기록된다. 기록 기간(p-1)이 종료하면 블랭크 기간이 출현한다. 블랭크 기간 종료 후, 기록 기간(p-1)에 있어서 제 2 SDRAM(104)에 기록된 영상 신호는, 제 1 판독 기간(p-1)과 제 2 판독 기간(p-1)에 있어서 2회 판독된다.

그리고 제 1 및 제 2 판독 기간(p)이 종료하면, 기록 기간(p+2)이 출현하고, 다시 제 1 SDRAM(103)에 영상 신호가 기록된다. 그것과 병행하여, 제 1 및 제 2 판독 기간(p+1)이 출현하고, 제 2 SDRAM(104)으로부터 영상 신호가 2회 판독된다.

블랭크 기간의 길이는, 제 1 판독 기간과 제 2 판독 기간을 더한 길이로부터, 기록 기간을 뺀 길이보다도 긴 것이 필요하다. 블랭크 기간은 화상이 어른거리지 않는 정도라면, 몇 개 설치하여도 좋다. 블랭크 기간을 설치함으로써, 2개 이상의 SDRAM에 영상 신호가 기록되는 일이 없고, 또한 2개 이상의 SDRAM으로부터 영상 신호가 판독되는 일이 없다.

2회 판독된 영상 신호는 데이터 포맷부(105)에 입력된다.

또한 본 실시예는, 실시예 1과 자유롭게 조합하는 것이 가능하다.

(실시예 3)

본 실시예에서는, 본 발명의 반도체 표시 장치가 갖는 프레임 레이트 변환부의, 도 1과는 다른 예에 대하여, 도 12를 사용하여 설명한다.

본 실시예에 있어서, 프레임 레이트 변환부는 SDRAM을 3개 갖고 있다.

프레임 레이트 변환부(200)는, 제어부(201), 프레임 주파수 변환부(202), 어드레스 제너레이터부(206)를 갖고 있다. 또한 프레임 주파수 변환부(202)는, 제 1 SDRAM(SDRAM1; 203), 제 2 SDRAM(SDRAM2; 204), 제 3 SDRAM(SDRAM3; 207), 데이터 포맷부(205)를 갖고 있다. 또한 208은 D/A 변환 회로이고, 프레임 레이트 변환부(200)로부터 출력되는 영상 신호를 디지털로부터 아날로그로 변환한다.

또한 본 실시예에서는 프레임 주파수 변환부(202)가 SDRAM을 3개(제 1 SDRAM(203), 제 2 SDRAM(204), 제 3 SDRAM(207))를 갖고 있지만, SDRAM의 수는 3개에 한정되지 않는다.

Hsync 신호와, Vsync 신호와, CLK 신호가 제어부(201)에 입력된다. Hsync 신호와, Vsync 신호와, CLK 신호에 의해서 제어부(201)로부터, 어드레스 제너레이터부의 구동을 제어하는 어드레스 제너레이터 제어 신호(address generator controll signal)와, 제 1 SDRAM(203)과 제 2 SDRAM(204)과 제 3 SDRAM(207)의 구동을 제어하는 SDRAM 제어신호(RAM CLK1, RAM CLK2, RAM CLK3)가 출력된다.

어드레스 제너레이터부(206)는, 제어부(201)로부터 입력된 어드레스 제너레이터 제어 신호에 의해서 구동하고, 제 1 SDRAM(203)과 제 2 SDRAM(204)와 제 3 SDRAM(207)의 메모리 어드레스의 번지를 지정하는 카운터치를 결정한다. 예를 들면 카운터치가 0이면 제 1 SDRAM(203)과 제 2 SDRAM(204)과 제 3 SDRAM(207)의 메모리 어드레스는 0 번지가 지정되고, 카운터치가 1이면 1 번지가, 카운터치가 2이면 2 번지가, 카운터치가 q이면 q 번지가 각각 지정된다. 카운터치의 정보는 제 1 카운터 신호(address count signal 1), 제 2 카운터 신호(address count signal 2), 제 3 카운터 신호(address count signal 3)로서, 어드레스 제너레이터부(206)로부터 제 1 SDRAM(203)과 제 2 SDRAM(204)과 제 3 SDRAM(207)에 각각 입력된다.

또, 제 1 카운터 신호가 갖는 카운터치를 제 1 카운터치, 제 2 카운터 신호가 갖는 카운터치를 제 2 카운터치, 제 3 카운터 신호가 갖는 카운터치를 제 3 카운터치라고 부른다.

데이터 포맷부(205)에는, 디지털의 영상 신호(Video Signal)가 입력된다. 또한 데이터 포맷부(205)는 교류 전원(AC Cont)에 접속되어 있다.

데이터 포맷부(205)에 입력된 디지털의 영상 신호는, 제 1 SDRAM(203), 제 2 SDRAM(204) 또는 제 3 SDRAM(207)의 지정된 번지에 순차로 기록된다. 디지털의 영상 신호는, 복수의 SDRAM에 동시에 기록되는 것은 아니고, 항상 1개의 SDRAM니 만큼 기록된다.

또한 데이터 포맷부(205)에 있어서, 입력된 디지털의 영상 신호의 비트수를 증가시키고 나서, 제 1 SDRAM(203), 제 2 SDRAM(204) 또는 제 3 SDRAM(207)에 기록되도록 하여도 좋다.

다음에 기록된 영상 신호는, 제 1 SDRAM(203), 제 2 SDRAM(204) 또는 제 3 SDRAM(207)의 지정된 번지로부터 차례로 판독된다. 디지털의 영상 신호는, 복수의 SDRAM으로부터 동시에 판독되는 것은 아니고, 항상 1개의 SDRAM만으로부터 판독된다.

도 13에, 제 1 SDRAM(203)과 제 2 SDRAM(204)과 제 3 SDRAM(207)에 있어서의, 영상 신호의 기록과 판독의 타이밍을 도시한다.

기록 기간(p)에 있어서 제 1 SDRAM(203)에 영상 신호가 기록된다. 그리고 기록 기간(p)에 있어서 제 1 SDRAM(203)에 기록된 영상 신호가, 제 1 판독 기간(p)과 제 2 판독 기간(p)에 있어서 2회 판독된다.

또한 기록 기간(p-1)에 있어서 제 2 SDRAM(204)에 영상 신호가 기록된다. 그리고 기록 기간(p-1)에 있어서 제 2 SDRAM(204)에 기록된 영상 신호는, 제 1 판독 기간(p-1)과 제 2 판독 기간(p-1)에 있어서 2회 판독된다.

또한 기록 기간(p+1)에 있어서 제 3 SDRAM(207)에 영상 신호가 기록된다. 그리고 기록 기간(p+1)에 있어서 제 3 SDRAM(207)에 기록된 영상 신호는, 제 1 판독 기간(p+1)과 제 2 판독 기간(p+1)에 있어서 2회 판독된다.

그리고 기록 기간(p)과, 제 1 및 제 2 판독 기간(p-1)은 동시에 출현하고 있다. 결국, 제 1 SDRAM(203)에 영상 신호가 기록되는 것과 병행하여, 제 2 SDRAM(204)으로부터 영상 신호가 2회 판독되어 있다.

또한 기록 기간(p+1)과, 제 1 및 제 2 판독 기간(p)은 동시에 출현하고 있다. 결국, 제 3 SDRAM(207)에 영상 신호가 기록되는 것과 병행하여, 제 1 SDRAM(203)으로부터 영상 신호가 2회 판독되고 있다.

또한 기록 기간(p+2)과, 제 1 및 제 2 판독 기간(p+1)은 동시에 출현하고 있다. 결국, 제 2 SDRAM(204)에 영상 신호가 기록되는 것과 병행하여, 제 3 SDRAM(207)으로부터 영상 신호가 2회 판독되고 있다.

제 1 및 제 2 판독 기간(p)이 종료하면 블랭크 기간이 출현한다. 제 1 SDRAM(203)의 블랭크 기간 중, 제 2 SDRAM(204)은 기록 기간(p+2) 중이고, 제 3 SDRAM(207)은 제 1 및 제 2 판독 기간(p+1) 중이다.

제 1 및 제 2 판독 기간(p-1)이 종료하면 블랭크 기간이 출현한다. 제 2 SDRAM(2O4)의 블랭크 기간 중, 제 3 SDRAM(207)은 기록 기간(p+1) 중이고, 제 1 SDRAM(207)은 제 1 및 제 2 판독 기간(p) 중이다.

제 1 및 제 2 판독 기간(p+1)이 종료하면 블랭크 기간이 출현한다. 제 3 SDRAM(207)의 블랭크 기간 중, 제 1 SDRAM(2O3)은 기록 기간(p+3) 중이고, 제 2 SDRAM(204)는 제 1 및 제 2 판독 기간(p+2) 중이다.

제 1 SDRAM(203), 제 2 SDRAM(204), 제 3 SDRAM(207)에 있어서, 블랭크 기간이 종료하면, 각각 다음의 기록 기간이 개시된다.

2회 판독된 영상 신호는 데이터 포맷부(205)에 입력된다. 그리고 데이터 포맷부(205)에 있어서, 2회 판독된 영상 신호 중 어느 한쪽의 영상 신호는, 아날로그로 변환되었을 때에 액정의 대향 전극의 전위를 기준으로 하여 극성이 반전하도록, 데이터 처리된다. 그리고, 데이터 처리된 영상 신호와 데이터 처리되지 않은 영상 신호와의 2개의 영상 신호가, 데이터 포맷부(205)로부터 출력된다.

데이터 포맷부(205)로부터 출력된 2개의 영상 신호는, D/A 변환 회로(208)에 입력되고, 아날로그로 변환된다. 아날로그로 변환된 2개의 영상 신호는, 대향 전극의 전위를 기준으로 하여 극성이 반전하고 있다. 아날로그로 변환된 2개의 영상 신호는, 순차로 소스 신호선 구동 회로에 입력된다.

또한, 데이터 포맷부(205)에 있어서, 영상 신호를 직렬-병렬 변환하고, 분할 구동의 분할수분만 분할하고 나서, D/A 변환 회로(208)에 입력하여도 좋다.

본 발명의 구동 방법이 사용되는 액티브 매트릭스형 액정 표시 장치의 구조와 화소부에 입력되는 표시 신호의 극성에 대해서는, 도 4 내지 도 9에 도시한 것과 동일하기 때문에, 본 실시예에서는 설명을 생략한다.

또, 본 실시예에서는, 도 1의 제 1 SDRAM(203)과 제 2 SDRAM(204)과 제 3 SDRAM(207)에 있어서의 영상 신호의 기록과 판독은, 도 13에 도시한 타이밍으로 행해진다고는 한하지 않는다. 제 1 및 제 2 판독 기간이, 기록 기간보다도 길어도 좋고, 짧아도 좋다. 단, 2개 이상의 SDRAM에 영상 신호가 기록되거나, 또한 2개 이상의 SDRAM으로부터 영상 신호가 판독되는 일이 없도록, 블랭크 기간의 길이를 조정하는 것이 중요하다.

또한 블랭크 기간은, 기록 기간과 제 1 판독 기간과의 사이에 설치하여도 좋고, 제 2 판독 기간과 기록 기간의 사이에 설치하여도 좋다. 또한 제 1 판독 기간과 제 2 판독 기간의 사이에 설치하여도 좋다.

2회 판독된 영상 신호는 데이터 포맷부(205)에 입력된다.

(실시예 4)

본 실시예에서는, 아날로그 방식으로 구동하는 본 발명의 반도체 표시 장치가 자세한 구성에 대하여 설명한다. 도 14에 아날로그 방식으로 구동하는 본 발명의 반도체 표시 장치의 일 예를, 블록도로 도시한다.

301은 소스 신호선 구동 회로, 302는 게이트 신호선 구동 회로, 303은 화소부를 도시하고 있다. 본 실시예에서는 소스 신호선 구동 회로와 게이트 신호선 구동 회로를 1개씩 설치하였지만, 본 발명은 이 구성에 한정되지 않는다. 소스 신호 선 구동 회로를 2개 설치하여도 좋고, 게이트 신호선 구동 회로를 2개 설치하여도 좋다.

소스 신호선 구동 회로(301)는, 시프트 레지스터(301-1), 레벨 시프트(301-2), 샘플링 회로(301-3)를 갖고 있다. 또 레벨 시프트(301-2)는 필요에 따라서 사용하면 좋고, 반드시 사용하지 않아도 좋다. 또한 본 실시예에 있어서 레벨 시프트(301_2)는 시프트 레지스터(301_1)와 샘플링 회로(301_3) 사이에 설치하는 구성으로 하였지만, 본 발명은 이 구성에 한정되지 않는다. 시프트 레지스터(301_1) 중에 레벨 시프트(301_2)가 내장되어 있는 구성으로 하여도 좋다.

화소부(303)에서는 소스 신호선 구동 회로(301)에 접속된 소스 신호선(304)과 게이트 신호선 구동 회로(302)에 접속된 게이트 신호선(306)이 교차하고 있다. 그 소스 신호선(304)과 게이트 신호선(306)에 둘러싸인 영역에 화소(305)의 박막 트랜지스터(화소 TFT)(307)와 대향 전극과 화소 전극 사이에 액정을 끼운 액정 셀(308)과 보유 용량(309)이 설치되어 있다. 또 본 실시예에서는 보유 용량(309)을 설치한 구성을 나타내지만, 보유 용량(309)은 반드시 설치할 필요는 없다.

또한 게이트 신호선 구동 회로(302)는 시프트 레지스터, 버퍼(모두 도시하지 않음)를 갖고 있다. 또한, 레벨 시프트를 갖고 있어도 좋다.

패널 제어 신호인 소스용의 클록 신호(S-CLK), 소스용의 스타트 펄스 신호(S-SP)가 시프트 레지스터(301_1)에 입력된다. 시프트 레지스터(301_1)로부터 표시 신호를 샘플링하기 위한 샘플링 신호가 출력된다. 출력된 샘플링 신호는 레벨 시프트(301_2)에 입력되고, 그 전위의 진폭이 커져 출력된다.

레벨 시프트(301_2)로부터 출력된 샘플링 신호는 샘플링 회로(301_3)에 입력된다. 그리고 동시에, 영상 신호선(도시하지 않음)을 통해서 영상 신호가 샘플링 회로(301_3)에 입력된다.

샘플링 회로(301_3)에 있어서, 입력된 영상 신호가 샘플링 신호에 의해서 각각 샘플링되어 표시 신호로서 소스 신호선(304)에 입력된다.

화소 TFT(307)는 게이트 신호선 구동 회로(302)로부터 게이트 신호선(306)을 통해서 입력되는 선택 신호에 의해서 온 상태가 된다. 샘플링되어 소스 신호선(304)에 입력된 표시 신호는 온 상태의 화소 TFT(307)를 통해서 소정의 화소(305)의 화소 전극에 입력된다.

이 입력된 표시 신호의 전위에 의해 액정이 구동하여, 투과 광량을 제어하고, 화소(305)에 화상의 일부(각 화소에 상당하는 화상)가 표시된다.

또 본 실시예는 실시예 1 내지 실시예 3과 자유롭게 조합하는 것이 가능하다.

(실시예 5)

본 실시예에서는 실시예 4에서 나타낸 소스 신호선 구동 회로(301)의 상세한 회로 구성에 대해서 설명한다. 또 실시예 4에서 도시한 소스 신호선 구동 회로는 본 실시예에서 나타내는 구성에 한정되지 않는다.

도 15에 본 실시예의 소스 신호선 구동 회로의 회로도를 도시한다. 301_1은 시프트 레지스터, 301_2는 레벨 시프트, 301_3은 샘플링 회로를 도시하고 있다.

소스용의 클록 신호(S-CLK), 소스용의 스타트 펄스 신호(S-SP), 구동 방향 전환 신호(SL/R)는 각각 도면에 도시한 배선으로부터 시프트 레지스터(301_1)에 입력된다. 영상 신호는 영상 신호선(310)을 통해서 샘플링 회로(301_3)에 입력된다. 본 실시예에서는 4분할로 분할 구동한 경우의 예를 나타낸다. 따라서, 영상 신호선(310)은 4개 존재한다. 그러나 본 실시예는 이 구성에 한정되지 않고, 분할 수는 임의로 정할 수 있다.

각 영상 신호(310)에 입력된 영상 신호는 샘플링 회로(301_3)에 있어서, 레벨 시프트(301_2)로부터 입력되는 샘플링 신호에 의해서 샘플링된다. 구체적으로는 영상 신호는 샘플링 회로(301_3)가 갖는 아날로그 스위치(311)에 있어서 샘플링되어, 각각 대응하는 소스 신호선(304_1 내지 304_4)에 동시에 입력된다.

상기 동작을 반복함으로써 모든 소스 신호선에 표시 신호가 입력된다.

도 16a에 아날로그 스위치(311)의 등가 회로도를 도시한다. 아날로그 스위치(311)는 n채널형 TFT와 p채널형 TFT를 갖고 있다. 영상 신호가 도면에 도시하는 배선으로부터 Vin으로서 입력된다. 그리고 레벨 시프트(301_2)로부터 출력된 샘플링 신호와 해당 샘플링 신호는 반대의 극성을 갖는 신호가 각각 IN 또는 INb로부터 입력된다. 이 샘플링 신호에 의해서 영상 신호가 샘플링되고, 표시 신호로서 Vout으로부터 출력된다.

도 16b에 레벨 시프트(301_2)의 등가 회로도를 도시한다. 시프트 레지스터(301_1)로부터 출력된 샘플링 신호와 해당 샘플링 신호는 반대의 극성을 갖는 신호가 각각 Vin 또는 Vinb로부터 입력된다. 또한, Vddh는 플러스 전압, Vss는 마이너스 전압의 인가를 나타내고 있다. 레벨 시프트(3011_2)는 Vin에 입력된 신호를 고전압화하여 반전시킨 신호가 Voutb로부터 출력되도록 설계되어 있다. 요컨대, Vin에 Hi가 입력되면 Voutb로부터 Vss 상당의 신호가, Lo가 입력되면 Voutb로부터 Vddh 상당의 신호가 출력된다.

또 본 실시예는 실시예 1 내지 실시예 4와 자유롭게 조합하는 것이 가능하다.

(실시예 6)

이하에, 본 발명의 반도체 표시 장치가 갖는 프레임 레이트 변환부에 대해서 도 17을 참조하여 설명한다.

도 17에 도시하는 프레임 레이트 변환부(100)는 도 1에 도시한 것과 동일하기 때문에, 자세한 동작이나 구성에 대한 설명은 실시예를 참조한다. 단, 본 실시예에서는 프레임 레이트 변환부(100)로부터 출력된 영상 신호는 D/A 변환 회로에 입력하지 않고, 디지털인채로 소스 신호선 구동 회로에 입력하고 있다.

또 SDRAM의 수는 2개에 한정되지 않고, 2개 이상이면 몇 개라도 좋다.

본 실시예에서 이용하는 디지털 방식으로 구동하는 반도체 표시 장치에 대해서 도 18을 참조하여 설명한다.

도 18에 디지털 방식으로 구동하는 본 발명의 반도체 표시 장치의 블록도를 도시한다. 여기서는 4비트의 디지털 구동 방식의 반도체 표시 장치를 예로 들고 있다. 또 본 실시예에서 사용되는 디지털 구동 방식의 반도체 표시 장치는 도 18에 도시한 구조에 한정되지 않는다. 디지털의 영상 신호를 사용하여 표시를 행할 수 있으면, 반도체 표시 장치가 어떠한 구조를 갖고 있어도 좋다.

디지털 구동 방식의 반도체 표시 장치는 도 18에 도시하는 바와 같이, 소스 신호선 구동 회로(412), 게이트 신호선 구동 회로(409) 및 화소부(413)가 설치되어 있다.

소스 신호선 구동 회로(412)는 시프트 레지스터(401), 래치1(LAT1; 403), 래치2(LAT2; 404) 및 D/A 변환 회로(406)가 설치되어 있다. 그리고 프레임 레이트 변환부(100)로부터 디지털의 영상 신호가 어드레스선(402a 내지 402d)에 입력되어 있다.

어드레스선(402a 내지 d)은 래치1(LAT1; 403)에 접속되어 있다. 또한 래치 펄스선(405)이 래치2(LAT2; 404)에 접속되어 있다. 또한 계조 전압선(407)이 D/A 변환 회로(406)에 접속되어 있다.

또 본 실시예에서는 래치1(403) 및 래치2(404; LATl 및 LAT2)는 각각 4개의 래치를 편의상 하나로 묶어 나타내고 있다.

그리고 소스 신호선 구동 회로(412)의 D/A 변환 회로(406)에 접속된 소스 신호선(408)과 게이트 신호선 구동 회로(409)에 접속된 게이트 신호선(410)이 화소부(413)에 설치되어 있다.

화소부(413)에 있어서, 소스 신호선(408)과 게이트 신호선(410)이 교차한 부분에 화소(415)가 설치되어 있고, 화소(415)는 화소 TFT(411) 및 액정 셀(414)을 갖고 있다.

시프트 레지스터(401)로부터의 타이밍 신호에 의해, 어드레스선(402a 내지 402d)에 공급된 디지털의 영상 신호가 모든 LAT1(403)에 순차 기록된다. 또, 본 명세서에 있어서, 모든 LAT1(403)을 LAT1군이라고 총칭한다.

LAT1군으로의 디지털 영상 신호의 기록이 대강 종료하기까지의 기간은 1라인 기간이라고 불린다. 즉, 가장 좌측의 LAT1로의 디지털의 영상 신호의 기록이 개시되고 나서, 가장 오른쪽의 LAT1로의 디지털의 영상 신호의 기록이 종료하는 시점까지의 기간이 1라인 기간이다. 또, LAT1군으로의 디지털의 영상 신호의 기록이 대강 종료하기까지의 기간과 수평 귀선 기간을 합쳐서, 1개의 라인 기간으로 하여도 좋다.

LAT1군에 대한 디지털의 영상 신호의 기록이 종료한 후, LAT1군에 기록된 디지털의 영상 신호는 래치 펄스선(405)에 입력되는 래치 시그널에 의해서, 모든 LAT2(404)에 일제히 전송되어 기록된다. 또, 본 명세서에 있어서, 모든 LAT2를 LAT2군이라고 총칭한다.

디지털의 영상 신호를 LAT2군에 전송한 후, 2번째의 라인 기간이 개시된다.따라서, 시프트 레지스터(401)로부터의 타이밍 신호에 의해, 다시 LAT1군에 어드레스선(402a 내지 402d)에 공급되는 디지털의 영상 신호의 기록이 순차 행하여진다.

이 2번째의 1라인 기간의 개시에 맞추어, LAT2군에 기록된 디지털의 영상 신호가 D/A 변환 회로(406)에 일제히 입력된다. 그리고 입력된 디지털의 영상 신호가 D/A 변환 회로(406)에 일제히 입력된다. 그리고 입력된 디지털의 영상 신호는 D/A 변환 회로(406)에 있어서, 그 디지털의 영상 신호가 갖는 화상 정보에 따른 전압을 갖는 아날로그의 표시 신호로 변환되어 소스 신호선(408)에 입력된다.

게이트 신호선 구동 회로(409)로부터 출력되는 선택 신호에 의해서, 대응하 는 화소 TFT(411)의 스위칭이 행하여지고, 소스 신호선(408)에 입력되는 아날로그의 표시 신호에 의해서 액정 분자가 구동된다.

본 실시예에서는 어드레스선(402)에 입력되는 영상 신호의 값을 각 프레임 기간마다 변화시킴으로써, D/A 변환 회로(406)로부터 출력되는 아날로그의 표시 신호의 극성을 변화시키고 있다.

(실시예 7)

본 발명의 반도체 표시 장치의 하나인 액정 표시 장치의 작성 방법의 일 예에 대해서 도 19 내지 도 22를 참조하여 설명한다. 여기서는 화소부의 화소 TFT 및 보유 용량과 화소부의 주변에 설치되는 소스 신호선 구동회로 및 게이트 신호선 구동 회로의 TFT를 동시에 제작하는 방법에 대해서 공정에 따라서 상세하게 설명한다.

도 19a에 있어서, 기판(501)에는 코닝사의 #7059 유리나 #1737 유리 등으로 대표되는 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판이나 석영 기판 등을 사용한다. 유리 기판을 사용하는 경우에는 유리 왜곡점보다도 10 내지 20℃ 정도 낮은 온도로 미리 열 처리하여 두어도 좋다. 그리고, 기판(501)의 TFT를 형성하는 표면에 기판(501)으로부터의 불순물 확산을 방지하기 위해서 산화 실리콘막, 질화 실리콘막 또는 산화 질화 실리콘막 등의 절연막으로 이루어지는 하지막(502)을 형성한다. 예를 들면, 플라스마 CVD법으로 SiH₄, NH₃, N₂O로 제작되 는 산화 질화 실리콘막(502a)을 10 내지 200㎚(바람직하게는 50 내지 100㎚), 마찬가지로 SiH₄, N₂O로 제작되는 산화 질화 수소화 실리콘막(502b)을 50 내지 200㎚(바람직하게는 100 내지 150㎚)의 두께로 적층하여 형성한다. 여기서는 하지막(502)을 2층 구조로 하여 도시하였지만, 상기 절연막의 단층막 또는 2층 이상 적층시켜 형성하여도 좋다.

산화 질화 실리콘막(502a)은 평행 평판형의 플라스마 CVD법을 이용하여 형성한다. 산화 질화 실리콘막(502a)은 SiH₄를 10SCCM, NH₃을 100SCCM, N₂O를 20SCCM으로 하여 반응실에 도입하고, 기판 온도 325℃, 반응 압력 40Pa, 방전 전력 밀도 0.41W/㎠, 방전 주파수 60㎒로 하였다. 한편, 산화 질화 수소화 실리콘막(502b)은 SiH₄를 5SCCM, N₂O를 120SCCM, H₂를 125SCCM으로 하여 반응실에 도입하고, 기판 온도 400℃, 반응 압력 20Pa, 방전 전력 밀도 0.41W/㎠, 방전 주파수 60㎒의 조건하에서 형성하였다. 이들의 막은 기판 온도를 변화시키고, 반응 가스의 전환만으로 연속하여 형성할 수 있다.

이와 같이 하여 제작한 산화 질화 실리콘막(502a)은 밀도가 9.28×10²²/㎤이며, 불화 수소 암모늄(NH₄HF₂)을 7.13%와 불화 암모늄(NH₄F)을 15.4% 포함하는 혼합 용액(스텔라케미퍼사 제조, 상품명 LAL500)의 20℃에 있어서의 에칭 속도가 약 63㎚/min으로 느리고, 치밀하고 딱딱한 막이다. 이와 같은 막을 하지막으로 사용하면, 이 위에 형성하는 반도체층에 유리 기판으로부터의 알칼리 금속 원소가 확산되 는 것을 방지하는 데 유효하다.

다음으로, 25 내지 80㎚(바람직하게는 30 내지 60㎚)의 두께로 비정질 구조를 갖는 비정질 반도체층(503a)을 플라스마 CVD법이나 스퍼터법 등 방법으로 형성한다. 비정질 구조를 갖는 반도체막에는 비정질 반도체층이나 미결정 반도체막이 있으며, 비정질 실리콘 게르마늄막 등의 비정질 구조를 갖는 화합물 반도체막을 적용하여도 좋다. 플라스마 CVD법으로 비정질 반도체층(503a)으로서 비정질 실리콘막을 형성하는 경우에는 하지막(502)과 비정질 반도체층(503a)은 양자를 연속 형성하는 것도 가능하다. 예를 들면, 상술한 바와 같이 산화 질화 실리콘막(502a)과 산화 질화 수소화 실리콘막(502b)을 플라스마 CVD법으로 연속하여 성막 후, 반응 가스를 SiH₄, N₂O, H₂로부터 SiH₄와 H₂ 또는 SiH ₄만으로 전환하면, 일단 대기 분위기에서 노출되지 않고 연속 형성할 수 있다. 그 결과 산화 질화 수소화 실리콘막(502b)의 표면의 오염을 방지하는 것이 가능해지고, 제작하는 TFT의 특성 분균일함이나 임계치 전압의 변동을 저감시킬 수 있다.

그리고, 결정화의 공정을 행하여 비정질 반도체층(503a)으로부터 결정질 반도체층(503b)을 제작한다. 그 방법으로서 레이저 어닐법이나 열 어닐법(고상 성장법), 또는 래피드 서멀 어닐법(RTA법)을 적용할 수 있다. 상술한 바와 같은 유리 기판이나 내열성이 떨어지는 플라스틱 기판을 사용하는 경우에는 특히 레이저 어닐법을 적용하는 것이 바람직하다. RTA법에서는 적외선 램프, 할로겐 램프, 메탈 할라이드 램프, 크세논 램프 등을 광원으로 사용한다. 또는 일본 특개평 7-130652호 공보에서 개시된 기술에 따라서, 촉매 원소를 사용하는 결정화법으로 결정질 반도 체층(503b)을 형성할 수 있다. 결정화의 공정에서는 우선, 비정질 반도체층이 함유하는 수소를 방출시켜 두는 것이 바람직하고, 400 내지 500℃로 1 시간 정도의 열 처리를 행하여 함유하는 수소량을 5atom% 이하로 하고 나서 결정화시키면 막 표면의 거칠함을 방지할 수 있기 때문에 좋다.

또한, 플라스마 CVD법으로 비정질 실리콘막의 형성 공정에 있어서, 반응 가스에 SiH₄와 아르곤(Ar)을 사용하여, 성막시의 기판 온도를 400 내지 450℃로 하여 형성하면, 비정질 실리콘막의 함유 수소 농도를 5atomic% 이하로 할 수도 있다. 이와 같은 경우에 있어서 수소를 방출시키기 위한 열 처리는 불필요해진다.

결정화를 레이저 어닐법으로 행하는 경우에는 펄스 발진형 또는 연속 발진형의 엑시머 레이저나 아르곤 레이저를 그 광원으로 한다. 펄스 발진형의 엑시머 레이저를 사용하는 경우에는 레이저광을 선형으로 가공하여 레이저 어닐을 행한다. 레이저 어닐 조건은 실시자가 적절히 선택하는 것이지만, 예를 들면, 레이저 펄스 발진 주파수 300㎐로 하고, 레이저 에너지 밀도를 100 내지 500mJ/㎠(대표적으로는 300 내지 400mJ/㎠로 한다. 그리고 선형 빔을 기판 모든 면에 걸쳐서 조사하고, 이 때의 선형 빔의 중복률(오버랩률)을 50 내지 90%로 하여 행한다. 이와 같이 하여 도 19b에 도시하는 바와 같이 결정질 반도체층(503b)을 얻을 수 있다.

그리고, 결정질 반도체층(503b) 상에 제 1 포토 마스크(PM1)를 사용하고, 포토리소그래피의 기술을 이용하여 레지스트 패턴을 형성하고, 드라이 에칭에 의해서 결정질 반도체층을 아일랜드형으로 분할하여, 도 19c에 도시하는 바와 같이 아일랜 드형 반도체층(504 내지 508)을 형성한다. 결정질 실리콘막의 드라이 에칭에는 CF₄과 O₂의 혼합 가스를 사용한다.

이와 같은 아일랜드형 반도체층에 대하여, TFT의 임계치 전압(Vth)을 제어할 목적으로 p형을 부여하는 불순물 원소를 1×10¹⁶ 내지 5×10¹⁷atoms/㎤ 정도의 농도로 아일랜드형 반도체층의 모든 면에 첨가하여도 좋다. 반도체에 대하여 p형을 부여하는 불순물 원소에는 붕소(B), 알루미늄(Al), 갈륨(Ga) 등 주기율표 제 13족의 원소가 알려져 있다. 그 방법으로서, 이온 주입법이나 이온 도프법(또는 이온 샤워 도핑법)을 이용할 수 있지만, 대면적 기판을 처리하기 위해서는 이온 도프법이 적합하다. 이온 도프법에서는 디보란(B₂H₆)을 소스 가스로서 사용하여 붕소(B)를 첨가한다. 이와 같은 불순물 원소의 주입은 반드시 필요한 것은 아니고 생략하여도 지장이 없지만, 특히 n채널형 TFT의 임계치 전압을 소정의 범위 내에 두기 위해서 적절하게 이용하는 수법이다.

게이트 절연막(509)은 플라스마 CVD법 또는 스퍼터법을 이용하여 막 두께를 40 내지 150㎚로 하여 실리콘을 포함하는 절연막으로 형성한다. 본 실시예에서는 120㎚의 두께로 산화 질화 실리콘막으로 형성한다. 또한, SiH₄와 N₂O에 O₂를 첨가시켜 제작된 산화 질화 실리콘막은 막 중의 고정 전하 밀도가 저감되어 있기 때문에 이 용도에 대하여 바람직한 재료가 된다. 또한, SiH₄와 N₂O와 H₂로 제작하는 산화 질화 실리콘막은 게이트 절연막의 계면 결함 밀도를 저감할 수 있기 때문에 바람직 하다. 물론, 게이트 절연막은 이와 같은 산화 질화 실리콘막에 한정되는 것이 아니고, 다른 실리콘을 포함하는 절연막을 단층 또는 적층 구조로서 사용하여도 좋다. 예를 들면, 산화 실리콘막을 사용하는 경우에는 플라스마 CVD법으로, TEOS(Tetraethyl 0rthosilicate)와 O₂를 혼합하여, 반응 압력 40Pa, 기판 온도 300 내지 400℃로 하고, 고주파(13.56㎒) 전력 밀도 0.5 내지 0.8W/㎠로 방전시켜 형성할 수 있다. 이와 같이 하여 제작된 산화 실리콘막은 그 후 400 내지 500℃의 열 어닐에 의해 게이트 절연막으로서 양호한 특성을 얻을 수 있다(도 19c).

그리고, 도 19d에 도시하는 바와 같이, 제 1 형상의 게이트 절연막(509) 상에 게이트 전극을 형성하기 위한 내열성 도전층(511)을 200 내지 400㎚(바람직하게는 250 내지 350㎚)의 두께로 형성한다. 내열성 도전층(511)은 단층으로 형성하여도 좋고, 필요에 따라서 2층 또는 3층의 복수의 층으로 이루어지는 적층 구조로 하여도 좋다. 내열성 도전층에는 Ta, Ti, W로부터 선택된 원소, 또는 상기 원소를 성분으로 하는 합금이나, 상기 원소를 조합한 합금막이 포함된다. 이들의 내열성 도전층은 스퍼터법이나 CVD법으로 형성되는 것으로서, 저저항화를 도모하기 위해서 함유하는 불순물 농도를 저감시키는 것이 바람직하고, 특히 산소 농도에 관해서는 30ppm 이하로 하면 좋다. 본 실시예에서는 W막을 300㎚의 두께로 형성한다. W막은 W를 타깃으로 하여 스퍼터법으로 형성하여도 좋고, 6불화 텅스텐(WF₆)을 사용하여 열 CVD법으로 형성할 수도 있다. 어느쪽이든 게이트 전극으로 사용하기 위해서는 저저항화를 도모할 필요가 있어, W막의 저항률은 20μΩ㎝ 이하로 하는 것이 바 람직하다. W막은 결정 입자를 크게 함으로써 저저항률화를 도모할 수 있지만, W 중에 산소 등의 불순물 원소가 많은 경우에는 결정화가 저해되어 고저항화 한다. 이것으로부터, 스퍼터법에 의한 경우, 순도 99.9999% 또는 99.99%의 W타깃을 사용하고, 또한 성막시에 기상 중으로부터의 불순물의 혼입이 없도록 충분히 배려하여 W막을 형성함으로써, 저항률 9 내지 20μΩ㎝를 실현할 수 있다.

한편, 내열성 도전층(511)에 Ta막을 사용하는 경우에는 마찬가지로 스퍼터법으로 형성하는 것이 가능하다. Ta막은 스패터 가스에 Ar을 사용한다. 또한, 스패터시의 가스 중에 적량의 Xe나 Kr을 가하여 두면, 형성하는 막의 내부 응력을 완화하여 막의 박리를 방지할 수 있다. α상(相)의 Ta막의 저항률은 20μΩ㎝ 정도로서 게이트 전극에 사용할 수 있지만, β상의 Ta막의 저항률은 180μΩ㎝ 정도로서 게이트 전극으로 하는 것에는 적합하지 않았다. TaN막은 α상에 가까운 결정 구조를 갖기 때문에, Ta막의 하지에 TaN막을 형성하면 α상의 Ta막을 용이하게 얻을 수 있다. 또한, 도시하지 않지만, 내열성 도전층(511) 아래 2 내지 20㎚ 정도의 두께로 인(P)을 도프한 실리콘막을 형성하여 두는 것은 유효하다. 이것에 의해, 그 위에 형성되는 도전막의 밀착성 향상과 산화 방지를 도모하는 동시에, 내열성 도전층(511)이 미량으로 함유하는 알칼리 금속 원소가 제 1 형상의 게이트 절연막(509)에 확산되는 것을 방지할 수 있다. 어느쪽이든 내열성 도전층(511)은 저항률을 10 내지 50μΩ㎝의 범위로 하는 것이 바람직하다.

다음에, 제 2 포토 마스크(PM2)를 사용하고, 포토리소그래피의 기술을 이용하여 레지스트에 의한 마스크(512 내지 517)를 형성한다. 그리고, 제 1 에칭 처리 를 행한다. 본 실시예에서는 ICP 에칭 장치를 사용하여, 에칭용 가스에 Cl₂와 CF₄를 사용하고, 1Pa의 압력으로 3.2W/㎠의 RF(13.56㎒) 전력을 투입하여 플라스마를 형성하여 행한다. 기판측(시료 스테이지)에도 224㎽/㎠의 RF(13.56㎒) 전력을 투입하고, 이것에 의해 실질적으로 음의 자기 바이어스 전압이 인가된다. 이 조건에서 W막의 에칭 속도는 약 100㎚/min이다. 제 1 에칭 처리는 이 에칭 속도를 기초로 W막이 알맞게 에칭되는 시간을 추정하고, 그것보다도 에칭 시간을 20% 증가시킨 시간을 에칭 시간으로 하였다.

제 1 에칭 처리에 의해 제 1 테이퍼 형상을 갖는 도전층(518 내지 523)이 형성된다. 도전층(518 내지 523)의 테이퍼부의 각도는 15 내지 30˚가 되도록 형성된다. 찌꺼기를 남기지 않고 에칭하기 위해서는 10 내지 20% 정도의 비율로 에칭 시간을 증가시키는 오버 에칭을 실시하기로 한다. W막에 대한 산화 질화 실리콘막(제 1 형상의 게이트 절연막(509))의 선택비는 2 내지 4(대표적으로는 3)이기 때문에, 오버 에칭 처리에 의해, 산화 질화 실리콘막이 노출된 면은 20 내지 50㎚ 정도 에칭되어 제 1 테이퍼 형상을 갖는 도전층(518 내지 523)의 단부 근방에 테이퍼 형상이 형성된 제 2 형상의 게이트 절연막(580)이 형성된다.

그리고, 제 1 도핑 처리를 행하여 1 도전형의 불순물 원소를 아일랜드형 반도체층에 첨가한다. 여기서는 n형을 부여하는 불순물 원소 첨가 공정을 행한다. 제 1 형상의 도전층을 형성한 마스크(512 내지 517)를 그대로 남기고, 제 1 테이퍼 형상을 갖는 도전층(518 내지 523)을 마스크로서 자기 정합적으로 n형을 부여하는 불순물 원소를 이온 도프법으로 첨가한다. n형을 부여하는 불순물 원소를 게이트 전극의 단부에 있어서의 테이퍼부와 제 2 형상의 게이트 절연막(580)을 통과하여, 그 아래 위치하는 반도체층에 도달하도록 첨가하기 위해서 도즈량을 1×10¹³ 내지 5×10¹⁴atoms/㎠로 하고, 가속 전압을 80 내지 160keV로 하여 행한다. n형을 부여하는 불순물 원소로서 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용하지만, 여기서는 인(P)을 사용하였다. 이와 같은 이온 도프법에 의해 제 1 불순물 영역(524 내지 528)에는 1×10²⁰ 내지 1×10²¹atomic/㎤의 농도 범위로 n형을 부여하는 불순물 원소가 첨가되고, 테이퍼부의 아래쪽으로 형성되는 제 2 불순물 영역(A; 529 내지 533)에는 동 영역 내에서 반드시 균일하지 않지만 1×10¹⁷ 내지 1×10²⁰atomic/㎤의 농도 범위로 n형을 부여하는 불순물 원소가 첨가된다(도 20a).

이 공정에 있어서, 제 2 불순물 영역(A; 529 내지 533)에 있어서, 적어도 제 1 형상의 도전층(518 내지 523)과 겹친 부분에 포함되는 n형을 부여하는 불순물 원소의 농도 변화는 테이퍼부의 막 두께 변화를 반영한다. 즉, 제 2 불순물 영역(A; 529 내지 533)에 첨가되는 인(P)의 농도는 제 1 형상의 도전층(518 내지 523)에 겹치는 영역에 있어서, 해당 도전층의 단부로부터 내측을 향해서 서서히 농도가 낮아진다. 이것은 테이퍼부의 막 두께의 차에 의해서, 반도체층에 도달하는 인(P)의 농도가 변화하기 때문이다.

다음에, 도 20b에 도시하는 바와 같이 제 2 에칭 처리를 행한다. 에칭 처리도 마찬가지로 ICP 에칭 장치에 의해 행하고, 에칭 가스에 CF₄와 Cl₂의 혼합 가스를 사용하여, RF 전력 3.2W/㎠(13.56㎒), 바이어스 전력 45㎽/㎠(13.56㎒), 압력 1.0Pa로 에칭을 행한다. 이 조건으로 형성되는 제 2 형상을 갖는 도전층(540 내지 545)이 형성된다. 그 단부에는 테이퍼부가 형성되고, 해당 단부로부터 내측을 향하여 서서히 두께가 증가하는 테이퍼 형상이 된다. 제 1 에칭 처리와 비교하여 기판측에 인가하는 바이어스 전력을 낮게 한 만큼 등방성 에칭의 비율이 많아지고, 테이퍼부의 각도는 30 내지 6O˚가 된다. 마스크(512 내지 517)는 에칭되어 단부가 깎여서, 마스크(534 내지 539)가 된다. 또한, 제 2 형상의 게이트 절연막(580)의 표면이 40㎚ 정도 에칭되어, 새롭게 제 3 형상의 게이트 절연막(570)이 형성된다.

그리고, 제 1 도핑 처리보다도 도즈량을 내려 고가속 전압의 조건으로 n형을 부여하는 불순물 원소를 도핑한다. 예를 들면, 가속 전압을 70 내지 120keV로 하고, 1×10¹³/㎠의 도즈량으로 행하여, 제 2 형상을 갖는 도전층(540 내지 545)과 겹치는 영역의 불순물 농도를 1×10¹⁶ 내지 1×10¹⁸atoms/㎤가 되도록 한다. 이와 같이 하여, 제 2 불순물 영역(B; 546 내지 550)을 형성한다

그리고, p채널형 TFT를 형성하는 아일랜드형 반도체층(504, 506)에 1 도전형과는 반대의 도전형의 불순물 영역(556, 557)을 형성한다. 이 경우도 제 2 형상의 도전층(540, 542)을 마스크로 하여 p형을 부여하는 불순물 원소를 첨가하여, 자기 정합적으로 불순물 영역을 형성한다. 이 때, n채널형 TFT를 형성하는 아일랜드형 반도체층(505, 507, 508)은 제 3 포토 마스크(PM3)를 사용하여 레지스트의 마스크(551 내지 553)를 형성하고 모든 면을 피복한다. 여기서 형성되는 불순물 영역(556, 557)은 디보란(B₂H₆)을 사용한 이온 도프법으로 형성한다. 불순물 영역(556, 557)의 p형을 부여하는 불순물 원소의 농도는 2×10²⁰ 내지 2×10²¹atoms/㎤가 되도록 한다.

그러나, 이 불순물 영역(556, 557)은 상세하게는 n형을 부여하는 불순물 원소를 함유하는 3개의 영역으로 나누어 볼 수 있다. 제 3 불순물 영역(556a, 557a)은 1×10²⁰ 내지 1×10²¹atoms/㎤의 농도로 n형을 부여하는 불순물 원소를 포함하고, 제 4 불순물 영역(A; 556b, 557b)은 1×10¹⁷ 내지 1×10²⁰atoms/㎤의 농도로 n형을 부여하는 불순물 원소를 포함하며, 제 4 불순물 영역(B; 556c, 557c)은 1×10¹⁶내지 5×10¹⁸atoms/㎤의 농도로 n형을 부여하는 불순물 원소를 포함하고 있다. 그러나, 이들의 불순물 영역(556b, 556c, 557b, 557c)의 p형을 부여하는 불순물 원소의 농도를 1×10¹⁹atoms/㎤ 이상이 되도록 하고, 제 3 불순물 영역(556a, 557a)에 있어서는 p형을 부여하는 불순물 원소의 농도를 n형을 부여하는 불순물 원소의 농도의 1.5에서 3배가 되도록 함으로써, 제 3 불순물 영역에서 p채널형 TFT의 소스 영역 및 드레인 영역으로서 기능하기 때문에 조금도 문제는 생기지 않는다. 또한, 제 4 불순물 영역(B; 556c, 557c)은 일부가 제 2 테이퍼 형상을 갖는 도전층(540 또는 542)과 일부가 겹쳐 형성된다.

그 후, 도 21a에 도시하는 바와 같이, 제 2 형상을 갖는 도전층(540 내지 545) 및 게이트 절연막(570) 상에 제 1 층간 절연막(558)을 형성한다. 제 1 층간 절연막(558)은 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 또는 이들을 조합한 적층막으로 형성하면 좋다. 어느쪽이든 제 1 층간 절연막(558)은 무기 절연물 재료로 형성한다. 제 1 층간 절연막(558)의 막 두께는 100 내지 200㎚로 한다. 제 1 층간 절연막(558)으로서 산화 실리콘막을 사용하는 경우에는 플라스마 CVD법으로 TE0S와 O₂를 혼합하고, 반응 압력 40Pa, 기판 온도 300 내지 400℃로 하고, 고주파(13.56㎒) 전력 밀도 0.5 내지 0.8 W/㎠로 방전시켜서 형성할 수 있다. 또한, 제 1 층간 절연막(558)으로서 산화 질화 실리콘막을 사용하는 경우에는 플라스마 CVD법으로 SiH₄, N₂0, NH₃으로 제작되는 산화 질화 실리콘막, 또는 SiH₄, N₂O으로 제작되는 산화 질화 실리콘막으로 형성하면 좋다. 이 경우의 제작 조건은 반응 압력 20 내지 200Pa, 기판 온도 300 내지 400℃로 하고, 고주파(60㎒) 전력 밀도 0.1 내지 1.0 W/㎠로 형성할 수 있다. 또한, 제 1 층간 절연막(558)으로서 SiH₄, N₂0, H₂로 제작되는 산화 질화 수소화 실리콘막을 적용하여도 좋다. 질화 실리콘막도 마찬가지로 플라스마 CVD법으로 SiH₄, NH₃로 제작하는 것이 가능하다.

그리고, 각각의 농도로 첨가된 n형 또는 p형을 부여하는 불순물 원소를 활성화하는 공정을 행한다. 이 공정은 퍼니스(furnace) 어닐로(爐)를 사용하는 열 어닐법으로 행한다. 그 외에, 레이저 어닐법, 또는 래피드 서멀 어닐법(RTA법)을 적용할 수 있다. 열 어닐법에서는 산소 농도가 1ppm 이하, 바람직하게는 0.1ppm 이 하의 질소분위기 중에서 400 내지 700℃, 대표적으로는 500 내지 600℃로 행하는 것이며, 본 실시예에서는 550℃로 4 시간의 열 처리를 행하였다. 또한, 기판(501)에 내열 온도가 낮은 플라스틱 기판을 사용하는 경우에는 레이저 어닐법을 적용하는 것이 바람직하다.

활성화의 공정에 이어서, 분위기 가스를 변화시켜서, 3 내지 100%의 수소를 포함하는 분위기 중에서, 300 내지 450℃로 1 내지 12 시간의 열 처리를 행하고, 아일랜드형 반도체층을 수소화하는 공정을 행한다. 이 공정은 열적으로 여기된 수소에 의해 아일랜드형 반도체층에 있는 10¹⁶ 내지 10¹⁸㎤의 댕글링 본드(dangling bond)를 종단하는 공정이다. 수소화의 다른 수단으로서, 플라스마 수소화(플라스마에 의해 여기된 수소를 사용한다)를 행하여도 좋다. 어느쪽이든, 아일랜드형 반도체층(504 내지 508) 중의 결함 밀도를 10¹⁶/㎤ 이하로 하는 것이 바람직하고, 그 때문에 수소를 0.01 내지 0.1atomic% 정도 부여하면 좋다.

그리고, 유기 절연물 재료로 이루어지는 제 2 층간 절연막(559)을 1.0 내지 2.0㎛의 평균 막 두께로 형성한다. 유기 수지 재료로서는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, BCB(벤조 사이클로 부텐) 등을 사용할 수 있다. 예를 들면, 기판에 도포 후, 열 중합하는 타입의 폴리이미드를 사용하는 경우에는 클린 오븐에서 300℃로 소성하여 형성한다. 또한, 아크릴을 사용하는 경우에는 2액성의 것을 사용하여, 주재료와 경화제를 혼합한 후, 스피너를 사용하여 기판 모든 면에 도포한 후, 핫 플레이트에서 80℃로 60초의 예비 가열을 행하고, 또한 클린 오븐에서 250℃로 60분 소성하여 형성할 수 있다.

이와 같이, 제 2 층간 절연막(559)을 유기 절연물 재료로 형성함으로써, 표면을 양호하게 평탄화시킬 수 있다. 또한, 유기 수지 재료는 일반적으로 유전율이 낮기 때문에 기생 용량을 저감할 수 있다. 그러나, 흡습성이 있어 보호막으로는 적합하지 않기 때문에, 본 실시예와 같이, 제 1 층간 절연막(558)으로 형성한 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막 등과 조합하여 사용하면 좋다.

그 후, 제 4 포토 마스크(PM4)를 사용하여, 소정의 패턴의 레지스트 마스크를 형성하고, 각각의 아일랜드형 반도체층에 형성되어 소스 영역 또는 드레인 영역으로 하는 불순물 영역에 도달하는 콘택트 홀을 형성한다. 콘택트 홀은 드라이 에칭법으로 형성한다. 이 경우, 에칭 가스에 CF₄, O₂, He의 혼합 가스를 사용하여 유기 수지 재료로 이루어지는 제 2 층간 절연막(559)을 우선 에칭하고, 그 후, 계속해서 에칭 가스를 CF₄, O₂로서 제 1 층간 절연막(558)을 에칭한다. 또한, 아일랜드형 반도체층과의 선택비를 높이기 위해서, 에칭 가스를 CHF₃로 전환하여 제 3 형상의 게이트 절연막(570)을 에칭함으로써 콘택트 홀을 형성할 수 있다.

그리고, 도전성의 금속막을 스퍼터법이나 진공 증착법으로 형성하고, 제 5 포토 마스크(PM5)에 의해 레지스트 마스크 패턴을 형성하며, 에칭에 의해서 소스선(560 내지 564)과 드레인선(565 내지 568)을 형성한다. 화소 전극(569)은 드레인선과 함께 형성된다. 화소 전극(571)은 옆의 화소에 귀속하는 화소 전극을 나타내고 있다. 도시하지 않지만, 본 실시예에서는 이 배선을 Ti막을 50 내지 150 ㎚의 두께로 형성하고, 아일랜드형 반도체층의 소스 또는 드레인 영역을 형성하는 불순물 영역과 콘택트를 형성하고, 그 Ti막 상에 겹쳐서 알루미늄(Al)을 300 내지 400㎚의 두께로 형성하며, 또한 그 위에 투명 도전막을 80 내지 120㎚의 두께로 형성하였다. 투명 도전막에는 산화 인듐 산화 아연 합금(In₂O₃-ZnO), 산화 아연(ZnO)도 적합한 재료이며, 또한 가시광의 투과율이나 도전율을 높이기 위해서 갈륨(Ga)을 첨가한 산화 아연(ZnO:Ga) 등을 적절하게 사용할 수 있다.

이와 같이 하여 5장의 포토 마스크에 의해 동일한 기판상에 구동 회로(소스 신호선 구동 회로 및 게이트 신호선 구동 회로)의 TFT와 화소부의 화소 TFT를 갖는 기판을 완성시킬 수 있다. 구동 회로에는 제 1 p채널형 TFT(600), 제 1 n채널형 TFT(601), 제 2 p채널형 TFT(602), 제 2 n채널형 TFT(603), 화소부에는 화소 TFT(604), 보유 용량(605)이 형성되어 있다. 본 명세서에서는 편의상 이와 같은 기판을 액티브 매트릭스 기판이라고 부른다.

제 1 p채널형 TFT(600)에는 제 2 테이퍼 형상을 갖는 도전층이 게이트 전극(620)으로서의 기능을 갖고, 아일랜드형 반도체층(504)에 채널 형성 영역(606), 소스 영역 또는 드레인 영역으로서 기능하는 제 3 불순물 영역(607a), 게이트 전극(620)과 겹치지 않는 LDD 영역을 형성하는 제 4 불순물 영역(A; 607b), 일부가 게이트 전극(620)과 겹치는 LDD 영역을 형성하는 제 4 불순물 영역(B; 607c)을 갖는 구조로 되어 있다.

제 1 n채널형 TFT(601)에는 제 2 테이퍼 형상을 갖는 도전층이 게이트 전극(621)으로서의 기능을 갖고, 아일랜드형 반도체층(505)에 채널 형성 영역(608), 소스 영역 또는 드레인 영역으로서 기능하는 제 1 불순물 영역(609a), 게이트 전극(621)과 겹치지 않는 LDD 영역을 형성하는 제 2 불순물 영역(A; 609b), 일부가 게이트 전극(621)과 겹치는 LDD 영역을 형성하는 제 2 불순물 영역(B; 609c)을 갖는 구조로 되어 있다. 채널 길이 2 내지 7㎛에 대하여, 제 2 불순물 영역(B; 609c)이 게이트 전극(621)과 겹치는 부분의 길이는 0.1 내지 0.3㎛로 한다. 이 Lov의 길이는 게이트 전극(621)의 두께와 테이퍼부의 각도로부터 제어한다. n채널형 TFT에 있어서 이와 같은 LDD 영역을 형성함으로써, 드레인 영역 근방에 발생하는 고전계를 완화하고, 핫 캐리어의 발생을 방지하며, TFT의 열화를 방지할 수 있다.

구동 회로의 제 2 p채널형 TFT(602)는 마찬가지로, 제 2 테이퍼 형상을 갖는 도전층이 게이트 전극(622)으로서의 기능을 갖고, 아일랜드형 반도체층(506)에 채널 형성 영역(610), 소스 영역 또는 드레인 영역으로서 기능하는 제 3 불순물 영역(611a), 게이트 전극(622)과 겹치지 않는 LDD 영역을 형성하는 제 4 불순물 영역(A; 611b), 일부가 게이트 전극(622)과 겹치는 LDD 영역을 형성하는 제 4 불순물 영역(B; 611c)을 갖는 구조로 되어 있다.

구동 회로의 제 2 n채널형 TFT(603)에는 제 2 테이퍼 형상을 갖는 도전층이 게이트 전극(623)으로서의 기능을 갖고, 아일랜드형 반도체층(507)에 채널 형성 영역(612), 소스 영역 또는 드레인 영역으로서 기능하는 제 1 불순물 영역(613a), 게이트 전극(623)과 겹치지 않는 LDD 영역을 형성하는 제 2 불순물 영역(A; 613b), 일부가 게이트 전극(623)과 겹치는 LDD 영역을 형성하는 제 2 불순물 영역(B; 613c)을 갖는 구조로 되어 있다. 제 2 n채널형 TFT(601)와 같이 제 2 불순물 영역(B; 613c)이 게이트 전극(623)과 겹치는 부분의 길이는 0.1 내지 0.3㎛로 한다.

구동 회로는 시프트 레지스터, 버퍼 등의 논리 회로나 아날로그 스위치로 형성되는 샘플링 회로 등을 갖고 있다. 도 21b에서는 이들을 형성하는 TFT를 한쌍의 소스·드레인간에 하나의 게이트 전극을 설치한 싱글 게이트의 구조로 도시하였지만, 복수의 게이트 전극을 한쌍의 소스·드레인간에 설치한 멀티 게이트 구조로 하여도 지장 없다.

화소 TFT(604)에는 제 2 테이퍼 형상을 갖는 도전층이 게이트 전극(624)으로서의 기능을 갖고, 아일랜드형 반도체층(508)에 채널 형성 영역(614a, 614b), 소스 영역 또는 드레인 영역으로서 기능하는 제 1 불순물 영역(615a, 616, 617a), 게이트 전극(624)과 겹치지 않는 LDD 영역을 형성하는 제 2 불순물 영역(A; 615b), 일부가 게이트 전극(624)과 겹치는 LDD 영역을 형성하는 제 2 불순물 영역(B; 615c)을 갖는 구조로 되어 있다. 제 2 불순물 영역(B; 613c)이 게이트 전극(624)과 겹치는 부분의 길이는 0.1 내지 0.3㎛로 한다. 또한, 제 1 불순물 영역(617)으로부터 연장하여, 제 2 불순물 영역(A; 619b), 제 2 불순물 영역(B; 619c), 도전형을 결정하는 불순물 원소가 첨가되지 않은 영역(618)을 갖는 반도체층과 제 3 형상을 갖는 게이트 절연막과 동층으로 형성되는 절연층과 제 2 테이퍼 형상을 갖는 도전층으로 형성되는 용량 배선(625)으로 보유 용량(605)이 형성되어 있다.

화소 TFT(604)의 게이트 전극(624)은 게이트 절연막(570)을 통해서 그 아래 의 아일랜드형 반도체층(508)과 교차하고, 또한 복수의 아일랜드형 반도체층에 걸쳐 연장하여 게이트 신호선을 겸하고 있다. 보유 용량(605)은 화소 TFT(604)의 드레인 영역(617a)으로부터 연장하는 반도체층과 게이트 절연막(570)을 통해서 용량 배선(625)이 겹치는 영역에서 형성되어 있다. 이 구성에 있어서 반도체층(618)에는 가전자(valence electron) 제어를 목적으로 한 불순물 원소는 첨가되어 있지 않다.

이상과 같은 구성은 화소 TFT 및 구동 회로가 요구하는 사양에 따라서 각 회로를 구성하는 TFT의 구조를 최적화하여, 반도체 표시 장치의 동작 성능과 신뢰성을 향상시키는 것을 가능하게 하고 있다. 또한 게이트 전극을 내열성을 갖는 도전성 재료로 형성함으로써 LDD 영역이나 소스 영역 및 드레인 영역의 활성화를 용이하게 하고 있다. 또한, 게이트 전극에 게이트 절연막을 통해서 겹치는 LDD 영역을 형성할 때 도전형을 제어할 목적으로 첨가한 불순물 원소에 농도 구배를 갖게 하여 LDD 영역을 형성함으로써, 특히 드레인 영역 근방에 있어서의 전계 완화 효과가 높아지는 것을 기대할 수 있다.

액티브 매트릭스형의 액정 표시 장치의 경우, 제 1 p채널형 TFT(600)와 제 1 n채널형 TFT(601)는 고속 동작을 중시하는 시프트 레지스터, 버퍼, 레벨 시프트 등을 형성하는 데 사용한다. 도 21b에서는 이들의 회로를 논리 회로부로서 나타내고 있다. 제 1 n채널형 TFT(601)의 제 2 불순물 영역(B; 609c)은 핫 캐리어 대책을 중시한 구조로 되어 있다. 또한, 내압을 높여 동작을 안정화시키기 위해서 논리 회로부의 TFT를 한쌍의 소스·드레인간에 2개의 게이트 전극을 설치한 더블 게이트 구조로 하여도 좋다. 더블 게이트 구조의 TFT는 본 실시예의 공정을 이용하여 동일하게 제작할 수 있다.

또한, 아날로그 스위치로 구성하는 샘플링 회로에는 논리 회로부와 같은 구성의 제 2 p채널형 TFT(602)와 제 2 n채널형 TFT(603)를 적용할 수 있다. 샘플링 회로는 핫 캐리어 대책과 저오프 전류 동작이 중시되기 때문에, 샘플링 회로부의 제 2 p채널형 TFT(602)를 한쌍의 소스 영역·드레인 영역간에 3개의 게이트 전극을 설치한 트리플 게이트 구조로 하여도 좋고, 이와 같은 TFT는 본 실시예의 공정을 이용하여 동일하게 제작할 수 있다. 채널 길이는 3 내지 7㎛로 하고, 게이트 전극과 겹치는 LDD 영역을 Lov로 하고 그 채널 길이 방향의 길이는 0.1 내지 0.3㎛로 한다.

이와 같이, TFT의 게이트 전극의 구성을 싱글 게이트 구조로 할지, 복수의 게이트 전극을 한쌍의 소스·드레인간에 설치한 멀티 게이트 구조로 할지는 회로의 특성에 따라서 실시자가 적절히 선택하면 좋다.

다음으로, 도 22a에 도시하는 바와 같이, 도 21b의 상태의 액티브 매트릭스 기판에 주형(柱狀) 스페이서로 이루어지는 스페이서를 형성한다. 스페이서는 수㎛의 입자를 살포하여 설치하는 방법으로도 좋지만, 여기서는 기판 모든 면에 수지막을 형성한 후 이것을 패터닝하여 형성하는 방법을 채용하였다. 이와 같은 스페이서의 재료에 한정은 없지만, 예를 들면, JSR사 제조의 NN700을 사용하여, 스피너로 도포한 후, 노광과 현상 처리에 의해서 소정의 패턴으로 형성한다. 또한 클린 오븐 등을 사용하여 150 내지 200℃로 가열하여 경화시킨다. 이와 같이 하여 제작되 는 스페이서는 노광과 현상 처리의 조건에 따라서 형상을 다르게 할 수 있지만, 바람직하게는 스페이서의 형상은 주형으로 정상부가 평탄한 형상이 되도록 하면, 대향측의 기판을 합쳤을 때 액정 패널로서의 기계적인 강도를 확보할 수 있다. 형상은 원추형, 각뿔형 등 특별한 한정은 없지만, 예를 들면 원추형으로 하였을 때 구체적으로는 높이를 1.2 내지 5㎛로 하고, 평균 반경을 5 내지 7㎛, 평균 반경과 저면부의 반경의 비를 1대 1.5로 한다. 이 때 측면의 테이퍼 각은 ±15˚ 이하로 한다.

스페이서의 배치는 임의로 결정하면 좋지만, 바람직하게는 도 22a에서 도시하는 바와 같이, 화소부에 있어서는 화소 전극(569)의 콘택트부(631)와 겹쳐 그 부분을 덮도록 주형 스페이서(656)를 형성하면 좋다. 콘택트부(631)는 평탄성이 손상되어 이 부분에서는 액정이 잘 배향되지 않으므로, 이와 같이 하여 콘택트부(631)에 스페이서용의 수지를 충전하는 형으로 주형 스페이서(656)를 형성함으로써 스페이서(656) 근방의 전계에 교란에 의한 액정 분자의 배향의 교란을 방지할 수 있다. 또한, 구동 회로의 TFT 상에도 스페이서(655a 내지 655e)를 형성하여 둔다. 이 스페이서는 구동 회로부의 모든 면에 걸쳐 형성하여도 좋고, 도 22a에서 도시하는 바와 같이 소스선 및 드레인선을 덮도록 하여 설치하여도 좋다.

그 후, 배향막(657)을 형성한다. 통상 액정 표시 소자의 배향막에는 폴리이미드 수지를 사용한다. 배향막을 형성한 후, 러빙 처리를 실시하여 액정 분자가 어떤 일정한 프리틸트 각을 갖고 배향하도록 하였다. 화소부에 설치한 주형 스페이서(656)의 단부로부터 러빙 방향에 대하여 러빙되지 않는 영역이 2㎛ 이하가 되도록 하였다. 또한, 러빙 처리에서는 정전기의 발생이 종종 문제가 되지만, 구동 회로의 TFT 상에 형성한 스페이서(655a 내지 655e)에 의해 정전기로부터 TFT를 보호하는 효과를 얻을 수 있다. 또한 도면에는 도시하지 않지만, 배향막(657)을 먼저 형성하고 나서 스페이서(656, 655a 내지 655e)를 형성한 구성으로 하여도 좋다.

대향측의 대향 기판(651)에는 차광막(652), 투명 도전막(653) 및 배향막(654)을 형성한다. 차광막(652)은 Ti막, Cr막, Al막 등을 150 내지 300㎚의 두께로 형성한다. 그리고, 화소부와 구동 회로가 형성된 액티브 매트릭스 기판과 대향 기판을 밀봉제(658)로 접합한다. 밀봉제(658)에는 필터(도시하지 않음)가 혼입되어 있고, 이 필터와 스페이서(656, 655a 내지 655e)에 의해서 균일한 간격을 갖고 2장의 기판이 접합된다. 그 후, 양 기판 사이에 액정 재료(659)를 주입한다. 액정 재료에는 공지의 액정 재료를 사용하면 좋다. 예를 들면, TN 액정 외에, 전장(電場)에 대하여 투과율이 연속적으로 변화하는 전기 광학 응답성을 나타내는, 무임계치 반강유전성 혼합 액정을 사용할 수도 있다. 이 무임계치 반강유전성 혼합 액정에는 V자형의 전기 광학 응답 특성을 나타내는 것도 있다. 이와 같이 하여 도 22b에 도시하는 액티브 매트릭스형 액정 표시 장치가 완성된다.

본 실시예에서 도시한 제작 방법을 이용하여 형성된 TFT는 반도체층의 결정성이 높기 때문에, 응답 속도의 속도가 요구되는 본 발명의 반도체 표시 장치에 사용하는 것은 극히 유효하다.

본 발명의 반도체 표시 장치의 제작 방법은 본 실시예에 있어서 설명한 제작 방법에 한정되지 않는다. 본 발명의 반도체 표시 장치는 공지의 방법을 이용하여 작성하는 것이 가능하다.

또 본 실시예는 실시예 1 내지 실시예 5와 자유롭게 조합하는 것이 가능하다.

(실시예 8)

본 발명은 여러가지 액정 패널에 이용할 수 있다. 즉, 그 액정 패널(액티브 매트릭스형 액정 디스플레이)을 표시 매체로서 내장한 반도체 표시 장치(전자기기) 모두에 본 발명을 실시할 수 있다.

그와 같은 전자기기로서는 비디오 카메라, 디지털 카메라, 프로젝터(리어형 또는 프런트형), 헤드 마운트 디스플레이(고글형 디스플레이), 게임기, 카네비게이션, 퍼스널 컴퓨터, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화 또는 전자 서적 등) 등을 들 수 있다. 그 일 예를 도 23에 도시한다.

도 23a는 디스플레이로서, 케이스(2001), 지지대(2002), 표시부(2003) 등을 포함한다. 본 발명은 표시부(2003)에 적용할 수 있다.

도 23b는 비디오 카메라로서, 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105), 수상부(受像部)(2106)로 구성된다. 본 발명을 표시부(2102)에 적용할 수 있다.

도 23c는 두부(頭部) 장착형의 디스플레이의 일부(우측편)로서, 본체(2201), 신호 케이블(2202), 두부 고정 밴드(2203), 스크린부(2204), 광학계(2205), 표시부(2206) 등을 포함한다. 본 발명은 표시부(2206)에 적용할 수 있다.

도 23d는 기록 매체를 구비한 화상 재생 장치(구체적으로는 DVD 재생 장치) 로서, 본체(2301), 기록 매체(DVD 등)(2302), 조작 스위치(2303), 표시부(a)( 2304), 표시부(b)(2305) 등을 포함한다. 표시부(a)(2304)는 주로 화상 정보를 표시하고, 표시부(b)(2305)는 주로 문자 정보를 표시하지만, 본 발명의 반도체 표시 장치는 이들 표시부(a)(2304), (b)(2305)에 사용할 수 있다. 또, 기록 매체를 구비한 화상 재생 장치에는 가정용 게임기기 등도 포함된다.

도 23e는 퍼스널 컴퓨터로서, 본체(2401), 영상 입력부(2402), 표시부(2403), 키보드(2404)로 구성된다. 본 발명을 영상 입력부(2402), 표시부(2403)에 적용할 수 있다.

도 23f는 고글형 디스플레이로서, 본체(2501), 표시부(2502), 암(arm)부(2503)로 구성된다. 본 발명은 표시부(2502)에 적용할 수 있다.

이상과 같이, 본 발명의 적용 범위는 지극히 넓어, 모든 분야의 전자기기에 적용하는 것이 가능하다. 또한, 본 실시예의 전자기기는 실시예 1 내지 7의 어떠한 조합으로 이루어지는 구성을 이용하여도 실현할 수 있다.

(실시예 9)

본 발명은 프로젝터(리어형 또는 프런트형)에 적용할 수 있다. 그 일 예를 도 24 및 도 25에 도시한다.

도 24a는 프런트형 프로젝터로서, 광원 광학계 및 표시 장치(7601), 스크린(7602)으로 구성된다. 본 발명은 표시 장치(7601)에 적용할 수 있다.

도 24b는 리어형 프로젝터로서, 본체(7701), 광원 광학계 및 표시 장치(7702), 미러(7703), 미러(7704), 스크린(7705)으로 구성된다. 본 발명은 표 시 장치(7702)에 적용할 수 있다.

또, 도 24c는 도 24a 및 도 24b 중에 있어서의 광원 광학계 및 표시 장치(7601, 7702)의 구조의 일 예를 도시한 도면이다. 광원 광학계 및 표시 장치(7601, 7702)는 광원 광학계(7801), 미러(7802, 7804 내지 7806), 다이클로익 미러(7803), 광학계(7807), 표시 장치(7808), 위상차판(7809), 투사 광학계(7810)로 구성된다. 투사 광학계(7810)는 투사 렌즈를 구비한 복수의 광학 렌즈로 구성된다. 이 구성은 표시 장치(7808)를 세개 사용하고 있기 때문에 3판식이라고 불리고 있다. 또한, 도 24c 중에 있어서 화살 표시로 도시한 광로에 실시자가 적시, 광학 렌즈나 편광 기능을 갖는 필름이나 위상차를 조절하기 위한 필름, IR 필름 등을 설치하여도 좋다.

또한, 도 24d은 도 24c 중에 있어서의 광원 광학계(7801)의 구조의 일 예를 도시한 도면이다. 본 실시예에서는 광원 광학계(7801)는 반사경(7811), 광원(7812), 렌즈 어레이(7813, 7814), 편광 변환 소자(7815), 집광 렌즈(7816)로 구성된다. 또, 도 24d에 도시한 광원 광학계는 일 예이며, 이 구성에 한정되지 않는다. 예를 들면, 광원 광학계에 실시자가 적시 광학 렌즈나 편광 기능을 갖는 필름이나 위상차를 조절하는 필름, IR 필름 등을 설치하여도 좋다.

도 24c는 3판식의 예를 도시하였지만, 도 25a는 단판식의 일 예를 도시한 도면이다. 도 25a에 도시한 광원 광학계 및 표시 장치는 광원 광학계(7901), 표시 장치(7902), 투사 광학계(7903), 위상차판(7904)으로 구성된다. 투사 광학계(7903)는 투사 렌즈를 구비한 복수의 광학 렌즈로 구성된다. 도 25a에 도시 한 광원 광학계 및 표시 장치는 도 24a 및 도 24b 중에 있어서의 광원 광학계 및 표시 장치(7601, 7702)에 적용할 수 있다. 또한, 광원 광학계(7901)는 도 24d에 도시한 광원 광학계를 사용하면 좋다. 또, 표시 장치(7902)에는 컬러 필터(도시하지 않음)가 설치되어 있어, 표시 영상을 컬러화하고 있다.

또한, 도 25b에 도시한 광원 광학계 및 표시 장치는 도 25a의 응용예로서, 컬러 필터를 설치하는 대신에, RGB의 회전 컬러 필터 원판(7905)을 사용하여 표시 영상을 컬러화하고 있다. 도 25b에 도시한 광원 광학계 및 표시 장치는 도 24a 및 도 24b 중에 있어서의 광원 광학계 및 표시 장치(7601, 7702)에 적용할 수 있다.

또한, 도 25c에 도시한 광원 광학계 및 표시 장치는 컬러 필터리스 단판식이라고 불리고 있다. 이 방식은 표시 장치(7916)에 마이크로 렌즈 어레이(7915)를 설치하여, 다이클로익 미러(녹색)(7912), 다이클로익 미러(적색)(7913), 다이클로익 미러(청색)(7914)를 사용하여 표시 영상을 컬러화하고 있다. 투사 광학계(7917)는 투사 렌즈를 구비한 복수의 광학 렌즈로 구성된다. 도 25c에 도시한 광원 광학계 및 표시 장치는 도 24a 및 도 24b 중에 있어서의 광원 광학계 및 표시 장치(7601, 7702)에 적용할 수 있다. 또한, 광원 광학계(7911)로서는 광원 외에 결합 렌즈, 콜리메이터 렌즈를 사용한 광학계를 사용하면 좋다.

이상과 같이, 본 발명의 적용 범위는 지극히 넓어 모든 분야의 전자기기에 적용하는 것이 가능하다. 또한, 본 실시예의 전자기기는 실시예 1 내지 7의 어떠한 조합으로 이루어지는 구성을 이용하여도 실현할 수 있다.

본 발명은 상기 구성에 의해서, IC에 입력되는 영상 신호의 주파수를 높이지 않고 프레임 주파수를 높게 할 수 있기 때문에, 영상 신호를 생성하고 있는 전자기기에 부담을 주지 않고, 관찰자에게 아른거림이나 세로 줄무늬, 가로 줄무늬 및 경사 줄무늬가 시인되기 어렵고, 선명하고 고정세의 화상 표시를 행할 수 있다.

또한, 본 발명에서 특히 프레임 반전을 이용함으로써, 인접 화소간에 디스크리네이션이라고 불리는 현상 줄무늬가 발생하는 것을 억제하고, 표시 화면 전체의 밝기가 저감되는 것을 방지할 수 있다.

또한, 연속하는 2개의 각 프레임 기간에 있어서, 각 화소에 입력되는 표시 신호의 전위는 대향 전극의 전위(대향 전위)를 기준으로 하여 반전하고 있기 때문에, 화소부에 같은 영상이 표시된다. 상기 구성에 의해, 각 화소에 입력되는 표시 신호의 전위의 시간적인 평균이 대향 전위에 의해 가까워지고, 각 프레임 기간에 있어서 다른 표시 신호를 각 화소에 입력하고 있는 경우와 비교하여, 액정의 열화를 방지하는데 더욱 유효하다.

Claims

복수의 스위칭 소자와, 복수의 화소 전극과, 대향 전극과, 프레임 레이트 변환부를 갖는 반도체 표시 장치에 있어서,

상기 복수의 스위칭 소자를 통하여 상기 복수의 화소 전극에 표시 신호가 입력되어 있으며,

상기 복수의 화소 전극에 입력되는 모든 표시 신호는 각 프레임 기간 중, 상기 대향 전극의 전위를 기준으로 하여 동일한 극성을 갖고 있으며,

상기 프레임 레이트 변환부는 상기 표시 신호에 동기하여 동작하고 있으며,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 전위를 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는, 반도체 표시 장치.
복수의 스위칭 소자와, 복수의 화소 전극과, 대향 전극과, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치에 있어서,

상기 복수의 소스 신호선에 입력되는 표시 신호는 상기 복수의 스위칭 소자를 통하여 상기 복수의 화소 전극에 입력되며,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는 상기 대향 전극의 전위를 기준으로 하여 서로 반대 극성을 갖는 표시 신호가 입력되어 있으며, 또한 상기 복수의 소스 신호선 각각에 입력되는 표시 신호는 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

상기 프레임 레이트 변환부는 상기 표시 신호에 동기하여 동작하고 있으며,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 전위를 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는, 반도체 표시 장치.
복수의 스위칭 소자와, 복수의 화소 전극과, 대향 전극과, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치에 있어서,

상기 복수의 소스 신호선에 입력되는 표시 신호는 상기 복수의 스위칭 소자를 통하여 상기 복수의 화소 전극에 입력되며,

각 라인 기간 중, 상기 복수의 소스 신호선 전부에 입력되는 표시 신호는 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

인접하고 있는 라인 기간에 있어서, 상기 복수의 소스 신호선에 입력되는 표시 신호의 극성은 상기 대향 전극의 전위를 기준으로 하여 서로 반전하고 있으며,

상기 프레임 레이트 변환부는 상기 표시 신호에 동기하여 동작하고 있으며,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 전위를 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는, 반도체 표시 장치.
복수의 스위칭 소자와, 복수의 화소 전극과, 대향 전극과, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치에 있어서,

상기 복수의 소스 신호선에 입력되는 표시 신호는 상기 복수의 스위칭 소자를 통하여 상기 복수의 화소 전극에 입력되며,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는 상기 대향 전극의 전위를 기준으로 하여 서로 반대 극성을 갖는 표시 신호가 입력되어 있으며,

인접하고 있는 라인 기간에 있어서, 상기 복수의 소스 신호선에 입력되는 표시 신호의 극성은 상기 대향 전극의 전위를 기준으로 하여 서로 반전하고 있으며,

상기 프레임 레이트 변환부는 상기 표시 신호에 동기하여 동작하고 있으며,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 전위를 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는, 반도체 표시 장치.
복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 복수의 화소는 스위칭 소자와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개로부터 2회씩 판독된 영상 신호는 모두 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 스위칭 소자를 통하여 상기 화소 전극에 입력되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에의 영상 신호 기록과

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호를 기록하는 기간은 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는, 반도체 표시 장치.
복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 복수의 화소는 스위칭 소자와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개로부터 2회씩 판독된 영상 신호는 모두 D/A 변환 회로에 있어서 아날로그로 변환되고 나서 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 스위칭 소자를 통하여 상기 화소 전극에 입력되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호를 기록하는 기간은 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는, 반도체 표시 장치.
복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 복수의 화소는 스위칭 소자와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개로부터 2회씩 판독된 영상 신호는 모두 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 스위칭 소자를 통하여 상기 화소 전극에 입력되며,

상기 화소 전극에 입력되는 모든 표시 신호는 각 프레임 기간 중, 상기 대향 전극의 전위를 기준으로 하여 동일한 극성을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호를 기록하는 기간은 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는, 반도체 표시 장치.
복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 복수의 화소는 스위칭 소자와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개로부터 2회씩 판독된 영상 신호는 모두 D/A 변환 회로에 있어서 아날로그로 변환되고 나서 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 스위칭 소자를 통하여 상기 화소 전극에 입력되며,

상기 화소 전극에 입력되는 모든 표시 신호는 각 프레임 기간 중, 상기 대향 전극의 전위를 기준으로 하여 동일한 극성을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호를 기록하는 기간은 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는, 반도체 표시 장치.
복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 복수의 화소는 스위칭 소자와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개로부터 2회씩 판독된 영상 신호는 모두 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 복수의 소스 신호선 및 상기 스위칭 소자를 통하여 상기 화소 전극에 입력되며,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는 상기 대향 전극의 전위를 기준으로 하여 서로 반대 극성을 갖는 표시 신호가 입력되어 있으며, 또한 상기 복수의 소스 신호선 각각에 입력되는 표시 신호는 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호를 기록하는 기간은 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는, 반도체 표시 장치.
복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 복수의 화소는 스위칭 소자와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개로부터 2회씩 판독된 영상 신호는 모두 D/A 변환 회로에 있어서 아날로그로 변환되고 나서 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 복수의 소스 신호선 및 상기 스위칭 소자를 통하여 상기 화소 전극에 입력되며,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는 상기 대향 전극의 전위를 기준으로 하여 서로 반대 극성을 갖는 표시 신호가 입력되어 있으며, 또한 상기 복수의 소스 신호선 각각에 입력되는 표시 신호는 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호를 기록하는 기간은 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는, 반도체 표시 장치.
복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 복수의 화소는 스위칭 소자와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개로부터 2회씩 판독된 영상 신호는 모두 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 복수의 소스 신호선 및 상기 스위칭 소자를 통하여 상기 화소 전극에 입력되며,

각 라인 기간 중, 상기 복수의 소스 신호선 전부에 입력되는 표시 신호는 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

인접하고 있는 라인 기간에 있어서, 상기 복수의 소스 신호선에 입력되는 표시 신호의 극성은 상기 대향 전극의 전위를 기준으로 하여 서로 반전하고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호를 기록하는 기간은 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는, 반도체 표시 장치.
복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 복수의 화소는 스위칭 소자와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개로부터 2회씩 판독된 영상 신호는 모두 D/A 변환 회로에 있어서 아날로그로 변환되고 나서 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 스위칭 소자를 통하여 상기 화소 전극에 입력되며,

각 라인 기간 중, 상기 복수의 소스 신호선 전부에 입력되는 표시 신호는 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

인접하고 있는 라인 기간에 있어서, 상기 복수의 소스 신호선에 입력되는 표시 신호의 극성은 상기 대향 전극의 전위를 기준으로 하여 서로 반전하고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호를 기록하는 기간은 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는, 반도체 표시 장치.
복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 복수의 화소는 스위칭 소자와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개로부터 2회씩 판독된 영상 신호는 모두 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 스위칭 소자를 통하여 상기 화소 전극에 입력되며,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는 상기 대향 전극의 전위를 기준으로 하여 서로 반대 극성을 갖는 표시 신호가 입력되어 있으며,

인접하고 있는 라인 기간에 있어서, 상기 복수의 소스 신호선에 입력되는 표시 신호의 극성은 상기 대향 전극의 전위를 기준으로 하여 서로 반전하고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호를 기록하는 기간은 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는, 반도체 표시 장치.
복수의 화소를 갖는 화소부와, 소스 신호선 구동 회로와, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치로서,

상기 복수의 화소는 스위칭 소자와, 화소 전극과, 대향 전극을 각각 갖고 있으며,

상기 프레임 레이트 변환부는 1개 또는 복수의 RAM을 갖고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호가 기록되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 기록된 영상 신호는 2회씩 판독되며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개로부터 2회씩 판독된 영상 신호는 모두 D/A 변환 회로에 있어서 아날로그로 변환되고 나서 소스 신호선 구동 회로에 입력되며,

상기 소스 신호선 구동 회로에 의해 2개의 표시 신호가 생성되며,

상기 2개의 표시 신호는 서로 극성이 반전하고 있으며,

상기 생성된 2개의 표시 신호는 상기 스위칭 소자를 통하여 상기 화소 전극에 입력되며,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는 상기 대향 전극의 전위를 기준으로 하여 서로 반대 극성을 갖는 표시 신호가 입력되어 있으며,

인접하고 있는 라인 기간에 있어서, 상기 복수의 소스 신호선에 입력되는 표시 신호의 극성은 상기 대향 전극의 전위를 기준으로 하여 서로 반전하고 있으며,

상기 1개의 RAM 또는 상기 복수의 RAM 중 어느 1개에 영상 신호를 기록하는 기간은 상기 기록된 영상 신호가 1회째에 판독되는 기간 및 2회째에 판독되는 기간보다도 긴 것을 특징으로 하는, 반도체 표시 장치.
제 5 항 내지 제 14 항 중 어느 한 항에 있어서,

상기 RAM은 SRAM, DRAM 또는 SDRAM인 것을 특징으로 하는, 반도체 표시 장치.
제 1 항 내지 제 14 항 중 어느 한 항에 있어서,

상기 스위칭 소자는 단결정 실리콘을 사용하여 형성된 트랜지스터, 다결정 실리콘을 사용하여 형성된 박막 트랜지스터 또는 어모퍼스 실리콘을 사용하여 형성된 박막 트랜지스터인 것을 특징으로 하는, 반도체 표시 장치.
제 1 항 내지 제 14 항 중 어느 한 항에 기재된 상기 반도체 표시 장치를 사용한 컴퓨터.
제 1 항 내지 제 14 항 중 어느 한 항에 기재된 상기 반도체 표시 장치를 사용한 비디오 카메라.
제 1 항 내지 제 14 항 중 어느 한 항에 기재된 상기 반도체 표시 장치를 사용한 DVD 플레이어.
복수의 스위칭 소자와, 복수의 화소 전극과, 대향 전극과, 프레임 레이트 변환부를 갖는 반도체 표시 장치의 구동 방법에 있어서,

상기 복수의 스위칭 소자를 통하여 상기 복수의 화소 전극에 표시 신호가 입력되어 있으며,

상기 프레임 레이트 변환부는 상기 표시 신호에 동기하여 동작하고 있으며,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 극성을 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는, 반도체 표시 장치의 구동 방법.
복수의 스위칭 소자와, 복수의 화소 전극과, 대향 전극과, 프레임 레이트 변환부를 갖는 반도체 표시 장치의 구동 방법에 있어서,

상기 복수의 스위칭 소자를 통하여 상기 복수의 화소 전극에 표시 신호가 입력되어 있으며,

상기 복수의 화소 전극에 입력되는 모든 표시 신호는 각 프레임 기간 중, 상기 대향 전극의 전위를 기준으로 하여 동일한 극성을 갖고 있으며,

상기 프레임 레이트 변환부는 상기 표시 신호에 동기하여 동작하고 있으며,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 전위를 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는, 반도체 표시 장치의 구동 방법.
복수의 스위칭 소자와, 복수의 화소 전극과, 대향 전극과, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치의 구동 방법에 있어서,

상기 복수의 소스 신호선에 입력되는 표시 신호는 상기 복수의 스위칭 소자를 통하여 상기 복수의 화소 전극에 입력되며,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는 상기 대향 전극의 전위를 기준으로 하여 서로 반대 극성을 갖는 표시 신호가 입력되어 있으며, 또한 상기 복수의 소스 신호선 각각에 입력되는 표시 신호는 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

상기 프레임 레이트 변환부는 상기 표시 신호에 동기하여 동작하고 있으며,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 전위를 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는, 반도체 표시 장치의 구동 방법.
복수의 스위칭 소자와, 복수의 화소 전극과, 대향 전극과, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치의 구동 방법에 있어서,

상기 복수의 소스 신호선에 입력되는 표시 신호는 상기 복수의 스위칭 소자를 통하여 상기 복수의 화소 전극에 입력되며,

각 라인 기간 중, 상기 복수의 소스 신호선 전부에 입력되는 표시 신호는 상기 대향 전극의 전위를 기준으로 하여 항상 동일한 극성을 갖고 있으며,

인접하고 있는 라인 기간에 있어서, 상기 복수의 소스 신호선에 입력되는 표시 신호의 극성은 상기 대향 전극의 전위를 기준으로 하여 서로 반전하고 있으며,

상기 프레임 레이트 변환부는 상기 표시 신호에 동기하여 동작하고 있으며,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 전위를 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는, 반도체 표시 장치의 구동 방법.
복수의 스위칭 소자와, 복수의 화소 전극과, 대향 전극과, 복수의 소스 신호선과, 프레임 레이트 변환부를 갖는 반도체 표시 장치의 구동 방법에 있어서,

상기 복수의 소스 신호선에 입력되는 표시 신호는 상기 복수의 스위칭 소자를 통하여 상기 복수의 화소 전극에 입력되며,

각 프레임 기간 중, 상기 복수의 소스 신호선이 인접하는 소스 신호선에는 상기 대향 전극의 전위를 기준으로 하여 서로 반대 극성을 갖는 표시 신호가 입력되어 있으며,

인접하고 있는 라인 기간에 있어서, 상기 복수의 소스 신호선에 입력되는 표시 신호의 극성은 상기 대향 전극의 전위를 기준으로 하여 서로 반전하고 있으며,

상기 프레임 레이트 변환부는 상기 표시 신호에 동기하여 동작하고 있으며,

인접하고 있는 임의의 2개의 프레임 기간 중, 나중에 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호는 먼저 출현하는 프레임 기간에 있어서 상기 복수의 화소 전극에 입력되는 표시 신호의 전위를 상기 대향 전극의 전위를 기준으로 하여 반전시킨 신호인 것을 특징으로 하는, 반도체 표시 장치의 구동 방법.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 화소부는 적어도 상기 복수의 스위칭 소자와 상기 복수의 화소 전극과 상기 대향 전극을 갖고, 상기 인접하고 있는 임의의 2개의 프레임 기간에서, 상기 화소부에 표시되는 화상이 동일한 것을 특징으로 하는, 반도체 표시 장치.
제 20 항 내지 제 24 항 중 어느 한 항에 있어서, 화소부는 적어도 상기 복수의 스위칭 소자와 상기 복수의 화소 전극과 상기 대향 전극을 갖고, 상기 인접하고 있는 임의의 2개의 프레임 기간에서, 상기 화소부에 표시되는 화상이 동일한 것을 특징으로 하는, 반도체 표시 장치의 구동 방법.