JP2001250921A - 半導体装置 - Google Patents
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Abstract
タとを同一基板に混載する半導体装置において、十分に
素子の微細化,多層化に対応でき、かつ高耐圧型トラン
ジスタが形成された領域において高信頼性の素子分離を
実現できる半導体装置を提供する。 【解決手段】 半導体装置100は、半導体基板11
に、異なる電圧によって駆動する高耐圧型トランジスタ
Qn,Qpと低耐圧型トランジスタとを有する。高耐圧
型トランジスタが配置された領域では、高耐圧型トラン
ジスタ上の第1層間絶縁膜16および第2層間絶縁膜1
7を介して設けられ、高電位が与えられる金属配線層1
9a,19bと、素子分離絶縁膜14と金属配線層19
a,19bとの間、すなわち第1層間絶縁膜16の上に
設けられた固定電位配線層18a,18bと、を有す
る。固定電位配線層18a,18bは、それぞれ、コン
タクト部42a,42bを介して、半導体基板11に形
成された不純物拡散層からなるコンタクト領域40a,
40bに接続されている。
Description
IC中において、微細な集積回路を構成する低耐圧型ト
ランジスタと、高耐圧型トランジスタとが組み込まれる
半導体装置に関する。
チップは多様化し、高集積化、縮小化、低消費電力化が
要求されている。集積回路には、たとえば、低耐圧型ト
ランジスタから構成されるロジック部と、高耐圧型トラ
ンジスタから構成される入出力回路部とが混載されたも
のがある。
(以下、「高耐圧型トランジスタ領域」ともいう)で
は、素子分離絶縁膜は、通常、高耐圧に対応できるよう
に、低耐圧型トランジスタの素子分離絶縁膜に必要とさ
れる膜厚より厚い膜厚を要求される。たとえば、20V
系の電源電圧では、高耐圧型トランジスタ領域の素子分
離絶縁膜は900nm程度の膜厚が必要であり、40V
系の電源電圧では、高耐圧型トランジスタ領域の素子分
離絶縁膜は1400nm程度の膜厚が必要である。
離絶縁膜が十分な膜厚を有しなくても、寄生MOSトラ
ンジスタの動作を防止するための反転防止層(チャネル
ストッパ層)の不純物濃度を高くすることで対応できる
場合がある。しかし、反転防止層の不純物濃度は制約さ
れるので、対応できる電位が制限される。
の微細なロジック回路を構成する低耐圧型トランジスタ
が配置される領域(以下、「低耐圧用トランジスタ領
域」ともいう)では、LOCOS(Local Oxidation of
Silicon)による素子分離絶縁膜の厚さが制限される
(たとえば600nm程度)。これはトランジスタ素子
の微細化に伴って、低耐圧型および高耐圧型トランジス
タが形成された半導体基板上の層間絶縁膜が薄膜化され
るため、素子分離絶縁膜の段差を小さくする必要がある
ことによる。
に、高耐圧型トランジスタを組み込むのは困難である。
すなわち、高耐圧型トランジスタの耐圧を確保するため
に厚い素子分離絶縁膜を形成した場合、その縁部におけ
る段差が大きくなり、低耐圧型トランジスタおよびその
回路配線の形成が困難となる箇所が発生する。この結
果、各素子レイアウトに対するマージンが取り難くなる
おそれがある。
高耐圧型トランジスタとを同一基板に混載する半導体装
置において、十分に素子の微細化に対応でき、かつ高耐
圧型トランジスタが配置された領域において高信頼性の
素子分離を実現できる半導体装置を提供することにあ
る。
置は、同一基板に、異なる電圧によって駆動する高耐圧
型トランジスタと低耐圧型トランジスタとを含み、前記
高耐圧型トランジスタが配置された領域では、前記高耐
圧型トランジスタの上に層間絶縁膜を介して設けられ、
高電位が与えられる配線層と、少なくとも、素子分離絶
縁膜と前記配線層との間に設けられた固定電位配線層
と、を含む。
位配線層は、それより上に形成される配線層の高電位の
影響を緩和し、前記高耐圧型トランジスタの素子分離領
域における寄生トランジスタの動作を防ぎ、確実な素子
分離ができる。本発明において、「基板」とは、半導体
基板および該半導体基板に形成されたウェルを含み、さ
らにバルク型の半導体基板のみならずSOI(Silicon
On Insulator)型の基板を含む。
をとることができる。
ジスタのドレイン領域と電気的に接続されている。本発
明の上記作用は、高電位が与えられるドレイン配線にお
いて特に有用である。
に設けられた不純物拡散層と電気的に接続され、該不純
物拡散層は、ソース領域およびドレイン領域と前記素子
分離絶縁膜によって分離されている。前記不純物拡散層
としては、半導体基板内に形成されたコンタクト領域、
あるいは素子分離用のガードリング領域を用いることが
できる。ガードリング領域を電位固定部として用いる場
合には、コンタクト領域としての不純物拡散層を別に設
ける必要がないので、素子面積を最小限にできる。この
ように固定電位配線層を不純物拡散層と接続すること
で、固定電位配線層の電位を基板電位に固定することが
できる。
縁膜上に形成された金属配線層によって構成され、前記
配線層は、第2層間絶縁膜上もしくはそれより上の層間
絶縁膜上に形成された金属配線層によって構成すること
ができる。これらの金属配線層は、通常用いられている
配線技術によって形成できる。
れた領域の素子分離絶縁膜と、前記低耐圧型トランジス
タが配置された領域の素子分離絶縁膜とは、好ましく
は、同じプロセスで形成され、ほぼ同じ厚さを有する。
上述したように、前記固定電位配線層によって高耐圧型
トランジスタの素子分離領域における寄生トランジスタ
の動作を防ぐことができる。その結果、高耐圧型トラン
ジスタ領域であっても、固定電位配線層を設けない場合
に比較して、素子分離絶縁膜の膜厚を小さくすることが
できる。低耐圧型トランジスタ領域の微細化および多層
化を考慮した場合、前記素子分離絶縁膜の膜厚と、前記
素子分離絶縁膜と前記固定電位配線層との間に設けられ
た層間絶縁膜の膜厚との合計は、600〜1500nm
とすることができる。
型トランジスタを取り囲むリング形状を有することがで
きる。この場合、前記固定電位配線層は、素子分離用の
ガードリング領域とほぼ対応する領域に形成すること
で、固定電位配線層とガードリング領域との接続が容易
となる。
域および該ドレイン領域の外側の素子分離絶縁膜を含む
プレート状の形状を有することができる。この場合、前
記固定電位配線層は、さらに、素子分離用のガードリン
グ領域とほぼ対応する部分を有することで、固定電位配
線層とガードリング領域との接続が容易となる。このよ
うにプレート状の形状を有する前記固定電位配線層は、
スリット部を有することができる。このスリット部は、
固定電位配線層の機械的応力を緩和する機能を有する。
さらに、プレート状の形状を有する前記固定電位配線層
は、前記配線層とドレイン領域とを接続するコンタクト
部を通すための開口部を有することができる。
より低い電位に設定されることで、前述の作用を達成で
きる。好ましくは、前記固定電位配線層は、接地電位に
固定される。
について、図面を参照しながら説明する。
本発明の第1の実施の形態に係る半導体装置100を模
式的に示す図である。図1は、高耐圧型トランジスタが
配置された領域を示す平面図であり、図2は、図1のA
−A線に沿った部分を示す断面図である。
ば入出力回路を構成する高耐圧型MOSトランジスタQ
n,Qpと、たとえばロジック部を構成する、図示しな
い低耐圧型MOSトランジスタとが混載されている。
内にP型のウェル12が形成されている。P型のウエル
12には、高耐圧型のNチャネルMOSトランジスタQ
nが設けられている。また、MOSトランジスタQnに
対して所定距離離間して、N型半導体基板11に高耐圧
型のPチャネルMOSトランジスタQpが設けられてい
る。MOSトランジスタQnは、ゲート絶縁膜13を介
して設けられたポリシリコンゲートG1と、ゲートG1
を隔ててウエル12内に設けられたソース領域S1,ド
レイン領域D1とを有する。MOSトランジスタQp
は、ゲート絶縁膜13を介して設けられたポリシリコン
ゲートG2と、ゲートG2を隔てて半導体基板11内に
設けられたソース領域S2,ドレイン領域D2とを有す
る。
MOSトランジスタQp,Qnの相互間を電気的に分離
するための素子分離絶縁膜14が形成されている。そし
て、素子分離絶縁膜14の下の半導体層には、寄生MO
Sトランジスタの動作を防止するためのN型の反転防止
層151およびP型の反転防止層152が形成されてい
る。
よびドレイン領域D1と離間して、N型の不純物拡散層
からなるコンタクト領域40aが形成されている。コン
タクト領域40aは、素子分離絶縁膜14によって、ソ
ース領域S1およびドレイン領域D1と電気的に分離さ
れている。同様に、N型の半導体基板11には、ソース
領域S2およびドレイン領域D2と離間して、P型の不
純物拡散層からなるコンタクト領域40bが形成されて
いる。このコンタクト領域40bは、素子分離絶縁膜1
4によって、ソース領域S2およびドレイン領域D2と
電気的に分離されている。
との接続配線、たとえばドレイン領域D1,D2に接続
される金属配線層19a,19bは、第1層間絶縁膜1
6および第2層間絶縁膜17を介して配置された第2層
目の金属配線層で構成されている。金属配線層19a,
19bは、たとえばアルミニウム,銅などの金属あるい
はその合金で形成できる。金属配線層19a,19b
は、第1層間絶縁膜16および第2層間絶縁膜17を貫
通して設けられたコンタクトホール内に埋め込まれたコ
ンタクト部190a,190bによって、それぞれドレ
イン領域D1,D2と接続されている。ソース領域S
1,S2に接続される金属配線層20a,20b(図1
参照)は、ドレイン領域D1,D2と同様に、第2層間
絶縁膜17上に形成された第2層目の金属配線層で構成
することができ、あるいは第1層間絶縁膜16上に形成
された第1層目の金属配線層で構成することもできる。
OSトランジスタQn,Qpを取り囲むようにそれぞれ
固定電位配線層18a,18bが設けられている。この
固定電位配線層18a,18bは、第1層間絶縁膜16
上の第1層目の金属配線層によって構成されている。固
定電位配線層18a,18bは、少なくとも、高電位が
与えられる金属配線層、具体的にはこの例ではドレイン
領域D1,D2と接続される金属配線層19a,19b
と素子分離絶縁膜14との間に位置するように設けられ
る。すなわち、固定電位配線層18a,18bは、図1
に示すように、素子分離絶縁膜14と高電位が印加され
る金属配線層19a,19bとが対向している領域M
1,M2を通過するように形成される。この領域M1,
M2では、素子分離絶縁膜14をゲート絶縁膜とする寄
生MOSトランジスタが形成される。
a,18bは、前記領域M1,M2を通過するリング状
の形状を有する。そして、この固定電位配線層18a,
18bは、第1層間絶縁膜16に形成されたコンタクト
部42a,42bを介して、それぞれ不純物拡散層から
なるコンタクト領域40a,40bに接続されている。
従って、NチャネルMOSトランジスタQn上の固定電
位配線層18aは、P型のウエル12の電位に固定さ
れ、PチャネルMOSトランジスタQp上の固定電位配
線層18bは、N型の半導体基板11の電位に固定され
ている。
は、つぎのような作用,機能を有する。
り上に形成された金属配線層19a,19bに印加され
る高電位(たとえば20〜80V)が半導体基板11に
与える影響を緩和するシールド層として機能する。すな
わち、固定電位配線層18a,18bは、ウエル12の
電位あるいは半導体基板11の電位に固定され、これら
の電位は、保証耐圧内で任意に設定できる。そして、こ
れらの電位は、たとえば接地電位に設定される。その結
果、固定電位配線層18a,18bの下には高電位が与
えられる金属配線層19a,19bの電位分布が存在し
ないか、あるいは電位分布が緩和された状態となるた
め、素子分離絶縁膜14を含んで形成される寄生MOS
トランジスタに与えられる電位を実質的に低下させるこ
とができる。その結果、素子分離絶縁膜14の厚さが低
耐圧型トランジスタ領域の素子分離絶縁膜と同程度であ
っても、寄生MOSトランジスタの動作を防止すること
ができる。
ても、固定電位配線層を有することにより、素子分離絶
縁膜の膜厚を小さくすることができる。その結果、第1
層間絶縁膜の膜厚を小さくすることができ、高耐圧型ト
ランジスタ領域においても、低耐圧型MOSトランジス
タの高密度化および多層化に対応することができる。ま
た、固定電位配線層および高電位が与えられる金属配線
層は、通常の配線プロセスによって形成できる。
配線層をリング状に形成したが、固定電位配線層はこの
形態に限定されない。すなわち、固定電位配線層は、少
なくとも、素子分離絶縁膜と高電位が与えられる金属配
線層との間に設けられ、かつ半導体基板のコンタクト領
域との接続が可能であればよい。
本発明の第2の実施の形態に係る半導体装置200を模
式的に示す図である。図3および図4において、図1お
よび図2に示す部材と実質的に同じ機能を有する部分に
は同じ符号を付する。図3は、高耐圧型トランジスタ領
域220と、低耐圧型トランジスタ領域210とを示す
断面図であり、図4は、高耐圧型トランジスタ領域22
0の平面図である。そして、図4のB−B線に沿った部
分が、図3に示されている。
ば入出力回路を構成する高耐圧型MOSトランジスタ
と、たとえばロジック部を構成する、低耐圧型MOSト
ランジスタとが混載されている。
内にP型のウェル12が形成されている。P型のウエル
12には、低耐圧型のNチャネルMOSトランジスタ
Q’nが設けられている。また、半導体基板11内には
高耐圧型のPチャネルMOSトランジスタQpが設けら
れている。MOSトランジスタQ’nは、ゲート絶縁膜
13を介して設けられたポリシリコンゲートG1と、ゲ
ートG1を隔ててウエル12内に設けられたソース領域
S1,ドレイン領域D1とを有する。MOSトランジス
タQpは、ゲート絶縁膜13を介して設けられたポリシ
リコンゲートG2と、ゲートG2を隔てて半導体基板1
1内に設けられたソース領域S2,ドレイン領域D2と
を有する。
MOSトランジスタの相互間を電気的に分離するための
素子分離絶縁膜14が形成されている。そして、素子分
離絶縁膜14の下の半導体層には、寄生MOSトランジ
スタの動作を防止するためのN型の反転防止層151お
よびP型の反転防止層152が形成されている。
は、半導体基板11には、ソース領域S2およびドレイ
ン領域D2と離間して、N型の不純物拡散層からなるガ
ードリング領域21が形成されている。このガードリン
グ領域21は、素子分離絶縁膜14によって、ソース領
域S2およびドレイン領域D2と電気的に分離されてい
る。ガードリング領域は、ソース領域およびドレイン領
域の不純物拡散層と逆極性の高濃度不純物拡散層によっ
て形成され、PN接合によって素子の接合リーク電流を
防止している。
配線、たとえばドレイン領域D1,D2に接続される金
属配線層19a,19bは、第1層間絶縁膜16および
第2層間絶縁膜17を介して配置された第2層目の金属
配線層で構成されている。金属配線層19a,19b
は、たとえばアルミニウム,銅などの金属あるいはその
合金で形成できる。金属配線層19a,19bは、第1
層間絶縁膜16および第2層間絶縁膜17を貫通して設
けられたコンタクトホール内に埋め込まれたコンタクト
部190a,190bによって、ドレイン領域D1,D
2とそれぞれ接続されている。ソース領域S1,S2に
接続される金属配線層(図4に一方の金属配線層20b
を示す)は、ドレイン領域D1,D2と同様に、第2層
間絶縁膜17上に形成された第2層目の金属配線層で構
成することができ、あるいは第1層間絶縁膜16上に形
成された第1層目の金属配線層で構成することもでき
る。
では、第1層間絶縁膜16上に、各MOSトランジスタ
を取り囲むようにそれぞれ固定電位配線層18が設けら
れている。図3および図4では、P型のMOSトランジ
スタQpのみ図示する。この固定電位配線層18は、第
1層間絶縁膜16上の第1層目の金属配線層によって構
成されている。固定電位配線層18は、少なくとも、高
電位が与えられる金属配線層、具体的にはこの例ではド
レイン領域D1,D2と接続される金属配線層19bと
素子分離絶縁膜14との間に位置するように設けられ
る。すなわち、固定電位配線層18は、図4に示すよう
に、素子分離絶縁膜14と高電位が印加される金属配線
層19bとが対向している領域M3を通過するように形
成される。この領域M3では、素子分離絶縁膜14をゲ
ート絶縁膜とする寄生MOSトランジスタが形成され
る。
は、前記領域M3を通過するリング状の形状を有する。
そして、この固定電位配線層18は、第1層間絶縁膜1
6に形成されたコンタクト部22を介して、不純物拡散
層からなるガードリング領域21に接続されている。従
って、高耐圧型トランジスタ領域220では、各MOS
トランジスタ上の固定電位配線層18は、N型の半導体
基板11または図示しないP型のウェルの電位に固定さ
れている。
は、つぎのような作用,機能を有する。
された金属配線層19bに印加される高電位(たとえば
20〜80V)が半導体基板11に与える影響を緩和す
るシールド層として機能する。すなわち、固定電位配線
層18は、半導体基板11の電位あるいは図示しないウ
エルの電位に固定され、これらの電位は、保証耐圧内で
任意に設定できる。そして、これらの電位は、たとえば
接地電位に設定される。その結果、固定電位配線層18
の下には、高電位が与えられる金属配線層19bの電位
分布が存在しないか、あるいは電位分布が緩和された状
態となるため、素子分離絶縁膜14を含んで形成される
寄生MOSトランジスタに与えられる電位を実質的に低
下させることができる。その結果、素子分離絶縁膜14
の厚さが、低耐圧型トランジスタ領域210の素子分離
絶縁膜と同程度であっても、寄生MOSトランジスタの
動作を防止することができる。
ても、固定電位配線層を有することにより、素子分離絶
縁膜の膜厚を小さくすることができる。その結果、第1
層間絶縁膜の膜厚を小さくすることができ、高耐圧型ト
ランジスタ領域においても、低耐圧型MOSトランジス
タの高密度化および多層化に対応することができる。ま
た、固定電位配線層および高電位が与えられる金属配線
層は、通常の配線プロセスによって形成できる。
グ領域21を固定電位配線層18の電位固定領域として
兼用しているので、素子面積を最小限にできる。
配線層をリング状に形成したが、固定電位配線層はこの
形態に限定されない。すなわち、固定電位配線層は、少
なくとも、素子分離絶縁膜と高電位が与えられる金属配
線層との間に設けられ、かつ半導体基板のガードリング
領域との接続が可能であればよい。
本発明の第3の実施の形態に係る半導体装置300を模
式的に示す図である。図5および図6において、図1お
よび図2に示す部材と実質的に同じ機能を有する部材に
は同じ符号を付する。図5は、高耐圧型トランジスタ領
域を示す断面図であり、図6は、図5に示す一方のMO
Sトランジスタの形成領域を示す平面図である。
の実施の形態にかかる半導体装置と、主に固定電位配線
層の形態が異なる。
ば入出力回路を構成する高耐圧型MOSトランジスタQ
n,Qpと、たとえばロジック部を構成する、図示しな
い低耐圧型MOSトランジスタとが混載されている。
内にP型のウェル12が形成されている。P型のウエル
12には、高耐圧型のNチャネルMOSトランジスタQ
nが設けられている。また、MOSトランジスタQnに
対して所定距離離間して、N型半導体基板11に高耐圧
型のPチャネルMOSトランジスタQpが設けられてい
る。MOSトランジスタQnは、ゲート絶縁膜13を介
して設けられたポリシリコンゲートG1と、ゲートG1
を隔ててウエル12内に設けられたソース領域S1,ド
レイン領域D1とを有する。MOSトランジスタQp
は、ゲート絶縁膜13を介して設けられたポリシリコン
ゲートG2と、ゲートG2を隔てて半導体基板11内に
設けられたソース領域S2,ドレイン領域D2とを有す
る。
MOSトランジスタQp,Qnの相互間を電気的に分離
するための素子分離絶縁膜14が形成されている。そし
て、素子分離絶縁膜14の下の半導体層には、寄生MO
Sトランジスタの動作を防止するためのN型の反転防止
層151およびP型の反転防止層152が形成されてい
る。
は、それぞれ、不純物拡散層からなるガードリング領域
21a,21bが形成されている。NチャネルMOSト
ランジスタQnの形成領域では、P型のガードリング領
域21aは、素子分離絶縁膜14によって、ソース領域
S1およびドレイン領域D1と電気的に分離されてい
る。PチャネルMOSトランジスタQpの形成領域で
は、N型のガードリング領域21bは、素子分離絶縁膜
14によって、ソース領域S2およびドレイン領域D2
と電気的に分離されている。
との接続配線、たとえばドレイン領域D1,D2に接続
される金属配線層19a,19bは、第1層間絶縁膜1
6および第2層間絶縁膜17を介して配置された第2層
目の金属配線層で構成されている。金属配線層19a,
19bは、たとえばアルミニウム,銅などの金属あるい
はその合金で形成できる。金属配線層19a,19b
は、第1層間絶縁膜16および第2層間絶縁膜17を貫
通して設けられたコンタクトホール内に埋め込まれたコ
ンタクト部190a,190bによって、ドレイン領域
D1,D2とそれぞれ接続されている。ソース領域S
1,S2に接続される金属配線層20a,20bは、ド
レイン領域D1,D2と同様に、第2層間絶縁膜17上
に形成された第2層目の金属配線層で構成することがで
き、あるいは第1層間絶縁膜16上に形成された第1層
目の金属配線層で構成することもできる。
OSトランジスタQn,Qpの一部と対向するように、
それぞれ固定電位配線層18a,18bが設けられてい
る。この固定電位配線層18a,18bは、第1層間絶
縁膜16上の第1層目の金属配線層によって構成されて
いる。固定電位配線層18a,18bは、少なくとも、
高電位が与えられる金属配線層、具体的にはこの例では
ドレイン領域D1,D2と接続される金属配線層19
a,19bと素子分離絶縁膜14との間に位置するよう
に設けられる。すなわち、固定電位配線層18a,18
bは、図6に示すように、素子分離絶縁膜14と高電位
が印加される金属配線層19a,19bとが対向してい
る領域M4(一方の領域のみ図示する)を覆うように形
成される。この領域M4では、素子分離絶縁膜14をゲ
ート絶縁膜とする寄生MOSトランジスタが形成され
る。
定電位配線層18bは、前記領域M4を含む素子のほぼ
半分の領域、具体的には、ドレイン領域D2、このドレ
イン領域D2の外側の素子分離絶縁膜14およびガード
リング領域21bを含む領域と対向するプレート状の形
状を有する。同様に、固定電位配線層18aは、領域M
4を含む素子のほぼ半分の領域、具体的には、ドレイン
領域D1、このドレイン領域D1の外側の素子分離絶縁
膜14およびガードリング領域21aを含む領域と対向
するプレート状の形状を有する。また、固定電位配線層
18a,18bは、それぞれ、コンタクト部190a,
190bを通すための開口部180a,180bを有す
る。
bは、第1層間絶縁膜16に形成されたコンタクト部2
2a,22bを介して、不純物拡散層からなるガードリ
ング領域21a,21bに接続されている。従って、N
チャネルMOSトランジスタQn上の固定電位配線層1
8aは、P型のウエル12の電位に固定され、Pチャネ
ルMOSトランジスタQp上の固定電位配線層18b
は、N型の半導体基板11の電位に固定されている。
は、つぎのような作用,機能を有する。
り上に形成された金属配線層19a,19bに印加され
る高電位(たとえば20〜80V)が半導体基板11に
与える影響を緩和するシールド層として機能する。すな
わち、固定電位配線層18a,18bは、ウエル12の
電位あるいは半導体基板11の電位に固定され、これら
の電位は、保証耐圧内で任意に設定できる。そして、こ
れらの電位は、たとえば接地電位に設定される。その結
果、固定電位配線層18a,18bの下には高電位が与
えられる金属配線層19a,19bの電位分布が存在し
ないか、あるいは電位分布が緩和された状態となるた
め、素子分離絶縁膜14を含んで形成される寄生MOS
トランジスタに与えられる電位を実質的に低下させるこ
とができる。その結果、素子分離絶縁膜14の厚さが、
低耐圧型トランジスタ領域の素子分離絶縁膜と同程度で
あっても、寄生MOSトランジスタの動作を防止するこ
とができる。
ても、固定電位配線層を有することにより、素子分離絶
縁膜の膜厚を小さくすることができる。その結果、第1
層間絶縁膜の膜厚を小さくすることができ、高耐圧型ト
ランジスタの形成領域においても、低耐圧型MOSトラ
ンジスタの高密度化および多層化に対応することができ
る。また、固定電位配線層および高電位が与えられる金
属配線層は、通常の配線プロセスによって形成できる。
は、固定電位配線層をプレート状に形成したが、固定電
位配線層はこの形態に限定されない。すなわち、固定電
位配線層は、図7に示すように、図5および図6に示す
構造に加えて、複数のスリット部182を有する。図7
において、図6と実質的に同じ機能を有する部材には同
じ符号を付して、その詳細な説明を省略する。
半導体装置300の作用効果に加えて、スリット部18
2を有することにより、プレート状の固定電位配線層に
比べて金属層による応力を緩和できる。
述べたが、本発明にかかる半導体装置はこれらに限定さ
れず、発明の要旨の範囲内で各種の態様を取りうる。た
とえば、半導体基板およびウェルの導電層は逆の極性を
有していてもよい。また、ウェルの構造も特に限定され
ず、ウェルはトリプルウェル構造を有していてもよい。
さらに、素子分離絶縁膜の下の半導体層に、N型および
P型の反転防止層を設けなくともよい。
の要部を模式的に示す平面図である。
る。
の要部を模式的に示す断面図である。
領域を示す平面図である。
の要部を模式的に示す断面図である。
領域を示す平面図である。
図である。
Claims (16)
- 【請求項1】 同一基板に、異なる電圧によって駆動す
る高耐圧型トランジスタと低耐圧型トランジスタとを含
む半導体装置であって、 前記高耐圧型トランジスタが配置された領域では、 前記高耐圧型トランジスタの上に層間絶縁膜を介して設
けられ、高電位が与えられる配線層と、 少なくとも、素子分離絶縁膜と前記配線層との間に設け
られた固定電位配線層と、を含む半導体装置。 - 【請求項2】 請求項1において、 前記配線層は、前記高耐圧型トランジスタのドレイン領
域と電気的に接続されている、半導体装置。 - 【請求項3】 請求項1または2において、 前記固定電位配線層は、前記基板内に設けられた不純物
拡散層と電気的に接続され、該不純物拡散層は、ソース
領域およびドレイン領域と前記素子分離絶縁膜によって
分離されている、半導体装置。 - 【請求項4】 請求項3において、 前記不純物拡散層は、素子分離用のガードリング領域で
ある、半導体装置。 - 【請求項5】 請求項1ないし4のいずれかにおいて、 前記固定電位配線層は、第1層間絶縁膜上に形成された
金属配線層によって構成され、前記配線層は、第2層間
絶縁膜上もしくはそれより上の層間絶縁膜上に形成され
た金属配線層によって構成される、半導体装置。 - 【請求項6】 請求項1ないし5のいずれかにおいて、 前記高耐圧型トランジスタが配置された領域の素子分離
絶縁膜と、前記低耐圧型トランジスタが配置された領域
の素子分離絶縁膜とは、ほぼ同じ厚さを有する、半導体
装置。 - 【請求項7】 請求項6において、 前記素子分離絶縁膜の膜厚と、前記素子分離絶縁膜と前
記固定電位配線層との間に設けられた層間絶縁膜の膜厚
との合計は、600〜1500nmである、半導体装
置。 - 【請求項8】 請求項1ないし7のいずれかにおいて、 前記固定電位配線層は、前記高耐圧型トランジスタを取
り囲むリング形状を有する、半導体装置。 - 【請求項9】 請求項8において、 前記固定電位配線層は、素子分離用のガードリング領域
とほぼ対応する領域に形成された、半導体装置。 - 【請求項10】 請求項1ないし7のいずれかにおい
て、 前記固定電位配線層は、ドレイン領域および該ドレイン
領域の外側の素子分離絶縁膜を含むプレート状の形状を
有する、半導体装置。 - 【請求項11】 請求項10において、 前記固定電位配線層は、さらに、素子分離用のガードリ
ング領域とほぼ対応する部分を有する、半導体装置。 - 【請求項12】 請求項10において、 前記固定電位配線層は、スリット部を有する、半導体装
置。 - 【請求項13】 請求項12において、 前記固定電位配線層は、さらに、前記素子分離用のガー
ドリング領域とほぼ対応する部分を有する、半導体装
置。 - 【請求項14】 請求項10ないし13のいずれかにお
いて、 前記固定電位配線層は、前記配線層とドレイン領域とを
接続するコンタクト部を通すための開口部を有する、半
導体装置。 - 【請求項15】 請求項1ないし14のいずれかにおい
て、 前記固定電位配線層は、前記高電位より低い電位に設定
される、半導体装置。 - 【請求項16】 請求項15において、 前記固定電位配線層は、接地電位に固定される、半導体
装置。
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