JP2001237370A - 多層３次元高密度半導体素子及び形成方法 - Google Patents
多層３次元高密度半導体素子及び形成方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】 （修正有）
【課題】 精密なアライメントを必要としない３次元多
層素子を提供すること。 【解決手段】 多層３次元半導体構造が、第１の半導体
基板及び第１の活性素子を構成する第１レベルの構造４
を含み、ＳＯＩ半導体構造を構成する第２レベルの構造
９が、第１レベルの構造に結合され、更に第２の活性素
子を構成する。第１の活性素子は素子設計において、第
２の活性素子よりも耐熱性に優れている。
層素子を提供すること。 【解決手段】 多層３次元半導体構造が、第１の半導体
基板及び第１の活性素子を構成する第１レベルの構造４
を含み、ＳＯＩ半導体構造を構成する第２レベルの構造
９が、第１レベルの構造に結合され、更に第２の活性素
子を構成する。第１の活性素子は素子設計において、第
２の活性素子よりも耐熱性に優れている。
Description
【０００１】
【発明の属する技術分野】本発明は多層３次元半導体構
造に関する。更に、本発明は多層３次元半導体構造を形
成する方法に関する。本発明によれば、活性素子が半導
体基板上に形成され、続いて第２の半導体層を活性素子
上に付着し、次に活性素子をこの追加の半導体層上に形
成する。本発明は従来提案されている多層素子に比較し
て、機能、密度及び性能の改善を可能にする。
造に関する。更に、本発明は多層３次元半導体構造を形
成する方法に関する。本発明によれば、活性素子が半導
体基板上に形成され、続いて第２の半導体層を活性素子
上に付着し、次に活性素子をこの追加の半導体層上に形
成する。本発明は従来提案されている多層素子に比較し
て、機能、密度及び性能の改善を可能にする。
【０００２】
【従来の技術】今日、半導体表面を形成するために、原
則的にプレーナ技術が使用されている。半導体チップ上
で達成される集積化のレベルは、チップのサイズ、及び
達成可能な構造的精密さにより制限される。プレーナ技
術を用いて実現され、互いに接続される複数のチップを
含むシステムの性能は、接続コンタクトを介して個々の
チップ間で可能な接続数、こうした接続を介して達成さ
れる信号伝送スピード（いわゆる周波数特性）、更に消
費電力により制限される。
則的にプレーナ技術が使用されている。半導体チップ上
で達成される集積化のレベルは、チップのサイズ、及び
達成可能な構造的精密さにより制限される。プレーナ技
術を用いて実現され、互いに接続される複数のチップを
含むシステムの性能は、接続コンタクトを介して個々の
チップ間で可能な接続数、こうした接続を介して達成さ
れる信号伝送スピード（いわゆる周波数特性）、更に消
費電力により制限される。
【０００３】これらの制限を克服するために、３次元回
路構成が提案されている。こうした構成では、複数のチ
ップ面が３次元回路構成内で互いに重なって配置され
る。チップ面間の必要な電気接続は、直接コンタクトを
形成することにより生成される。
路構成が提案されている。こうした構成では、複数のチ
ップ面が３次元回路構成内で互いに重なって配置され
る。チップ面間の必要な電気接続は、直接コンタクトを
形成することにより生成される。
【０００４】例えば、３次元集積回路を生成するため
に、コンポーネントの平面が生成された基板上に、更に
半導体層を付着することが提案されている。半導体層は
例えば、レーザ・アニーリングにより再結晶化される。
次に、再結晶化された層内に、更に別のコンポーネント
平面が実現される。半導体の付着以前に、基板内に生成
されるコンポーネントは、再結晶化ステップの間に、レ
ーザ・アニーリングに関連付けられる熱負荷に晒され、
その結果、通常発生する多くの欠陥により、チップの歩
留まりが非常に制限される。
に、コンポーネントの平面が生成された基板上に、更に
半導体層を付着することが提案されている。半導体層は
例えば、レーザ・アニーリングにより再結晶化される。
次に、再結晶化された層内に、更に別のコンポーネント
平面が実現される。半導体の付着以前に、基板内に生成
されるコンポーネントは、再結晶化ステップの間に、レ
ーザ・アニーリングに関連付けられる熱負荷に晒され、
その結果、通常発生する多くの欠陥により、チップの歩
留まりが非常に制限される。
【０００５】また、最初に個々のコンポーネント平面を
互いに別々に異なる基板内で生成することにより、３次
元集積回路を生成することが提案されている。基板が次
に数ミクロンの厚さに薄くされ、ウエハ接着手法を用い
て互いに接続される。様々なコンポーネント平面の電気
接続のために、薄い基板がそれらの正面及び背面上に、
続くチップ間接続のためのコンタクトと一緒に設けられ
る。これは薄くされたウエハが正面及び背面の両側にお
いて処理されなければならない欠点を有する。しかしな
がら、背面側のプロセスは標準的なプレーナ技術では提
供されない。この方法に関連して、多くのプロセス上の
問題が未解決のままである。この特定の方法の更に別の
欠点は、個々のコンポーネント平面の機能が、それらが
一緒に結合される前に、容易にテストできないことであ
る。なぜなら、完成された回路ではなく、個々のコンポ
ーネントがそれぞれの個々の平面内で生成されるからで
ある。
互いに別々に異なる基板内で生成することにより、３次
元集積回路を生成することが提案されている。基板が次
に数ミクロンの厚さに薄くされ、ウエハ接着手法を用い
て互いに接続される。様々なコンポーネント平面の電気
接続のために、薄い基板がそれらの正面及び背面上に、
続くチップ間接続のためのコンタクトと一緒に設けられ
る。これは薄くされたウエハが正面及び背面の両側にお
いて処理されなければならない欠点を有する。しかしな
がら、背面側のプロセスは標準的なプレーナ技術では提
供されない。この方法に関連して、多くのプロセス上の
問題が未解決のままである。この特定の方法の更に別の
欠点は、個々のコンポーネント平面の機能が、それらが
一緒に結合される前に、容易にテストできないことであ
る。なぜなら、完成された回路ではなく、個々のコンポ
ーネントがそれぞれの個々の平面内で生成されるからで
ある。
【０００６】更に、個々の半導体ウエハを結合して多層
素子を形成する前に、個々のウエハ上に所望の素子を形
成することにより、３次元素子を形成する提案が成され
ている。しかしながら、このアプローチに関連する主な
問題は、非常に正確なアライメントがチップ間で要求さ
れることである。なぜなら、チップは既に形成されてお
り、結合以前に完成されているからである。この正確な
アライメントを現実的にどのように達成するかについて
は、完全には明らかになっていない。更に、これらのプ
ロセスは、背面を約０．２５乃至約０．５ｍｍ（約１０
ミル乃至約２０ミル）の厚さから約５μｍの厚さに研磨
またはエッチングすることによって、ウエハの１つの実
質的な薄層化を要求する。これは実施する上で、極めて
異なるプロシージャである。更に、厚さの均一性を管理
するのが大変困難である。
素子を形成する前に、個々のウエハ上に所望の素子を形
成することにより、３次元素子を形成する提案が成され
ている。しかしながら、このアプローチに関連する主な
問題は、非常に正確なアライメントがチップ間で要求さ
れることである。なぜなら、チップは既に形成されてお
り、結合以前に完成されているからである。この正確な
アライメントを現実的にどのように達成するかについて
は、完全には明らかになっていない。更に、これらのプ
ロセスは、背面を約０．２５乃至約０．５ｍｍ（約１０
ミル乃至約２０ミル）の厚さから約５μｍの厚さに研磨
またはエッチングすることによって、ウエハの１つの実
質的な薄層化を要求する。これは実施する上で、極めて
異なるプロシージャである。更に、厚さの均一性を管理
するのが大変困難である。
【０００７】
【発明が解決しようとする課題】従って、前述のような
精密なアライメントを必要としない３次元多層素子を提
供することが待望される。
精密なアライメントを必要としない３次元多層素子を提
供することが待望される。
【０００８】
【課題を解決するための手段】本発明は、従来素子の精
密なアライメントを必要としない多層３次元半導体構造
を提供する。更に、本発明の多層３次元半導体構造は、
素子の機能、密度及び性能の改善を可能にする。
密なアライメントを必要としない多層３次元半導体構造
を提供する。更に、本発明の多層３次元半導体構造は、
素子の機能、密度及び性能の改善を可能にする。
【０００９】より詳細には、本発明は、半導体基板及び
第１の活性素子を構成する第１レベルの構造を含む、多
層３次元半導体構造に関連する。ＳＯＩ半導体構造を構
成する第２レベルの構造が、第１レベルの構造に結合さ
れ、更に第２の活性素子を含む。本発明による第１の活
性素子は、素子設計において第２の活性素子よりも耐熱
性に優れている。
第１の活性素子を構成する第１レベルの構造を含む、多
層３次元半導体構造に関連する。ＳＯＩ半導体構造を構
成する第２レベルの構造が、第１レベルの構造に結合さ
れ、更に第２の活性素子を含む。本発明による第１の活
性素子は、素子設計において第２の活性素子よりも耐熱
性に優れている。
【００１０】更に、本発明は多層３次元半導体構造を形
成する方法に関する。本方法は、半導体基板及び第１の
活性素子を構成する第１レベルの構造を提供する。絶縁
層が第１レベルの構造上に提供され、また第１レベルの
構造の選択部分を、続いて提供される第２レベルの構造
に接続するための電気的相互接続が提供される。
成する方法に関する。本方法は、半導体基板及び第１の
活性素子を構成する第１レベルの構造を提供する。絶縁
層が第１レベルの構造上に提供され、また第１レベルの
構造の選択部分を、続いて提供される第２レベルの構造
に接続するための電気的相互接続が提供される。
【００１１】第２の半導体構造は、絶縁層上に結合され
る。この半導体構造の厚さは低減され、続いて第２の活
性素子を半導体構造上に形成する。第１の活性素子は素
子設計において、第２の活性素子よりも耐熱性に優れて
いる。第１レベルの構造と第２の活性素子との間に電気
接続が形成される。
る。この半導体構造の厚さは低減され、続いて第２の活
性素子を半導体構造上に形成する。第１の活性素子は素
子設計において、第２の活性素子よりも耐熱性に優れて
いる。第１レベルの構造と第２の活性素子との間に電気
接続が形成される。
【００１２】更に本発明は、前記のプロセスにより獲得
される半導体素子に関連する。
される半導体素子に関連する。
【００１３】
【発明の実施の形態】本発明の理解を容易にするため
に、本発明に従う実施例のステップを図解する図面を参
照することにする。
に、本発明に従う実施例のステップを図解する図面を参
照することにする。
【００１４】本発明によれば、第１の半導体基板１が提
供される。この半導体基板１は通常、図１に示されるよ
うに、単結晶シリコンすなわちＳＯＩ基板（絶縁体上シ
リコン基板）である。ＳＯＩ基板はシリコン・ウエハ２
及びその上に提供される絶縁層３を含む。絶縁層３は基
板２上に成長されるか、化学蒸着（ＣＶＤ）または物理
蒸着（ＰＶＤ）などの付着技術により提供される。ま
た、絶縁層３は基板２の熱酸化により二酸化ケイ素を提
供することにより、或いはＳＩＭＯＸまたはＳＯＩを形
成する他の公知の方法により提供される。通常、この絶
縁層３は約１０００Å乃至約５０００Åの厚さであり、
好適には約１５００Å乃至約２５００Åの厚さである。
薄いシリコン層４が絶縁層３上に提供される。このシリ
コン層４は通常、約５００Å乃至約４０００Åの厚さで
あり、好適には約１０００Å乃至約２０００Åの厚さで
ある。公知の技術により、活性素子がシリコン基板４上
に形成される。提供されるこれらの活性素子は、素子の
残りの形成の間に熱サイクルにかけられるので、高い耐
熱性を有さねばならず、それ自体、続く第２レベルにお
いて形成される素子に比較して熱処理に感応的でない。
例えば、活性素子は、第２レベルの素子のプロファイル
ほど浅くないドーパント・プロファイルを有する。こう
した活性素子には抵抗器、コンデンサ、ダイオード及び
トランジスタ、更に比較的大きな熱バジェットを有する
他の素子が含まれる。
供される。この半導体基板１は通常、図１に示されるよ
うに、単結晶シリコンすなわちＳＯＩ基板（絶縁体上シ
リコン基板）である。ＳＯＩ基板はシリコン・ウエハ２
及びその上に提供される絶縁層３を含む。絶縁層３は基
板２上に成長されるか、化学蒸着（ＣＶＤ）または物理
蒸着（ＰＶＤ）などの付着技術により提供される。ま
た、絶縁層３は基板２の熱酸化により二酸化ケイ素を提
供することにより、或いはＳＩＭＯＸまたはＳＯＩを形
成する他の公知の方法により提供される。通常、この絶
縁層３は約１０００Å乃至約５０００Åの厚さであり、
好適には約１５００Å乃至約２５００Åの厚さである。
薄いシリコン層４が絶縁層３上に提供される。このシリ
コン層４は通常、約５００Å乃至約４０００Åの厚さで
あり、好適には約１０００Å乃至約２０００Åの厚さで
ある。公知の技術により、活性素子がシリコン基板４上
に形成される。提供されるこれらの活性素子は、素子の
残りの形成の間に熱サイクルにかけられるので、高い耐
熱性を有さねばならず、それ自体、続く第２レベルにお
いて形成される素子に比較して熱処理に感応的でない。
例えば、活性素子は、第２レベルの素子のプロファイル
ほど浅くないドーパント・プロファイルを有する。こう
した活性素子には抵抗器、コンデンサ、ダイオード及び
トランジスタ、更に比較的大きな熱バジェットを有する
他の素子が含まれる。
【００１５】図２に示されるように、絶縁層６が素子基
板４上に提供される。通常、この絶縁層は約１０００Å
乃至約２００００Åの厚さであり、好適には約１０００
Å乃至約１００００Åの厚さであり、一般に、例えば下
側にあるシリコン基板の熱酸化により、または化学蒸着
法や物理蒸着法などの既知の付着技術により形成される
酸化物である。
板４上に提供される。通常、この絶縁層は約１０００Å
乃至約２００００Åの厚さであり、好適には約１０００
Å乃至約１００００Åの厚さであり、一般に、例えば下
側にあるシリコン基板の熱酸化により、または化学蒸着
法や物理蒸着法などの既知の付着技術により形成される
酸化物である。
【００１６】絶縁層６の選択部分が、反応性イオン・エ
ッチングなどのエッチングにより所定のパターンに除去
されて、内部に続く相互接続のためのバイアが提供され
る。次に、ドープされた多結晶シリコンなどの導電材料
が付着され、続いて化学機械研磨により、多結晶シリコ
ンを絶縁層６の上部から除去することにより、多結晶シ
リコンをバイア内に残して、重要でない（non-critica
l）素子のためのローカル相互接続１１、及び上のレベ
ルとの続く電気的相互接続１２を提供する。更に、アラ
イメント・マークが必要な場合には、これらが従来のリ
ソグラフィ及び反応性イオン・エッチングにより開かれ
る。
ッチングなどのエッチングにより所定のパターンに除去
されて、内部に続く相互接続のためのバイアが提供され
る。次に、ドープされた多結晶シリコンなどの導電材料
が付着され、続いて化学機械研磨により、多結晶シリコ
ンを絶縁層６の上部から除去することにより、多結晶シ
リコンをバイア内に残して、重要でない（non-critica
l）素子のためのローカル相互接続１１、及び上のレベ
ルとの続く電気的相互接続１２を提供する。更に、アラ
イメント・マークが必要な場合には、これらが従来のリ
ソグラフィ及び反応性イオン・エッチングにより開かれ
る。
【００１７】図３に示されるように、更に絶縁層８が化
学蒸着法や物理蒸着法により提供される。この絶縁層８
は通常、約５０Å乃至約５０００Åの厚さであり、好適
には約１００Å乃至約５００Åの厚さである。
学蒸着法や物理蒸着法により提供される。この絶縁層８
は通常、約５０Å乃至約５０００Åの厚さであり、好適
には約１００Å乃至約５００Åの厚さである。
【００１８】次に、単結晶シリコンなどの第２の半導体
基板９が、米国特許第５３７４５６４号で述べられるよ
うに、ファンデル・ワールス力（Vander Walls force）
を用いて絶縁層８に結合される。第２の基板が次に、バ
インディングまたはエッチングや、好適には"スマート
・カット"と呼ばれるプロシージャ、或いはＳｉＧＥＮ
のＰＩＩＩ ＳＯＩプロセスなどの類似のプロシージャ
を用いて薄層化される。スマート・カット・プロセスの
開示は、Auberton-Herve、SOI：Materials to System
s、IDEM96-3210；米国特許第５３７４５６４号及び米国
特許第５８８２９８７号の開示で見いだされる。こうし
たプロセスは、シリコン基板９をＨ＋などのイオン打ち
込みに晒す工程を含み、これはある深さにおいて、比較
的薄い上部領域から分離されるガス状のマイクロバブル
（微小気泡）の層を形成する。水素イオンに代わり、ま
たは加えて希ガス・イオンが使用され得る。前述のよう
にして、シリコン基板が酸化物層に結合された後、基板
がイオン衝撃が発生する温度以上の熱処理にかけられ
る。熱処理はウエハ内で結晶再編成及び圧力作用を生じ
る。この圧力作用は、絶縁層に結合される薄膜部分と、
基板の大部分との間の分離を生じる。必要に応じて、素
子が追加の化学機械研磨に晒され、第２のシリコン層９
が平坦化される。厚さは通常、約５００Å乃至約２５０
０Åである。
基板９が、米国特許第５３７４５６４号で述べられるよ
うに、ファンデル・ワールス力（Vander Walls force）
を用いて絶縁層８に結合される。第２の基板が次に、バ
インディングまたはエッチングや、好適には"スマート
・カット"と呼ばれるプロシージャ、或いはＳｉＧＥＮ
のＰＩＩＩ ＳＯＩプロセスなどの類似のプロシージャ
を用いて薄層化される。スマート・カット・プロセスの
開示は、Auberton-Herve、SOI：Materials to System
s、IDEM96-3210；米国特許第５３７４５６４号及び米国
特許第５８８２９８７号の開示で見いだされる。こうし
たプロセスは、シリコン基板９をＨ＋などのイオン打ち
込みに晒す工程を含み、これはある深さにおいて、比較
的薄い上部領域から分離されるガス状のマイクロバブル
（微小気泡）の層を形成する。水素イオンに代わり、ま
たは加えて希ガス・イオンが使用され得る。前述のよう
にして、シリコン基板が酸化物層に結合された後、基板
がイオン衝撃が発生する温度以上の熱処理にかけられ
る。熱処理はウエハ内で結晶再編成及び圧力作用を生じ
る。この圧力作用は、絶縁層に結合される薄膜部分と、
基板の大部分との間の分離を生じる。必要に応じて、素
子が追加の化学機械研磨に晒され、第２のシリコン層９
が平坦化される。厚さは通常、約５００Å乃至約２５０
０Åである。
【００１９】次に、図４に示されるように、公知の技術
を用いて薄いシリコン層９上に高性能素子が形成され
る。シリコン酸化物またはシリコン窒化物などの別の絶
縁層１０が、化学蒸着法などにより付着される。この絶
縁層は通常、約５０００Å乃至約１５０００Åの厚さで
あり、好適には約７０００Å乃至約１２０００Åの厚さ
である。
を用いて薄いシリコン層９上に高性能素子が形成され
る。シリコン酸化物またはシリコン窒化物などの別の絶
縁層１０が、化学蒸着法などにより付着される。この絶
縁層は通常、約５０００Å乃至約１５０００Åの厚さで
あり、好適には約７０００Å乃至約１２０００Åの厚さ
である。
【００２０】図５に示されるように、第２レベルの構造
からの活性素子が、第１レベルの相互接続パッドに接続
される。これは既知のフォトリソグラフィ技術により達
成される。例えば、シリコン基板９、絶縁層１０及び絶
縁層８の選択部分が、第１レベルの相互接続パッド１２
まで除去される。これは放射線に感応するフォトレジス
ト材料（図示せず）を提供し、次にこれを所望の構造に
パターン化するなどの、従来技術を用いて行われる。パ
ターン化されたレジストは、絶縁層及び薄いシリコン層
の選択部分を除去するマスクとして作用する。これらの
選択部分は、反応性イオン・エッチングにより除去され
る。パターン化後のフォトレジストは、好適な溶媒内で
の溶解などにより除去される。絶縁層８、１０及びシリ
コン層９の選択部分の除去の後、ドープされた多結晶シ
リコンまたは金属ケイ化物などの導電材料１３が、バイ
ア内及び絶縁層１０上に付着される。絶縁層１０上の材
料は、化学機械研磨により除去され、図５に示されるプ
レーナ構造が提供される。
からの活性素子が、第１レベルの相互接続パッドに接続
される。これは既知のフォトリソグラフィ技術により達
成される。例えば、シリコン基板９、絶縁層１０及び絶
縁層８の選択部分が、第１レベルの相互接続パッド１２
まで除去される。これは放射線に感応するフォトレジス
ト材料（図示せず）を提供し、次にこれを所望の構造に
パターン化するなどの、従来技術を用いて行われる。パ
ターン化されたレジストは、絶縁層及び薄いシリコン層
の選択部分を除去するマスクとして作用する。これらの
選択部分は、反応性イオン・エッチングにより除去され
る。パターン化後のフォトレジストは、好適な溶媒内で
の溶解などにより除去される。絶縁層８、１０及びシリ
コン層９の選択部分の除去の後、ドープされた多結晶シ
リコンまたは金属ケイ化物などの導電材料１３が、バイ
ア内及び絶縁層１０上に付着される。絶縁層１０上の材
料は、化学機械研磨により除去され、図５に示されるプ
レーナ構造が提供される。
【００２１】図６は、素子を接続し、チップ機能を完成
する製造工程の後半（ＢＥＯＬ：back end of the lin
e）１４のプロセスを示す。
する製造工程の後半（ＢＥＯＬ：back end of the lin
e）１４のプロセスを示す。
【００２２】本発明の前述の説明は、本発明を例証する
ものである。加えて、本開示は本発明の好適な実施例だ
けについて示し、述べているが、前述のように、本発明
は様々な他の組み合わせ、変更及び環境において使用可
能であり、前述の教示または関連技術の知識に相応し
て、ここで述べた本発明の概念の範囲内で変更可能であ
る。前述の実施例は、本発明を実施するために最適な形
態を説明し、当業者がこうした或いは他の実施例におい
て、本発明の特定のアプリケーションまたは利用により
要求される様々な変更を伴い、本発明を利用できるよう
に意図するものである。従って、前述の説明は本発明を
ここで開示された形態に制限するものではない。
ものである。加えて、本開示は本発明の好適な実施例だ
けについて示し、述べているが、前述のように、本発明
は様々な他の組み合わせ、変更及び環境において使用可
能であり、前述の教示または関連技術の知識に相応し
て、ここで述べた本発明の概念の範囲内で変更可能であ
る。前述の実施例は、本発明を実施するために最適な形
態を説明し、当業者がこうした或いは他の実施例におい
て、本発明の特定のアプリケーションまたは利用により
要求される様々な変更を伴い、本発明を利用できるよう
に意図するものである。従って、前述の説明は本発明を
ここで開示された形態に制限するものではない。
【００２３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２４】（１）第１の半導体基板及び第１の活性素
子を構成する第１レベルの構造と、前記第１レベルの構
造に結合されるＳＯＩ半導体構造を構成し、第２の活性
素子を構成する第２レベルの構造とを含み、前記第１の
活性素子が素子設計において、前記第２の活性素子より
も耐熱性に優れている、多層３次元半導体構造体。 （２）前記第１の半導体基板がＳＯＩ基板である、前記
（１）記載の多層３次元半導体構造体。 （３）前記第１の半導体基板が単結晶シリコンである、
前記（１）記載の多層３次元半導体構造体。 （４）前記第１の活性素子が、抵抗器、コンデンサ、ダ
イオード及びトランジスタを含むグループから選択され
る少なくとも１つの素子である、前記（１）記載の多層
３次元半導体構造体。 （５）前記第２の活性素子を前記第１の活性素子に接続
する電気的相互接続を含む、前記（１）記載の多層３次
元半導体構造体。 （６）前記電気的相互接続がドープされた多結晶シリコ
ンを含む、前記（５）記載の多層３次元半導体構造体。 （７）前記第１の活性素子のローカル電気的相互接続を
含む、前記（５）記載の多層３次元半導体構造体。 （８）前記ローカル電気的相互接続がドープされた多結
晶シリコンを含む、前記（７）記載の多層３次元半導体
構造体。 （９）前記第２レベルの構造上に配置される絶縁層を含
む、前記（１）記載の多層３次元半導体構造体。 （１０）多層３次元半導体構造体を形成する方法であっ
て、半導体基板及び第１の活性素子を構成する第１レベ
ルの構造を提供するステップと、前記第１レベルの構造
上に絶縁層と、前記第１レベルの構造の選択部分を、続
いて提供される第２レベルの構造に接続するための電気
的相互接続とを提供するステップと、第２の半導体基板
を前記絶縁層上に付着し、前記第２の半導体基板の厚さ
を低減して、前記第２の半導体基板内に第２の活性素子
を形成するステップと、前記第１レベルの構造と前記第
２の活性素子との間に電気接続を形成するステップとを
含み、前記第１の活性素子が素子設計において、前記第
２の活性素子よりも耐熱性に優れている、方法。 （１１）前記第１の半導体基板がＳＯＩ基板である、前
記（１０）記載の方法。 （１２）前記第１の半導体基板が単結晶シリコンであ
る、前記（１０）記載の方法。 （１３）前記第１の活性素子が、抵抗器、コンデンサ、
ダイオード及びトランジスタを含むグループから選択さ
れる少なくとも１つの素子である、前記（１０）記載の
方法。 （１４）前記電気的相互接続がドープされた多結晶シリ
コンを含む、前記（１０）記載の方法。 （１５）前記第２の半導体基板に、水素、希ガス・イオ
ン、及びそれらの混合ガスを含むグループから選択され
るイオンを打ち込み、続いて前記第２の半導体基板を前
記絶縁層に結合し、次に前記基板をイオン打ち込み温度
よりも高い温度において熱処理に晒すことにより、前記
絶縁層に結合される薄い基板層を前記第２の半導体基板
の残りの部分から分離することで、前記第２の半導体基
板の厚さを低減するステップを含む、前記（１０）記載
の方法。 （１６）前記第２の半導体基板の厚さが約５００Å乃至
約２５００Åである、前記（１０）記載の方法。 （１７）前記絶縁層が二酸化ケイ素を含む、前記（１
０）記載の方法。 （１８）前記第１の活性素子のためのローカル電気的相
互接続を提供するステップを含む、前記（１０）記載の
方法。 （１９）前記ローカル電気的相互接続がドープされた多
結晶シリコンを含む、前記（１８）記載の方法。 （２０）前記第２レベルの構造上に絶縁層を提供するス
テップを含む、前記（１０）記載の方法。 （２１）前記（１０）のプロセスにより得られる多層３
次元半導体構造体。
子を構成する第１レベルの構造と、前記第１レベルの構
造に結合されるＳＯＩ半導体構造を構成し、第２の活性
素子を構成する第２レベルの構造とを含み、前記第１の
活性素子が素子設計において、前記第２の活性素子より
も耐熱性に優れている、多層３次元半導体構造体。 （２）前記第１の半導体基板がＳＯＩ基板である、前記
（１）記載の多層３次元半導体構造体。 （３）前記第１の半導体基板が単結晶シリコンである、
前記（１）記載の多層３次元半導体構造体。 （４）前記第１の活性素子が、抵抗器、コンデンサ、ダ
イオード及びトランジスタを含むグループから選択され
る少なくとも１つの素子である、前記（１）記載の多層
３次元半導体構造体。 （５）前記第２の活性素子を前記第１の活性素子に接続
する電気的相互接続を含む、前記（１）記載の多層３次
元半導体構造体。 （６）前記電気的相互接続がドープされた多結晶シリコ
ンを含む、前記（５）記載の多層３次元半導体構造体。 （７）前記第１の活性素子のローカル電気的相互接続を
含む、前記（５）記載の多層３次元半導体構造体。 （８）前記ローカル電気的相互接続がドープされた多結
晶シリコンを含む、前記（７）記載の多層３次元半導体
構造体。 （９）前記第２レベルの構造上に配置される絶縁層を含
む、前記（１）記載の多層３次元半導体構造体。 （１０）多層３次元半導体構造体を形成する方法であっ
て、半導体基板及び第１の活性素子を構成する第１レベ
ルの構造を提供するステップと、前記第１レベルの構造
上に絶縁層と、前記第１レベルの構造の選択部分を、続
いて提供される第２レベルの構造に接続するための電気
的相互接続とを提供するステップと、第２の半導体基板
を前記絶縁層上に付着し、前記第２の半導体基板の厚さ
を低減して、前記第２の半導体基板内に第２の活性素子
を形成するステップと、前記第１レベルの構造と前記第
２の活性素子との間に電気接続を形成するステップとを
含み、前記第１の活性素子が素子設計において、前記第
２の活性素子よりも耐熱性に優れている、方法。 （１１）前記第１の半導体基板がＳＯＩ基板である、前
記（１０）記載の方法。 （１２）前記第１の半導体基板が単結晶シリコンであ
る、前記（１０）記載の方法。 （１３）前記第１の活性素子が、抵抗器、コンデンサ、
ダイオード及びトランジスタを含むグループから選択さ
れる少なくとも１つの素子である、前記（１０）記載の
方法。 （１４）前記電気的相互接続がドープされた多結晶シリ
コンを含む、前記（１０）記載の方法。 （１５）前記第２の半導体基板に、水素、希ガス・イオ
ン、及びそれらの混合ガスを含むグループから選択され
るイオンを打ち込み、続いて前記第２の半導体基板を前
記絶縁層に結合し、次に前記基板をイオン打ち込み温度
よりも高い温度において熱処理に晒すことにより、前記
絶縁層に結合される薄い基板層を前記第２の半導体基板
の残りの部分から分離することで、前記第２の半導体基
板の厚さを低減するステップを含む、前記（１０）記載
の方法。 （１６）前記第２の半導体基板の厚さが約５００Å乃至
約２５００Åである、前記（１０）記載の方法。 （１７）前記絶縁層が二酸化ケイ素を含む、前記（１
０）記載の方法。 （１８）前記第１の活性素子のためのローカル電気的相
互接続を提供するステップを含む、前記（１０）記載の
方法。 （１９）前記ローカル電気的相互接続がドープされた多
結晶シリコンを含む、前記（１８）記載の方法。 （２０）前記第２レベルの構造上に絶縁層を提供するス
テップを含む、前記（１０）記載の方法。 （２１）前記（１０）のプロセスにより得られる多層３
次元半導体構造体。
【図１】図１乃至図６は、本発明の実施例に従うプロセ
スの様々なステージにおける、本発明に従う構造を示す
図であり、図１は第１の半導体基板１を提供するステッ
プを示す図である。
スの様々なステージにおける、本発明に従う構造を示す
図であり、図１は第１の半導体基板１を提供するステッ
プを示す図である。
【図２】絶縁層６を素子基板４上に提供し、エッチング
によりバイアを形成し、導電材料を充填するステップを
示す図である。
によりバイアを形成し、導電材料を充填するステップを
示す図である。
【図３】絶縁層８を提供後、第２の半導体基板９を提供
するステップを示す図である。
するステップを示す図である。
【図４】シリコン層９上に絶縁層１０を形成するステッ
プを示す図である。
プを示す図である。
【図５】第２レベルの構造からの活性素子を、第１レベ
ルの相互接続パッドに接続するステップを示す図であ
る。
ルの相互接続パッドに接続するステップを示す図であ
る。
【図６】素子を接続し、チップ機能を完成するＢＥＯＬ
１４プロセスの提供を示す図である。
１４プロセスの提供を示す図である。
１ 第１の半導体基板 ２ シリコン・ウエハ ３ 絶縁層 ４ シリコン層 ６ 絶縁層 ９ 第２の半導体基板（シリコン層） １１ ローカル相互接続 １２ 電気的相互接続（相互接続パッド） １３ 導電材料 １４ ＢＥＯＬプロセス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 21/88 Ｊ (72)発明者 ドミニク・ジョセフ・スケピシ アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォールズ、ノース・ヒル サイド・レーク・ロード 890
Claims (21)
- 【請求項１】第１の半導体基板及び第１の活性素子を構
成する第１レベルの構造と、 前記第１レベルの構造に結合されるＳＯＩ半導体構造を
構成し、第２の活性素子を構成する第２レベルの構造と
を含み、前記第１の活性素子が素子設計において、前記
第２の活性素子よりも耐熱性に優れている、多層３次元
半導体構造体。 - 【請求項２】前記第１の半導体基板がＳＯＩ基板であ
る、請求項１記載の多層３次元半導体構造体。 - 【請求項３】前記第１の半導体基板が単結晶シリコンで
ある、請求項１記載の多層３次元半導体構造体。 - 【請求項４】前記第１の活性素子が、抵抗器、コンデン
サ、ダイオード及びトランジスタを含むグループから選
択される少なくとも１つの素子である、請求項１記載の
多層３次元半導体構造体。 - 【請求項５】前記第２の活性素子を前記第１の活性素子
に接続する電気的相互接続を含む、請求項１記載の多層
３次元半導体構造体。 - 【請求項６】前記電気的相互接続がドープされた多結晶
シリコンを含む、請求項５記載の多層３次元半導体構造
体。 - 【請求項７】前記第１の活性素子のローカル電気的相互
接続を含む、請求項５記載の多層３次元半導体構造体。 - 【請求項８】前記ローカル電気的相互接続がドープされ
た多結晶シリコンを含む、請求項７記載の多層３次元半
導体構造体。 - 【請求項９】前記第２レベルの構造上に配置される絶縁
層を含む、請求項１記載の多層３次元半導体構造体。 - 【請求項１０】多層３次元半導体構造体を形成する方法
であって、 半導体基板及び第１の活性素子を構成する第１レベルの
構造を提供するステップと、 前記第１レベルの構造上に絶縁層と、前記第１レベルの
構造の選択部分を、続いて提供される第２レベルの構造
に接続するための電気的相互接続とを提供するステップ
と、 第２の半導体基板を前記絶縁層上に付着し、前記第２の
半導体基板の厚さを低減して、前記第２の半導体基板内
に第２の活性素子を形成するステップと、 前記第１レベルの構造と前記第２の活性素子との間に電
気接続を形成するステップとを含み、前記第１の活性素
子が素子設計において、前記第２の活性素子よりも耐熱
性に優れている、方法。 - 【請求項１１】前記第１の半導体基板がＳＯＩ基板であ
る、請求項１０記載の方法。 - 【請求項１２】前記第１の半導体基板が単結晶シリコン
である、請求項１０記載の方法。 - 【請求項１３】前記第１の活性素子が、抵抗器、コンデ
ンサ、ダイオード及びトランジスタを含むグループから
選択される少なくとも１つの素子である、請求項１０記
載の方法。 - 【請求項１４】前記電気的相互接続がドープされた多結
晶シリコンを含む、請求項１０記載の方法。 - 【請求項１５】前記第２の半導体基板に、水素、希ガス
・イオン、及びそれらの混合ガスを含むグループから選
択されるイオンを打ち込み、続いて前記第２の半導体基
板を前記絶縁層に結合し、次に前記基板をイオン打ち込
み温度よりも高い温度において熱処理に晒すことによ
り、前記絶縁層に結合される薄い基板層を前記第２の半
導体基板の残りの部分から分離することで、前記第２の
半導体基板の厚さを低減するステップを含む、請求項１
０記載の方法。 - 【請求項１６】前記第２の半導体基板の厚さが約５００
Å乃至約２５００Åである、請求項１０記載の方法。 - 【請求項１７】前記絶縁層が二酸化ケイ素を含む、請求
項１０記載の方法。 - 【請求項１８】前記第１の活性素子のためのローカル電
気的相互接続を提供するステップを含む、請求項１０記
載の方法。 - 【請求項１９】前記ローカル電気的相互接続がドープさ
れた多結晶シリコンを含む、請求項１８記載の方法。 - 【請求項２０】前記第２レベルの構造上に絶縁層を提供
するステップを含む、請求項１０記載の方法。 - 【請求項２１】請求項１０のプロセスにより得られる多
層３次元半導体構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/477249 | 2000-01-03 | ||
| US09/477,249 US6291858B1 (en) | 2000-01-03 | 2000-01-03 | Multistack 3-dimensional high density semiconductor device and method for fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237370A true JP2001237370A (ja) | 2001-08-31 |
Family
ID=23895143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000396941A Pending JP2001237370A (ja) | 2000-01-03 | 2000-12-27 | 多層３次元高密度半導体素子及び形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6291858B1 (ja) |
| JP (1) | JP2001237370A (ja) |
| KR (1) | KR100510112B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPWO2015046333A1 (ja) * | 2013-09-27 | 2017-03-09 | 株式会社ダイセル | 半導体積層用接着剤組成物 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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