JPH06177133A - 積層型半導体集積回路 - Google Patents
積層型半導体集積回路Info
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- JPH06177133A JPH06177133A JP32302392A JP32302392A JPH06177133A JP H06177133 A JPH06177133 A JP H06177133A JP 32302392 A JP32302392 A JP 32302392A JP 32302392 A JP32302392 A JP 32302392A JP H06177133 A JPH06177133 A JP H06177133A
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- Japan
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- lsi
- integrated circuit
- semiconductor integrated
- insulating film
- laminated
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Abstract
(57)【要約】
【目的】 LSIを積層化した場合において、放熱特性
が良好で、熱による回路素子の誤動作あるいは動作不良
の発生を防ぐことができる積層型LSIを提供するこ
と。 【構成】 複数個のLSIチップ208、210が、接
着剤501により積層されて立体化された積層型LSI
100において、上部LSIチップ208及び下部LS
Iチップ210を構成するLSI配線の一部あるいは全
部が絶縁膜で被覆されていないことを特徴とする。
が良好で、熱による回路素子の誤動作あるいは動作不良
の発生を防ぐことができる積層型LSIを提供するこ
と。 【構成】 複数個のLSIチップ208、210が、接
着剤501により積層されて立体化された積層型LSI
100において、上部LSIチップ208及び下部LS
Iチップ210を構成するLSI配線の一部あるいは全
部が絶縁膜で被覆されていないことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は積層型半導体集積回路に
係り、より詳細には回路素子が形成された大規模半導体
集積回路(以下、LSIと略す)が多層積層された積層
型LSIに係る。
係り、より詳細には回路素子が形成された大規模半導体
集積回路(以下、LSIと略す)が多層積層された積層
型LSIに係る。
【0002】
【従来の技術】近年、LSIの集積度は3年間に4倍の
割合で増加しており、西暦2000年のDRAMではデ
ザインルールが約0.15μmで、集積度が1Gになっ
ていると予想される。ところが、これら高集積回路は設
計、製造、検査のすべての面で技術的困難を招いてい
る。例えば、ROM、RAM、ALU、CPU、I/O
コントローラ等を含めた1チップマイクロコンピュータ
では、1チップの集積素子数が増大するにつれ、設計に
要する時間が長くなり、製造歩留りも低下し、検査時間
が長くなり、かつ完全な検査が困難となっている。
割合で増加しており、西暦2000年のDRAMではデ
ザインルールが約0.15μmで、集積度が1Gになっ
ていると予想される。ところが、これら高集積回路は設
計、製造、検査のすべての面で技術的困難を招いてい
る。例えば、ROM、RAM、ALU、CPU、I/O
コントローラ等を含めた1チップマイクロコンピュータ
では、1チップの集積素子数が増大するにつれ、設計に
要する時間が長くなり、製造歩留りも低下し、検査時間
が長くなり、かつ完全な検査が困難となっている。
【0003】そこで、平面的な微細化ではなくチップや
ウエハを立体的に接着・積層化する研究開発が活発に進
められている。例えば、工業的に使用されている半導体
基板の多くは500μmないしは600μm程度の厚さ
を有しており、その表面を利用して作成されるトランジ
スタは数μm程度の厚さであることから、積層化する半
導体基板を薄層化し、薄層化された半導体基板を積層化
させることによってLSIの小型化を図っている。
ウエハを立体的に接着・積層化する研究開発が活発に進
められている。例えば、工業的に使用されている半導体
基板の多くは500μmないしは600μm程度の厚さ
を有しており、その表面を利用して作成されるトランジ
スタは数μm程度の厚さであることから、積層化する半
導体基板を薄層化し、薄層化された半導体基板を積層化
させることによってLSIの小型化を図っている。
【0004】従来、一般に行われているLSIの積層化
工程を示す概略的平面図及び概略的断面図を図4(a)
〜(h)に示す。図4(a′)及び図4(e′)は半導
体ウエハ基板に、熱酸化、イオン注入などの工程を経
て、トランジスタ回路が作製された半導体基板202及
び半導体基板201を示す平面図であり、図4(a)及
び図4(e)は半導体基板202及び半導体基板201
を示す断面図である。
工程を示す概略的平面図及び概略的断面図を図4(a)
〜(h)に示す。図4(a′)及び図4(e′)は半導
体ウエハ基板に、熱酸化、イオン注入などの工程を経
て、トランジスタ回路が作製された半導体基板202及
び半導体基板201を示す平面図であり、図4(a)及
び図4(e)は半導体基板202及び半導体基板201
を示す断面図である。
【0005】これら半導体基板201及び半導体基板2
02は、その後、積層化工程へと進められるが、この積
層化工程は大きく分けて以下の3工程からなる。
02は、その後、積層化工程へと進められるが、この積
層化工程は大きく分けて以下の3工程からなる。
【0006】第1の工程は、被積層LSIチップの作製
工程であり、図4(a)から図4(e)に示す。まず、
LSIが形成された半導体基板202の表面側に、LS
Iチップを保持するための支持基板205を樹脂等の接
着剤を用いて接着する(図4(b))。このときの、支
持基板205を搭載した状態の半導体基板202の拡大
断面図を図5に示す。図5に示すように、半導体基板2
02上にゲート絶縁膜307に囲まれたゲート電極30
5が形成され、ゲート電極305が形成されていない半
導体基板202上に絶縁層302が形成され、この絶縁
層302上に絶縁膜303が形成される。ゲート絶縁膜
307と絶縁膜303との間にはLSI配線301が形
成され、絶縁膜303の所定箇所には上下のLSIを結
ぶためのスルーホール300が、化学的エッチングまた
は反応性イオンエッチング等の方法により形成される。
その後、これらスルーホール300、絶縁膜303、L
SI配線301及びゲート絶縁膜307上にCVD法等
によって絶縁膜304が形成され、さらに、接着剤30
6がウエハ表面に塗布され、支持基板205が半導体基
板202上に接着される。
工程であり、図4(a)から図4(e)に示す。まず、
LSIが形成された半導体基板202の表面側に、LS
Iチップを保持するための支持基板205を樹脂等の接
着剤を用いて接着する(図4(b))。このときの、支
持基板205を搭載した状態の半導体基板202の拡大
断面図を図5に示す。図5に示すように、半導体基板2
02上にゲート絶縁膜307に囲まれたゲート電極30
5が形成され、ゲート電極305が形成されていない半
導体基板202上に絶縁層302が形成され、この絶縁
層302上に絶縁膜303が形成される。ゲート絶縁膜
307と絶縁膜303との間にはLSI配線301が形
成され、絶縁膜303の所定箇所には上下のLSIを結
ぶためのスルーホール300が、化学的エッチングまた
は反応性イオンエッチング等の方法により形成される。
その後、これらスルーホール300、絶縁膜303、L
SI配線301及びゲート絶縁膜307上にCVD法等
によって絶縁膜304が形成され、さらに、接着剤30
6がウエハ表面に塗布され、支持基板205が半導体基
板202上に接着される。
【0007】次は、積層化後の上下のLSI間での信号
の授受をスムーズに行うために半導体基板202の裏面
を研磨し、半導体基板202を充分薄くして、薄層化半
導体基板202aを形成する(図4(c))。このとき
の薄層化半導体基板202aの内部構造の拡大断面図を
図6に示す。図6に示すように、薄層化半導体基板20
2aが図5に示すA−A′ライン、つまり、スルーホー
ル300が貫通したスルーホール300aとなるまで研
磨され、薄層化半導体基板202aが形成される。
の授受をスムーズに行うために半導体基板202の裏面
を研磨し、半導体基板202を充分薄くして、薄層化半
導体基板202aを形成する(図4(c))。このとき
の薄層化半導体基板202aの内部構造の拡大断面図を
図6に示す。図6に示すように、薄層化半導体基板20
2aが図5に示すA−A′ライン、つまり、スルーホー
ル300が貫通したスルーホール300aとなるまで研
磨され、薄層化半導体基板202aが形成される。
【0008】さらに、この薄層化半導体基板202aと
支持基板205を、先に示したスクライブライン204
に沿って切断し、被積層LSIチップ206の作成を完
了する(図4(d))。
支持基板205を、先に示したスクライブライン204
に沿って切断し、被積層LSIチップ206の作成を完
了する(図4(d))。
【0009】次に、被積層LSIチップの接着工程であ
り、図4(f)と図4(g)に示す。まず、図4(e)
および図4(e′)で示した半導体基板201の表面に
作製されたLSIチップ部分に、第1の工程で作製され
た支持基板205が搭載された被積層LSIチップ20
6を位置合わせして、接着剤等によって接着する(図4
(f))。その後、被積層LSIチップ206の支持基
板205を、熱溶解等の化学的手段で接着剤306を溶
かすことにより除去し、上部LSIチップ208を半導
体基板201上に残す(図4(g))。
り、図4(f)と図4(g)に示す。まず、図4(e)
および図4(e′)で示した半導体基板201の表面に
作製されたLSIチップ部分に、第1の工程で作製され
た支持基板205が搭載された被積層LSIチップ20
6を位置合わせして、接着剤等によって接着する(図4
(f))。その後、被積層LSIチップ206の支持基
板205を、熱溶解等の化学的手段で接着剤306を溶
かすことにより除去し、上部LSIチップ208を半導
体基板201上に残す(図4(g))。
【0010】第2の工程は、必要な回数だけ繰り返すこ
とによって、LSIの積層数を選択することができる工
程で、図7には図4(g)に示すような半導体基板20
2を、例えば1枚積層したときの内部構造の拡大断面図
を示す。半導体基板201上にゲート絶縁膜307で囲
まれたゲート電極305が形成され、ゲート電極305
が形成されていない半導体基板201上に絶縁層302
が形成され、絶縁層302上には絶縁膜303が形成さ
れ、絶縁膜303とゲート酸化膜307との間にはLS
I配線500が形成される。絶縁膜303、ゲート酸化
膜307、LSI配線500上に接着剤501が塗布さ
れて、上部LSIチップ208が搭載される。
とによって、LSIの積層数を選択することができる工
程で、図7には図4(g)に示すような半導体基板20
2を、例えば1枚積層したときの内部構造の拡大断面図
を示す。半導体基板201上にゲート絶縁膜307で囲
まれたゲート電極305が形成され、ゲート電極305
が形成されていない半導体基板201上に絶縁層302
が形成され、絶縁層302上には絶縁膜303が形成さ
れ、絶縁膜303とゲート酸化膜307との間にはLS
I配線500が形成される。絶縁膜303、ゲート酸化
膜307、LSI配線500上に接着剤501が塗布さ
れて、上部LSIチップ208が搭載される。
【0011】上部LSIチップ208にも、ゲート絶縁
膜307で囲まれたゲート電極305が形成され、ゲー
ト電極305が形成されていない半導体基板201上に
絶縁層302が形成され、絶縁層302上には絶縁膜3
03が形成され、絶縁膜303とゲート酸化膜307と
の間にLSI配線301が形成される。上部LSIチッ
プ208には、所定の箇所にスルーホール300が形成
され、このスルーホール300を通じて、スルーホール
300下方の接着剤501が、化学的エッチングや反応
性イオンエッチングなどの手法を用いて除去され、半導
体基板201のLSI配線500の表面が露出する。上
部LSIチップ208の絶縁膜303、LSI配線30
1、ゲート絶縁膜307上及びスルーホール300側壁
表面には絶縁膜304が形成される。
膜307で囲まれたゲート電極305が形成され、ゲー
ト電極305が形成されていない半導体基板201上に
絶縁層302が形成され、絶縁層302上には絶縁膜3
03が形成され、絶縁膜303とゲート酸化膜307と
の間にLSI配線301が形成される。上部LSIチッ
プ208には、所定の箇所にスルーホール300が形成
され、このスルーホール300を通じて、スルーホール
300下方の接着剤501が、化学的エッチングや反応
性イオンエッチングなどの手法を用いて除去され、半導
体基板201のLSI配線500の表面が露出する。上
部LSIチップ208の絶縁膜303、LSI配線30
1、ゲート絶縁膜307上及びスルーホール300側壁
表面には絶縁膜304が形成される。
【0012】図8は、図7で示したLSIチップ208
とLSI配線500とを電気的に接続するために、スル
ーホール300内にスルーホール電極600が形成され
た状態を示す断面図であり、蒸着やメッキなどの手法を
用いてスルーホール電極600を形成する。
とLSI配線500とを電気的に接続するために、スル
ーホール300内にスルーホール電極600が形成され
た状態を示す断面図であり、蒸着やメッキなどの手法を
用いてスルーホール電極600を形成する。
【0013】最後の第3の工程は、積層化完了後のLS
Iをチップ状に切断する工程であり、図4(h)に示
す。第2の工程で、所望の枚数のLSIチップ208を
半導体基板201に積層化した後、図4(e′)に示し
たスクライブライン203に沿って積層化LSIチップ
に切断する。この後、積層化LSIチップ209は、一
般に後半工程と呼称される組み立て工程を経て製品とな
る。
Iをチップ状に切断する工程であり、図4(h)に示
す。第2の工程で、所望の枚数のLSIチップ208を
半導体基板201に積層化した後、図4(e′)に示し
たスクライブライン203に沿って積層化LSIチップ
に切断する。この後、積層化LSIチップ209は、一
般に後半工程と呼称される組み立て工程を経て製品とな
る。
【0014】
【発明が解決しようとする課題】しかしながら、上記の
積層型LSIにおいては、複数枚の上部LSIチップ2
08が積層されるため、従来からの2次元的LSIと比
べて、発生した熱を放熱し難く、回路素子が発生した熱
により誤動作あるいは動作不良を起こすといった問題が
あった。
積層型LSIにおいては、複数枚の上部LSIチップ2
08が積層されるため、従来からの2次元的LSIと比
べて、発生した熱を放熱し難く、回路素子が発生した熱
により誤動作あるいは動作不良を起こすといった問題が
あった。
【0015】そこで、本発明は上記問題点に鑑みなされ
たものであり、放熱性が良好で、熱による素子の誤動作
あるいは動作不良を生じさせない積層型LSIを提供す
ることを目的とする。
たものであり、放熱性が良好で、熱による素子の誤動作
あるいは動作不良を生じさせない積層型LSIを提供す
ることを目的とする。
【0016】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る積層型半導体集積回路は、複数個の半
導体集積回路が接着手段により積層されて立体化された
積層型半導体集積回路において、各半導体集積回路を構
成する半導体集積回路配線の一部あるいは全部が、絶縁
膜で被覆されていないことを特徴とし、また、上記積層
型半導体集積回路において、半導体集積回路配線が凹凸
形状を有することを特徴とし、また、上記積層型半導体
集積回路において、半導体集積回路配線がトンネル部を
有することを特徴とする。
に、本発明に係る積層型半導体集積回路は、複数個の半
導体集積回路が接着手段により積層されて立体化された
積層型半導体集積回路において、各半導体集積回路を構
成する半導体集積回路配線の一部あるいは全部が、絶縁
膜で被覆されていないことを特徴とし、また、上記積層
型半導体集積回路において、半導体集積回路配線が凹凸
形状を有することを特徴とし、また、上記積層型半導体
集積回路において、半導体集積回路配線がトンネル部を
有することを特徴とする。
【0017】
【作用】上記の積層型半導体集積回路、更に詳しくは積
層型の大規模半導体集積回路(LSI)によれば、積層
された各LSIを構成するLSI配線の一部あるいは全
部が絶縁膜で被覆されていないので、積層型LSI中の
LSIにおいて発生する熱が前記LSI配線を伝わって
放熱され、放熱特性が向上することとなる。
層型の大規模半導体集積回路(LSI)によれば、積層
された各LSIを構成するLSI配線の一部あるいは全
部が絶縁膜で被覆されていないので、積層型LSI中の
LSIにおいて発生する熱が前記LSI配線を伝わって
放熱され、放熱特性が向上することとなる。
【0018】また、上記LSI配線が凹凸形状を有する
場合、外気と接触する面積が大きくなり、さらに放熱特
性が向上することとなる。
場合、外気と接触する面積が大きくなり、さらに放熱特
性が向上することとなる。
【0019】また、上記LSI配線がトンネル部を有す
る場合、外気と接触する面積がさらに大きくなり、より
一層放熱特性が向上することとなる。
る場合、外気と接触する面積がさらに大きくなり、より
一層放熱特性が向上することとなる。
【0020】
【実施例】以下、本発明に係る積層型LSIの実施例
を、図面に基づいて説明する。なお、従来例と同一の機
能を有する構成部品には、同一の符号を付す。
を、図面に基づいて説明する。なお、従来例と同一の機
能を有する構成部品には、同一の符号を付す。
【0021】図1は、実施例に係る積層型LSIを示す
模式的拡大断面図であり、LSIチップを2層に積層し
たときのものである。図中210は、下部LSIチップ
を示し、下部LSIチップ210は以下のように構成さ
れる。半導体基板201上にゲート絶縁膜307で囲ま
れたゲート電極305が形成され、ゲート電極305が
形成されていない半導体基板201上に絶縁層302が
形成され、絶縁層302上には絶縁膜303が形成さ
れ、絶縁膜303とゲート絶縁膜307との間にLSI
配線500が形成される。また、LSI配線500の形
成方法としてはメタル蒸着法、あるいはスパッタ法等が
用いられ、複合膜を形成する場合には、さらにメッキ法
などを用いればよい。
模式的拡大断面図であり、LSIチップを2層に積層し
たときのものである。図中210は、下部LSIチップ
を示し、下部LSIチップ210は以下のように構成さ
れる。半導体基板201上にゲート絶縁膜307で囲ま
れたゲート電極305が形成され、ゲート電極305が
形成されていない半導体基板201上に絶縁層302が
形成され、絶縁層302上には絶縁膜303が形成さ
れ、絶縁膜303とゲート絶縁膜307との間にLSI
配線500が形成される。また、LSI配線500の形
成方法としてはメタル蒸着法、あるいはスパッタ法等が
用いられ、複合膜を形成する場合には、さらにメッキ法
などを用いればよい。
【0022】また、図中208は上部LSIチップを示
し、上部LSIチップ208は以下のように構成され
る。積層化半導体基板202a上にゲート絶縁膜307
に囲まれたゲート電極305が形成され、ゲート電極3
05が形成されていない積層化半導体基板202a上に
絶縁層302が形成され、この絶縁層302上に絶縁膜
303が形成される。ゲート絶縁膜307と絶縁膜30
3との間には、LSI配線301が形成され、絶縁膜3
03の所定箇所に上下のLSIを結ぶスルーホールが化
学的エッチングまたは反応性イオンエッチング等の方法
によって形成される。
し、上部LSIチップ208は以下のように構成され
る。積層化半導体基板202a上にゲート絶縁膜307
に囲まれたゲート電極305が形成され、ゲート電極3
05が形成されていない積層化半導体基板202a上に
絶縁層302が形成され、この絶縁層302上に絶縁膜
303が形成される。ゲート絶縁膜307と絶縁膜30
3との間には、LSI配線301が形成され、絶縁膜3
03の所定箇所に上下のLSIを結ぶスルーホールが化
学的エッチングまたは反応性イオンエッチング等の方法
によって形成される。
【0023】その後、研磨工程により貫通したスルーホ
ール300aの側壁、LSI配線301およびゲート絶
縁膜307上にCVD法等によって素子保護用の絶縁膜
304が形成される。そして、上部LSIチップ208
は接着剤501を塗布された下部LSIチップ210上
に接着され、積層型LSI100が形成される。貫通し
たスルーホール300a内にスルーホール電極600が
形成される。
ール300aの側壁、LSI配線301およびゲート絶
縁膜307上にCVD法等によって素子保護用の絶縁膜
304が形成される。そして、上部LSIチップ208
は接着剤501を塗布された下部LSIチップ210上
に接着され、積層型LSI100が形成される。貫通し
たスルーホール300a内にスルーホール電極600が
形成される。
【0024】上記のように構成された積層型LSI10
0においては、LSIチップ210に生じた熱をLSI
配線500から効果的に外気に放出することができる。
従って、放熱特性が向上し素子の誤動作および動作不良
を防ぐことが可能となる。
0においては、LSIチップ210に生じた熱をLSI
配線500から効果的に外気に放出することができる。
従って、放熱特性が向上し素子の誤動作および動作不良
を防ぐことが可能となる。
【0025】図2は、本発明に係る積層型LSIの第2
の実施例を示す模式的拡大断面図である。図中208は
上部LSIチップを示し、上部LSIチップ208は上
記した実施例の場合と同様の構成をなし、この部分の詳
細な説明をここでは省略する。図中201は半導体基板
を示し、半導体基板201上にゲート電極305を囲ん
だゲート絶縁膜307が形成され、ゲート絶縁膜307
が形成されていない半導体基板201上に絶縁層302
が形成され、絶縁膜302上に絶縁膜303が形成さ
れ、絶縁膜303とゲート絶縁膜307との間にはLS
I配線502が形成される。下部LSIチップ210の
上部LSIチップ208を搭載する箇所には接着剤50
1が塗布され、下部LSIチップ210と上部LSIチ
ップ208とが接着される。また、上部LSIチップ2
08が搭載される箇所のLSI配線502表面は平面状
に形成されるが、上部LSIチップ208で覆われず外
気に触れるLSI配線502表面には多数の凸部502
aが形成される。LSI配線502の形成には選択メッ
キ法などが用いられている。
の実施例を示す模式的拡大断面図である。図中208は
上部LSIチップを示し、上部LSIチップ208は上
記した実施例の場合と同様の構成をなし、この部分の詳
細な説明をここでは省略する。図中201は半導体基板
を示し、半導体基板201上にゲート電極305を囲ん
だゲート絶縁膜307が形成され、ゲート絶縁膜307
が形成されていない半導体基板201上に絶縁層302
が形成され、絶縁膜302上に絶縁膜303が形成さ
れ、絶縁膜303とゲート絶縁膜307との間にはLS
I配線502が形成される。下部LSIチップ210の
上部LSIチップ208を搭載する箇所には接着剤50
1が塗布され、下部LSIチップ210と上部LSIチ
ップ208とが接着される。また、上部LSIチップ2
08が搭載される箇所のLSI配線502表面は平面状
に形成されるが、上部LSIチップ208で覆われず外
気に触れるLSI配線502表面には多数の凸部502
aが形成される。LSI配線502の形成には選択メッ
キ法などが用いられている。
【0026】このように構成された積層型LSI101
にあっては、外気に触れるLSI配線502表面に多数
の凸部502aが形成されるので、外気と接する面積を
増大させることができる。従って、下部LSIチップ2
10に生じた熱の放熱特性をより向上させることがで
き、発生した熱による素子の誤動作または動作不良を防
ぐことができる。
にあっては、外気に触れるLSI配線502表面に多数
の凸部502aが形成されるので、外気と接する面積を
増大させることができる。従って、下部LSIチップ2
10に生じた熱の放熱特性をより向上させることがで
き、発生した熱による素子の誤動作または動作不良を防
ぐことができる。
【0027】図3は、本発明に係る積層型LSIの第3
の実施例を示す模式的拡大断面図である。図中208は
上部LSIチップを示し、上部LSIチップ208は上
記した実施例の場合と同様の構成をなし、この部分の詳
細な説明をここでは省略する。図中201は半導体基板
を示し、半導体基板201上にゲート電極305を囲ん
だゲート絶縁膜307が形成され、ゲート絶縁膜307
が形成されていない下部半導体基板201上に絶縁層3
02が形成され、絶縁層302上に絶縁膜303が形成
され、絶縁膜303とゲート絶縁膜307との間にはL
SI配線503が形成される。下部LSIチップ210
の上部LSIチップ208を搭載する箇所には接着剤5
01が塗布され、下部LSIチップ210と上部LSI
チップ208とが接着されて積層型LSI102が構成
される。また上部LSI208が搭載される箇所のLS
I配線503表面は平面状に形成されるが、上部LSI
チップ203で覆われず外気に触れるLSI配線503
表面には多数のトンネル部503aが形成される。この
トンネル部503aの内部は外気に接触する空洞になっ
ている。また、このLSI配線503の形成には選択メ
ッキ法が用いられており、エッチング液を用いてエッチ
ングされてトンネル部503aが形成される。
の実施例を示す模式的拡大断面図である。図中208は
上部LSIチップを示し、上部LSIチップ208は上
記した実施例の場合と同様の構成をなし、この部分の詳
細な説明をここでは省略する。図中201は半導体基板
を示し、半導体基板201上にゲート電極305を囲ん
だゲート絶縁膜307が形成され、ゲート絶縁膜307
が形成されていない下部半導体基板201上に絶縁層3
02が形成され、絶縁層302上に絶縁膜303が形成
され、絶縁膜303とゲート絶縁膜307との間にはL
SI配線503が形成される。下部LSIチップ210
の上部LSIチップ208を搭載する箇所には接着剤5
01が塗布され、下部LSIチップ210と上部LSI
チップ208とが接着されて積層型LSI102が構成
される。また上部LSI208が搭載される箇所のLS
I配線503表面は平面状に形成されるが、上部LSI
チップ203で覆われず外気に触れるLSI配線503
表面には多数のトンネル部503aが形成される。この
トンネル部503aの内部は外気に接触する空洞になっ
ている。また、このLSI配線503の形成には選択メ
ッキ法が用いられており、エッチング液を用いてエッチ
ングされてトンネル部503aが形成される。
【0028】このように構成された積層型LSI102
にあっては、外気に触れるLSI配線503表面に多数
のトンネル部503aが形成されるので、外気と接する
面積を増大させることができる。従って、下部LSIチ
ップ210に生じた熱の放熱特性を一層向上させること
ができ、発生した熱による素子の誤動作または動作不良
を防ぐことができる。
にあっては、外気に触れるLSI配線503表面に多数
のトンネル部503aが形成されるので、外気と接する
面積を増大させることができる。従って、下部LSIチ
ップ210に生じた熱の放熱特性を一層向上させること
ができ、発生した熱による素子の誤動作または動作不良
を防ぐことができる。
【0029】なお、上記実施例では、MOS−LSIに
適用した場合を示したが、これに限定されるものではな
く、バイポーラLSIや化合物半導体あるいはLEDな
どの個別半導体に適用してもよい。また、図4では被積
層LSIがチップに切断された後に積層化されている
が、これに限定されるものではなく、ウエハのまま積層
化されてもよい。
適用した場合を示したが、これに限定されるものではな
く、バイポーラLSIや化合物半導体あるいはLEDな
どの個別半導体に適用してもよい。また、図4では被積
層LSIがチップに切断された後に積層化されている
が、これに限定されるものではなく、ウエハのまま積層
化されてもよい。
【0030】また、LSI配線の材料としては電気伝導
性を示す物質であればよいが、大気に接した際に被膜を
形成する物質(アルミニウムなど)であることが望まし
い。
性を示す物質であればよいが、大気に接した際に被膜を
形成する物質(アルミニウムなど)であることが望まし
い。
【0031】
【発明の効果】上記に詳述したように本発明に係る積層
型半導体集積回路において、積層された各半導体集積回
路を構成する半導体集積回路配線の一部あるいは全部が
絶縁膜で被覆されていないので、積層型半導体集積回路
中の各半導体集積回路において発生する熱が前記半導体
集積回路配線を通して効率良く放熱され、放熱特性を向
上させることができる。
型半導体集積回路において、積層された各半導体集積回
路を構成する半導体集積回路配線の一部あるいは全部が
絶縁膜で被覆されていないので、積層型半導体集積回路
中の各半導体集積回路において発生する熱が前記半導体
集積回路配線を通して効率良く放熱され、放熱特性を向
上させることができる。
【0032】また、上記半導体集積回路配線が凹凸形状
を有する場合、外気と接触する面積が大きくなり、さら
に放熱特性を向上させることが可能となる。
を有する場合、外気と接触する面積が大きくなり、さら
に放熱特性を向上させることが可能となる。
【0033】また、上記半導体集積回路配線がトンネル
部を有する場合、外気と接触する面積が大きくなり、さ
らに放熱特性を向上させることが可能となる。
部を有する場合、外気と接触する面積が大きくなり、さ
らに放熱特性を向上させることが可能となる。
【図1】本発明に係る積層型LSIの第1の実施例を模
式的に示す拡大断面図である。
式的に示す拡大断面図である。
【図2】本発明に係る積層型LSIの第2の実施例を模
式的に示す拡大断面図である。
式的に示す拡大断面図である。
【図3】本発明に係る積層型LSIの第3の実施例を模
式的に示す拡大断面図である。
式的に示す拡大断面図である。
【図4】(a)〜(h)は、一般の積層型LSIの製造
工程を示す平面図及び断面図であり、(a′)及び
(e′)は、半導体基板202及び201を示す平面図
である。
工程を示す平面図及び断面図であり、(a′)及び
(e′)は、半導体基板202及び201を示す平面図
である。
【図5】従来例における支持基板を搭載した上部LSI
を示す拡大断面図である。
を示す拡大断面図である。
【図6】従来例における支持基板を搭載した上部LSI
の裏面研磨後の構造を示す拡大断面図である。
の裏面研磨後の構造を示す拡大断面図である。
【図7】従来例における積層したLSIを示す拡大断面
図である。
図である。
【図8】従来例における積層したLSIにスルーホール
電極を形成した後の状態を示す拡大断面図である。
電極を形成した後の状態を示す拡大断面図である。
【符号の説明】 100、101、102 積層型LSI 208 上部LSIチップ 210 下部LSIチップ 501 接着剤(接着手段) 502a 凸部(凹凸形状) 503a トンネル部
Claims (3)
- 【請求項1】 複数個の半導体集積回路が接着手段によ
り積層されて立体化された積層型半導体集積回路におい
て、 各半導体集積回路を構成する半導体集積回路配線の一部
あるいは全部が絶縁膜で被覆されていないことを特徴と
する積層型半導体集積回路。 - 【請求項2】 半導体集積回路配線が凹凸形状を有する
ことを特徴とする請求項1記載の積層型半導体集積回
路。 - 【請求項3】 半導体集積回路配線がトンネル部を有す
ることを特徴とする請求項1又は請求項2記載の積層型
半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32302392A JPH06177133A (ja) | 1992-12-02 | 1992-12-02 | 積層型半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32302392A JPH06177133A (ja) | 1992-12-02 | 1992-12-02 | 積層型半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06177133A true JPH06177133A (ja) | 1994-06-24 |
Family
ID=18150264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32302392A Pending JPH06177133A (ja) | 1992-12-02 | 1992-12-02 | 積層型半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06177133A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100510112B1 (ko) * | 2000-01-03 | 2005-08-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법 |
US7834440B2 (en) * | 2008-09-29 | 2010-11-16 | Hitachi, Ltd. | Semiconductor device with stacked memory and processor LSIs |
-
1992
- 1992-12-02 JP JP32302392A patent/JPH06177133A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100510112B1 (ko) * | 2000-01-03 | 2005-08-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법 |
US7834440B2 (en) * | 2008-09-29 | 2010-11-16 | Hitachi, Ltd. | Semiconductor device with stacked memory and processor LSIs |
US7977781B2 (en) | 2008-09-29 | 2011-07-12 | Hitachi, Ltd. | Semiconductor device |
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