JP2002305294A

JP2002305294A - 半導体基板及びその製造方法

Info

Publication number: JP2002305294A
Application number: JP2002038587A
Authority: JP
Inventors: Kunihiro Takahashi; 邦博高橋; Tsuneo Yamazaki; 恒夫山崎; Hiroaki Takasu; 博昭鷹巣; Atsushi Sakurai; 敦司桜井
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2002-02-15
Filing date: 2002-02-15
Publication date: 2002-10-18
Anticipated expiration: 2023-03-19
Also published as: JP4064682B2

Abstract

(57)【要約】【課題】ＳＯＩウェハに生じる温度上昇の欠点を抑
え、信頼性の高い集積回路を形成するための半導体基板
を提供することを目的とする。【解決手段】単結晶シリコン基板１１中に局所的に絶
縁物１３が埋め込まれている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】電気絶縁膜上に半導体シリコンはＳＯＩ
（Silicon On Insnlator) と呼ばれ、高速化・高集積化
が可能な半導体装置として、近年注目を集めている。図
２は、このＳＯＩウエハ基板の構造断面図を示してい
る。２１は厚さ５００〜１０００μｍの単結晶シリコン
基板、２２は厚み数百Å〜数μｍ程度の電気絶縁物であ
るシリコン酸化膜（BOX ：Baried Oxide) 、２３は厚み
数百Å〜数μｍ程度の電気絶縁物であるシリコン酸化
膜、２３は厚み数百Å〜数μｍ程度の単結晶シリコンで
ある。

【０００３】ＳＯＩウエハ上に形成した半導体集積回路
は、電気絶縁膜２２上の単結晶シリコン層（ＳＯＩ層）
２３が非常に薄いために、特に集積回路が相補型ＭＩＳ
トランジスタ（相補型メタル・絶縁物トランジスタ）で
ある場合、ソース・基板間、ドレイン・基板間、ゲート
基板間の電気容量が低減され、集積回路の高速化が可能
になる利点と、従来の単結晶シリコンウエハ上に集積回
路を形成した場合に比べ、電気絶縁物２２が存在するこ
とにより、トランジスタとトランジスタ間の素子分離領
域を非常に狭く作ることができ、高集積化が可能になる
利点とを有している。

【０００４】

【発明が解決しようとする課題】前記したような優れた
特徴を有するＳＯＩウエハであるが、集積回路が形成さ
れる薄い単結晶シリコンのすぐ下に絶縁膜２２が存在す
るため、集積回路が動作している時に流れる電流によっ
て発生する熱が、絶縁膜２２の下にある厚い半導電性の
単結晶シリコン基板に逃げてくれず、熱が薄い単結晶シ
リコン層２３に溜まってしまい、その薄い単結晶シリコ
ン層の温度を時間の経過と共に上げてしまう。

【０００５】集積回路が相補型ＭＩＳトランジスタによ
り形成されている場合、高集積化のためにトランジスタ
サイズを小さくすると、トランジスタ内に流れる電流は
増大し、温度上昇の度合いも又大きくなる。薄い単結晶
シリコン層で温度上昇が生じると、ＭＩＳトランジスタ
のゲート絶縁膜中にキャリヤの捕獲準位が多数発生し易
くなり、トランジスタ特性の変動を生じ、さらに集積回
路の信頼性が損なわれることになる。

【０００６】本発明は、上記したＳＯＩウエハに生じる
温度上昇の欠点を抑え、信頼性の高い集積回路が形成可
能な半導体基板を提供することを目的としている。

【０００７】

【課題を解決するための手段】薄い単結晶シリコン層
（ＳＯＩ層）２３に溜まる熱を逃がす目的で絶縁膜を単
結晶シリコン基板中に局所的に形成する。即ち、絶縁膜
上の薄い単結晶シリコン層を単結晶シリコン基板中に局
所的に形成する。

【０００８】上述した構造を持つ本発明の半導体基板上
に、集積回路を形成した場合、絶縁膜が形成されていな
い領域の単結晶シリコン上に形成された集積回路で発生
した熱はもちろんのこと、集積回路の下に広がる熱導伝
性の良い単結晶シリコンに放散される。又、絶縁膜上の
単結晶シリコン層に形成された集積回路で発生した熱
は、絶縁膜の端部まで伝わった後、絶縁膜が形成されて
いない領域の厚い単結晶シリコン中に放散される。

【０００９】

【発明の実施の形態】図１（ａ）、（ｂ）に本発明の実
施例を示す。図１（ａ）は、本発明の半導体基板の平面
図であり、図１（ｂ）は図１（ａ）の直線Ａ−Ａ’上の
断面構造図を示している。１１は単結晶シリコン基板、
１２は単結晶シリコン基板に埋め込まれたシリコン酸化
膜等の絶縁膜、１３は絶縁膜１２の上にある単結晶シリ
コン層、即ち、ＳＯＩ層を示している。１４は単結晶シ
リコンのある方位を示すために切断した切断線を示す。
絶縁膜１２は、例えば数百Å〜数μｍの厚みを持ち、同
様に薄い単結晶シリコン層１３は数百Å〜数μｍの厚み
を持っている。

【００１０】図３に、図１に示す本発明の半導体基板を
利用して形成した半導体装置の一例を示す。３１は単結
晶シリコン基板、３２は単結晶シリコン基板３１内に埋
め込まれた厚み数百Å〜数μｍの絶縁物であるシリコン
酸化膜、３３はシリコン酸化膜３２上の厚み数百Å〜数
μｍの薄い単結晶シリコン層、即ち、ＳＯＩ層である。

【００１１】３４は単結晶シリコン基板３１の左側かつ
絶縁物が埋めこまれていない領域に形成された回路１、
３６は同じく単結晶シリコン基板の右側、かつ絶縁膜が
埋めこまれていない領域に形成された回路３、３５は絶
縁膜３２の上にある薄い単結晶シリコン層に形成された
回路２をそれぞれ示している。３４、３５、３６の各回
路は、それぞれ電気的に接続され、ある働きを持つ一つ
の集積回路を形成している。

【００１２】３４の回路１と３６の回路３の下には絶縁
膜はなく、それらの回路が動作することによって発生す
る熱は、３４の回路１と３６の回路３の下にある厚み数
百μｍ以上の厚い半導伝性の単結晶シリコン基板３１に
逃げる。このため、温度が高くなることによってＭＩＳ
トランジスタのゲート絶縁膜にキャリヤの捕獲準位が発
生することもなく、３４の回路１と３６の回路を構成す
るトランジスタ群の信頼性は高く、安定な回路となる。

【００１３】一方、絶縁膜３２の上部にある薄い単結晶
シリコン層、即ち、ＳＯＩ層３３に形成された３５の回
路２は、特に高速性が要求される回路である。ＳＯＩ層
３３に形成されたＭＩＳトランジスタからなる集積回路
がなぜ高速性を有するかについては、図４において説明
する。

【００１４】回路２が動作することによって、ＳＯＩ層
３３に発生した熱は、絶縁膜３２の両端部の上部３７と
３８１に進み、そこから厚い単結晶シリコン基板３１全
体に放散され、ＳＯＩ層３３に止まることはない。この
ため、ＳＯＩ層３３の温度は、回路２の動作中も上昇す
ることはなく、回路２を構成するＭＩＳトランジスタ群
のゲート絶縁膜にキャリヤの捕獲準位が発生することも
ない。その結果、それらのトランジスタ群の信頼性は高
く、回路２は経時的にも変動のない安定な動作をする。

【００１５】図４は、Ｎ型ＭＩＳトランジスタの断面構
造図を示している。図４を用いて、ＳＯＩ層に形成され
たＭＩＳトランジスタからなる集積回路が高速性を有す
る理由を簡単に説明する。４１は単結晶シリコン基板、
４２はシリコン酸化膜等の絶縁膜、４３は薄い濃度、例
えば約１×１０16ｃｍ-3のＰ型不純物からなるＰウェ
ル、４４はゲート絶縁膜、４５は高い濃度、例えば約１
×１０20ｃｍ-3のＮ型不純物が含まれた多結晶シリコン
からなるゲート、４６と４７はそれぞれ高い濃度、例え
ば約１×１０20ｃｍ-3のＮ型不純物からなるソースとド
レインである。Ｎ型ＭＩＳトランジスタは、Ｐウェル４
３、ゲート絶縁膜４４、ゲート４５、ソース４６、ドレ
イン４７から構成される。４８は素子分離のための厚い
シリコン酸化膜からなるフィールド酸化膜を示してい
る。

【００１６】Ｐウェル４３の単結晶シリコン厚みが例え
ば、０．６μｍ程度の厚みとする。Ｎ型ＭＩＳトランジ
スタを動作させる時、例えばソースの電位を０Ｖ、ゲー
トとドレインを５Ｖに設定する。この時、ゲート、ソー
ス及びドレインの下には空乏層が拡がる。破線４９、４
１０、４１１はその空乏層の境界を示す。空乏層は動け
るキャリヤのない高抵抗の領域である。空乏層は破線４
９の右側、４１０の左側、４１１の上側に拡がってい
る。

【００１７】例えば、ソース及びドレインの深さを０．
３μｍとすると、ドレインの下には約０．９μｍ、ソー
スの下には約０．３μｍの空乏層が広がるため、ドレイ
ンの下では勿論のこと、ソースの下でも空乏層は絶縁膜
４２に接触する。このため、ソ−ス・基板（Ｐウェル４
３）間及びドレイン・基板（Ｐウェル４３）間の容量
は、絶縁膜４２も含む形になり、非常に小さい値にな
る。その結果、これら寄生容量が小さくなり、ＳＯＩ層
に形成されたＭＩＳトランジスタから成る集積回路は高
速性を有するようになる。

【００１８】図５に、本発明の他の実施例を示す。図５
に示す本発明の実施例は図３に示す本発明の実施例と共
通するところが多い。そのため、図５において、図３と
共通の箇所３１〜３８の名称の説明は省略する。図５に
おいて、単結晶シリコン基板３１の一部の領域に埋め込
まれた絶縁膜であるシリコン酸化膜３２の下の一部の単
結晶シリコンが除去されている。５１及び５２はシリコ
ン窒化膜であり、シリコン酸化膜３２の下の単結晶シリ
コンを除去する時のマスクとなっている。単結晶シリコ
ンを除去する時、例えば８０℃〜１００℃に熱した水酸
化カリウム溶液（ＫＯＨ溶液）中に、単結晶シリコン基
板を浸せば良い。シリコン酸化膜３２は、ＫＯＨ溶液で
シリコン酸化膜３２の下にある単結晶シリコンをエッチ
ング除去する時のエッチングストッパーの役割を果た
し、シリコン酸化膜３２の上にある薄い単結晶シリコン
膜３３がエッチングされるのを防ぐ役割も果たす。シリ
コン酸化膜３２の下にある単結晶シリコンを除去した
後、シリコン窒化膜５１及び５２は除去してもしなくて
も良い。

【００１９】図１に示す本発明の半導体基板を作成する
ための製造方法について、図６以降の図面によって説明
する。図６（ａ）〜（ｄ）は本発明の半導体基板を形成
するための製造方法を示す工程断面図である。

【００２０】図６（ａ）において、６１は単結晶シリコ
ン、６２は単結晶シリコン６１の上に全面に塗布した厚
みが数μｍのフォトレジストを示す。図６（ｂ）におい
て、フォトリソ工程によって、酸素を単結晶シリコン６
１の中にイオン注入すべき箇所のフォトレジストを除去
する。６３はフォトリソ工程によって残ったフォトレジ
ストを示す。図６（ｃ）において、６４は単結晶シリコ
ン中にイオン注入される酸素イオンを示す。酸素イオン
をイオン注入する時の加速エネルギーは、ＳＯＩ層下に
形成されるシリコン酸化膜をＳＯＩ層表面からどの位の
深さに形成するかによって決まる。イオン注入時の酸素
イオンの量は、約１×１０18ｃｍ-2程度である。図６
（ｄ）において、フォトレジスト膜６３を除去する。こ
の後、９００℃以上の熱工程を加えると、単結晶シリコ
ンとイオン注入された酸素原子が反応し、良好なシリコ
ン酸化膜６５が形成される。しかし、シリコン酸化膜６
５の上には良好な薄い単結晶シリコン層６６即ちＳＯＩ
層が形成されることになる。

【００２１】図６において、酸素イオンを注入する時、
注入すべき箇所の選択は、単結晶シリコン６１の上に
塗布したフォトレジスト膜６２を所望の箇所だけ除去し
ておこなった。しかし、本発明の半導体基板の製造方法
において、イオン注入すべき位置の選択方法としては、
単結晶シリコン６１の上に塗布したフォトレジスト膜６
２を所望の箇所だけ除去して行う方法だけに限らない。

【００２２】図７（ａ）〜（ｄ）は本発明の半導体基板
を形成するための製造方法の他の実施例を示す工程断面
図である。図７（ａ）において、７１は単結晶シリコ
ン、７２は単結晶シリコン７１を数千Å〜数μｍの厚み
に熱酸化したことにより得られたシリコン酸化膜、７３
はシリコン酸化膜７２の上に塗布したフォトレジスト膜
を示す。

【００２３】図７（ｂ）において、フォトリソ工程によ
り、酸素を単結晶シリコン６１の中にイオン注入すべき
箇所のフォトレジストとシリコン酸化膜を除去する。７
４と７５は、フォトリソ工程によって残ったフォトレジ
ストとシリコン酸化膜をそれぞれ示している。

【００２４】図７（ｃ）において、７６は単結晶シリコ
ン中にイオン注入される酸素イオンを示す。酸素イオン
をイオン注入する時の加速エネルギーは、ＳＯＩ層下に
形成されるシリコン酸化膜をＳＯＩ層表面からどの位の
深さに形成するかによって決まる。イオン注入時の酸素
イオンの量は、約１×１０18ｃｍ-2程度である。

【００２５】図７（ｄ）において、酸素イオンのイオン
注入後、フォトレジスト膜７４とシリコン酸化膜７５は
除去されることにより、表面全体が平坦な単結晶シリコ
ン層となる。この後、９００℃以上の熱工程を加える
と、単結晶シリコンとイオン注入された酸素原子が反応
し、良好なシリコン酸化膜７７が形成される。しかも、
シリコン酸化膜７７の上には良好な薄い単結晶シリコン
層７８即ちＳＯＩ層が形成されることになる。

【００２６】図７では、酸素イオンを注入する時の注入
窓の形成には、シリコン酸化膜７２とフォトレジスト膜
７３を使用したが、シリコン酸化膜７２の変わりに他の
絶縁膜例えば堆積されたシリコン窒化膜等を使用し、そ
の上にフォトレジスト膜７３を使用しても一向にさしつ
かえない。

【００２７】又、図６と図７の実施例で、ＳＯＩ層の下
の絶縁膜としてシリコン酸化膜を用いたが、他の絶縁膜
例えばシリコン窒化膜を用いても良い。即ち、図６と図
７の本発明の実施例では、酸素イオンをイオン注入した
が、窒素イオンをイオン注入し、その後、アニールする
ことにより、シリコン表面からある所望の深さに、シリ
コン窒化膜を形成しても良い。

【００２８】図８（ａ）〜（ｄ）、図９（ｅ）〜（ｇ）
及び図１０（ｈ）〜（ｊ）の工程断面図を用いて、本発
明の半導体基板を形成するための製造方法の他の実施例
を説明する。図８（ａ）において、８１は単結晶シリコ
ン、８２は単結晶シリコン８１を数百Åの厚みに熱酸化
したことにより得られたシリコン酸化膜、８３は堆積さ
れた厚みが１０００〜２０００Åのシリコン窒化膜、８
４はシリコン窒化膜８３の上に塗布したフォトレジスト
膜を示す。

【００２９】図８（ｂ）において、フォトリソ工程によ
り、フォトレジストの所望の位置に窓８５を開ける。図
８（ｃ）において、フォトレジスト膜の窓を開けた箇所
のシリコン窒化膜８３を除去する。

【００３０】図８（ｄ）において、シリコン窒化膜の上
に残っているフォトレジスト膜を除去し、熱酸化するこ
とにより、厚み数千Å〜数μｍのシリコン酸化膜８６を
形成する。図９（ｅ）において、残っていたシリコン窒
化膜を除去する。

【００３１】図９（ｆ）において、シリコン酸化膜８２
と８６の上全面にフォトレジスト膜８７を堆積する。図
９（ｇ）において、薄いシリコン酸化膜８２と堆積され
たフォトレジスト膜８７の全てと厚いシリコン酸化膜８
６の一部をドライエッチング等にとりエッチングする。
その結果、その表面が単結晶シリコンの表面と同一面に
なるシリコン酸化膜８８が新たに単結晶シリコン基板内
の所望の複数の位置に形成される。

【００３２】ここで、図８（ａ）〜図９（ｇ）の工程に
おいて用いた単結晶シリコン基板をＡ基板とする。図１
０（ｈ）において、新たな単結晶シリコン基板８９（Ｂ
基板とする）を用意する。

【００３３】図１０（ｉ）において、１１００〜１２０
０℃の高温酸素雰囲気中でＡ基板とＢ基板をシリコン酸
化膜８８を内側にして張り合わせる。Ａ基板とＢ基板の
周囲にシリコン酸化膜８１０が形成される。図１０
（ｊ）において、シリコン酸化膜８８の上に残す単結晶
シリコンを所望の厚みだけ残すように、Ａ基板側の単結
晶シリコンを研磨及びポリシングする。、その結果、シ
リコン酸化膜８８が単結晶シリコン中に埋め込まれた図
１（ｂ）に示すような本発明の単結晶シリコン基板がで
きあがる。単結晶シリコン基板の周囲のシリコン酸化膜
８１０は除去しても、しなくても良い。

【００３４】図８（ａ）〜図１０（ｊ）の工程断面図に
示す本発明の半導体基板の製造方法は２枚の単結晶シリ
コン基板を張り合わせるいわゆる張り合わせ法と呼ばれ
る方法を用いたものである。図８（ａ）〜図１０（ｊ）
に示す本発明の実施例は、一つの代表的な例であって、
必ずしもこのとおりでなくとも良い。

【００３５】即ち、図８（ａ）においてシリコン酸化膜
８２は必ずしも必要ではない。又図９（ｆ）において
は、単結晶シリコン基板８１の全面にフォトレジスト８
７を塗布しているが、この塗布するものは必ずしもフォ
トレジストに限らず、シリコン酸化膜、シリコン窒化
膜、塗布して４００℃程度の温度で熱処理して形成した
シリコン酸化膜（通称、ＳＯＧ：ＳＰＩＮＯＮＧＬ
ＡＳＳ）、あるいはポリイミド等の絶縁膜であっても構
わない。何らかの絶縁膜を塗布して、その絶縁膜表面を
平坦にし、しかもシリコン酸化膜８６とほぼ等しいエッ
チング速度が得られるエッチング条件を得ることによ
り、この後に続くエッチングにより、単結晶シリコン基
板の表面を図９（ｇ）に示すように平坦に形成すること
ができる。

【００３６】図１１（ａ）〜（ｄ）、図１２（ｅ）〜
（ｇ）及び図１３（ｈ）〜（ｉ）の工程断面図を用い
て、本発明の半導体基板を形成するための製造方法の他
の実施例を説明する。図１１（ａ）において、１１０１
は単結晶シリコン基板、１１０２は単結晶シリコン基板
１１０１の上に塗布したフォトレジスト膜を示す。

【００３７】図１１（ｂ）において、フォトリソ工程に
より、フォトレジストの所望の位置に窓１１０３を開け
る。この窓１１０３の下に、最終工程において、シリコ
ン酸化膜が埋め込まれる。１１０４はフォトリソ工程に
より残ったフォトレジストである。

【００３８】図１１（ｃ）において、フォトレジスト膜
の窓を開けた箇所の単結晶シリコンを所望の深さだけド
ライエッチング等によりエッチングする。１１０５は単
結晶シリコンエッチングされた凹部である。残っていた
フォトレジスト１１０４は除去される。

【００３９】図１１（ｄ）において、熱酸化することに
より、厚み数千Å〜数μｍのシリコン酸化膜１１０６を
形成する。図１２（ｅ）において、シリコン酸化膜１１
０６の上全面にフォトレジスト膜１１０７を塗布する。

【００４０】図１２（ｆ）において、図１１（ｃ）にお
いて所望の深さだけエッチングされた箇所の単結晶シリ
コンの底面１１０８の上のシリコン酸化膜が現れるま
で、フォトレジスト膜１１０７をドライエッチング等に
より全面エッチング（通常エッチバックと呼ばれる）す
る。その結果、単結晶シリコン基板１１０１の表面の所
望の位置の複数箇所にシリコン酸化膜１１０９が形成さ
れる。

【００４１】ここで、図１１（ａ）〜図１２（ｆ）の工
程において用いた単結晶シリコン基板をＡ基板とする。
図１２（ｇ）において、新たな単結晶シリコン基板（Ｂ
基板とする）１１１０を用意する。

【００４２】図１３（ｈ）において、１１００〜１２０
０℃の高温酸素雰囲気中でＡ基板とＢ基板をシリコン酸
化膜１１０９を内側にして張り合わせる。Ａ基板とＢ基
板の周囲にシリコン酸化膜１１１１が形成される。図１
３（ｉ）において、シリコン酸化膜１１０９の上に残す
単結晶シリコンを所望の厚みだけ残すように、Ａ基板側
の単結晶シリコンを研磨及びポリシングする。、その結
果、シリコン酸化膜１１０９が単結晶シリコン基板１１
１２中に埋め込まれ、かつシリコン酸化膜１１０９の上
に薄い単結晶シリコン層１１１３がシリコン基板中の所
望の複数箇所に形成されている図１（ｂ）に示すような
本発明の単結晶シリコン基板ができあがる。単結晶シリ
コン基板１１１２の周囲に形成されたシリコン酸化膜１
１１１は除去しても、しなくても良い。

【００４３】図１１（ａ）〜図１２（ｉ）の工程断面図
に示す本発明の半導体基板の製造方法は２枚の単結晶シ
リコン基板を張り合わせるいわゆる張り合わせ法と呼ば
れる方法を用いたものである。図１１（ａ）〜図１２
（ｉ）に示す本発明の実施例は、一つの代表的な例であ
って、必ずしもこのとおりでなくとも良い。

【００４４】即ち、図１１（ｄ）において、単結晶シリ
コン基板を熱酸化することにより形成されたシリコン酸
化膜１１０６は必ずしもシリコン酸化膜である必要はな
い。このシリコン酸化膜の変わりに、シリコン窒化膜を
堆積しても良い。この場合、図１３（ｉ）における１１
０９はシリコン窒化膜になる。

【００４５】又、図１２（ｅ）においては、単結晶シリ
コン基板１１０１の全面にフォトレジスト膜１１０７を
堆積しているが、１１０７は必ずしもフォトレジスト膜
に限らず、化学気相成長させたシリコン酸化膜、シリコ
ン窒化膜、塗布して４００℃程度の温度で熱処理して形
成したシリコン酸化膜（通称、ＳＯＧ：ＳＰＩＮＯＮ
ＧＬＡＳＳ）、あるいはポリイミド等の絶縁膜であっ
ても良い。何らかの絶縁膜をシリコン基板の表面に形成
して、その絶縁膜表面を平坦にし、しかもシリコン酸化
膜１１０６とほぼ等しいエッチング速度が得られるエッ
チング条件を得ることにより、この後に続くエッチング
により、単結晶シリコン基板の表面を図１２（ｆ）に示
すように平坦に形成することができる。

【００４６】

【発明の効果】以上、詳細に説明したように、本発明の
半導体基板は、その上に集積回路を形成した場合、絶縁
膜が形成されていない領域の単結晶シリコン上に形成さ
れた集積回路で発生した熱は勿論のこと、集積回路の下
に広がる熱伝導性の良い単結晶シリコンに放散され、
又、絶縁膜上の単結晶シリコン層に形成された集積回路
で発生した熱は、絶縁膜の端部まで伝わった後、絶縁膜
が形成されていない領域の厚い単結晶シリコン中に放散
され、熱の上昇により生じる集積回路の信頼性の低下も
起こらず、良好な特性を保持する。

【００４７】又、一部の領域に絶縁膜が埋め込まれた半
導体基板の本発明の製造方法においては、イオン注入法
あるいは張り合わせ法で作製するどちらの方法において
も、表面が平坦な半導体基板の得られる優れた利点を有
している。

【図面の簡単な説明】

【図１】（ａ）は本発明の半導体基板の平面図、（ｂ）
は本発明の半導体基板の断面図である。

【図２】ＳＯＩウェハの構造断面図である。

【図３】本発明の半導体基板を利用して形成した半導体
装置の構造断面図である。

【図４】Ｎ型ＭＩＳトランジスタの構造断面図である。

【図５】本発明の半導体基板を利用して形成した半導体
装置の構造断面図である。

【図６】（ａ）〜（ｄ）は本発明の半導体基板の製造方
法を示す工程順断面図である。

【図７】（ａ）〜（ｄ）は本発明の半導体基板の製造方
法を示す工程順断面図である。

【図８】（ａ）〜（ｄ）は本発明の半導体基板の製造方
法を示す工程順断面図である。

【図９】（ｅ）〜（ｇ）は本発明の半導体基板の製造方
法を示す工程順断面図である。

【図１０】（ｈ）〜（ｊ）は本発明の半導体基板の製造
方法を示す工程順断面図である。

【図１１】（ａ）〜（ｄ）は本発明の半導体基板の製造
方法を示す工程順断面図である。

【図１２】（ｅ）〜（ｇ）は本発明の半導体基板の製造
方法を示す工程順断面図である。

【図１３】（ｈ）〜（ｉ）は本発明の半導体基板の製造
方法を示す工程順断面図である。

【符号の説明】

１１、３１、６１、８１単結晶シリコン基板２２シリコン酸化膜ＢＯＸ１２、３２、６５、８８埋め込み絶縁膜６４、７６酸素イオン８７、１１０７フォトレジスト１３、３３、６６、１１１３絶縁膜上の薄い単結晶シ
リコン層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/08 ３３１Ｈ０１Ｌ 29/78 ６１３Ｚ 27/088 21/76 Ｄ 29/786 (72)発明者鷹巣博昭千葉県千葉市美浜区中瀬１丁目８番地セイコーインスツルメンツ株式会社内 (72)発明者桜井敦司千葉県千葉市美浜区中瀬１丁目８番地セイコーインスツルメンツ株式会社内Ｆターム(参考） 5F032 AA06 AA07 AA13 CA17 DA23 DA53 DA60 DA71 DA74 5F048 AC01 AC03 BA09 BA16 BC11 BG12 5F110 AA23 BB04 CC02 DD05 DD13 DD21 EE09 GG02 GG12 GG24 NN62 QQ17

Claims

【特許請求の範囲】

【請求項１】平面的に局所的な領域に、且つ表面及び
裏面から離れて埋め込まれる領域にシリコン酸化膜が形
成された半導体基板と、埋め込まれた前記シリコン酸化膜上の前記半導体基板表
面に形成された動作の高速性が要求されるＭＩＳトラン
ジスタで構成される第1の回路と、前記シリコン酸化膜が埋め込まれていない前記半導体基
板表面に形成された相補型のＭＩＳトランジスタで構成
される第２の回路とからなることを特徴とする集積回
路。
【請求項２】前記半導体基板の埋め込まれた前記シリ
コン酸化膜と前記半導体基板裏面側との間の半導体基板
に、前記シリコン酸化膜を露出するための除去部が形成
されている請求項１記載の集積回路。