JP4282560B2 - 半導体基板の製造方法 - Google Patents
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また、Siの電子移動度を向上させる別の方法として、MOSFETのチャネル長をより短くする短チャネル化の方法がある。しかしながら短チャネル化をすすめると浮遊容量の影響が大きくなるため、期待通りに電子移動度を向上することが困難になる。
J.Welser, J.L.Hoyl,S.Tagkagi, and J.F.Gibbons,IEDM 94−373
本発明の第1の半導体基板の製造方法は、
第一の半導体基板表面に絶縁膜を形成する工程と、
第二の半導体基板表面に第1の半導体層を形成する工程と、
前記第一の半導体基板表面に形成された絶縁膜と、前記第二の半導体基板表面に形成された第1の半導体層と、を貼り合わせる工程と、
第二の半導体基板の一部を除去して、前記第一の半導体基板、前記絶縁膜、格子緩和された前記第1の半導体層、及び引っ張り格子歪が印加された前記第二の半導体基板の残部、の積層を形成する工程と、
を具備することを特徴とする半導体基板の製造方法である。
第一の半導体基板表面に第1の絶縁膜を形成する工程と、
第二の半導体基板上に第1の半導体層、第2の絶縁膜を順次形成する工程と、
前記第一の半導体基板表面に形成された第1の絶縁膜と、前記第二の半導体基板上に前記第1の半導体層を介して形成された第2の絶縁膜と、を貼り合わせる工程と、
第二の半導体基板の一部を除去して、前記第一の半導体基板、前記第1および第2の絶縁膜、格子緩和された前記第1の半導体層、及び引っ張り格子歪が印加された前記第二の半導体基板の残部、の積層基板を形成する工程と、
を具備することを特徴とする半導体基板の製造方法である。
第一の半導体基板表面に絶縁膜を形成する工程と、
第二の半導体基板表面に第1の半導体層を形成する工程と、
前記第一の半導体基板表面に形成された絶縁膜と、前記第二の半導体基板表面に形成された第1の半導体層と、を貼り合わせる工程と、
第二の半導体基板を除去して、前記第一の半導体基板、前記絶縁膜及び格子緩和された前記第1の半導体層、の積層を形成する工程と、
第1の半導体層上に、引っ張り格子歪が印加された第2の半導体層を形成する工程と、
を具備することを特徴とする半導体基板の製造方法である。
ところで、SiとGeの共有結合半径は、それぞれ1.17および1.22である。
通常のエピタキシャル成長技術でSi基板上でSiGe層とSi層をこの順で積層すると、図2Aに示すようにSiGe層4′の格子は下のSi層3の格子に整合して縦長に変形し、SiGe層4′に図の縦方向の引っ張り歪が生じる。このようなSiGe層4′上に形成されたSi層5′は十分な引っ張り歪が加わらない。
また例えば特開平11−121377号公報にはB(ホウ素)の共有結合半径が0.88であることを利用してSiGe層にドーパント濃度の1020〜1021原子/cm3のBを添加させたものである。この技術はSOI基板作成時の水素剥離法においてカット後のCMPを不要にするものである。図2Bはこの技術における格子整合を模式的に示したものであり、Si層にB添加SiGe層4´´が積層されており、さらにSi層5´を積層する。B添加SiGe層4´´はエッチングストッパとして使用されるもので後で除去される。上記の文献ではSi層5´をデバイス層とすることができるとしているがこのSi層は工程中においてSiGe(B)層4´´から熱拡散されるBを含有し残留圧縮歪を有することになる。このデバイス層としてのSi層5´には歪は加わらない。
(第1の実施形態)
図3は本発明の第1の実施例に係る半導体基板の製造方法を説明するための半導体基板の断面図である。
図4は本発明の第2の実施例に係る半導体基板の製造方法を示す断面図である。
図5は本発明の第3の実施例に係る半導体基板の製造方法を段階的に示す半導体基板の断面図である。
(第4の実施形態)
図7は本発明の第4の実施例に係る半導体基板の製造方法を示す断面図である。
図9は本発明の第5の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。
図10は本発明の第6の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。
図11は本発明の第7の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。
2・・・・絶縁層(Si酸化膜層)
3・・・・SOI層
4・・・・SiGe層
5・・・・歪Si層
6・・・・歪エピタキシャルSi層
7・・・・傾斜組成SiGe層
8・・・・再成長で形成する歪Si層
9・・・・絶縁層
10・・・・歪Si層
11・・・・SiGe層
12・・・・絶縁層
13・・・・SiGe層
21・・・・Si基板
31・・・・SiGe基板
33・・・・転位
Claims (10)
- 第一の半導体基板表面に絶縁膜を形成する工程と、
第二の半導体基板表面に第1の半導体層を形成する工程と、
前記第一の半導体基板表面に形成された絶縁膜と、前記第二の半導体基板表面に形成された第1の半導体層と、を貼り合わせる工程と、
第二の半導体基板の一部を除去して、前記第一の半導体基板、前記絶縁膜、格子緩和された前記第1の半導体層、及び引っ張り格子歪が印加された前記第二の半導体基板の残部、の積層を形成する工程と、
を具備することを特徴とする半導体基板の製造方法。 - 前記第一の半導体基板は第1のSi基板であり、前記第1の半導体層はSiGe層であり、前記第二の半導体基板は第2のSi基板であることを特徴とする請求項1記載の半導体基板の製造方法。
- 前記第一の半導体基板は第1のSi基板であり、前記第二の半導体基板は第2のSi基板であり、前記第1の半導体層は膜厚方向にGe濃度勾配があるSiGe層であり、前記第2のSi基板から遠ざかるにつれてGe濃度が低くなっていることを特徴とする請求項1記載の半導体基板の製造方法。
- 前記第一の半導体基板は第1のSi基板であり、前記第二の半導体基板は第2のSi基板であり、前記第1の半導体層は膜厚方向にGe濃度勾配があるSiGe層であり、Ge濃度の高い部分が膜中にあるように前記第2のSi基板の上に形成した後、前記Ge濃度の高い部分が表面となるように剥離又は薄膜化が施されることにより形成されることを特徴とする請求項1記載の半導体基板の製造方法。
- 第一の半導体基板表面に第1の絶縁膜を形成する工程と、
第二の半導体基板上に第1の半導体層、第2の絶縁膜を順次形成する工程と、
前記第一の半導体基板表面に形成された第1の絶縁膜と、前記第二の半導体基板上に前記第1の半導体層を介して形成された第2の絶縁膜と、を貼り合わせる工程と、
第二の半導体基板の一部を除去して、前記第一の半導体基板、前記第1および第2の絶縁膜、格子緩和された前記第1の半導体層、及び引っ張り格子歪が印加された前記第二の半導体基板の残部、の積層基板を形成する工程と、
を具備することを特徴とする半導体基板の製造方法。 - 前記第一の半導体基板はSi基板であり、前記第1の半導体層はSiGe層であり、前記第二の半導体基板はエピタキシャル法により形成されたSi層が上面に形成されたSi基板であることを特徴とする請求項5記載の半導体基板の製造方法。
- 第一の半導体基板表面に絶縁膜を形成する工程と、
第二の半導体基板表面に第1の半導体層を形成する工程と、
前記第一の半導体基板表面に形成された絶縁膜と、前記第二の半導体基板表面に形成された第1の半導体層と、を貼り合わせる工程と、
第二の半導体基板を除去して、前記第一の半導体基板、前記絶縁膜及び格子緩和された前記第1の半導体層、の積層を形成する工程と、
第1の半導体層上に、引っ張り格子歪が印加された第2の半導体層を形成する工程と、
を具備することを特徴とする半導体基板の製造方法。 - 前記第一の半導体基板は第1のSi基板であり、前記第1の半導体層はSiGe層であり、前記第二の半導体基板は第2のSi基板であり、前記第2の半導体層はSi層であることを特徴とする請求項7記載の半導体基板の製造方法。
- 前記第一の半導体基板は第1のSi基板であり、前記第二の半導体基板は第2のSi基板であり、前記第1の半導体層は膜厚方向にGe濃度勾配があるSiGe層であり、前記第2のSi基板から遠ざかるにつれてGe濃度が低くなっており、前記第2の半導体層はSi層であることを特徴とする請求項7記載の半導体基板の製造方法。
- 前記第一の半導体基板は第1のSi基板であり、前記第二の半導体基板は第2のSi基板であり、前記第1の半導体層は膜厚方向にGe濃度勾配があるSiGe層であり、Ge濃度の高い部分が膜中にあるように前記第2のSi基板の上に形成した後、前記Ge濃度の高い部分が表面となるように剥離又は薄膜化が施されることにより形成され、前記第2の半導体層はSi層であることを特徴とする請求項7記載の半導体基板の製造方法。
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