JP4271920B2 - 半導体素子のcmos及びその製造方法 - Google Patents
半導体素子のcmos及びその製造方法 Download PDFInfo
- Publication number
- JP4271920B2 JP4271920B2 JP2002279826A JP2002279826A JP4271920B2 JP 4271920 B2 JP4271920 B2 JP 4271920B2 JP 2002279826 A JP2002279826 A JP 2002279826A JP 2002279826 A JP2002279826 A JP 2002279826A JP 4271920 B2 JP4271920 B2 JP 4271920B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- well
- gate oxide
- peripheral circuit
- circuit portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 230000002093 peripheral effect Effects 0.000 claims description 60
- 239000012535 impurity Substances 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 38
- 229910052751 metal Inorganic materials 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 36
- 230000008569 process Effects 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 238000001259 photo etching Methods 0.000 claims description 9
- 229910004156 TaNx Inorganic materials 0.000 claims description 5
- 238000005121 nitriding Methods 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910004129 HfSiO Inorganic materials 0.000 claims description 2
- 229910006501 ZrSiO Inorganic materials 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 2
- 239000010408 film Substances 0.000 description 91
- 238000005468 ion implantation Methods 0.000 description 15
- 150000002500 ions Chemical class 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、半導体素子のCMOS(Complementary MetalOxide Semiconductor)及びその製造方法に関するものであり、特に、セル(Cell)部NMOSと周辺回路部PMOSのゲート酸化膜をDPN(Decoupled Plasma Nitridation)処理してゲート酸化膜表面に窒化膜を形成することで素子の特性、収率及び信頼性を向上させる半導体素子のCMOS及びその製造方法に関する。
【0002】
【従来の技術】
一般に、CMOSは消費電力特性に優れるPMOSと、高速動作特性に優れるNMOSを対称に構成したもので、集積度が低く製造工程が複雑であるが、消費電力が著しく少ないという利点がある。
【0003】
図1は、半導体メモリ素子のセル部と周辺回路部を示した平面図である。
先ず、CMOSでセル部100のNMOSは素子の動作時オフ電流を減らすためにしきい電圧を約+1Vにしなければならず、周辺回路部200のPMOSとNMOSは動作速度を大きくするために各々しきい電圧が約−/+0.5V以下にしなければならないので、個別的なマスク作業と過剰イオン注入工程が必要でその製造工程が複雑である。
【0004】
また、CMOSのゲート電極は、主に高融点、薄膜形成の容易性、線パターン形成の容易性、酸化雰囲気に対する安定性及び平坦化が容易である等の特性を有する多結晶シリコン層に形成する。
前記ゲート電極は、NMOS及びPMOS領域に全てn+多結晶シリコンを用いているが、PMOS領域ではカウントドーピングによるベリッドチャネル(Buried channel)が形成されるのでショート(short)チャネル効果及び漏洩電流が増大されるという問題点がある。
【0005】
近年、このような問題点を解決するためにゲート電極をNMOS領域にはn+多結晶シリコンに形成し、PMOS領域にp+多結晶シリコンに形成するデュアルゲート電極を用いてNMOS及びPMOS領域の全てに表面チャネルを形成したものが提案された。
図2乃至図6は、従来技術による半導体素子のCMOS製造方法を説明するための断面図であって、“A”はセル部NMOSが形成される領域を示したものであり、“B”は周辺回路部PMOSが形成される領域を示したものであり、“C”は周辺回路部NMOSが形成される領域を示したものである。
【0006】
図2を参照すると、半導体基板11に活性領域を定義する素子分離膜13を形成する。
また、イオン注入マスクを用いてp型及びn型不純物を半導体基板11に選択的に注入しドライブイン(Drive−in)工程を行ってpウェル15とnウェル17を形成する。
図3を参照すると、熱酸化工程にて半導体基板11上に第1酸化膜19を成長させた後、全面にしきい電圧調節用不純物イオンを注入する。ここで、第1酸化膜19はしきい電圧調節用不純物のイオン注入工程時、半導体基板11の表面欠陥の発生を防止する。
【0007】
図4を参照すると、第1酸化膜19を除去し、全面に第2酸化膜21とドーピングされない多結晶シリコン層23を形成する。
また、nウェルマスク(図示省略)を用いたイオン注入工程でpウェル15上側の多結晶シリコン層23にリン(P)イオン又は砒素(As)イオンのようなn型不純物イオンをドーピングする。
次にpウェルマスクを用いたイオン注入工程でnウェル17上側の多結晶シリコン層23に硼素(B)イオン又はBF2イオンのようなp型不純物をドーピングする。
【0008】
図5を参照すると、多結晶シリコン層23上に金属層29を形成する。
また、ゲート電極用マスクを用いたフォトエッチング工程で金属層29、多結晶シリコン層23及び第2酸化膜21をエッチングして各pウェル15とnウェル17上側に第2酸化膜21のゲート酸化膜とゲート電極31を形成する。
ここで、ゲート電極31は多結晶シリコン層23と金属層29とが積層されて形成される。
【0009】
図6を参照すると、nウェルマスク(図示省略)を用いた低濃度のn型不純物のイオン注入及びドライブイン工程を行うことによってゲート電極31両側のpウェル15表面内に低濃度n型不純物領域33を形成する。
また、pウェルマスク(図示省略)を用いた低濃度のp型不純物のイオン注入及びドライブイン工程を行うことによってゲート電極31両側のnウェル17表面内に低濃度p型不純物領域35を形成する。
【0010】
ゲート電極31の側壁の窒化膜スペーサ37を形成する。その後、nウェルマスク(図示省略)を用いた高濃度のn型不純物のイオン注入及びドライブイン工程を行うことによって窒化膜スペーサ37の一側のpウェル15表面に高濃度n型不純物領域39を形成する。
【0011】
また、pウェルマスク(図示省略)を用いた高濃度のp型不純物のイオン注入及びドライブイン工程を行うことによって窒化膜スペーサ37の一側のnウェル17表面に高濃度p型不純物領域41を形成する。
【0012】
上記のように従来技術による半導体素子のCMOS及びその製造方法は、デュアル多結晶シリコンゲート電極を形成するために次のような理由によって素子の特性が低下される問題があった。
PMOS領域のp+多結晶シリコン層ゲート電極でゲート酸化膜部位で硼素の活性化が成されないので、CMOSの多結晶シリコンゲート電極でゲート電極の枯渇効果(Gate depletion effect)が発生して反転キャパシタンスを減少させ、しきい電圧を増加させる。
【0013】
また、p+多結晶シリコンゲート電極内に残存する硼素イオンが、ゲート酸化膜を通過して半導体基板のチャネル領域に拡散する硼素浸透現象が発生し、フラットバンド電圧及びしきい電圧を変化させGOI(Gate Oxide Integrality)特性を低下させる。
【0014】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子のCMOS及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、セル部NMOSと周辺回路部PMOSのゲート酸化膜をDPN処理してゲート酸化膜表面に窒化膜を形成し、表面チャネルを有するシングルゲートCMOSを形成してn+多結晶シリコン層のゲート電極を用いた場合にも過剰にイオンを注入する工程を経ることなく、セル部NMOSのしきい電圧を約+0.9Vにし、周辺回路部PMOSのしきい電圧を約−0.5V以下にし、周辺回路部NMOSのしきい電圧を約+0.5V以下にして、表面チャネルのCMOSを容易に形成できる半導体素子のCMOS及びその製造方法を提供することにある。
【0015】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体素子のCMOS製造方法は、周辺回路部にnウェル及びpウェル、及びセル部にpウェルを備える半導体基板上にゲート酸化膜を形成するステップと、前記周辺回路部のpウェル上部のゲート酸化膜をマスクで覆うステップと、前記周辺回路部のnウェル上部のゲート酸化膜表面及び前記セル部のpウェル上部のゲート酸化膜表面を窒化させるステップと、前記周辺回路部のpウェル上部のゲート酸化膜マスクを除去するステップと、前記周辺回路部のpウェル上部のゲート酸化膜上と、前記周辺回路部のnウェル上部の表面が窒化されたゲート酸化膜上と、前記セル部のpウェル上部の表面が窒化されたゲート酸化膜表面上にそれぞれ、4.1〜4.3eVの仕事関数を有するn型不純物がドーピングされた多結晶シリコン層と金属層の積層構造を形成する、或いは、4.1〜4.3eVの仕事関数を有するTaNx、TaSixNy及びTaのうちから選択された第一の金属層と第二の金属層の積層構造を形成するステップと、ゲート電極用マスクを用いたフォトエッチング工程によりゲート電極を形成するステップとからなることを特徴とする。
【0016】
上記目的を達成するためになされた本発明による半導体素子のCMOSは、周辺回路部にnウェル及びpウェル、及びセル部にpウェルを備える半導体基板と、前記半導体基板上に形成されるゲート酸化膜と、前記周辺回路部のpウェル上部のゲート酸化膜をマスクで覆い、前記周辺回路部のnウェル上部のゲート酸化膜表面及び前記セル部のpウェル上部の表面のゲート酸化膜表面のみを窒化させて形成される窒化膜と、前記周辺回路部のpウェル上部のゲート酸化膜マスクを除去し、前記周辺回路部のpウェル上部のゲート酸化膜上と、前記周辺回路部のnウェル上部の表面が窒化されたゲート酸化膜上と、前記セル部のpウェル上部の表面が窒化されたゲート酸化膜表面上にそれぞれ、4.1〜4.3eVの仕事関数を有するn型不純物がドーピングされた多結晶シリコン層と金属層の積層構造を形成する、或いは、4.1〜4.3eVの仕事関数を有するTaNx、TaSixNy及びTaのうちから選択された第一の金属層と第二の金属層の積層構造を形成した後、ゲート電極用マスクを用いたフォトエッチング工程により形成されたゲート電極とからなることを特徴とする。
【0017】
本発明の原理は、セル部NMOSと周辺回路部PMOSのゲート酸化膜をDPN処理してゲート酸化膜表面に窒化膜を形成することにより、表面チャネルを有するシングルゲートCMOSを形成してn+多結晶シリコン層のゲート電極を用いた場合にも過剰にイオンを注入する工程を経ることなく、セル部NMOSのしきい電圧を約+0.9Vにし、周辺回路部PMOSのしきい電圧を約−0.5V以下にし、周辺回路部NMOSが約+0.5以下のしきい電圧を有するようにするものである。
【0018】
【発明の実施の形態】
次に、本発明に係る半導体素子のCMOS及びその製造方法の実施の形態の具体例を図面を参照しながら説明する。
【0019】
図7乃至図11は本発明の第1実施例による半導体素子のCMOS及びその製造方法を説明するための断面図であって、“A”はセル部NMOSが形成される領域を示したものであり、“B”は周辺回路部NMOSが形成される領域を示したものであり、“C”は周辺回路部PMOSが形成される領域を示したものである。
【0020】
図7を参照すると、半導体基板51に活性領域を定義する素子分離膜53を形成する。また、イオン注入マスクを用いてp型及びn型不純物を半導体基板51に選択的にイオン注入し、ドライブイン工程を行なってpウェル55とnウェル57を形成する。その後、半導体基板51を熱酸化させてゲート酸化膜である第1酸化膜59を5〜100Åの厚さで成長させる。この時、第1酸化膜59を、熱酸化膜でない膜として多結晶シリコンと反応性のないAl203、HfO2、HfSiO 2 及びZrSiO 2 などの、高誘電膜にて形成することもできる。
【0021】
図8を参照すると、第1酸化膜59上に第1感光膜を塗布し第1感光膜を周辺回路部NMOSが形成される領域(B)の上側だけに残るように露光及び現像して第1感光膜パターン61を形成する。
次に、第1感光膜パターン61をマスクにDPN工程で、セル部NMOSが形成される領域(A)と周辺回路部PMOSが形成される領域(C)の第1酸化膜59表面を窒化膜63に変化させる。
この時、DPN処理工程は0〜400℃の温度、5〜20mTのチャンバ真空度、100〜700WのRFプラズマパワー及び10〜500sccm流量の窒素ガス特にN2を用いた条件下で50〜100秒の間行う。
【0022】
また、DPN処理時、N2気体の代わりに、NH3、N2O、NF3及びNOの気体のうちから、選択された一つの気体を用いて行うか、前記気体を混合して用いることもできる。
また、ゲート酸化膜59のDPN処理後、N2、Ar及び真空のうちから、選択された一つの雰囲気で100〜800℃の温度で1〜30分間、全面を熱処理する。
【0023】
図9を参照すると、第1感光膜パターン61を除去し、ゲート酸化膜59を含む全面に各々100〜1000Åの厚さで多結晶シリコン層65と金属層67を形成する。ここで、多結晶シリコン層65は、4.1〜4.3eVの仕事関数を有するn型不純物がドーピングされた多結晶シリコン層にて形成する。また、金属層67は、W/WN層にて形成しゲート抵抗を低下させる役割を果たす。また、上記金属層67の代わりにシリサイドにて形成することもできる。
【0024】
図10を参照すると、ゲート電極用マスクを用いたフォトエッチング工程で金属層67と多結晶シリコン層65をエッチングする。ここで、ゲート電極用マスクを用いたフォトエッチング工程でセル部NMOSが形成される領域(A)、周辺回路部NMOSが形成される領域(B)及び、周辺回路部PMOSが形成される領域(C)各々の半導体基板51上に多結晶シリコン層65と金属層67が積層されたゲート電極69が形成される。
【0025】
図11を参照すると、セル部NMOSが形成される領域(A)と、周辺回路部NMOSが形成される領域(B)のゲート電極69両側のpウェル55の表面に低濃度n型不純物イオンを注入して低濃度n型不純物領域71を形成する。
また、周辺回路部PMOSが形成される領域(C)のゲート電極69両側のnウェル57表面に低濃度p型不純物をイオン注入して低濃度p型不純物領域73を形成する。
【0026】
次に、ゲート電極69の側壁に窒化膜スペーサ75を形成する。
次に、セル部NMOSが形成される領域(A)の窒化膜スペーサ75の一側と周辺回路部NMOSが形成される領域(B)のpウェル55表面に高濃度n型不純物イオンを注入して高濃度n型不純物領域77を形成し、LDD(Lightly Doped Drain)構造のn型ソース/ドレイン不純物領域を形成する。
その後、窒化膜スペーサ75の一側の周辺回路部PMOSが形成される領域(C)のnウェル57表面に高濃度p型不純物イオンを注入して高濃度p型不純物領域79を形成し、LDD構造のp型ソース/ドレイン不純物領域を形成する。
【0027】
図12乃至図16は、本発明の第2実施例による半導体素子のCMOS及びその製造方法を示した図であって、“A”はセル部NMOSが形成される領域を示したものであり、“B”は周辺回路部NMOSが形成される領域を示したものであり、“C”は周辺回路部PMOSが形成される領域を示したものである。
【0028】
図12を参照すると、半導体基板51に活性領域を定義する素子分離膜53を形成した後、イオン注入マスクを用いてp型及びn型不純物を半導体基板51に選択的にイオン注入し、ドライブイン工程を行ってpウェル55とnウェル57を形成する。
その後、半導体基板51を熱酸化させてゲート酸化膜である第1酸化膜59を5〜100Åの厚さで成長させる。この時、第1酸化膜59を、熱酸化膜でない膜として多結晶シリコンと反応性のないAl203、HfO2、Hf、SiO2及び、Zr、SiO2などの高誘電膜にて形成することもできる。
【0029】
図13を参照すると、第1酸化膜51上に第1感光膜を塗布し、第1感光膜を周辺回路部NMOSが形成される領域(B)の上側にだけ残るように露光及び現像して第1感光膜パターン61を形成する。次に、第1感光膜パターン61をマスクにDPN工程を用いて、セル部NMOSが形成される領域(A)と周辺回路部PMOSが形成される領域(C)の第1酸化膜59表面を窒化膜63に変化させる。この時、DPN処理工程は0〜400℃の温度で、5〜20mTのチャンバ真空度、100〜700WのRFプラズマパワー及び10〜500sccm流量のN2を用いた条件下で50〜100秒の間行う。
【0030】
また、DPN処理時、N2気体の代わりにNH3、N2O、NF3及びNOの気体のうちから、選択された一つの気体を用いて行うか、前記気体を混合して用いることもできる。
また、前記ゲート酸化膜59のDPN処理後N2、Ar及び真空のうちから、選択された一つの雰囲気で100〜800℃の温度で1〜30分間、全面を熱処理する。
【0031】
図14を参照すると、第1感光膜パターン61を除去し、ゲート酸化膜59を含む全面に各々100〜1000Åの厚さで第1金属層64と第2金属層66を順に形成する。ここで、第1金属層64は、4.1〜4.3eVの仕事関数を有するTaNx、TaSixNy、Taなどの金属層にて形成することができ、第2金属層66は、W/WN層にて形成されるのが望ましく、ゲート抵抗を低下させる。また、第2金属層66の代わりにシリサイドにて形成することもできる。
【0032】
図15を参照すると、ゲート電極用マスクを用いたフォトエッチング工程で第2金属層66と第1金属層64をエッチングする。ここで、ゲート電極用マスクを用いたフォトエッチング工程でセル部NMOSが形成される領域(A)、周辺回路部NMOSが形成される領域(B)及び、周辺回路部PMOSが形成される領域(C)各々の半導体基板51上に第1、第2金属層64、66が積層されたゲート電極69が形成される。
【0033】
図16を参照すると、セル部NMOSが形成される領域(A)と、周辺回路部NMOSが形成される領域(B)のゲート電極69両側のpウェル55の表面に低濃度n型不純物をイオン注入して低濃度n型不純物領域71を形成する。
また、周辺回路部PMOSが形成される領域(C)のゲート電極69両側のnウェル57表面に低濃度p型不純物をイオン注入して低濃度p型不純物領域73を形成する。
【0034】
次に、ゲート電極69の側壁に窒化膜スペーサ75を形成する。
次に、セル部NMOSが形成される領域(A)の窒化膜スペーサ75の一側と周辺回路部NMOSが形成される領域(B)のゲート電極69の両側のpウェル55表面に高濃度n型不純物を注入して高濃度n型不純物領域77を形成することでLDD構造のn型ソース/ドレイン不純物領域を形成する。
その後、窒化膜スペーサ75の一側の周辺回路部PMOSが形成される領域(C)のnウェル57表面に高濃度p型不純物イオンを注入して高濃度p型不純物領域79を形成し、LDD構造のp型ソース/ドレイン不純物領域を形成する。
【0035】
図17は、ゲート酸化膜のDPN処理の有無によるMOSのC−V(Capacitance Voltage)曲線を示したグラフであり、図18は、DPN処理されないゲート酸化膜を有するNMOSのDit特性を示したグラフであり、図19は、DPN処理されたゲート酸化膜を有するNMOSのDit特性を示したグラフである。
図17を参照すると、DPN処理されたゲート酸化膜を有するNMOSのしきい電圧がDPN処理されないゲート酸化膜を有するNMOSのしきい電圧より+0.4〜+0.5V増加していることが分かる。
【0036】
また、図18及び図19を参照すると、DPN処理されないゲート酸化膜を有するNMOSのDit特性(1×1010/eVcm2)よりDPN処理されたゲート酸化膜を有するNMOSのDit特性(1×1011/eVcm2)のほうが優れていることが分かる。
【0037】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【0038】
【発明の効果】
以上説明したように、本発明による半導体素子のCMOS及びその製造方法によれば、セル部NMOSと周辺回路部PMOSのゲート酸化膜をDPN処理してゲート酸化膜表面に窒化膜を形成し、表面チャネルを有するシングルゲートCMOSを形成して以下のような効果がある。
第一に、n+多結晶シリコン層のゲート電極を用いた場合にも過剰のイオン注入の工程無しにセル部NMOSのしきい電圧を約+0.9Vにし、周辺回路部PMOSのしきい電圧を約−0.5V以下にし、周辺回路部NMOSのしきい電圧を約+0.5V以下にして表面チャネルのCMOSを容易に形成できる。
第二に、セル部NMOSは前記DPN処理されたゲート酸化膜によって+0.9Vのしきい電圧を有するので+0.9Vのしきい電圧を有するために別にバックバイアスを印加することがなく低電力消費の素子を形成できる。
【0039】
第三に、セル部NMOS形成時、しきい電圧調節のためのイオン注入工程が不要であるので工程が単純化される。
第四に、ゲート電極形成時、ドーピング工程を用いることがなく従来のデュアル多結晶シリコンゲート電極から発生したゲート電極の枯渇効果及び硼素浸透現象を防止することができる。
【図面の簡単な説明】
【図1】半導体メモリ素子のセル部と周辺回路部を示した平面図である。
【図2】従来技術による半導体素子のCMOS製造方法を説明するための断面図である。
【図3】従来技術による半導体素子のCMOS製造方法を説明するための断面図である。
【図4】従来技術による半導体素子のCMOS製造方法を説明するための断面図である。
【図5】従来技術による半導体素子のCMOS製造方法を説明するための断面図である。
【図6】従来技術による半導体素子のCMOS製造方法を説明するための断面図である。
【図7】本発明の第1実施例による半導体素子のCMOS製造方法を説明するための断面図である。
【図8】本発明の第1実施例による半導体素子のCMOS製造方法を説明するための断面図である。
【図9】本発明の第1実施例による半導体素子のCMOS製造方法を説明するための断面図である。
【図10】本発明の第1実施例による半導体素子のCMOS製造方法を説明するための断面図である。
【図11】本発明の第1実施例による半導体素子のCMOS製造方法を説明するための断面図である。
【図12】本発明の第2実施例による半導体素子のCMOS製造方法を説明するための断面図である。
【図13】本発明の第2実施例による半導体素子のCMOS製造方法を説明するための断面図である。
【図14】本発明の第2実施例による半導体素子のCMOS製造方法を説明するための断面図である。
【図15】本発明の第2実施例による半導体素子のCMOS製造方法を説明するための断面図である。
【図16】本発明の第2実施例による半導体素子のCMOS製造方法を説明するための断面図である。
【図17】ゲート酸化膜のDPN処理の有無によるMOSのC−V曲線を示したグラフである。
【図18】DPN処理されないゲート酸化膜を有するNMOSのDit特性を示したグラフである。
【図19】DPN処理されたゲート酸化膜を有するNMOSのDit特性を示したグラフである。
【符号の説明】
51 半導体基板
53 素子分離膜
55 pウェル
57 nウェル
59 第1酸化膜
61 第1感光膜パターン
63 窒化膜
64 第1金属層
65 多結晶シリコン層
66 第2金属層
67 金属層
69 ゲート電極
71 低濃度n型不純物領域
73 低濃度p型不純物領域
75 窒化膜スペーサ
77 高濃度n型不純物領域
79 高濃度p型不純物領域
Claims (9)
- 周辺回路部にnウェル及びpウェル、及びセル部にpウェルを備える半導体基板上にゲート酸化膜を形成するステップと、
前記周辺回路部のpウェル上部のゲート酸化膜をマスクで覆うステップと、
前記周辺回路部のnウェル上部のゲート酸化膜表面及び前記セル部のpウェル上部のゲート酸化膜表面を窒化させるステップと、
前記周辺回路部のpウェル上部のゲート酸化膜マスクを除去するステップと、
前記周辺回路部のpウェル上部のゲート酸化膜上と、前記周辺回路部のnウェル上部の表面が窒化されたゲート酸化膜上と、前記セル部のpウェル上部の表面が窒化されたゲート酸化膜表面上にそれぞれ、4.1〜4.3eVの仕事関数を有するn型不純物がドーピングされた多結晶シリコン層と金属層の積層構造を形成する、或いは、4.1〜4.3eVの仕事関数を有するTaNx、TaSixNy及びTaのうちから選択された第一の金属層と第二の金属層の積層構造を形成するステップと、
ゲート電極用マスクを用いたフォトエッチング工程によりゲート電極を形成するステップとからなることを特徴とする半導体素子のCMOS製造方法。 - 前記ゲート酸化膜は、5〜100Åの厚さで形成することを特徴とする請求項1に記載の半導体素子のCMOS製造方法。
- 前記周辺回路部のnウェルとセル部のpウェル上部のゲート酸化膜表面を、窒化させるステップで、前記ゲート酸化膜を、0〜400℃の温度、5〜20mTorrのチャンバ真空度、100〜700WのRFプラズマパワーを用いた条件下で50〜100秒の間DPN(Decoupled Plasma Nitridatin)処理し、さらに後続熱処理工程を行って、前記ゲート酸化膜表面を窒化させることを特徴とする請求項1に記載の半導体素子のCMOS製造方法。
- 前記DPN処理時、N2、NH3、N2O、NF2及びNO気体のうちから選択された一つの気体を流量10〜500sccm(standard cc/min)にて流すことを特徴とする請求項3に記載の半導体素子のCMOS製造方法。
- 前記後続熱処理工程は、N2、Ar及び真空のうちから選択された少なくとも一つ、又はこれらの混合ガスの雰囲気で、100〜800℃の温度で1〜30分間行うことを特徴とする請求項3に記載の半導体素子のCMOS製造方法。
- 前記ゲート酸化膜は、Al2O3、HfO2、HfSiO2及びZrSiO2
のうちから選択された一つによって誘電膜に形成することを特徴とする請求項1に記載の半導体素子のCMOS製造方法。 - 前記多結晶シリコン層と金属層の積層構造における前記金属層は、W/WN層にて形成することを特徴とする請求項1に記載の半導体素子のCMOS製造方法。
- 前記第一及び第二金属層の積層構造を形成する前記第二金属層は、W/WN層にて形成することを特徴とする請求項1に記載の半導体素子のCMOS製造方法。
- 周辺回路部にnウェル及びpウェル、及びセル部にpウェルを備える半導体基板と、前記半導体基板上に形成されるゲート酸化膜と、
前記周辺回路部のpウェル上部のゲート酸化膜をマスクで覆い、前記周辺回路部のnウェル上部のゲート酸化膜表面及び前記セル部のpウェル上部の表面のゲート酸化膜表面のみを窒化させて形成される窒化膜と、
前記周辺回路部のpウェル上部のゲート酸化膜マスクを除去し、前記周辺回路部のpウェル上部のゲート酸化膜上と、前記周辺回路部のnウェル上部の表面が窒化されたゲート酸化膜上と、前記セル部のpウェル上部の表面が窒化されたゲート酸化膜表面上にそれぞれ、4.1〜4.3eVの仕事関数を有するn型不純物がドーピングされた多結晶シリコン層と金属層の積層構造を形成する、或いは、4.1〜4.3eVの仕事関数を有するTaNx、TaSixNy及びTaのうちから選択された第一の金属層と第二の金属層の積層構造を形成した後、ゲート電極用マスクを用いたフォトエッチング工程により形成されたゲート電極とからなることを特徴とする半導体素子のCMOS。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0067849A KR100400323B1 (ko) | 2001-11-01 | 2001-11-01 | 반도체 소자의 시모스(cmos) 및 그의 제조 방법 |
KR2001-067849 | 2001-11-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003188276A JP2003188276A (ja) | 2003-07-04 |
JP4271920B2 true JP4271920B2 (ja) | 2009-06-03 |
Family
ID=19715604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002279826A Expired - Fee Related JP4271920B2 (ja) | 2001-11-01 | 2002-09-25 | 半導体素子のcmos及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6828185B2 (ja) |
JP (1) | JP4271920B2 (ja) |
KR (1) | KR100400323B1 (ja) |
CN (1) | CN1215554C (ja) |
TW (1) | TW578270B (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030044394A (ko) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 듀얼 게이트절연막을 구비한 반도체소자의 제조 방법 |
US7155397B2 (en) * | 2002-01-22 | 2006-12-26 | Medco Health Solutions, Inc. | Apparatus and method for managing prescription benefits |
JP4004040B2 (ja) | 2002-09-05 | 2007-11-07 | 株式会社東芝 | 半導体装置 |
US6803611B2 (en) * | 2003-01-03 | 2004-10-12 | Texas Instruments Incorporated | Use of indium to define work function of p-type doped polysilicon |
TW589706B (en) * | 2003-07-11 | 2004-06-01 | Nanya Technology Corp | Method for forming a bottle trench |
US6821833B1 (en) * | 2003-09-09 | 2004-11-23 | International Business Machines Corporation | Method for separately optimizing thin gate dielectric of PMOS and NMOS transistors within the same semiconductor chip and device manufactured thereby |
JP2005183783A (ja) * | 2003-12-22 | 2005-07-07 | Seiko Epson Corp | 半導体装置の製造方法 |
US7138691B2 (en) * | 2004-01-22 | 2006-11-21 | International Business Machines Corporation | Selective nitridation of gate oxides |
KR100540478B1 (ko) * | 2004-03-22 | 2006-01-11 | 주식회사 하이닉스반도체 | 전하 트랩을 갖는 게이트유전체를 포함한 휘발성 메모리셀 트랜지스터 및 그 제조 방법 |
US7381619B2 (en) * | 2004-04-27 | 2008-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual work-function metal gates |
TWI367560B (en) * | 2004-07-05 | 2012-07-01 | Samsung Electronics Co Ltd | Integrated circuit devices including a dual gate stack structure and methods of forming the same |
KR101128689B1 (ko) * | 2004-07-29 | 2012-03-26 | 매그나칩 반도체 유한회사 | 선택적 플라즈마 질화처리를 이용한 이미지센서 |
KR100611784B1 (ko) * | 2004-12-29 | 2006-08-10 | 주식회사 하이닉스반도체 | 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법 |
US7265065B2 (en) | 2005-04-29 | 2007-09-04 | United Microelectronics Corp. | Method for fabricating dielectric layer doped with nitrogen |
JP4718894B2 (ja) * | 2005-05-19 | 2011-07-06 | 株式会社東芝 | 半導体装置の製造方法 |
US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
US7700441B2 (en) * | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
US7638443B2 (en) | 2006-11-14 | 2009-12-29 | Asm Japan K.K. | Method of forming ultra-thin SiN film by plasma CVD |
KR100906058B1 (ko) * | 2007-11-05 | 2009-07-03 | 주식회사 동부하이텍 | 반도체 소자의 다중 게이트 절연막 형성 방법 |
TWI385762B (zh) * | 2008-09-22 | 2013-02-11 | Nyquest Technology Corp | 半導體之製造方法(二) |
KR101486425B1 (ko) * | 2008-11-19 | 2015-01-27 | 삼성전자주식회사 | 듀얼 게이트 반도체 장치의 제조방법 |
US7977180B2 (en) * | 2008-12-08 | 2011-07-12 | GlobalFoundries, Inc. | Methods for fabricating stressed MOS devices |
JP5442332B2 (ja) * | 2009-06-26 | 2014-03-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
FR2965660A1 (fr) * | 2010-10-04 | 2012-04-06 | St Microelectronics Crolles 2 | Procédé de fabrication d'au moins trois transistors présentant trois tensions de seuil différentes |
US8329525B2 (en) | 2010-10-04 | 2012-12-11 | Stmicroelectronics, Inc. | Method for fabricating at least three metal-oxide semiconductor transistors having different threshold voltages |
US8551876B2 (en) * | 2011-08-18 | 2013-10-08 | United Microelectronics Corp. | Manufacturing method for semiconductor device having metal gate |
US9177868B2 (en) | 2014-03-28 | 2015-11-03 | International Business Machines Corporation | Annealing oxide gate dielectric layers for replacement metal gate field effect transistors |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5981324A (en) * | 1996-10-23 | 1999-11-09 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuits having memory cell arrays and peripheral circuits therein |
US6048769A (en) * | 1997-02-28 | 2000-04-11 | Intel Corporation | CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers |
FR2775120B1 (fr) * | 1998-02-18 | 2000-04-07 | France Telecom | Procede de nitruration de la couche d'oxyde de grille d'un dispositif semiconducteur et dispositif obtenu |
US6027961A (en) * | 1998-06-30 | 2000-02-22 | Motorola, Inc. | CMOS semiconductor devices and method of formation |
KR100281135B1 (ko) * | 1999-02-22 | 2001-02-01 | 김영환 | 반도체 소자의 게이트 산화막 형성 방법 |
KR100343137B1 (ko) * | 1999-04-07 | 2002-07-05 | 윤종용 | 불휘발성 메모리 장치 및 그 제조방법 |
JP3746669B2 (ja) * | 2000-10-17 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
-
2001
- 2001-11-01 KR KR10-2001-0067849A patent/KR100400323B1/ko active IP Right Grant
-
2002
- 2002-08-28 TW TW091119502A patent/TW578270B/zh not_active IP Right Cessation
- 2002-08-29 US US10/230,345 patent/US6828185B2/en not_active Expired - Lifetime
- 2002-09-25 JP JP2002279826A patent/JP4271920B2/ja not_active Expired - Fee Related
- 2002-10-31 CN CNB021479496A patent/CN1215554C/zh not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1215554C (zh) | 2005-08-17 |
TW578270B (en) | 2004-03-01 |
US20030082863A1 (en) | 2003-05-01 |
CN1417853A (zh) | 2003-05-14 |
KR20030037347A (ko) | 2003-05-14 |
KR100400323B1 (ko) | 2003-10-01 |
JP2003188276A (ja) | 2003-07-04 |
US6828185B2 (en) | 2004-12-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4271920B2 (ja) | 半導体素子のcmos及びその製造方法 | |
JP4313065B2 (ja) | シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法 | |
JP4018405B2 (ja) | ゲルマニウム含有ポリシリコンゲートを有するcmos型半導体装置及びその形成方法 | |
JP3077630B2 (ja) | 半導体装置およびその製造方法 | |
US6768179B2 (en) | CMOS of semiconductor device and method for manufacturing the same | |
JP4633310B2 (ja) | Mosトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したcmosトランジスタの形成方法 | |
JP2002198526A (ja) | 半導体装置の製造方法 | |
US20080054363A1 (en) | Dual gate cmos semiconductor device and method for manufacturing the same | |
JP2009070840A (ja) | 半導体装置及びその製造方法 | |
US7910422B2 (en) | Reducing gate CD bias in CMOS processing | |
US20050003621A1 (en) | Semiconductor device and method for fabricating the same | |
JP2009252895A (ja) | 半導体装置及びその製造方法 | |
JP4005055B2 (ja) | 半導体装置およびその製造方法 | |
JP4505349B2 (ja) | 半導体装置の製造方法 | |
JP4040602B2 (ja) | 半導体装置 | |
JP2005158998A (ja) | 半導体装置の製造方法 | |
US5882962A (en) | Method of fabricating MOS transistor having a P+ -polysilicon gate | |
JP3293567B2 (ja) | 半導体装置の製造方法 | |
US20040161934A1 (en) | Method for manufacturing semiconductor device | |
JP3145929B2 (ja) | 半導体装置の製造方法 | |
JPH11233758A (ja) | 半導体装置およびその製造方法 | |
US7081419B2 (en) | Gate dielectric structure for reducing boron penetration and current leakage | |
JPH08330441A (ja) | Mosトランジスタの製造方法 | |
KR100539159B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
JP2007266188A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050606 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060818 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080401 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080701 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080729 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081126 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081204 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081210 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090217 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090226 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4271920 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130306 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140306 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |