JP4664466B2

JP4664466B2 - 表示装置

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Publication number: JP4664466B2
Application number: JP2000141913A
Authority: JP
Inventors: 則夫中村
Original assignee: Toshiba Mobile Display Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2000-05-15
Filing date: 2000-05-15
Publication date: 2011-04-06
Anticipated expiration: 2020-05-15
Also published as: JP2001324963A

Description

【０００１】
【発明の属する技術分野】
この発明は、表示装置に係り、特に、外部回路との接続数が低減できる表示装置に関する。
【０００２】
【従来の技術】
表示装置、たとえばアモルファスシリコンＴＦＴを用いた液晶表示装置の駆動回路としては、信号線駆動用ＩＣ及びゲート線駆動用ＩＣをフレキシブルな配線基板上に実装したテープ・キャリア・パッケージ（ＴＣＰ）が用いられている。このＴＣＰは、マトリクス状に配置された画素を有するアレイ基板に設けられた電極にそれぞれ接続され、画素を駆動する。
【０００３】
一方、多結晶シリコンＴＦＴを用いた液晶表示装置では、駆動回路としての信号線駆動用回路の一部及びゲート線駆動用回路をアレイ基板上に一体的に形成することができる。この場合、基板外部にも信号線駆動回路の一部、例えばディジタル・アナログ変換回路（ＤＡＣ）が設けられるが、アモルファスシリコンＴＦＴを用いた液晶表示装置と比較して、アレイ基板との接続配線の数を大幅に減少できる。
【０００４】
【発明が解決しようとする課題】
アモルファスシリコンＴＦＴを用いた液晶表示装置では、アレイ基板上の信号線にそれぞれＴＣＰから映像信号を入力するための接続配線が必要であるが、画素の高精細化に伴って接続配線数が多くなり、これらの接続配線間に十分なピッチを確保することが困難である。
【０００５】
一方、多結晶シリコンＴＦＴを用いた液晶表示装置では、基板上にゲート線駆動用回路の他に、さらに信号線駆動用回路を一体的に形成するが、基板の大型化に伴い基板上に引き回される配線長が長くなり、信号が劣化して表示不良を生じるおそれがある。
【０００６】
この発明は、上述した問題点に鑑みなされたものであって、その目的は、画素の高精細化を可能とし、且つ、大表示画面であっても表示不良の発生を防止することが可能な表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
本実施形態によれば、
基板上に互いに直交して配列された複数のゲート線及び複数の信号線と、ゲート線と信号線とのそれぞれの交差部に配置された画素トランジスタと、各画素トランジスタに接続された画素電極と、入力されるディジタル信号をアナログ信号に変換すると共に、前記信号線を所定数の信号線から成る複数の信号線群に区分し、各前記信号線群毎に対応するアナログ信号をシリアルに出力する駆動回路と、前記駆動回路からのアナログ信号を各前記信号線群の対応する信号線に順次振り分ける選択手段と、前記選択手段によるアナログ信号の信号線への振り分け順序を制御する制御手段と、を備え、前記制御手段は、４垂直走査期間またはそれより少ない複数の垂直走査期間内において、前記複数の信号線の各信号線上に接続されたすべての画素トランジスタが各水平走査期間における同一タイミングに所定の電位を基準として一方の極性で駆動されるように前記選択手段を制御し、１水平走査期間内の第１タイミングに選択された第１画素トランジスタ群を第１極性で駆動し、１水平走査期間内の第１タイミングに続く第２タイミングに選択された第２画素トランジスタ群を第１極性とは逆の第２極性で駆動するとき、第１画素トランジスタ群の駆動電位が第２画素トランジスタ群を駆動するのにともなって変動する場合、前記第１画素トランジスタ群の駆動電位の変動量に応じて前記基準電位を所定量シフトするとともに、前記第１画素トランジスタ群にその駆動電位の変動方向とは逆方向のオフセット電位を与え、前記第２画素トランジスタ群に前記駆動電位の変動方向と同方向のオフセット電位を与えることを特徴とする表示装置が提供される。
【０００８】
【発明の実施の形態】
以下、この発明の表示装置、すなわち多結晶シリコンＴＦＴを画素ＴＦＴとして用い有効表示領域が対角１５インチサイズの光透過型液晶表示装置の一実施の形態について図面を参照して説明する。
【０００９】
図１に示すように、この液晶表示装置１は、アレイ基板１００と、このアレイ基板１００に対して所定の間隔をおいて対向配置された対向電極２１０を備えた対向基板２００と、これらアレイ基板１００と対向基板２００との間に挟持され配向膜（図示せず）を介して配置される液晶層３００とを備えている。アレイ基板１００と対向基板２００とは、その周辺に配置されるシール材４００によって貼り合わせられている。
【００１０】
アレイ基板１００は、行方向に沿って延出された複数のゲート線Ｙと、列方向に沿って延出された複数の信号線Ｘと、ゲート線Ｙと信号線Ｘとの各交差部に設けられたスイッチング素子としての画素薄膜トランジスタすなわち画素ＴＦＴ１１０と、ゲート線Ｙと信号線Ｘとによって囲まれた各画素に対応して設けられた画素電極１２０と、を備えている。
【００１１】
画素ＴＦＴ１１０は、多結晶シリコン膜を半導体層とする多結晶シリコンＴＦＴである。画素ＴＦＴ１１０のゲート電極は、ゲート線Ｙに接続されているとともに、ソース電極は、信号線Ｘに接続されている。また、画素ＴＦＴ１１０のドレイン電極は、画素電極１２０及びこの画素電極１２０と並列に補助容量素子１３０を構成する一方の電極に接続されている。
【００１２】
ゲート線Ｙを駆動するための駆動信号を出力するゲート線駆動手段として機能するゲート線駆動回路１５０は、画素ＴＦＴ１１０と同一プロセスでアレイ基板１００上に一体的に形成されている。
【００１３】
信号線Ｘを駆動するための駆動信号を出力する信号線駆動回路部１６０は、フレキシブル配線基板上に信号線駆動用ＩＣ５１１が実装され、アレイ基板１００と電気的に接続されるＴＣＰ５００−１、５００−２…、５００−６と、アレイ基板１００上に画素ＴＦＴ１１０と同一プロセスで形成された選択手段として機能する選択回路１７０とによって構成される。
【００１４】
ＴＣＰ５００−１〜６は、アレイ基板１００の一辺に列設され、外部回路基板としての回路部品が実装されたＰＣＢ基板６００に接続されている。このＰＣＢ基板６００には、外部から入力される基準クロック信号及びディジタル方式のデータ信号に基づいて、各種制御信号及び制御信号に同期したデータ信号を出力する制御ＩＣ、電源回路などが実装されている。
【００１５】
ＴＣＰ５００−Ｎは、図２に示すように、ＰＣＢ基板６００に形成された接続配線上の接続端子に接続されるＰＣＢ側パッド５１３と、アレイ基板１００に形成された接続配線上の接続端子に接続されるアレイ側パッド５１５と、これらのパッド間を接続する各種配線とを備えている。これらのＰＣＢ側パッド５１３及びアレイ側パッド５１５は、異方性導電フィルム（ＡＣＦ）を介してそれぞれＰＣＢ基板６００及びアレイ基板１００に電気的、機械的に接続されている。
【００１６】
信号線駆動回路部１６０の信号線駆動用ＩＣ５１１は、ＰＣＢ基板６００からの入力信号に基づいて、データ信号をアナログ方式の映像信号として出力する。
【００１７】
すなわち、図３に示すように、信号線駆動用ＩＣ５１１は、シフトレジスタ５２１、データレジスタ５２３、Ｄ／Ａコンバータ５２５などから構成されている。シフトレジスタ５２１には、ＰＣＢ基板６００側からクロック信号及び制御信号が入力される。データレジスタ５２３には、ＰＣＢ基板６００側からデータ信号が入力される。また、Ｄ／Ａコンバータ５２５には、ＰＣＢ基板６００側から基準信号が入力され、入力されたデータ信号がアナログ映像信号に変換される。
【００１８】
ＴＣＰ−Ｎの信号線駆動用ＩＣ５１１から出力される各アナログ映像信号は、各水平走査期間毎に２つの信号線に対応したアナログ映像信号を含み、これを時系列に出力し、これがアレイ基板１００上に形成された信号線駆動回路部１６０の選択回路１７０に入力される。
【００１９】
選択回路１７０は、信号線駆動用ＩＣ５１１からの配線に接続され、信号線駆動用ＩＣ５１１からの各シリアルアナログ映像信号が出力される出力端子ＯＵＴ１、ＯＵＴ２…と、信号線Ｘ１、Ｘ２…の一端に設けられた入力端子１Ａ及び１Ｂ、２Ａ及び２Ｂ…とを選択的に接続するスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４…を備えており、これにより各水平走査期間で信号線駆動用ＩＣ５１１からの２つの隣接する信号線に対応するシリアルな各アナログ映像信号は、後述するように隣接する２つの信号線に順次振り分けられる。
【００２０】
この実施の形態では、出力端子ＯＵＴの数は、信号線Ｘの数の半分であり、１出力端子から２本の信号線に対して１水平走査期間の前半及び後半に順次駆動信号を出力している。更に接続数を低減するのであれば、出力端子ＯＵＴの数を信号線Ｘの数の１／３、１／４等にもすることは可能である。
【００２１】
そして、例えば、スイッチＳＷ１は、スイッチ信号に基づいて、１水平走査期間内の前半または後半のタイミングで、出力端子ＯＵＴ１と、信号線Ｘ１の入力端子１Ａとを接続する。スイッチＳＷ２は、スイッチ信号に基づいて、１水平走査期間内の前半または後半のタイミングで、出力端子ＯＵＴ１と、信号線Ｘ２の入力端子１Ｂとを接続する。
【００２２】
スイッチＳＷ３は、スイッチ信号に基づいて、１水平走査期間内の前半または後半のタイミングで、出力端子ＯＵＴ２と、信号線Ｘ３の入力端子２Ａとを接続する。スイッチＳＷ４は、スイッチ信号に基づいて、１水平走査期間内の前半または後半のタイミングで、出力端子ＯＵＴ２と、信号線Ｘ４の入力端子２Ｂとを接続する。
【００２３】
各スイッチＳＷは、スイッチ信号がＯＮのタイミングで出力端子ＯＵＴと信号線Ｘの入力端子とを接続し、スイッチ信号がＯＦＦのタイミングで出力端子ＯＵＴと入力端子とを切断する。
【００２４】
一出力端子と２本の信号線の入力端子との接続をＯＮ／ＯＦＦする各スイッチは、１水平走査期間内に同時にＯＮすることなく、一方のスイッチをＯＮしているタイミングでは他方のスイッチをＯＦＦするようなスイッチ信号によって制御されている。
【００２５】
例えば、出力端子ＯＵＴ１と信号線Ｘ１の入力端子１Ａとを接続するスイッチＳＷ１は、１水平走査期間の前半にＯＮして後半にＯＦＦする制御信号に基づいてＯＮ／ＯＦＦ制御される。このとき、出力端子ＯＵＴ１と信号線Ｘ２の入力端子１Ｂとを接続するスイッチＳＷ２は、１水平走査期間の前半にＯＦＦして後半にＯＮする制御信号に基づいてＯＮ／ＯＦＦ制御される。つまり、１水平走査期間の前半に、出力端子ＯＵＴ１は、入力端子１Ａに接続され、信号線Ｘ１に出力端子ＯＵＴ１からのアナログ信号が書き込まれる。また、１水平走査期間の後半に、出力端子ＯＵＴ１は、入力端子１Ｂに接続され、信号線Ｘ２に出力端子ＯＵＴ１からのアナログ信号が書き込まれる。このときに、信号線Ｘ１及びＸ２には、対向電極２１０に印加される電圧を基準電圧として、互いに異なる極性のアナログ信号が書き込まれる。
【００２６】
また、異なる２つの出力端子と互いに隣接する２本の信号線の入力端子との接続をＯＮ／ＯＦＦする各スイッチは、１水平走査期間内の所定のタイミングで同時にＯＮし、同時にＯＦＦするようなスイッチ信号によって制御されている。
【００２７】
例えば、出力端子ＯＵＴ１と信号線Ｘ２の入力端子１Ｂとを接続するスイッチＳＷ２は、１水平走査期間の前半にＯＮして後半にＯＦＦする制御信号に基づいてＯＮ／ＯＦＦ制御される。このとき、出力端子ＯＵＴ２と信号線Ｘ３の入力端子２Ａとを接続するスイッチＳＷ３は、１水平走査期間の前半にＯＮして後半にＯＦＦする制御信号に基づいてＯＮ／ＯＦＦ制御される。つまり、１水平走査期間の前半に、出力端子ＯＵＴ１は、入力端子１Ｂに接続され、信号線Ｘ２に出力端子ＯＵＴ１からのアナログ信号が書き込まれる。また、同時に、出力端子ＯＵＴ２は、入力端子２Ａに接続され、信号線Ｘ３に出力端子ＯＵＴ２からのアナログ信号が書き込まれる。このときに、信号線Ｘ２及びＸ３には、対向電極２１０に印加される電圧を基準電圧として、互いに異なる極性のアナログ信号が書き込まれる。
【００２８】
このように、ゲート線駆動回路を基板上に一体的に形成し、信号線駆動回路を基板上に一体的に形成した選択回路とＴＣＰ上に実装された信号線駆動用ＩＣとで構成し、１水平走査期間内に、選択回路のスイッチが複数の信号線に順次駆動信号を出力することにより、画素を高精細化してもアレイ基板上に形成される接続配線の数を信号線の本数分に対応して形成する必要がなくなり、接続配線間のピッチを十分に確保できる。
【００２９】
また、ゲート線駆動回路及び信号線駆動回路のすべてを基板上に形成する場合と比較して、アレイ基板上での薄膜からなる配線長が長くなることを防止することができ、これにより、データ信号、あるいは映像信号の劣化を防止できるとともに、製造コストの増大を防止できる。
【００３０】
次に、各信号線Ｘの駆動方法、すなわち各信号線から各画素へのアナログ信号の書き込み方法の一例について説明する。
【００３１】
なお、この実施の形態では、図３に示したように、１出力端子に対して２本の信号線が接続可能であり、ゲート線Ｙ１と、すべての信号線Ｘ１、Ｘ２、Ｘ３、Ｘ４…との交差部に配置された画素トランジスタを介して接続された画素電極を画素１１、画素１２、画素１３、画素１４…として１ラインを構成し、信号線Ｘ１と、すべてのゲート線Ｙ１、Ｙ２…との交差部に配置された画素トランジスタを介して接続された画素電極を画素１１、画素２１…とする。また、信号線Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、…は、それぞれ、赤画素Ｒ１、緑画素Ｇ１、青画素Ｂ１、Ｒ２、Ｇ２、Ｂ２、…に接続されている。
【００３２】
この実施の形態では、最も好ましいアナログ信号の書き込み方法は、
（１）少なくとも４垂直走査期間（すなわち４フレーム）内に、すべての信号線上に接続された画素（すなわち画素トランジスタを介して接続された画素電極）を、それぞれ１水平走査期間内の同一タイミング（例えば前半）で駆動する場合を含むこと、
（２）すべての画素を、１水平走査期間内の同一タイミング（例えば前半）に、対向電極の印加電圧を基準電圧として一方の極性のみで駆動する場合を含むこと
といった、理由（１）及び（２）を同時に満足する。
【００３３】
上述したような構成で駆動する場合、例えば１水平走査期間の前半に所定のアナログ信号が書き込まれた信号線Ｘ１は、１水平走査期間の後半に隣接する信号線Ｘ２にアナログ信号を書き込んだ際に、信号線Ｘ２の電位変位に伴い、信号線同士の結合容量によって、信号線Ｘ１の電位が変化してしまう。その結果、信号線Ｘ１では、本来、書き込まれるべきアナログ映像信号に基づく電位と異なる電位に変動し、表示上、問題が生じるおそれがある。
【００３４】
そこで、理由（１）のように、１水平期間内の同一タイミングに駆動される画素を分散することにより、電位変動を生じた画素を時間的あるいは空間的に分散することができ、これによって、表示画面の階調変動を視認しづらくすることができる。
【００３５】
また、理由（２）のように、すべての画素が、１水平走査期間の同一タイミング、例えば前半に選択された際に常に一方の極性、例えば正極性で駆動される場合、すべての出力端子から出力されるアナログ信号は、１水平走査期間の前半に正極性、１水平走査期間の後半に負極性とすることにより、駆動パワーを低減することが可能となる。
【００３６】
さらに、この最も好ましいアナログ信号の書き込み方法は、理由（１）でも述べたように、前半に書き込まれた信号線の電位が、後半に書き込まれた信号線の電位変位に伴って本来書き込まれるべきアナログ信号に基づく変位と異なる電位に変動することを防止するために、以下のように制御されている。
【００３７】
たとえば、電圧を印加して一様な黒画面を表示する場合、コモン電位を５Ｖとすると、正側は９Ｖ、負側は１Ｖの電圧を印加することとなる。このとき、信号線Ｘ１に９Ｖの電位が書き込まれた後、隣接する信号線Ｘ２に１Ｖの電位が書き込まれるが、信号線Ｘ１の電位が信号線Ｘ２の電位変動により９Ｖの電位が５Ｖに近づく方向に変化することになる。すなわち、黒のレベルが変化し、変動が大きい場合には、縦に階調の異なる縞が見えてしまうことにつながり、表示装置としての機能に重大な支障が生じる。
【００３８】
具体的には、図４に示すように、スイッチＳＷ１に、１水平走査期間の前半にＯＮし、後半にＯＦＦするスイッチ信号が入力され、スイッチＳＷ２に、１水平走査期間の前半にＯＦＦし、後半にＯＮするスイッチ信号が入力される。出力端子ＯＵＴ１は、１水平走査期間の前半に信号線Ｘ１の入力端子１Ａに接続され、正極性のアナログ信号を書き込む。また、出力端子ＯＵＴ１は、１水平走査期間の後半に信号線Ｘ２の入力端子１Ｂに接続され、負極性のアナログ信号を書き込む。
【００３９】
このとき、上述したような第１駆動法によれば、信号線Ｘ１に接続された画素１１には、１水平走査期間の前半に正の映像信号が書き込まれ、信号線Ｘ２に接続された画素１２には、１水平走査期間の後半に負の映像信号が書き込まれる。
【００４０】
このとき、隣接する画素の書き込み電位の影響により、１水平走査期間の前半に書き込まれた電位が変動する。すなわち、画素１１では、画素１２に電位が書き込まれた影響により、書き込み時の９Ｖから、例えば８Ｖに低下する。
【００４１】
すなわち、１水平走査期間の前半では、画素１１に書き込まれた電位は、９Ｖであり、コモン電位（５Ｖ）との間に＋４Ｖの電位差を生じる。これに対して、１水平走査期間の後半では、画素１２に１Ｖの電位が書き込まれたことにより、画素１２では、コモン電位（５Ｖ）との間に−４Ｖの電位差を生じるが、このとき、同時に、画素１１に書き込まれた電位は、画素１２に書き込まれた電位の影響により、−ΔＶ、例えば−１Ｖだけ変動し、８Ｖとなって、コモン電位（５Ｖ）との間の電位差が＋３Ｖに変動してしまう。このため、１水平走査期間の後半に画素１１と画素１２との間に電位の差が生じ、画素１１の黒が薄くなる。
【００４２】
このように、１水平走査期間の前半に書き込まれた電位は、１水平走査期間の後半に書き込まれた電位の影響により、コモン電位（５Ｖ）に近い方向にずれ、表示不良を発生する。
【００４３】
このため、この最も好ましいアナログ信号の書き込み方法では、この電位変動の影響を分散するような制御が成されている。
【００４４】
すなわち、第２駆動法によれば、信号線Ｘ１に接続された画素１１には、１水平走査期間の前半に正の映像信号が書き込まれ、信号線Ｘ２に接続された画素１２には、１水平走査期間の後半に負の映像信号が書き込まれる。
【００４５】
１水平走査期間の前半では、画素１１に書き込まれた電位は、画素１１の駆動電位の変動量ΔＶを考慮して、９．５Ｖにオフセットされる。このときのコモン電位は、通常の電位（５Ｖ）より＋ΔＶ／２に相当する＋０．５Ｖだけシフトされて５．５Ｖとなる。このため、画素１１に書き込まれた電位（９．５Ｖ）とシフトされたコモン電位（５．５Ｖ）との間に、＋４Ｖの電位差を生じる。
【００４６】
これに対して、１水平走査期間の後半では、画素１１の駆動電位の変動量ΔＶを考慮して、０．５Ｖにオフセットされる。このとき、コモン電位は、通常の電位（５Ｖ）より−ΔＶ／２に相当する−０．５Ｖだけシフトされて４．５Ｖとなる。このため、画素１２に書き込まれた電位（０．５Ｖ）とシフトされたコモン電位（４．５Ｖ）との間に、−４Ｖの電位差を生じる。このとき、同時に、画素１１に書き込まれた電位は、画素１２に書き込まれた電位の影響により、−ΔＶ、すなわち−１Ｖだけ変動し、８．５Ｖとなって、コモン電位（４．５Ｖ）との間の電位差を＋４Ｖに維持することが可能となる。
【００４７】
このため、画素１１及び画素１２は、１水平走査期間の後半に本来書き込むべき駆動電位を印加することが可能となり、全画面を均一な濃度で黒を表示することが可能となる。
【００４８】
ここでは、第１実施例として、Ｖライン反転駆動法を例として説明する。このＶライン反転駆動法では、１垂直走査期間（１フレーム）毎にすべての画素に書き込まれるアナログ信号の極性が反転する。１信号線上に接続されたすべての画素に書き込まれるアナログ信号は、同一極性であるとともに、隣接する信号線に書き込まれるアナログ信号は、極性が反転する。
【００４９】
ここで、図４の第２駆動法に示すように、たとえば１水平走査期間の前半及び後半に入力端子１Ａ及び入力端子１Ｂにそれぞれ接続された信号線Ｘ１（画素列Ｒ１）及びＸ２（画素列Ｇ１）にアナログ信号の書き込みを行う場合について説明する。
【００５０】
第１フレーム（第１垂直走査期間）の１ラインでは、スイッチＳＷ１には、１水平走査期間１Ｈの前半にＯＮとなり、後半にＯＦＦとなるスイッチ信号が入力される。これにより、出力端子ＯＵＴ１は、１水平走査期間の前半に信号線Ｘ１の入力端子１Ａとが接続される。そして、対応する画素１１（Ｒ１）に、基準電位より高い正極性のアナログ信号が書き込まれる。
【００５１】
このとき、例えば基準電位を５Ｖより画素１１の駆動電位の変動量を考慮して所定量シフトされる。例えば、画素１１の駆動電位の変動量ΔＶを−１Ｖとしたときに、＋ΔＶ／２＝０．５Ｖだけ基準電位をシフトし、５．５Ｖとする。また、画素１１（Ｒ１）の駆動電位は、変動量ΔＶを考慮して所定量オフセットされる。例えば、変動量ΔＶを−１Ｖとしたときに、＋ΔＶ／２＝０．５Ｖだけ基準電位をオフセットし、通常の駆動電位を９Ｖとすると、９．５Ｖとする。
【００５２】
一方、スイッチＳＷ２には、１水平走査期間１Ｈの前半にＯＦＦとなり、後半にＯＮとなるスイッチ信号が入力される。これにより、出力端子ＯＵＴ１は、１水平走査期間の後半に信号線Ｘ２の入力端子１Ｂとが接続される。そして、信号Ｘ１にアナログ信号が保持されている状態で、対応する画素１２（Ｇ１）に、基準電位より低い負極性のアナログ信号が書き込まれる。
【００５３】
このとき、例えば基準電圧を５Ｖより画素１１の駆動電位の変動量を考慮して所定量シフトされる。例えば、画素１１の駆動電位の変動量ΔＶを−１Ｖとしたときに、−ΔＶ／２＝０．５Ｖだけ基準電位をシフトし、４．５Ｖとする。また、画素１１（Ｒ１）の駆動電位は、変動量ΔＶを考慮して所定量オフセットされる。例えば、変動量ΔＶを−１Ｖとしたときに、−ΔＶ／２＝０．５Ｖだけ基準電位をオフセットし、通常の駆動電位を１Ｖとすると、０．５Ｖとする。
【００５４】
第１フレームの２ライン以下、同様に、１水平走査期間１Ｈの前半に画素列Ｒ１に正極性のアナログ信号が書き込まれ、後半に画素列Ｇ１に負極性のアナログ信号が書き込まれる。この時も、同様に、１水平走査期間の前半に書き込まれる画素の駆動電位の変動量を考慮して制御され、基準電位は、所定量シフトされ、それぞれの画素列に書き込まれる駆動電位は、所定量オフセットされる。
【００５５】
第２フレーム（第２垂直走査期間）では、各画素に書き込まれるアナログ信号の極性が反転されるとともに、書き込まれる順序も逆になる。すなわち、スイッチＳＷ１には、１水平走査期間１Ｈの前半にＯＦＦとなり、後半にＯＮとなるスイッチ信号が入力される。これにより、出力端子ＯＵＴ１は、１水平走査期間の後半に信号線Ｘ１の入力端子１Ａとが接続される。そして、対応する画素１１（Ｒ１）に、基準電位より低い負極性のアナログ信号が書き込まれる。
【００５６】
一方、スイッチＳＷ２には、１水平走査期間１Ｈの前半にＯＮとなり、後半にＯＦＦとなるスイッチ信号が入力される。これにより、出力端子ＯＵＴ１は、１水平走査期間の前半に信号線Ｘ２の入力端子１Ｂとが接続される。そして、対応する画素１２（Ｇ１）に、基準電位より高い正極性のアナログ信号が書き込まれる。
【００５７】
第３フレーム（第３垂直走査期間）以下、奇数フレームでは、第１フレームと同様に駆動制御され、第４フレーム（第４垂直走査期間）以下、偶数フレームでは、第２フレームと同様に駆動制御される。
【００５８】
他の画素についても、同様に画素を選択し、それぞれ所定の極性のアナログ信号を書き込む。
【００５９】
すなわち、図５に示すように、第１フレームにおいて、１ラインについては、１水平走査期間の前半に、各出力端子から出力される「＋＋＋＋＋…」の極性を有するアナログ信号を、それぞれＲ１、Ｂ１、Ｇ２、Ｒ３、Ｂ３、Ｇ４…の各画素列に書き込む。また、１ラインについて、１水平走査期間の後半に、各出力端子から出力される「−−−−−…」の極性を有するアナログ信号を、それぞれＧ１、Ｒ２、Ｂ２、Ｇ３、Ｒ４、Ｂ４…の各画素列に書き込む。
【００６０】
また、第１フレームにおいて、２ライン以下のラインについても、同様に駆動制御され、上述した奇数番目の信号線に対応する画素列に対して１水平走査期間の前半に正極性のアナログ信号が書き込まれ、偶数番目の信号線に対応する画素列に対して１水平走査期間の後半に負極性のアナログ信号が書き込まれる。
【００６１】
一方、第２フレームにおいて、１ラインについては、１水平走査期間の前半に、各出力端子から出力される「＋＋＋＋＋…」の極性を有するアナログ信号を、それぞれＧ１、Ｒ２、Ｂ２、Ｇ３、Ｒ４、Ｂ４…の各画素列に書き込む。また、１ラインについて、１水平走査期間の後半に、各出力端子から出力される「−−−−−…」の極性を有するアナログ信号を、それぞれＲ１、Ｂ１、Ｇ２、Ｒ３、Ｂ３、Ｇ４…の各画素列に書き込む。
【００６２】
また、第２フレームにおいて、２ライン以下のラインについても、同様に駆動制御され、上述した偶数番目の信号線に対応する画素列に対して１水平走査期間の前半に正極性のアナログ信号が書き込まれ、奇数番目の信号線に対応する画素列に対して１水平走査期間の後半に負極性のアナログ信号が書き込まれる。
【００６３】
このようにして、各画素を１水平走査期間の所定のタイミングで駆動することにより、図６に示すような書き込みパターンＡですべての画素に所定の極性のアナログ信号が書き込まれる。図６において、「＋」は、画素に書き込まれるアナログ信号が正極性であることを示し、「−」は、画素に書き込まれるアナログ信号が負極性であることを示す。また、四角で囲まれた画素は、１水平走査期間の前半に書き込まれることを示す。
【００６４】
図６に示したような書き込みパターンＡは、上述した理由（１）、及び（２）をすべて同時に満足し、１水平走査期間の前半に書き込まれる画素の駆動電位の変動量を考慮して、基準電位をシフトするとともに、駆動電位をオフセットすることにより、電位変動を生じた画素を分散することができ、表示不良を抑制することができる。
【００６５】
なお、上述した実施の形態では、２つの理由すべてを満足する例について説明したが、少なくとも１つの理由を満足する書き込みパターンであっても、十分に表示品位を向上することができる。
【００６６】
例えば、図６に示した書き込みパターンＢは、理由（１）を満足するが、理由（２）を満足できない例である。この書き込みパターンＢは、少なくとも１つの理由を改善することができるので、上述したような画素の駆動電位の変動を考慮して基準電位及び駆動電位を制御することにより、書き込みパターンＡと同様の作用効果が得られる。
【００６７】
次に、第２実施例として、Ｈ／Ｖ反転駆動法を例として説明する。このＨ／Ｖ反転駆動法では、１垂直走査期間（１フレーム）毎にすべての画素に書き込まれるアナログ信号の極性が反転する。また、１信号線上に接続されたすべての画素に書き込まれるアナログ信号の極性は、１画素毎に反転し、また、隣接する信号線に書き込まれるアナログ信号の極性も、反転する。
【００６８】
図７の書き込みパターンＣに示すように、第１フレーム（第１垂直走査期間）の１ラインでは、１水平走査期間の前半に画素Ｒ１に正極性のアナログ信号が書き込まれ、１水平走査期間の後半に画素Ｇ１に負極性のアナログ信号が書き込まれる。同様にして、１ラインでは、１水平走査期間の前半に、Ｂ１、Ｇ２、Ｒ３、Ｂ３、Ｇ４…の各画素に正の極性を有するアナログ信号が書き込まれる。また、１水平走査期間の後半に、Ｒ２、Ｂ２、Ｇ３、Ｒ４、Ｂ４…の各画素に負極性を有するアナログ信号が書き込まれる。
【００６９】
第１フレームの２ラインでは、１水平走査期間の前半に画素Ｇ１、Ｒ２、Ｂ２、Ｇ３、Ｒ４、Ｂ４…の各画素に正極性のアナログ信号が書き込まれ、１水平走査期間の後半に画素Ｒ１、Ｂ１、Ｇ２、Ｒ３、Ｂ３、Ｇ４…の各画素に負極性のアナログ信号が書き込まれる。
【００７０】
第２フレーム（第２垂直走査期間）の１ラインでは、１水平走査期間の前半に画素Ｇ１、Ｒ２、Ｂ２、Ｇ３、Ｒ４、Ｂ４…の各画素に正極性のアナログ信号が書き込まれ、１水平走査期間の後半に画素Ｒ１、Ｂ１、Ｇ２、Ｒ３、Ｂ３、Ｇ４…の各画素に負極性のアナログ信号が書き込まれる。
【００７１】
第２フレームの２ラインでは、１水平走査期間の前半に画素Ｒ１、Ｂ１、Ｇ２、Ｒ３、Ｂ３、Ｇ４…の各画素に正極性のアナログ信号が書き込まれ、１水平走査期間の後半に画素Ｇ１、Ｒ２、Ｂ２、Ｇ３、Ｒ４、Ｂ４…の各画素に負極性のアナログ信号が書き込まれる。
【００７２】
第３フレーム（第３垂直走査期間）以下、奇数フレームでは、第１フレームと同様に駆動制御され、第４フレーム（第４垂直走査期間）以下、偶数フレームでは、第２フレームと同様に駆動制御される。
【００７３】
他の画素についても、同様に画素を選択し、それぞれ所定の極性のアナログ信号を書き込む。
【００７４】
このように、図７に示したような書き込みパターンＣは、上述した理由（１）及び（２）をすべて同時に満足し、１水平走査期間の前半に書き込まれる画素の駆動電位の変動量を考慮して、基準電位をシフトするとともに、駆動電位をオフセットすることにより、電位変動を生じた画素を分散することができ、表示不良を抑制することができる。
【００７５】
なお、上述した実施の形態では、２つの理由すべてを満足する例について説明したが、少なくとも１つの理由を満足する書き込みパターンであっても、十分に表示品位を向上することができる。
【００７６】
例えば、図７に示した書き込みパターンＤは、理由（１）を満足するが、理由（２）を満足できない例である。この書き込みパターンＤは、少なくとも１つの理由を改善することができるので、上述したような画素の駆動電位の変動を考慮して基準電位及び駆動電位を制御することにより、書き込みパターンＣと同様の作用効果が得られる。
【００７７】
次に、第３実施例として、Ｈ／２Ｖ反転駆動法を例として説明する。このＨ／２Ｖ反転駆動法では、２垂直走査期間（２フレーム）毎にすべての画素に書き込まれるアナログ信号の極性が反転する。また、１信号線上に接続されたすべての画素に書き込まれるアナログ信号の極性は、１画素毎に反転し、また、隣接する信号線に書き込まれるアナログ信号の極性も、反転する。
【００７８】
このＨ／２Ｖ反転駆動法では、上述した理由（１）および（２）を同時に満足する書き込みパターンはないが、図８に示した書込パターンＥ、Ｆ、Ｇのように、理由（１）のみを満足し、理由（２）を満足できない書き込みパターンは存在する。
【００７９】
このような書込パターンであっても、上述したような画素の駆動電位の変動を考慮して基準電位及び駆動電位を制御することにより、十分に表示品位を向上することができる。
【００８０】
上述したように、この実施の形態にかかる表示装置は、信号線駆動用ＩＣの出力端子数が信号線の本数より少ないため、信号線駆動用ＩＣの個数を低減することが可能となり、コストを低減できるとともに、信号線駆動用ＩＣの個数を低減しても、画面の表示品位を低下させることなく表示させることが可能となる。
【００８１】
【発明の効果】
以上説明したように、この発明によれば、コストの増大を招くことなく、画素の高精細化を可能とし、且つ、表示不良の発生を防止することが可能な表示装置を提供することができる。
【図面の簡単な説明】
【図１】図１は、この発明の表示装置の一実施の形態に係る液晶表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した液晶表示装置の一辺に設けられるＴＣＰの構成を概略的に示す図である。
【図３】図３は、図１に示した液晶表示装置の信号線駆動回路の構成を概略的に示す図である。
【図４】図４は、第１実施例のＶライン反転駆動法における駆動電位の変動及び好ましい駆動法を説明するためのタイミングチャートを示す図である。
【図５】図５は、２垂直走査期間内において、第１実施例のＶライン反転駆動法における好ましい駆動法での１ラインに書き込まれる信号を示す図である。
【図６】図６は、第１実施例のＶライン反転駆動法における好ましい駆動法及び他の駆動法を説明するための書き込みパターンを示す図である。
【図７】図７は、第２実施例のＨ／Ｖ反転駆動法における好ましい駆動法及び他の駆動法を説明するための書き込みパターンを示す図である。
【図８】図８は、第３実施例のＨ／２Ｖ反転駆動法における好ましい駆動法及び他の駆動法を説明するための書き込みパターンを示す図である。
【符号の説明】
１…液晶表示装置
１００…アレイ基板
１１０…多結晶シリコン薄膜トランジスタ
１５０…ゲート線駆動回路
１６０…信号線駆動回路
１７０…選択回路
２００…対向基板
３００…液晶層
５００−Ｎ…ＴＣＰ
５１１…信号線駆動用ＩＣ
ＯＵＴ…出力端子
ＳＷ…スイッチ
Ｘ…信号線
Ｙ…ゲート線

Claims

基板上に互いに直交して配列された複数のゲート線及び複数の信号線と、
ゲート線と信号線とのそれぞれの交差部に配置された画素トランジスタと、
各画素トランジスタに接続された画素電極と、
入力されるディジタル信号をアナログ信号に変換すると共に、前記信号線を所定数の信号線から成る複数の信号線群に区分し、各前記信号線群毎に対応するアナログ信号をシリアルに出力する駆動回路と、
前記駆動回路からのアナログ信号を各前記信号線群の対応する信号線に順次振り分ける選択手段と、
前記選択手段によるアナログ信号の信号線への振り分け順序を制御する制御手段と、を備え、
前記制御手段は、４垂直走査期間またはそれより少ない複数の垂直走査期間内において、前記複数の信号線の各信号線上に接続されたすべての画素トランジスタが各水平走査期間における同一タイミングに所定の電位を基準として一方の極性で駆動されるように前記選択手段を制御し、
１水平走査期間内の第１タイミングに選択された第１画素トランジスタ群を第１極性で駆動し、１水平走査期間内の第１タイミングに続く第２タイミングに選択された第２画素トランジスタ群を第１極性とは逆の第２極性で駆動するとき、第１画素トランジスタ群の駆動電位が第２画素トランジスタ群を駆動するのにともなって変動する場合、前記第１画素トランジスタ群の駆動電位の変動量に応じて前記基準電位を所定量シフトするとともに、前記第１画素トランジスタ群にその駆動電位の変動方向とは逆方向のオフセット電位を与え、前記第２画素トランジスタ群に前記駆動電位の変動方向と同方向のオフセット電位を与えることを特徴とする表示装置。
前記基準電位は、前記第１画素トランジスタ群の駆動電位の変動方向とは同一方向にシフトさせることを特徴とする請求項１に記載の表示装置。
前記基準電位のシフト量は、駆動電位の変動量を−ΔＶとしたときに、略−ΔＶ／２であることを特徴とする請求項２に記載の表示装置。
前記第１画素トランジスタ群のオフセット電位は、駆動電位の変動量を−ΔＶとしたときに、略＋ΔＶ／２であることを特徴とする請求項１に記載の表示装置。
前記制御手段は、２垂直走査期間内において、前記複数の信号線の各信号線上に接続されたすべての画素トランジスタが各水平走査期間における前半に所定の電位を基準として一方の極性で駆動されるように前記選択手段を制御することを特徴とする請求項１に記載の表示装置。
互いに隣接する信号線は、異なる極性で駆動され、かつ、１信号線上の互いに隣接する画素トランジスタは、異なる極性で駆動され、１垂直走査期間毎にすべての画素トランジスタの駆動極性が反転されることを特徴とする請求項５に記載の表示装置。
互いに隣接する信号線は、異なる極性で駆動され、かつ、１信号線上に接続されたすべての画素トランジスタは、同一極性で駆動され、１垂直周期毎にすべての画素トランジスタの駆動極性が反転されることを特徴とする請求項１に記載の表示装置。
前記１信号線上に接続されたすべての画素トランジスタは、１つの垂直走査期間において、各水平走査期間内の同一タイミングに駆動されることを特徴とする請求項７に記載の表示装置。