CN112510011B - 半导体装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种能够抑制布线与插塞的反应的半导体装置及其制造方法。根据一实施方式，半导体装置具备：第一基板；以及设于所述第一基板上的逻辑电路。所述装置还具备：多条布线，设于所述逻辑电路的上方，沿第一方向延伸，在与所述第一方向交叉的第二方向上相互隔开间隔而设置，并含有铜；以及第一绝缘膜，设于所述逻辑电路的上方且所述多条布线下。所述装置还具备：插塞，设于所述第一绝缘膜内，沿与所述第一及第二方向交叉的第三方向延伸，含有钨，并与作为所述多条布线中的一条布线的第一布线电连接；以及第二绝缘膜，设于所述第一绝缘膜与所述插塞之间。

Description

半导体装置及其制造方法
相关申请
本申请享受以日本专利申请2019－167476号(申请日：2019年9月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
在布线上形成通孔插塞(via plug)的情况下，有时布线的材料与通孔插塞的材料容易发生反应。在该情况下，需要抑制布线的材料与通孔插塞的材料的反应。
发明内容
实施方式提供一种能够抑制布线与插塞的反应的半导体装置及其制造方法。
根据一实施方式，半导体装置具备：第一基板；以及设于所述第一基板上的逻辑电路。所述装置还具备：多条布线，设于所述逻辑电路的上方，沿第一方向延伸，在与所述第一方向交叉的第二方向上相互隔开间隔而设置，并含有铜；以及第一绝缘膜，设于所述逻辑电路的上方且所述多条布线下。所述装置还具备：插塞，设于所述第一绝缘膜内，沿与所述第一及第二方向交叉的第三方向延伸，含有钨，并与作为所述多条布线中的一条布线的第一布线电连接；以及第二绝缘膜，设于所述第一绝缘膜与所述插塞之间。
附图说明
图1的(a)、(b)是表示第一实施方式的半导体装置的构造的剖面图。
图2的(a)～图7的(b)是表示第一实施方式的半导体装置的制造方法的剖面图。
图8的(a)、(b)是表示第二实施方式的半导体装置的构造的剖面图。
图9的(a)～图14的(b)是表示第二实施方式的半导体装置的制造方法的剖面图。
图15是表示第三实施方式的半导体装置的构造的剖面图。
图16是表示第三实施方式的柱状部的构造的剖面图。
图17是表示第三实施方式的半导体装置的制造方法的剖面图。
图18的(a)、(b)是表示第三实施方式的半导体装置的构造的第一例的剖面图。
图19的(a)、(b)是表示第三实施方式的半导体装置的构造的第二例的剖面图。
附图标记说明
1：基板，2：第一层间绝缘膜，3：布线，4：第二层间绝缘膜，
5：第三层间绝缘膜，6：绝缘膜，7：通孔插塞，
7a：第一金属层，7b：第二金属层，7c：B2H6层，
8：绝缘膜，9：通孔插塞，9a：第一金属层，9b：第二金属层
11：存储单元阵列，12：绝缘膜，13：层间绝缘膜，
14：层间绝缘膜，15：基板，16：基板，
21：阶梯构造部，22：接触插塞，
23：字线层，24：通孔插塞，
31：晶体管，32：栅极电极，33：接触插塞，34：布线层，
35：布线层，36：布线层，37：通孔插塞，38：金属焊盘，
41：金属焊盘，42：通孔插塞，43：布线层，44：布线层，
45：通孔插塞，46：金属焊盘，47：钝化膜，
51：绝缘层，52：阻挡绝缘膜，53：电荷存储层，
54：隧道绝缘膜，55：沟道半导体层，56：核心绝缘膜
具体实施方式
以下，参照附图对本发明的实施方式进行说明。在图1至图19中，对相同的构成标注相同的附图标记并省略重复的说明。
(第一实施方式)
图1是表示第一实施方式的半导体装置的构造的剖面图。
如图1的(a)或者图1的(b)所示，本实施方式的半导体装置具备基板1、第一层间绝缘膜2、多条布线3、第二层间绝缘膜4、第三层间绝缘膜5、绝缘膜6、以及通孔插塞7。第二层间绝缘膜4与第三层间绝缘膜5是第一绝缘膜的例子，绝缘膜6是第二绝缘膜的例子，通孔插塞7是插塞的例子。该通孔插塞7具备作为第一层的例子的第一金属层7a、以及作为第二层的例子的第二金属层7b。
图1的(a)示出了通孔插塞7在布线3上不发生位置偏移而形成的情况下的半导体装置，图1的(b)示出了通孔插塞7在布线3上发生位置偏移而形成的情况下的半导体装置。以下，参照图1的(a)，对本实施方式的半导体装置的构造进行说明。在该说明中，也适当参照图1的(b)。
基板1例如为硅(Si)基板等半导体基板。图1的(a)示出了与基板1的表面平行且相互垂直的X方向及Y方向、以及与基板1的表面垂直的Z方向。在本说明书中，将+Z方向作为上方向而处理，将－Z方向作为下方向而处理。－Z方向可以与重力方向一致，也可以与重力方向不一致。Y方向是第一方向的例子，X方向是与第一方向交叉的第二方向的例子，Z方向是与第一及第二方向交叉的第三方向的例子。
第一层间绝缘膜2形成于基板1上。第一层间绝缘膜2例如为氧化硅膜(SiO2膜)。第一层间绝缘膜2可以直接形成于基板1上，也可以隔着其他层而形成于基板1上。
多条布线3包含在设于基板1的上方的相同的布线层内，并形成于第一层间绝缘膜2内。图1的(a)作为一个例子而示出了两根布线3。这些布线3沿Y方向延伸，在X方向上相互隔开间隔而配置。本实施方式的多条布线3是含有铜(Cu)的金属布线，例如为Cu布线。
第二层间绝缘膜4与第三层间绝缘膜5依次形成于第一层间绝缘膜2上与这些布线3上。第二层间绝缘膜4例如为碳氮化硅膜(SiCN膜)。第三层间绝缘膜5例如为氧化硅膜。
绝缘膜6与通孔插塞7在第二及第三层间绝缘膜4、5内形成于任一布线3上。图1的(a)示出了形成于左侧的布线3上的绝缘膜6以及通孔插塞7。图1的(a)的左侧的布线3是第一布线的例子。本实施方式的通孔插塞7在左侧的布线3上沿Z方向延伸。本实施方式的绝缘膜6是含有铝(Al)与氧(O)的金属膜，例如为氧化铝膜(Al2O3膜)。另一方面，通孔插塞7例如包括第一金属层7a与第二金属层7b。本实施方式的第一金属层7a是含有钨(W)的金属层，例如为W内衬层。另外，本实施方式的第二金属层7b是含有钨(W)的金属层，例如为W插塞件层。如此，本实施方式的通孔插塞7例如成为W层。在该情况下，第一金属层7a(W内衬层)与第二金属层7b(W插塞件层)也可以成为无法相互区分的状态。
如后述那样，本实施方式的绝缘膜6与通孔插塞7通过在第二及第三层间绝缘膜4、5内形成到达任一布线3的通孔，并在通孔内依次形成绝缘膜6、第一金属层7a、以及第二金属层7b而形成。其结果，通孔插塞7隔着绝缘膜6而形成于第二及第三层间绝缘膜4、5内，第二金属层7b隔着绝缘膜6与第一金属层7a而形成于第二及第三层间绝缘膜4、5内。
但是，本实施方式的绝缘膜6选择性地形成于第二及第三层间绝缘膜4、5的表面与布线3的表面中的第二及第三层间绝缘膜4、5的表面。图1的(a)的绝缘膜6形成于第二及第三层间绝缘膜4、5的侧面，但未形成于布线3的上表面。更准确地说，图1的(a)的绝缘膜6仅与左侧的布线3的上表面的一部分相接，并未形成在左侧的布线3的上表面的整个面上。
其结果，本实施方式的通孔插塞7以与该布线3的上表面相接的方式形成，并与布线3电连接。图1的(a)的通孔插塞7隔着绝缘膜6而形成于第二及第三层间绝缘膜4、5的侧面，且不隔着绝缘膜6而形成于该布线3的上表面。
具体而言，图1的(a)的第一金属层7a隔着绝缘膜6而形成于第二及第三层间绝缘膜4、5的侧面，且不隔着绝缘膜6而形成于左侧的布线3的上表面。而且，图1的(a)的第二金属层7b隔着绝缘膜6与第一金属层7a而形成于第二及第三层间绝缘膜4、5的侧面，且隔着第一金属层7a而形成于左侧的布线3的上表面。
本实施方式的通孔插塞7形成于具有与通孔插塞7的插塞直径相同程度的宽度的布线3上，但也可以形成于具有比通孔插塞7的插塞直径宽的宽度的布线3上。例如，通孔插塞7也可以形成于构成布线3的金属焊盘(Cu焊盘)上。另一方面，布线3也可以为接触插塞、通孔插塞等金属插塞(Cu插塞)，通孔插塞7也可以形成于该金属插塞上。
这里，对图1的(b)的绝缘膜6以及通孔插塞7进行说明。在图1的(b)中，在第二及第三层间绝缘膜4、5内形成通孔时，通孔相对于左侧的布线3发生了位置偏移。因此，绝缘膜6也形成在第一层间绝缘膜2的表面上。并且，第一金属层7a也形成在左侧的布线3的侧面上。其结果，第二金属层7b隔着绝缘膜6与第一金属层7a而形成在第二及第三层间绝缘膜4、5的侧面、第一层间绝缘膜2的表面上，且隔着第一金属层7a而形成在左侧的布线3的上表面及侧面上。本实施方式的半导体装置可以具有图1的(a)所示的构造，也可以具有图1的(b)所示的构造。
本实施方式的半导体装置可以是任意的半导体装置，例如也可以是三维半导体存储器。在该情况下，三维半导体存储器也可以由包含存储单元阵列的阵列芯片与包含CMOS电路的电路芯片贴合而形成。另外，图1的(a)或者图1的(b)的布线3与通孔插塞7可以设于阵列芯片内，也可以设于电路芯片内。另外，本实施方式的半导体装置也可以不具备基板1。在后述的第三实施方式中对这样的半导体装置的例子进行说明。
图2至图7是表示第一实施方式的半导体装置的制造方法的剖面图。图2的(a)与图2的(b)分别是与图1的(a)与图1的(b)对应的剖面图。这对于图3的(a)至图7的(b)也相同。以下，参照图2的(a)、图3的(a)、图4的(a)等，对本实施方式的半导体装置的制造方法进行说明。在该说明中，也适当参照图2的(b)、图3的(b)、图4的(b)等。
首先，在基板1上形成第一层间绝缘膜2，在第一层间绝缘膜2内形成多条布线3，在第一层间绝缘膜2上与这些布线3上依次形成第二层间绝缘膜4和第三层间绝缘膜5(图2的(a))。接下来，在第二及第三层间绝缘膜4、5内形成到达任一布线3的通孔H1(图2的(a))。其结果，该布线3的上表面在通孔H1内露出。该布线3例如为Cu布线。通孔H1是开口部的例子。在图2的(b)中，通孔H1相对于布线3发生了位置偏移，布线3的上表面及侧面在通孔H1内露出。
接下来，在通孔H1内形成绝缘膜6(图3的(a))。绝缘膜6例如为Al2O3膜。在本实施方式中，通过LAM在通孔H1的表面形成作为Al2O3膜的绝缘膜6。由此，能够将绝缘膜6选择性地形成于第二及第三层间绝缘膜4、5的表面与布线3的表面中的第二及第三层间绝缘膜4、5的表面。在图3的(b)中，能够将绝缘膜6选择性地形成于第一、第二及第三层间绝缘膜2、4、5的表面。
接下来，在通孔H1内隔着绝缘膜6而形成B2H6层7c(图4的(a))。B表示硼，H表示氢。B2H6层7c隔着绝缘膜6而形成于第二及第三层间绝缘膜4、5的侧面，且不隔着绝缘膜6而形成于布线3的上表面。在图4的(b)中，B2H6层7c也形成于布线3的侧面。
接下来，通过利用WF6气体将B2H6层7c还原，将B2H6层7c替换为第一金属层7a(图5的(a))。W表示钨，F表示氟。第一金属层7a例如为W内衬层。第一金属层7a隔着绝缘膜6而形成于第二及第三层间绝缘膜4、5的侧面，且不隔着绝缘膜6而形成于布线3的上表面。在图5的(b)中，第一金属层7a也形成于布线3的侧面。
接下来，通过CVD(Chemical Vapor Deposition，化学气相沉积)，在基板1的整个面形成第二金属层7b(图6的(a))。其结果，第二金属层7b隔着绝缘膜6与第一金属层7a而形成于通孔H1内。第二金属层7b例如为W插塞件层。第二金属层7b隔着绝缘膜6与第一金属层7a而形成于第二及第三层间绝缘膜4、5的侧面，且隔着第一金属层7a而形成于布线3的上表面。在图6的(b)中，第二金属层7b也隔着第一金属层7a而形成于布线3的侧面。
接下来，通过CMP(Chemical Mechanical Polishing，化学机械抛光)，对第二金属层7b的表面进行平坦化(图7的(a))。其结果，通孔H1外的第二金属层7b、第一金属层7a、以及绝缘膜6被去除，在通孔H1内形成通孔插塞7。本实施方式的通孔插塞7通过以与布线3相接的方式形成而与布线3电连接。这对于图7的(b)也相同。
之后，在基板1上形成各种层间绝缘膜、布线层、插塞层等。如此，制造了本实施方式的半导体装置。
如以上那样，本实施方式的通孔插塞7由钨(W)形成，并且直接形成于由铜(Cu)形成的布线3上。以下，参照图1的(a)、图6的(a)等，对这样的通孔插塞7进一步进行详细说明。
一般来说，在使用钨形成通孔插塞的情况下，通孔插塞以包括作为TiN膜(钛化氮膜)的阻挡金属层、以及作为W层的插塞件层的方式形成。在该情况下，若在Cu布线上形成该通孔插塞，则Cu布线与TiN膜容易发生反应成为问题。
因此，在本实施方式中，在通孔H1内隔着Al2O3膜(绝缘膜6)而形成W层(通孔插塞7)(图6的(a))。由此，能够不使用TiN膜地形成W层，能够避免Cu布线与TiN膜发生反应的问题。而且，能够通过Al2O3膜来实现由TiN膜实现的功能。而且，通过将绝缘膜6选择性地形成于第二及第三层间绝缘膜4、5的表面等，能够将W层以与Cu布线相接的方式形成，能够将W层与Cu布线电连接。
另外，在图1的(b)的情况下，由于通孔插塞7相对于布线3发生了位置偏移，因此左侧的布线3与右侧的布线3存在经由通孔插塞7而发生短路的隐患。然而，在本实施方式中，由于在通孔插塞7与右侧的布线3之间形成绝缘膜6，因此能够抑制这样的短路。
如以上那样，本实施方式的半导体装置在含有Cu的布线3上，具备含有Al与O的绝缘膜6和含有W的通孔插塞7。由此，根据本实施方式，能够抑制布线3与通孔插塞7的反应。
另外，绝缘膜6也可以是Al2O3膜以外的绝缘膜。在第二实施方式中对这样的绝缘膜6的一个例子进行说明。
(第二实施方式)
图8是表示第二实施方式的半导体装置的构造的剖面图。
如图8的(a)或者图8的(b)所示，本实施方式的半导体装置具备基板1、第一层间绝缘膜2、多条布线3、第二层间绝缘膜4、第三层间绝缘膜5、绝缘膜8、以及通孔插塞9。第二层间绝缘膜4与第三层间绝缘膜5是第一绝缘膜的例子，绝缘膜8是第二绝缘膜的例子，通孔插塞9是插塞的例子。该通孔插塞9具备作为第一层的例子的第一金属层9a、以及作为第二层的例子的第二金属层9b。本实施方式的基板1、第一层间绝缘膜2、多条布线3、第二层间绝缘膜4、以及第三层间绝缘膜5的详细情况与第一实施方式的基板1、第一层间绝缘膜2、多条布线3、第二层间绝缘膜4、以及第三层间绝缘膜5的详细情况相同。
图8的(a)示出了通孔插塞9在布线3上不发生位置偏移而形成的情况下的半导体装置，图8的(b)示出了通孔插塞9在布线3上发生位置偏移而形成的情况下的半导体装置。以下，参照图8的(a)，对本实施方式的半导体装置的构造进行说明。在该说明中，也适当参照图8的(b)。另外，对于与第一实施方式相同的内容省略说明。
绝缘膜8与通孔插塞9在第二及第三层间绝缘膜4、5内形成于任一布线3上。图8的(a)示出了形成于左侧的布线3上的绝缘膜8以及通孔插塞9。图8的(a)的左侧的布线3是第一布线的例子。本实施方式的通孔插塞9在左侧的布线3上沿Z方向延伸。本实施方式的绝缘膜8是含有硅(Si)与氧(O)的硅系绝缘膜，例如为氧化硅膜(SiO2膜)。另一方面，通孔插塞9例如包括第一金属层9a和第二金属层9b。本实施方式的第一金属层9a是含有钨(W)的金属层，例如为W内衬层。另外，本实施方式的第二金属层9b是含有钨(W)的金属层，例如为W插塞件层。如此，本实施方式的通孔插塞9与第一实施方式的通孔插塞7相同，例如成为W层。在该情况下，也可以成为第一金属层9a(W内衬层)与第二金属层9b(W插塞件层)无法相互区分的状态。
如后述那样，本实施方式的绝缘膜8与通孔插塞9通过在第二及第三层间绝缘膜4、5内形成到达任一布线3的通孔，并在通孔内依次形成绝缘膜8、第一金属层9a、以及第二金属层9b而形成。其结果，通孔插塞9隔着绝缘膜8而形成于第二及第三层间绝缘膜4、5内，第二金属层9b隔着绝缘膜8与第一金属层9a而形成于第二及第三层间绝缘膜4、5内。
但是，本实施方式的绝缘膜8在形成于第二及第三层间绝缘膜4、5的表面与布线3的表面之后，被从布线3的表面去除。由此，图8的(a)的绝缘膜8形成于第二及第三层间绝缘膜4、5的侧面，但未形成于布线3的上表面。更准确地说，图8的(a)的绝缘膜6仅与左侧的布线3的上表面的一部分相接，并未形成于左侧的布线3的上表面的整个面。
其结果，本实施方式的通孔插塞9以与该布线3的上表面相接的方式形成，并与布线3电连接。图8的(a)的通孔插塞9隔着绝缘膜8而形成于第二及第三层间绝缘膜4、5的侧面，且不隔着绝缘膜8而形成于该布线3的上表面。
具体而言，图8的(a)的第一金属层9a隔着绝缘膜8而形成于第二及第三层间绝缘膜4、5的侧面，且不隔着绝缘膜8而形成于左侧的布线3的上表面。而且，图8的(a)的第二金属层9b隔着绝缘膜8与第一金属层9a而形成于第二及第三层间绝缘膜4、5的侧面，且隔着第一金属层9a而形成于左侧的布线3的上表面。
这里，对图8的(b)的绝缘膜8以及通孔插塞9进行说明。在图8的(b)中，在第二及第三层间绝缘膜4、5内形成通孔时，通孔相对于左侧的布线3发生了位置偏移。因此，绝缘膜8也形成于第一层间绝缘膜2的侧面。而且，第一金属层9a也形成于左侧的布线3的侧面。其结果，第二金属层9b隔着绝缘膜8与第一金属层9a而形成于第二及第三层间绝缘膜4、5的侧面、第一层间绝缘膜2的侧面，且隔着第一金属层9a而形成于左侧的布线3的上表面及侧面。另外，请注意图8的(b)的绝缘膜8被从第一层间绝缘膜2的上表面去除。本实施方式的半导体装置可以具有图8的(a)所示的构造，也可以具有图8的(b)所示的构造。
本实施方式的半导体装置可以是任意的半导体装置，例如也可以是三维半导体存储器。在该情况下，三维半导体存储器也可以由包含存储单元阵列的阵列芯片与包含CMOS电路的电路芯片贴合而形成。另外，图8的(a)或者图8的(b)的布线3与通孔插塞7可以设于阵列芯片内，也可以设于电路芯片内。另外，本实施方式的半导体装置也可以不具备基板1。在后述的第三实施方式中对这样的半导体装置的例子进行说明。
图9至图14是表示第二实施方式的半导体装置的制造方法的剖面图。图9的(a)与图9的(b)是分别与图8的(a)与图8的(b)对应的剖面图。这对于图10的(a)至图14的(b)也相同。以下，参照图9的(a)、图10的(a)、图11的(a)等对本实施方式的半导体装置的制造方法进行说明。在该说明中，也适当参照图9的(b)、图10的(b)、图11的(b)等。另外，对于与第一实施方式相同的内容省略说明。
首先，在基板1上形成第一层间绝缘膜2，在第一层间绝缘膜2内形成多条布线3，在第一层间绝缘膜2上与这些布线3上依次形成第二层间绝缘膜4与第三层间绝缘膜5(图9的(a))。接下来，在第二及第三层间绝缘膜4、5内形成到达任一布线3的通孔H2(图9的(a))。其结果，该布线3的上表面在通孔H2内露出。该布线3例如为Cu布线。通孔H2是开口部的例子。在图9的(b)中，通孔H2相对于布线3发生了位置偏移，布线3的上表面及侧面在通孔H2内露出。
接下来，在通孔H2内形成绝缘膜8(图10的(a))。绝缘膜8例如为SiO2膜。在本实施方式中，通过CVD在通孔H2的表面形成作为SiO2膜的绝缘膜8。其结果，绝缘膜8形成于第二及第三层间绝缘膜4、5的表面与布线3的表面。在图10的(b)中，绝缘膜8形成于第一、第二及第三层间绝缘膜2、4、5的表面与布线3的表面。
接下来，通过RIE(Reactive Ion Etching，反应离子刻蚀)，从通孔H2的底部去除绝缘膜8(图11的(a))。其结果，绝缘膜8被从通孔H2内的布线3的上表面去除，布线3的上表面在通孔H2内露出。在图11的(b)中，绝缘膜8被从通孔H2内的布线3的上表面及侧面、第一层间绝缘膜2的上表面去除，布线3的上表面及侧面、第一层间绝缘膜2的上表面在通孔H2内露出。
接下来，在基板1的整个面保型地形成第一金属层9a(图12的(a))。其结果，第一金属层9a隔着绝缘膜8而形成于第二及第三层间绝缘膜4、5的侧面，且不隔着绝缘膜8而形成于布线3的露出的上表面。第一金属层9a例如为W内衬层。在图12的(b)中，第一金属层9a也形成于布线3的露出的侧面。
接下来，通过CVD，在基板1的整个面形成第二金属层9b(图13的(a))。其结果，第二金属层9b隔着绝缘膜8与第一金属层8a而形成于通孔H2内。第二金属层9b例如为W插塞件层。第二金属层9b隔着绝缘膜8与第一金属层9a而形成于第二及第三层间绝缘膜4、5的侧面，且隔着第一金属层9a而形成于布线3的上表面。在图13的(b)中，第二金属层9b也隔着第一金属层9a而形成于布线3的侧面。
接下来，通过CMP对第二金属层9b的表面进行平坦化(图14的(a))。其结果，通孔H2外的第二金属层9b、第一金属层9a、以及绝缘膜8被去除，在通孔H2内形成通孔插塞9。本实施方式的通孔插塞9通过以与布线3相接的方式形成而与布线3电连接。这对于图14的(b)也相同。
另外，在本实施方式中，也可以代替依次形成第一W层(第一金属层9a)与第二W层(第二金属层9b)来形成通孔插塞9，而形成单一的W层来形成通孔插塞9。在该情况下，将形成第一以及第二W层的两次工序替换成形成单一的W层的一次工序。
之后，在基板1上形成各种层间绝缘膜、布线层、插塞层等。如此，制造了本实施方式的半导体装置。
如以上那样，本实施方式的通孔插塞9由钨(W)形成，并且直接形成于由铜(Cu)形成的布线3上。以下，参照图8的(a)、图13的(a)等，对这样的通孔插塞9进一步进行详细说明。
在本实施方式中，在通孔H2内隔着SiO2膜(绝缘膜8)而形成W层(通孔插塞9)(图13的(a))。由此，能够不使用TiN膜地形成W层，能够代替Al2O3膜而使用SiO2膜来实现与第一实施方式相同的效果。而且，通过在从布线3的表面去除绝缘膜9后在布线3上形成插塞9，能够将W层以与Cu布线相接的方式形成，能够将W层与Cu布线电连接。
如以上那样，本实施方式的半导体装置在含有Cu的布线3上具备含有Si与O的绝缘膜8、以及含有W的通孔插塞9。由此，根据本实施方式，能够抑制布线3与通孔插塞9的反应。另外，绝缘膜8也可以是SiO2膜以外的绝缘膜。
(第三实施方式)
图15是表示第三实施方式的半导体装置的构造的剖面图。图15的半导体装置是由阵列芯片C1与电路芯片C2贴合而成的三维存储器。
阵列芯片C1具备包含三维地配置的多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘膜12、以及存储单元阵列11下的层间绝缘膜13。绝缘膜12例如为氧化硅膜或者氮化硅膜。层间绝缘膜13例如为氧化硅膜、或者包含氧化硅膜与其他绝缘膜的层叠膜。
电路芯片C2设于阵列芯片C1下。附图标记S表示阵列芯片C1与电路芯片C2的贴合面。电路芯片C2具备层间绝缘膜14和层间绝缘膜14下的基板15。层间绝缘膜14例如为氧化硅膜、或者包含氧化硅膜与其他绝缘膜的层叠膜。基板15例如为硅基板等半导体基板。图15示出了与基板15的表面平行且相互垂直的X方向及Y方向、以及与基板15的表面垂直的Z方向。Y方向是第一方向的例子，X方向是与第一方向交叉的第二方向的例子，Z方向是与第一及第二方向交叉的第三方向的例子。
阵列芯片C1具备多条字线WL和源极线SL作为存储单元阵列11内的多个电极层。图15示出了存储单元阵列11的阶梯构造部21。各字线WL经由接触插塞22而与字线层23电连接。贯通多条字线WL的各柱状部CL经由通孔插塞24而与位线BL电连接，并且与源极线SL电连接。源极线SL包括作为半导体层的第一层SL1、以及作为金属层的第二层SL2。附图标记V表示设于位线BL下的通孔插塞。
电路芯片C2具备多个晶体管31。各晶体管31具备：隔着栅极绝缘膜而设置在基板15上的栅极电极32、以及设于基板15内的未图示的源极扩散层及漏极扩散层。另外，电路芯片C2具备：设于这些晶体管31的源极扩散层或者漏极扩散层上的多个接触插塞33；设于这些接触插塞33上并包含多条布线的布线层34；以及设于布线层34上并包含多条布线的布线层35。
电路芯片C2还具备：设于布线层35上并包含多条布线的布线层36；设于布线层36上的多个通孔插塞37；以及设于这些通孔插塞37上的多个金属焊盘38。金属焊盘38例如为Cu(铜)层或者Al(铝)层。电路芯片C2作为控制阵列芯片C1的动作的控制电路(逻辑电路)而发挥功能。该控制电路由晶体管31等构成，并与金属焊盘38电连接。
阵列芯片C1具备设于金属焊盘38上的多个金属焊盘41、以及设于金属焊盘41上的多个通孔插塞42。另外，阵列芯片C1具备设于这些通孔插塞42上并包含多条布线的布线层43、以及设于布线层43上并包含多条布线的布线层44。金属焊盘41例如为Cu层或者Al层。上述的通孔插塞V包含在布线层43中。
阵列芯片C1还具备：设于布线层44上的多个通孔插塞45；设于这些通孔插塞45上、绝缘膜12上的金属焊盘46；以及设于金属焊盘46上、绝缘膜12上的钝化膜47。金属焊盘46例如为Cu层或者Al层，作为图15的半导体装置的外部连接焊盘(键合焊盘)而发挥功能。钝化膜47例如为氧化硅膜等绝缘膜，并具有使金属焊盘46的上表面露出的开口部P。金属焊盘46能够经由该开口部P通过接合线、焊料球、金属凸块等与安装基板、其他装置连接。
图16是表示第三实施方式的柱状部CL的构造的剖面图。
如图16所示，存储单元阵列11具备交替地层叠于层间绝缘膜13(图15)上的多条字线WL和多个绝缘层51。字线WL例如为W(钨)层。绝缘层51例如为氧化硅膜。
柱状部CL依次包含阻挡绝缘膜52、电荷存储层53、隧道绝缘膜54、沟道半导体层55、以及核心绝缘膜56。电荷存储层53例如为氮化硅膜，隔着阻挡绝缘膜52而形成于字线WL以及绝缘层51的侧面。电荷存储层53也可以是多晶硅层等半导体层。沟道半导体层55例如为多晶硅层，隔着隧道绝缘膜54而形成于电荷存储层53的侧面。阻挡绝缘膜52、隧道绝缘膜54、以及核心绝缘膜56例如为氧化硅膜或者金属绝缘膜。
图17是表示第三实施方式的半导体装置的制造方法的剖面图。图17示出了包含多个阵列芯片C1的阵列晶片W1、以及包含多个电路芯片C2的电路晶片W2。阵列晶片W1也被称作存储器晶片，电路晶片W2也被称作CMOS晶片。
请注意图17的存储器晶片W1的朝向与图15的阵列芯片C1的朝向相反。在本实施方式中，通过贴合阵列晶片W1与电路晶片W2来制造半导体装置。图17示出了为了贴合而将朝向反转之前的存储器晶片W1，图15示出了为了贴合而将朝向反转并进行了贴合以及切割后的阵列芯片C1。
在图17中，附图标记S1表示存储器晶片W1的上表面，附图标记S2表示电路晶片W2的上表面。请注意存储器晶片W1具备设于绝缘膜12下的基板16。基板16例如为硅基板等半导体基板。基板15是第一基板的例子，基板16是第二基板的例子。
在本实施方式中，首先，如图17所示，在存储器晶片W1的基板16上形成存储单元阵列11、绝缘膜12、层间绝缘膜13、阶梯构造部21、金属焊盘41等，在电路晶片W2的基板15上形成层间绝缘膜14、晶体管31、金属焊盘38等。例如，在基板16上依次形成通孔插塞45、布线层44、布线层43、通孔插塞42、以及金属焊盘41。另外，在基板15上依次形成接触插塞33、布线层34、布线层35、布线层36、通孔插塞37、以及金属焊盘38。接下来，通过机械压力使阵列晶片W1与电路晶片W2贴合。由此，层间绝缘膜13与层间绝缘膜14被粘接。接下来，在400℃下对阵列晶片W1以及电路晶片W2进行退火。由此，金属焊盘41与金属焊盘38被接合。
之后，通过CMP(Chemical Mechanical Polishing，化学机械抛光)使基板15薄膜化，在通过CMP去除了基板16后，将阵列晶片W1以及电路晶片W2切割成多个芯片。这样，制造了图15的半导体装置。另外，金属焊盘46与钝化膜47例如在去除了基板15的薄膜化以及基板16后形成于绝缘膜12上。
另外，在本实施方式中将阵列晶片W1与电路晶片W2贴合，但也可以代替其而使阵列晶片W1彼此贴合。之前参照图15至图17而叙述的内容、之后参照图18以及图19而叙述的内容也能够适用于阵列晶片W1彼此的贴合。
另外，图15示出了层间绝缘膜13与层间绝缘膜14的边界面、金属焊盘41与金属焊盘38的边界面，但通常在上述的退火后无法再观察到这些边界面。然而，这些边界面所处的位置例如能够通过检测金属焊盘41的侧面、金属焊盘38的侧面的倾斜、金属焊盘41的侧面与金属焊盘38的位置偏移来推断。
另外，第一实施方式的半导体装置的构造、第二实施方式的半导体装置的构造也能够应用于第三实施方式的阵列芯片C1。以下，参照图18、图19对这种构造的例子进行说明。
图18是表示第三实施方式的半导体装置的构造的第一例的剖面图。
该例的半导体装置将第一实施构造的半导体装置的构造应用于第三实施方式的阵列芯片C1而实现。图18的(a)示出了通孔插塞7相对于布线3不发生位置偏移而形成的情况下的半导体装置，图18的(b)示出了通孔插塞7相对于布线3上发生位置偏移而形成的情况下的半导体装置。请注意，由于本实施方式的半导体装置通过使阵列晶片W1与电路晶片W2贴合而制造，因此图18的(a)以及图18的(b)的阵列芯片C1的朝向与图1的(a)以及图1的(b)的半导体装置的朝向相反。
以下，参照图18的(a)，对本实施方式的半导体装置的构造进行说明，但该说明也能够适用于图18的(b)。
在制造本实施方式的半导体装置时，首先实施图2至图7的工序，制作具有图1的(a)所示的构造的阵列晶片W1。此时，第一层间绝缘膜2、多条布线3、第二层间绝缘膜4、第三层间绝缘膜5、绝缘膜6、以及通孔插塞7代替基板1而形成于基板16上。接下来，如参照图17而说明的那样，使该阵列晶片W1与电路晶片W2贴合，之后进行切割等。如此，制造了图18的(a)的半导体装置。
另外，该例的布线3与通孔插塞7例如为图15所示的位线BL与通孔插塞V。请注意，在图1的(a)中，在布线3上形成有通孔插塞7，但在图15、图18的(a)中，在布线3(位线BL)下形成有通孔插塞7(通孔插塞V)。
图19是表示第三实施方式的半导体装置的构造的第二例的剖面图。
该例的半导体装置将第二实施构造的半导体装置的构造应用于第三实施方式的阵列芯片C1而实现。图19的(a)示出了通孔插塞9相对于布线3不发生位置偏移而形成的情况下的半导体装置，图19的(b)示出了通孔插塞9相对于布线3上发生位置偏移而形成的情况下的半导体装置。请注意，由于本实施方式的半导体装置通过使阵列晶片W1与电路晶片W2贴合而制造，因此图19的(a)以及图19的(b)的阵列芯片C1的朝向与图8的(a)以及图8的(b)的半导体装置的朝向相反。
以下，参照图19的(a)，对本实施方式的半导体装置的构造进行说明，但该说明也能够适用于图19的(b)。
在制造本实施方式的半导体装置时，首先，实施图9至图14的工序，制作具有图8的(a)所示的构造的阵列晶片W1。此时，第一层间绝缘膜2、多条布线3、第二层间绝缘膜4、第三层间绝缘膜5、绝缘膜8、以及通孔插塞9代替基板1而形成于基板16上。接下来，如参照图17而说明的那样，使该阵列晶片W1与电路晶片W2贴合，之后进行切割等。如此，制造了图19的(a)的半导体装置。
另外，该例的布线3与通孔插塞9例如是图15所示的位线BL与通孔插塞V。请注意，在图8的(a)中，在布线3上形成有通孔插塞9，但在图15、图19的(a)中，在布线3(位线BL)下形成有通孔插塞9(通孔插塞V)。
如以上那样，本实施方式的半导体装置在含有Cu的布线3下具备含有Al与O的绝缘膜6和含有W的通孔插塞7、或者具备含有Si与O的绝缘膜8和含有W的通孔插塞9。由此，根据本实施方式，能够抑制布线3与通孔插塞7、9的反应。
以上，对几个实施方式进行了说明，但这些实施方式仅作为例子而提示，并不意图限定发明的范围。本说明书中所说明的新的装置以及方法能够由其他各种方式实施。另外，对于本说明书中所说明的装置以及方法的方式，能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。随附的权利要求书以及与其均等的范围意在包含发明的范围或主旨中所含的这样的方式、变形例。

Claims (18)

1.一种半导体装置，具备：
基板；
晶体管，设于所述基板上；
多条位线，设于所述晶体管的上方，所述多条位线的每一条含有铜且沿第一方向延伸，所述多条位线沿与所述第一方向交叉的第二方向设置；
存储单元阵列，设于所述多条位线的上方；
第一绝缘膜，设于所述存储单元阵列和所述多条位线之间；
插塞，沿与所述第一方向及所述第二方向交叉的第三方向延伸通过所述第一绝缘膜，所述插塞的尖端接触所述多条位线的第一位线，所述插塞含有钨；以及
第二绝缘膜，设于所述第一绝缘膜与所述插塞之间。
2.如权利要求1所述的半导体装置，其中，
所述第二绝缘膜含有铝与氧。
3.如权利要求1所述的半导体装置，其中，
所述第二绝缘膜含有硅与氧。
4.如权利要求1所述的半导体装置，其中，
所述第二绝缘膜与所述第一位线相接。
5.如权利要求1所述的半导体装置，
所述第二绝缘膜与所述插塞的外表面相接。
6.如权利要求1所述的半导体装置，其中，
所述第二绝缘膜与所述插塞相接。
7.如权利要求1所述的半导体装置，其中，
所述插塞包括：
第一层，与所述第二绝缘膜相接，并含有钨；以及
第二层，与所述第一层相接。
8.如权利要求7所述的半导体装置，其中，
所述第一层与所述第一位线相接。
9.如权利要求1所述的半导体装置，其中，
所述插塞的至少一部分延伸进入包括所述多条位线的层。
10.一种半导体装置的制造方法，包括如下工序：
在第一基板上形成晶体管；
在第二基板的上方形成多条位线，该多条位线的每一条含有铜且沿第一方向延伸，所述多条位线沿与所述第一方向交叉的第二方向设置；
在所述多条位线的上方设置存储单元阵列；
在所述存储单元阵列和所述多条位线之间设置第一绝缘膜；
在所述第一绝缘膜形成到达所述位线的开口部；
在所述开口部内形成第二绝缘膜；
在所述开口部内隔着所述第二绝缘膜而形成插塞，该插塞沿与所述第一方向及所述第二方向交叉的第三方向延伸通过所述第一绝缘膜，所述插塞的尖端接触所述多条位线的第一位线，所述插塞含有钨；以及
通过使所述第一基板与所述第二基板贴合，在所述晶体管的上方配置所述多条位线、所述第一绝缘膜、所述第二绝缘膜以及所述插塞。
11.如权利要求10所述的半导体装置的制造方法，其中，
所述第二绝缘膜含有铝与氧。
12.如权利要求10或11所述的半导体装置的制造方法，其中，
所述第二绝缘膜选择性地形成于所述第一绝缘膜的表面与所述第一位线的表面中的所述第一绝缘膜的表面。
13.如权利要求10所述的半导体装置的制造方法，其中，
所述第二绝缘膜含有硅与氧。
14.如权利要求10或13所述的半导体装置的制造方法，其中，
所述半导体装置的制造方法还包括如下工序：在所述开口部内形成了所述第二绝缘膜之后，从所述开口部的底部去除所述第二绝缘膜，使所述第一位线的表面在所述开口部内露出，
所述插塞形成于所述第一位线的所述露出的表面。
15.一种半导体装置，包括：
第一芯片，包括第一基板和设于所述第一基板上的晶体管；以及
第二芯片，贴合于所述第一芯片，且包括：
存储单元阵列；
多条位线，设于所述存储单元阵列的下方，所述多条位线的每一条含有铜且沿第一方向延伸，所述多条位线沿与所述第一方向交叉的第二方向设置；
第一绝缘膜，设于所述存储单元阵列和所述多条位线之间；
插塞，在与所述第一方向及所述第二方向交叉的第三方向上延伸通过所述第一绝缘膜，所述插塞的尖端接触所述多条位线的第一位线，所述插塞含有钨；
第二绝缘膜，设于所述第一绝缘膜与所述插塞之间；及
贴合金属，设于所述第一芯片和所述第二芯片的贴合表面上且将所述第一位线电连接到所述晶体管。
16.如权利要求15所述的半导体装置，其中，
所述第二绝缘膜含有铝与氧。
17.如权利要求15所述的半导体装置，其中，
所述第二绝缘膜含有硅与氧。
18.如权利要求15所述的半导体装置，其中，
所述插塞的至少一部分延伸进入包括所述多条位线的层。
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