JP2020150226A - 半導体装置およびその製造方法 - Google Patents

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田中　裕介
Yusuke Tanaka
裕介 田中
敦 日恵野
Atsushi Hieno
敦 日恵野
務 中西
Tsutomu Nakanishi
務 中西
康人 吉水
Yasuto Yoshimizu
康人 吉水
田上　政由
Masayoshi Tagami
政由 田上
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Kioxia Corp
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/05599—Material
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/0554—External layer
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    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H01L2224/80204—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding with a graded temperature profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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Abstract

【課題】貼り合わせに適したパッドを提供することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１配線層と、前記第１配線層上に設けられた第１絶縁膜と、前記第１絶縁膜内で前記第１配線層上に設けられ、パラジウム、白金、および金の少なくともいずれかを含む第１金属部分と、前記第１絶縁膜内で前記第１金属部分上に設けられた第２配線層と、を有する第１チップを備える。前記装置はさらに、前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜内で前記第２配線層上に設けられた第３配線層と、を有する第２チップを備える。【選択図】図４

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
あるウェハの金属パッドと別のウェハの金属パッドとを貼り合わせて半導体装置を製造する場合、貼り合わせに適した金属パッドを形成することが求められる。
特開２０１８−６４７５８号公報
貼り合わせに適したパッドを提供することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１配線層と、前記第１配線層上に設けられた第１絶縁膜と、前記第１絶縁膜内で前記第１配線層上に設けられ、パラジウム、白金、および金の少なくともいずれかを含む第１金属部分と、前記第１絶縁膜内で前記第１金属部分上に設けられた第２配線層と、を有する第１チップを備える。前記装置はさらに、前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜内で前記第２配線層上に設けられた第３配線層と、を有する第２チップを備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の金属パッドの構造を示す断面図である。 第１実施形態の変形例の金属パッドの構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態の別の変形例の金属パッドの構造を示す断面図である。 第１実施形態の別の変形例の金属パッドの構造を示す断面図である。 第２実施形態の金属パッドの構造を示す断面図である。 第２実施形態の変形例の金属パッドの構造を示す断面図である。 第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第２実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第２実施形態の別の変形例の金属パッドの構造を示す断面図である。 第２実施形態の別の変形例の金属パッドの構造を示す断面図である。 第３実施形態の半導体装置の製造方法を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１６において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、絶縁膜１２上の基板１３と、基板１３上の絶縁膜１４とを備えている。アレイチップ１はさらに、メモリセルアレイ１１下の層間絶縁膜１５と、層間絶縁膜１５下の絶縁膜１６とを備えている。絶縁膜１２、１４、１６は例えば、シリコン酸化膜またはシリコン窒化膜である。基板１３は例えば、シリコン基板などの半導体基板である。アレイチップ１は第２チップの例であり、基板１３は第２基板の例である。
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、絶縁膜１７と、絶縁膜１７下の層間絶縁膜１８と、層間絶縁膜１８下の基板１９とを備えている。絶縁膜１７は例えば、シリコン酸化膜またはシリコン窒化膜である。基板１９は例えば、シリコン基板などの半導体基板である。回路チップ２は第１チップの例であり、基板１９は第１基板の例である。
図１は、基板１３の表面Ｓ１、Ｓ２や基板１９の表面Ｓ３、Ｓ４に平行で互いに垂直なＸ方向およびＹ方向と、基板１３の表面Ｓ１、Ｓ２や基板１９の表面Ｓ３、Ｓ４に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、メモリセルアレイ１１は、基板１９の上方に位置し、基板１３の下方に位置している。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、バックゲートＢＧと、選択ゲートＳＧとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。図１に示すように、各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続され、バックゲートＢＧは、コンタクトプラグ２４を介してバックゲート配線層２５と電気的に接続され、選択ゲートＳＧは、コンタクトプラグ２６を介して選択ゲート配線層２７と電気的に接続されている。ワード線ＷＬ、バックゲートＢＧ、および選択ゲートＳＧを貫通する柱状部ＣＬは、プラグ２８を介してビット線ＢＬと電気的に接続され、かつ基板１３と電気的に接続されている。
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１９上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１９内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。回路チップ２はさらに、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のプラグ３３と、これらのプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。回路チップ２はさらに、配線層３５上に設けられた複数のビアプラグ３６と、絶縁膜１７内でこれらのビアプラグ３６上に設けられた複数の金属パッド３７とを備えている。回路チップ２は、アレイチップ１を制御する制御回路（論理回路）として機能する。
アレイチップ１は、絶縁膜１６内で金属パッド３７上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２と、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３とを備えている。各ワード線ＷＬや各ビット線ＢＬは、配線層４３内の対応する配線と電気的に接続されている。アレイチップ１はさらに、層間絶縁膜１５や絶縁膜１２内に設けられ、配線層４３上に設けられたプラグ４４と、基板１３や絶縁膜１４内に絶縁膜４５を介して設けられ、プラグ４４上に設けられたプラグ４６と、絶縁膜１４上に設けられ、プラグ４６上に設けられたパッド４７とを備えている。パッド４７は、図１の半導体装置の外部接続パッドであり、はんだボール、金属バンプ、ボンディングワイヤなどを介して実装基板や他の装置に接続可能である。
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１５（図１）上に交互に設けられた複数のワード線ＷＬと複数の絶縁層５１とを備えている。各ワード線ＷＬは、例えばＷ（タングステン）層である。各絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図３は、第１実施形態の半導体装置の製造方法を示す断面図である。図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。
まず、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、絶縁膜１６と絶縁膜１７とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３７とが接合される。このようにして、絶縁膜１６が絶縁膜１７に貼り合わされ、金属パッド４１が金属パッド３７に貼り合わされる。
その後、基板１３、１９をＣＭＰ（Chemical Mechanical Polishing）により薄膜化した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。こうして、図１の半導体装置が製造される。なお、絶縁膜１４、絶縁膜４５、プラグ４６、およびパッド４７は、例えば基板１３の薄膜化後に基板１３上や基板１３内に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１から図３を参照して前述した内容や、図４から図１６を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、図１は、絶縁膜１６と絶縁膜１７との境界面や、金属パッド４１と金属パッド３７との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３７の側面の傾きや、金属パッド４１の側面と金属パッド３７との位置ずれを検出することで推定することができる。
図１や図３では、層間絶縁膜１５の下面に絶縁膜１６が形成されているが、絶縁膜１６は層間絶縁膜１５に含まれ一体化していてもよい。同様に、図１や図３では、層間絶縁膜１８の上面に絶縁膜１７が形成されているが、絶縁膜１７は層間絶縁膜１８に含まれ一体化していてもよい。後述する図４から図１６では、絶縁膜１６が層間絶縁膜１５に含まれ一体化し、絶縁膜１７が層間絶縁膜１８に含まれ一体化しているため、符号１６、１７が示されていない。ただし、図４から図１６でも、層間絶縁膜１５の下面に絶縁膜１６が形成され、層間絶縁膜１８の上面に絶縁膜１７が形成されていてもよい。
図４は、第１実施形態の金属パッド３７の構造を示す断面図であり、具体的には、回路チップ２内の１つの金属パッド３７とその付近の構造を示している。
図４は、層間絶縁膜１８を構成する絶縁膜１８ａと、配線層３５と、層間絶縁膜１８を構成する別の絶縁膜１８ｂと、触媒層６１と、ビアプラグ３６と、金属パッド３７とを示している。配線層３５は第１配線層の例であり、絶縁膜１８ｂは第１絶縁膜の例である。触媒層６１は第１金属部分の例であり、ビアプラグ３６および金属パッド３７は第２配線層の例である。
絶縁膜１８ａと配線層３５と絶縁膜１８ｂは、上述の基板１９の上方に順に形成されている。絶縁膜１８ａは、例えばシリコン酸化膜である。配線層３５は、例えばＣｕ（銅）層、Ｗ（タングステン）層、またはＡｌ（アルミニウム）層を含む金属層であり、ここではＷ層である。絶縁膜１８ｂは、例えばシリコン酸化膜やＴＥＯＳ（オルトケイ酸テトラエチル）膜である。
触媒層６１は、絶縁膜１８ｂ内で配線層３５上に形成されている。触媒層６１は、例えばＰｄ（パラジウム）層、Ｐｔ（白金）層、またはＡｕ（金）層であり、ここではＰｄ層である。触媒層６１は、配線層３５の上方にビアプラグ３６および金属パッド３７を無電解めっきにより成長させるための触媒として機能する。なお、配線層３５上に触媒層６１を形成する代わりに、配線層３５上に層以外の形態で触媒を形成してもよく、例えば、触媒を含む複数の粒子を配線層３５上に形成してもよい。これらの粒子も、第１金属部分の例である。これは、後述する触媒層６２についても同様である。
ビアプラグ３６と金属パッド３７は、絶縁膜１８ｂ内で触媒層６１上に順に形成されている。具体的には、ビアプラグ３６は、配線層３５の上方に触媒層６１を介して形成されている。また、金属パッド３７は、配線層３５の上方に触媒層６１とビアプラグ３６とを介して形成され、かつ配線層３５の上方に絶縁膜１８ｂを介して形成されている。ビアプラグ３６は第１領域の例であり、金属パッド３７は第２領域の例である。
ビアプラグ３６と金属パッド３７は、例えばＣｕ層を含む金属層であり、ここではＣｕ層である。本実施形態のビアプラグ３６と金属パッド３７は、触媒層６１を触媒として使用した無電解めっきにより、配線層３５の上方に触媒層６１を介して形成される。本実施形態では、Ｗ層である配線層３５の上方に、Ｃｕ層であるビアプラグ３６および金属パッド３７が形成される。
上述のように、本実施形態の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである（図１）。よって、図４の回路チップ２内の絶縁膜１８ｂは、アレイチップ１内の層間絶縁膜１５（または絶縁膜１６）と貼り合わされている。この層間絶縁膜１５（または絶縁膜１６）は、第２絶縁膜の例である。また、図４の回路チップ２内の金属パッド３７は、アレイチップ１内の金属パッド４１と貼り合わされている。この金属パッド４１は、第３配線層の例である。金属パッド３７と金属パッド４１との関係については、さらなる詳細を後述する。
図５は、第１実施形態の変形例の金属パッド３７の構造を示す断面図である。
本変形例では、ビアプラグ３６と金属パッド３７はＣｕ層であり、配線層３５もＣｕ層である。このように、これらが同じ金属材料で形成されている場合には、ビアプラグ３６と金属パッド３７は、触媒層６１を使用しない無電解めっきにより配線層３５上に形成することが可能である。よって、本変形例では、配線層３５上に触媒層６１を形成しても形成しなくてもよい。図５は、配線層３５上に触媒層６１を形成しない例を示している。
図６および図７は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、上述の基板１９の上方に、絶縁膜１８ａと配線層３５と絶縁膜１８ｂとを順に形成する（図６(ａ)）。配線層３５は、例えばＷ層である。
次に、ＲＩＥ（Reactive Ion Etching）により、絶縁膜１８ｂ内にホールＨ１、Ｈ２を順に形成する（図６(ｂ)）。ホールＨ１は、例えば０．５〜１．０μｍ程度の深さを有し、金属パッド３７を埋め込むために使用される。ホールＨ２は、ホールＨ１の底部に、絶縁膜１８ｂを貫通するように形成される。ホールＨ２は、例えば０．１〜０．５μｍ程度の深さを有し、ビアプラグ３６と触媒層６１とを埋め込むために使用される。
次に、ホールＨ２内の配線層３５上に、触媒層６１を形成する（図６(ｃ)）。触媒層６１は、例えばＰｄ層である。本実施形態の触媒層６１は、ホールＨ２内の配線層３５の上面に選択的に形成される。
次に、触媒層６１を触媒として使用した無電解めっきにより、配線層３５の上方に触媒層６１を介して金属層（無電解めっき層）を成長させる。無電解めっき層は、例えばＣｕ層であり、ホールＨ１、Ｈ２の内部および外部に形成される。次に、ＣＭＰによりめっき層の表面を平坦化して、ホールＨ１、Ｈ２外のめっき層を除去する。このようにして、ホールＨ２、Ｈ１内にそれぞれ、めっき層によりビアプラグ３６と金属パッド３７とが形成される（図７(ａ)）。めっき層は、ＣｕとＣｕ以外の金属元素とを含んでいてもよく、例えば、Ｎｉ（ニッケル）とＭｎ（マンガン）の少なくともいずれかを含んでいてもよい。なお、配線層３５とめっき層がいずれもＣｕ層の場合には、触媒層６１を形成する図６(ｃ)の工程は省略してもよい。
一般に、ホールＨ１、Ｈ２内にめっき層を電解めっきにより形成する場合には、めっき層がホールＨ１、Ｈ２の底面および側面から形成され始め、その後に、めっき層がホールＨ１、Ｈ２の中心部分まで形成される。すなわち、電解めっきによれば、めっき層がコンフォーマルに形成される。
一方、本実施形態のようにホールＨ１、Ｈ２内にめっき層を無電解めっきにより形成する場合には、図７(ａ)にて矢印で示すように、めっき層の上面が徐々に上昇するような態様でめっき層を形成することができる。すなわち、本実施形態によれば、無電解めっきによりめっき層を非コンフォーマルに形成することができる。無電解めっきの詳細については後述する。
このようにして、本実施形態の回路ウェハＷ２が製造される。本実施形態では、アレイウェハＷ１も同様の方法で製造される。そして、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力およびアニールにより貼り合わせる（図７(ｂ)）。
図７(ｂ)に示すように、アレイウェハＷ１は、層間絶縁膜１５を構成する絶縁膜１５ａと、配線層４３と、層間絶縁膜１５を構成する別の絶縁膜１５ｂと、触媒層６２と、ビアプラグ４２と、金属パッド４１とを示している。配線層４３は第４配線層の例であり、絶縁膜１５ｂは第２絶縁膜の例である。触媒層６２は第２金属部分の例であり、ビアプラグ４２および金属パッド４１は第３配線層の例である。
絶縁膜１５ａ、配線層４３、絶縁膜１５ｂ、触媒層６２、ビアプラグ４２、および金属パッド４１はそれぞれ、絶縁膜１８ａ、配線層３５、絶縁膜１８ｂ、触媒層６１、ビアプラグ３６、および金属パッド３７と同様の製法や配置や材料で基板１３上に形成することが可能である。よって、配線層４３は例えばＷ層であり、触媒層６２は例えばＰｄ層であり、ビアプラグ４２および金属パッド４１は例えばＣｕ層である。本実施形態のビアプラグ４２と金属パッド４１は、触媒層６２を触媒として使用した無電解めっきにより、配線層４３の表面に触媒層６２を介して形成される。図７(ｂ)の工程によれば、絶縁膜１５ｂが絶縁膜１８ｂに貼り合わされ、金属パッド４１が金属パッド３７に貼り合わされる。
その後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、本実施形態の半導体装置が製造される。
図８は、第１実施形態の別の変形例の金属パッド３７の構造を示す断面図である。
図８の半導体装置は、図４の半導体装置からビアプラグ３６が除去された構造を有している。本変形例では、配線層３５は例えばＷ層であり、金属パッド３７は例えばＣｕ層である。この場合、金属パッド３７は、触媒層６１上に直接形成されてもよい。
図９は、第１実施形態の別の変形例の金属パッド３７の構造を示す断面図である。
図９の半導体装置は、図５の半導体装置からビアプラグ３６が除去された構造を有している。本変形例では、配線層３５は例えばＣｕ層であり、金属パッド３７は例えばＣｕ層である。この場合、金属パッド３７は、配線層３５上に直接形成されてもよい。
以下、本実施形態の無電解めっきの詳細について説明する。
本実施形態では、ホールＨ１、Ｈ２内にめっき層を無電解めっきにより形成することにより、ビアプラグ３６と金属パッド３７を形成する。これにより、ホールＨ１、Ｈ２内にめっき層を非コンフォーマルに形成することが可能となる（図７(ａ)）。
一方、ホールＨ１、Ｈ２内にめっき層を電解めっきにより形成する場合には、めっき層がホールＨ１、Ｈ２内にコンフォーマルに形成される。この場合、ホールＨ１、Ｈ２の内部と外部に同時にめっき層が形成されていくため、ホールＨ１、Ｈ２外に大量のめっき層が形成される。ホールＨ１、Ｈ２外のめっき層は最終的にＣＭＰにより除去されるため、ホールＨ１、Ｈ２外に大量のめっき層が形成されるとめっき層の無駄が多くなる。また、電解めっきを行う際には、回路ウェハＷ２に電界を印加する必要があるため、電界印加のための手間やコストが発生してしまう。
本実施形態によれば、これらの問題を解決することが可能となる。本実施形態では、めっき層を無電解めっきにより形成するため、回路ウェハＷ２に電界を印加せずにめっき層を形成することができる。また、本実施形態によれば、無電解めっきによりめっき層をホールＨ１、Ｈ２内に非コンフォーマルに形成することができる。この場合、めっき層はホールＨ１、Ｈ２内に形成されてからホールＨ１、Ｈ２外に形成されていくため、ホールＨ１、Ｈ２外に多量のめっき層が形成されることを回避することができる。これにより、めっき層の無駄を低減することが可能となる。
また、金属パッド３７の厚さは、金属パッド３７を金属パッド４１と適切に貼り合わせため等の理由で、ある程度厚くすることが望ましい場合がある。しかしながら、金属パッド３７を厚くすると、金属パッド３７内のボイドや金属パッド３７の表面の段差が生じやすくなってしまうし、めっき層の無駄も多くなる。
この問題に関し、めっき層をコンフォーマルに形成すると、ホールＨ１、Ｈ２の中心部分が最後にめっき層で埋め込まれるため、ホールＨ１、Ｈ２の中心部分にボイドが発生しやすい。また、ホールＨ１、Ｈ２の中心部分が最後にめっき層で埋め込まれるため、ホールＨ１、Ｈ２の中心部分と周辺部分との間に段差が発生しやすい。また、めっき層をコンフォーマルに形成する場合には、上述のようにめっき層の無駄が多くなる。
一方、本実施形態によれば、無電解めっきによりめっき層を非コンフォーマルに形成することで、同じ高さの中心部分と周辺部分とを同時にめっき層で埋め込むことが可能となる。よって、ボイドや段差の発生を抑制することが可能となる。また、めっき層を非コンフォーマルに形成する場合には、上述のようにめっき層の無駄を低減することができる。
以上のように、本実施形態では、配線層３５の上方に金属パッド３７を無電解めっきにより形成する。よって、本実施形態によれば、貼り合わせに適した金属パッド３７を提供することが可能となる。例えば、ボイドや段差が少なく膜厚が厚い金属パッド３７を、めっき層の無駄を低減しつつ形成することが可能となる。これは、金属パッド４１についても同様である。
（第２実施形態）
図１０は、第２実施形態の金属パッド３７の構造を示す断面図である。
本実施形態の図１０の断面は、第１実施形態の図４の断面に対応している。ただし、本実施形態の層間絶縁膜１８は、絶縁膜１８ａ、１８ｂに加えて、絶縁膜１８ｃ、１８ｄを含んでいる。また、本実施形態のビアプラグ３６は、バリアメタル層３６ａとプラグ材層３６ｂとを含んでいる。また、本実施形態の金属パッド３７は、バリアメタル層３７ａとパッド材層３７ｂとを含んでいる。絶縁膜１８ｂ、１８ｃ、１８ｄは、第２絶縁膜の例である。バリアメタル層３６ａとバリアメタル層３７ａは、第１膜の例である。プラグ材層３６ｂとパッド材層３７ｂは、第２膜の例である。
絶縁膜１８ｃ、絶縁膜１８ｄ、および絶縁膜１８ｂは、配線層３５上に順に形成されている。絶縁膜１８ｃは例えばシリコン酸化膜であり、絶縁膜１８ｄは例えばシリコン窒化膜であり、絶縁膜１８ｂは例えばシリコン酸化膜やＴＥＯＳ膜である。また、配線層３５は、例えばＣｕ層、Ｗ層、またはＡｌ層を含む金属層であり、ここではＷ層である。
ビアプラグ３６は、絶縁膜１８ｃ、１８ｄ内で触媒層６１上に形成されており、バリアメタル層３６ａとプラグ材層３６ｂとを含んでいる。バリアメタル層３６ａは、絶縁膜１８ｃ、１８ｄの側面に形成されている。バリアメタル層３６ａは、例えばチタン（Ｔｉ）層、タンタル（Ｔａ）層、チタン窒化膜、タンタル窒化膜、チタン酸化膜、またはタンタル酸化膜であり、ここではチタン層である。なお、後述するように、バリアメタル層３６ａは触媒層６１の形成前に形成されるため、触媒層６１はバリアメタル層３６ａにより環状に囲まれるように形成されている。プラグ材層３６ｂは、絶縁膜１８ｃ、１８ｄ内にバリアメタル層３６ａを介して形成されており、かつ、配線層３５上に触媒層６１を介して形成されている。プラグ材層３６ｂは、触媒層６１に接するように形成されている。プラグ材層３６ｂは、例えばＣｕ層を含む金属層であり、ここではＣｕ層である。
金属パッド３７は、絶縁膜１８ｂ内でビアプラグ３６上に形成されており、バリアメタル層３７ａとパッド材層３７ｂとを含んでいる。バリアメタル層３７ａは、絶縁膜１８ｂの側面に形成されている。バリアメタル層３７ａは、例えばチタン層、タンタル層、チタン窒化膜、タンタル窒化膜、チタン酸化膜、またはタンタル酸化膜であり、ここではチタン層である。パッド材層３７ｂは、絶縁膜１８ｂ内にバリアメタル層３７ａを介して形成されており、かつ、配線層３５上に触媒層６１とプラグ材層３６ｂとを介して形成されている。パッド材層３７ｂは、例えばＣｕ層を含む金属層であり、ここではＣｕ層である。
このように、本実施形態では、Ｗ層である配線層３５の上方に、Ｃｕ層であるプラグ材層３６ｂおよびパッド材層３７ｂが形成されている。本実施形態のプラグ材層３６ｂとパッド材層３７ｂは、触媒層６１を触媒として使用した無電解めっきにより、配線層３５の上方に触媒層６１を介して形成される。
図１１は、第２実施形態の変形例の金属パッド３７の構造を示す断面図である。
本変形例では、プラグ材層３６ｂとパッド材層３７ｂはＣｕ層であり、配線層３５もＣｕ層である。このように、これらが同じ金属材料で形成されている場合には、プラグ材層３６ｂとパッド材層３７ｂは、触媒層６１を使用しない無電解めっきにより配線層３５上に形成することが可能である。よって、本変形例では、配線層３５上に触媒層６１を形成しても形成しなくてもよい。図１１は、配線層３５上に触媒層６１を形成しない例を示している。
図１２および図１３は、第２実施形態の半導体装置の製造方法を示す断面図である。
まず、上述の基板１９の上方に、絶縁膜１８ａ、配線層３５、絶縁膜１８ｃ、絶縁膜１８ｄ、および絶縁膜１８ｂを順に形成する（図１２(ａ)）。配線層３５は、例えばＷ層である。
次に、ＲＩＥにより絶縁膜１８ｂ内にホールＨ３を形成し、さらに、ＲＩＥにより絶縁膜１８ｄ、１８ｃ内にホールＨ４を形成する（図１２(ｂ)）。ホールＨ３は、絶縁膜１８ｂを貫通するように形成される。ホールＨ３は、例えば０．５〜１．０μｍ程度の深さを有し、金属パッド３７を埋め込むために使用される。ホールＨ４は、ホールＨ３の底部に、絶縁膜１８ｄ、１８ｃを貫通するように形成される。ホールＨ４は、例えば０．１〜０．５μｍ程度の深さを有し、ビアプラグ３６と触媒層６１とを埋め込むために使用される。
次に、基板１９の全面に、バリアメタル層３６ａ、３７ｂを形成するためのバリアメタル層６３をコンフォーマルに形成する（図１２(ｃ)）。その結果、バリアメタル層６３が、ホールＨ３の側面および底面と、ホールＨ４の側面および底面とに形成される。バリアメタル層６３は、例えばＴｉ層である。
次に、ＲＩＥなどの異方性エッチングにより、ホールＨ４の底面からバリアメタル層６３を除去する（図１３(ａ)）。その結果、ホールＨ４内に配線層３５の上面が露出する。この異方性エッチングでは、ホールＨ３の底面からもバリアメタル層６３が除去される。その結果、バリアメタル層６３がバリアメタル層３６ａとバリアメタル層３７ａとに分断されると共に、ホールＨ３内に絶縁膜１８ｄの上面が露出する。絶縁膜１８ｄは、シリコン窒化膜であるため、チタン窒化膜やタンタル窒化膜と同様にＣｕ原子の拡散を防止する機能を有する。すなわち、絶縁膜１８ｄは、バリアメタル層３６ａ、３７ａと同様の拡散防止機能を有する。
次に、ホールＨ４内の配線層３５上に、触媒層６１を形成する（図１３(ｃ)）。触媒層６１は、例えばＰｄ層である。本実施形態の触媒層６１は、ホールＨ４内の配線層３５の上面に選択的に形成される。
次に、触媒層６１を触媒として使用した無電解めっきにより、配線層３５の上方に触媒層６１を介して金属層（無電解めっき層）を成長させる。無電解めっき層は、例えばＣｕ層であり、ホールＨ３、Ｈ４の内部および外部に形成される。次に、ＣＭＰによりめっき層の表面を平坦化して、ホールＨ３、Ｈ４外のめっき層を除去する。このようにして、ホールＨ４、Ｈ３内にそれぞれ、めっき層によりプラグ材層３６ｂとパッド材層３７ｂとが形成される（図１３(ｃ)）。なお、配線層３５とめっき層がいずれもＣｕ層の場合には、触媒層６１を形成する図１３(ｂ)の工程は省略してもよい。
本実施形態では、ホールＨ３、Ｈ４の側面にバリアメタル層３６ａ、３７ａが形成されているため、一見するとバリアメタル層３６ａ、３７ａの表面からもめっき層が成長するように考えられる。しかしながら、本実施形態のバリアメタル層３６ａ、３７ａはチタン層であり、図１３(ｃ)の工程を行うまでにチタン層の少なくとも表面は酸化によりチタン酸化膜に変化しているため、本実施形態のバリアメタル層３６ａ、３６ｂの表面からは一般にめっき層は成長しない。よって、本実施形態においてホールＨ３、Ｈ４内にめっき層を無電解めっきにより形成する場合には、図１３(ａ)にて矢印で示すように、めっき層の上面が徐々に上昇するような態様でめっき層を形成することができる。すなわち、本実施形態によれば、無電解めっきによりめっき層を非コンフォーマルに形成することができる。
このようにして、本実施形態の回路ウェハＷ２が製造される。本実施形態では、アレイウェハＷ１も同様の方法で製造される。そして、上述の図７(ｂ)の工程と同様に、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力およびアニールにより貼り合わせる。
本実施形態では、第１実施形態と同様に、絶縁膜１５、配線層４３、触媒層６２、ビアプラグ４２、および金属パッド４１はそれぞれ、絶縁膜１８、配線層３５、触媒層６１、ビアプラグ３６、および金属パッド３７と同様の製法や配置や材料で基板１３上に形成することが可能である。アレイウェハＷ１と回路ウェハＷ２とが貼り合わせることで、絶縁膜１５が絶縁膜１８に貼り合わされ、金属パッド４１が金属パッド３７に貼り合わされる。
その後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、本実施形態の半導体装置が製造される。
図１４は、第２実施形態の別の変形例の金属パッド３７の構造を示す断面図である。
図１４の半導体装置は、図１０の半導体装置からビアプラグ３６が除去された構造を有している。本変形例では、配線層３５は例えばＷ層であり、パッド材層３７ｂは例えばＣｕ層である。この場合、パッド材層３７ｂは、触媒層６１上に直接形成されてもよい。
図１５は、第２実施形態の別の変形例の金属パッド３７の構造を示す断面図である。
図１５の半導体装置は、図１１の半導体装置からビアプラグ３６が除去された構造を有している。本変形例では、配線層３５は例えばＣｕ層であり、パッド材層３７ｂは例えばＣｕ層である。この場合、パッド材層３７は、配線層３５上に直接形成されてもよい。
以上のように、本実施形態では、配線層３５の上方にパッド材層３７ｂを無電解めっきにより形成する。よって、本実施形態によれば、バリアメタル層３７ａを形成する場合であっても、貼り合わせに適した金属パッド３７を提供することが可能となる。例えば、第１実施形態と同様に、ボイドや段差が少なく膜厚が厚いパッド材層３７ｂを、めっき層の無駄を低減しつつ形成することが可能となる。これは、金属パッド４１のパッド材層についても同様である。
（第３実施形態）
図１６は、第３実施形態の半導体装置の製造方法を示す断面図である。
図１６は、図６(ｂ)の工程の変形例を示している。このように、本実施形態ではホールＨ１の底部に複数のホールＨ２を形成する。その後の工程は、図６(ｃ)〜図７(ｂ)の工程と同様に行うことが可能である。例えば、触媒層６１は各ホールＨ１内に形成され、めっき層は各ホールＨ１内の触媒層６１の位置から成長する。その結果、下面に複数のビアプラグ３６が設けられた金属パッド３７が形成される。
なお、本実施形態のホールＨ２の形状は、第２実施形態のホールＨ４にも適用することが可能である。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：絶縁膜、１３：基板、１４：絶縁膜、
１５：層間絶縁膜、１５ａ、１５ｂ：絶縁膜、１６：絶縁膜、１７：絶縁膜、
１８：層間絶縁膜、１８ａ、１８ｂ、１８ｃ、１８ｄ：絶縁膜、１９：基板、
２１：階段構造部、２２：コンタクトプラグ、２３：ワード配線層、
２４：コンタクトプラグ、２５：バックゲート配線層、
２６：コンタクトプラグ、２７：選択ゲート配線層、２８：プラグ、
３１：トランジスタ、３２：ゲート電極、３３：プラグ、３４：配線層、
３５：配線層、３６：ビアプラグ、３６ａ：バリアメタル層、３６ｂ：プラグ材層、
３７：金属パッド、３７ａ：バリアメタル層、３７ｂ：パッド材層、
４１：金属パッド、４２：ビアプラグ、４３：配線層、
４４：ビアプラグ、４５：絶縁膜、４６：ビアプラグ、４７：パッド、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜、
６１：触媒層、６２：触媒層、６３：バリアメタル層

Claims (15)

  1. 第１配線層と、前記第１配線層上に設けられた第１絶縁膜と、前記第１絶縁膜内で前記第１配線層上に設けられ、パラジウム、白金、および金の少なくともいずれかを含む第１金属部分と、前記第１絶縁膜内で前記第１金属部分上に設けられた第２配線層と、を有する第１チップと、
    前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜内で前記第２配線層上に設けられた第３配線層と、を有する第２チップと、
    を備える半導体装置。
  2. 前記第２チップはさらに、前記第２絶縁膜内で前記第３配線層上に設けられ、パラジウム、白金、および金の少なくともいずれかを含む第２金属部分と、前記第２金属部分上に設けられた第４配線層と、を有する請求項１に記載の半導体装置。
  3. 前記第１配線層は、少なくともタングステンまたはアルミニウムを含み、前記第２配線層は、少なくとも銅を含む、請求項１または２に記載の半導体装置。
  4. 前記第２配線層は、
    前記第１配線層上に前記第１金属部分を介して設けられた第１領域と、
    前記第１配線層上に前記第１金属部分と前記第１領域とを介して設けられ、かつ、前記第１配線層上に前記第１絶縁膜を介して設けられた第２領域と、
    を備える請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第２配線層は、
    前記第１絶縁膜の側面に設けられた第１膜と、
    前記第１絶縁膜内に前記第１膜を介して設けられ、かつ、前記第１配線層上に前記第１金属部分を介して設けられた第２膜と、
    を備える請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１膜は、チタンまたはタンタルを含む、請求項５に記載の半導体装置。
  7. 前記第２膜は、少なくとも銅を含む、請求項５または６に記載の半導体装置。
  8. 前記第２膜は、前記第１配線層に含まれる金属元素と異なる金属元素を含む、請求項５から７のいずれか１項に記載の半導体装置。
  9. 前記第２膜は、前記第１金属部分に接している、請求項５から８のいずれか１項に記載の半導体装置。
  10. 第１基板上に第１配線層を形成し、
    前記第１配線層上に第１絶縁膜を形成し、
    前記第１絶縁膜内の前記第１配線層上に無電解めっきにより第２配線層を形成し、
    前記第１基板上の前記第１絶縁膜内に形成された前記第２配線層と、第２基板上の第２絶縁膜内に形成された第３配線層とを貼り合わせる、
    ことを含む半導体装置の製造方法。
  11. 前記第１絶縁膜内の前記第１配線層上に、パラジウム、白金、および金の少なくともいずれかを含む第１金属部分を形成することをさらに含み、
    前記第２配線層は、前記第１絶縁膜内の前記第１金属部分上に前記無電解めっきにより形成される、請求項１０に記載の半導体装置の製造方法。
  12. 前記第１配線層は、少なくともタングステンまたはアルミニウムを含み、前記第２配線層は、少なくとも銅を含む、請求項１０または１１に記載の半導体装置の製造方法。
  13. 前記第１配線層と前記第２配線層は、少なくとも銅を含む、請求項１０に記載の半導体装置の製造方法。
  14. 前記第２基板上に第４配線層を形成し、
    前記第４配線層上に前記第２絶縁膜を形成し、
    前記第２絶縁膜内の前記第４配線層上に無電解めっきにより前記第３配線層を形成し、
    前記第１、第２、第３、および第４配線層の形成後に、前記第１基板上の前記第１絶縁膜内に形成された前記第２配線層と、前記第２基板上の前記第２絶縁膜内に形成された前記第３配線層とを貼り合わせる、
    ことを含む請求項１０から１３のいずれか１項に記載の半導体装置の製造方法。
  15. 前記第２絶縁膜内の前記第４配線層上に、パラジウム、白金、および金の少なくともいずれかを含む第２金属部分を形成することをさらに含み、
    前記第３配線層は、前記第２絶縁膜内の前記第２金属部分上に前記無電解めっきにより形成される、請求項１４に記載の半導体装置の製造方法。
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