JPH08129899A - 半導体メモリの故障自己診断装置 - Google Patents
半導体メモリの故障自己診断装置Info
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- JPH08129899A JPH08129899A JP6290422A JP29042294A JPH08129899A JP H08129899 A JPH08129899 A JP H08129899A JP 6290422 A JP6290422 A JP 6290422A JP 29042294 A JP29042294 A JP 29042294A JP H08129899 A JPH08129899 A JP H08129899A
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- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 小規模な簡単な回路で、メモリの故障診断の
時に、マーチとチェッカーを同時に実行できてメモリの
故障検出率を高めることができる半導体メモリの故障自
己診断装置を提供する。 【構成】 CPU1からデータ発生回路2とアドレス発
生回路3を介してメモリ5にデータを書き込み、クロッ
ク発生回路6のタイミングで比較器4に入力し、メモリ
5の出力とデータ発生回路2の出力を比較してFF9か
ら不良信号を出力する。また、クロック発生回路6のク
ロック信号でセット信号・リセット信号として動作する
FF8と、FF8の出力とアドレス発生回路3の出力ア
ドレスのうち最下位ビットであるA0信号とをEORし
て反転信号を出力するEORゲート12およびEOR1
2の出力でデータ発生回路2の出力データを反転するE
ORゲート11を備える。
時に、マーチとチェッカーを同時に実行できてメモリの
故障検出率を高めることができる半導体メモリの故障自
己診断装置を提供する。 【構成】 CPU1からデータ発生回路2とアドレス発
生回路3を介してメモリ5にデータを書き込み、クロッ
ク発生回路6のタイミングで比較器4に入力し、メモリ
5の出力とデータ発生回路2の出力を比較してFF9か
ら不良信号を出力する。また、クロック発生回路6のク
ロック信号でセット信号・リセット信号として動作する
FF8と、FF8の出力とアドレス発生回路3の出力ア
ドレスのうち最下位ビットであるA0信号とをEORし
て反転信号を出力するEORゲート12およびEOR1
2の出力でデータ発生回路2の出力データを反転するE
ORゲート11を備える。
Description
【0001】
【発明の技術分野】この発明は半導体メモリの故障自己
診断装置についてのものであり、特に、多ビットで大容
量の半導体メモリを搭載したICテスタにおける半導体
メモリの故障自己診断装置についてのものである。
診断装置についてのものであり、特に、多ビットで大容
量の半導体メモリを搭載したICテスタにおける半導体
メモリの故障自己診断装置についてのものである。
【0002】
【従来の技術】つぎに、従来技術による半導体メモリの
故障自己診断装置の構成を図6に示す。図6は特開平6
ー75023号に記載されているものであり、1はCP
U、2はデータ発生回路、3はアドレス発生回路、4は
比較器、5はメモリ、6はクロック発生回路、7はテス
ト終了検出回路、8は切換回路、9はフリップフロップ
(以下、FFという。)、10〜14は分周回路、15
〜17はセレクタ、18は反転回路である。
故障自己診断装置の構成を図6に示す。図6は特開平6
ー75023号に記載されているものであり、1はCP
U、2はデータ発生回路、3はアドレス発生回路、4は
比較器、5はメモリ、6はクロック発生回路、7はテス
ト終了検出回路、8は切換回路、9はフリップフロップ
(以下、FFという。)、10〜14は分周回路、15
〜17はセレクタ、18は反転回路である。
【0003】ここで、CPU1の出力1Bは、書き込み
モードで「H」、読み出しモードで「L」をそれぞれ出
力する。また、出力1Dは、チェッカーモードで「H」
を出力し、マーチモードで「L」をそれぞれ出力する。
そして、CPU1からの出力1Cは分周回路10に入力
し、クロック発生回路6のクロック6Eを分周する。
モードで「H」、読み出しモードで「L」をそれぞれ出
力する。また、出力1Dは、チェッカーモードで「H」
を出力し、マーチモードで「L」をそれぞれ出力する。
そして、CPU1からの出力1Cは分周回路10に入力
し、クロック発生回路6のクロック6Eを分周する。
【0004】分周回路11はクロック発生回路6のクロ
ック6Aを分周する。分周回路12はクロック発生回路
6のクロック6Bを分周する。分周回路13はクロック
発生回路6のクロック6Dを分周する。分周回路14は
分周回路12の出力を分周する。
ック6Aを分周する。分周回路12はクロック発生回路
6のクロック6Bを分周する。分周回路13はクロック
発生回路6のクロック6Dを分周する。分周回路14は
分周回路12の出力を分周する。
【0005】セレクタ15はクロック発生回路6のクロ
ック6Aと分周回路11の出力を入力とし、またCPU
1の出力1Bが「H」のときには出力クロック6Aを、
「L」のときには分周回路11の出力11Aをそれぞれ
選択する。セレクタ16は分周回路12の出力と分周回
路14の出力を入力とし、またANDゲート22の出力
が「H」のときには分周回路14の出力14Aを、
「L」のときには分周回路12の出力12Aをそれぞれ
選択する。セレクタ17はクロック発生回路6のクロッ
ク6Cの反転信号とゲート23の出力を入力とし、また
CPU1の出力1Bが「H」のときゲート23の出力2
3Aを、「L」のとき出力クロック6Cをそれぞれ選択
する。反転回路18はデータ発生回路2の出力とAND
ゲート20の出力を入力とし、切換回路8の入力にデー
タを与える。
ック6Aと分周回路11の出力を入力とし、またCPU
1の出力1Bが「H」のときには出力クロック6Aを、
「L」のときには分周回路11の出力11Aをそれぞれ
選択する。セレクタ16は分周回路12の出力と分周回
路14の出力を入力とし、またANDゲート22の出力
が「H」のときには分周回路14の出力14Aを、
「L」のときには分周回路12の出力12Aをそれぞれ
選択する。セレクタ17はクロック発生回路6のクロッ
ク6Cの反転信号とゲート23の出力を入力とし、また
CPU1の出力1Bが「H」のときゲート23の出力2
3Aを、「L」のとき出力クロック6Cをそれぞれ選択
する。反転回路18はデータ発生回路2の出力とAND
ゲート20の出力を入力とし、切換回路8の入力にデー
タを与える。
【0006】メモリ5は切換回路8の出力8Aをデータ
入力し、セレクタ17の出力のタイミングでデータを書
き込む。比較器4はメモリ5の出力と切換回路8の出力
8Bのデータを入力とし、NANDゲート24のタイミ
ングで出力4Aを出力する。NANDゲート24は、分
周回路13の出力13AとCPU1の出力1Bの反転出
力を入力とする。
入力し、セレクタ17の出力のタイミングでデータを書
き込む。比較器4はメモリ5の出力と切換回路8の出力
8Bのデータを入力とし、NANDゲート24のタイミ
ングで出力4Aを出力する。NANDゲート24は、分
周回路13の出力13AとCPU1の出力1Bの反転出
力を入力とする。
【0007】図6の装置では、メモリ5をテストする前
に、各部の条件を設定する。これは、CPU1から入力
データ1Aによりテストするアドレス範囲のスタートア
ドレスをアドレス発生回路3に与え、また同様に入力デ
ータ1Aによりテストするアドレスの範囲をテスト終了
検出回路7に与えることで行われる。さらに、メモリ5
をテストする時の条件をアドレス発生回路3とテスト終
了検出回路7にセットする。また、データ発生回路2
は、CPU1の入力データ1Aにより、テストデータを
与える。
に、各部の条件を設定する。これは、CPU1から入力
データ1Aによりテストするアドレス範囲のスタートア
ドレスをアドレス発生回路3に与え、また同様に入力デ
ータ1Aによりテストするアドレスの範囲をテスト終了
検出回路7に与えることで行われる。さらに、メモリ5
をテストする時の条件をアドレス発生回路3とテスト終
了検出回路7にセットする。また、データ発生回路2
は、CPU1の入力データ1Aにより、テストデータを
与える。
【0008】次に、マーチの書き込みの場合について、
図6を参照して説明する。ここで、「マーチ」とは、メ
モリの全てのセルに「0」を書き込んだあと、1セルづ
つ読み出し・書き込みを繰り返していき、続いて反転デ
ータについて、同様のシーケンスを繰り返すことによ
り、アドレス系の固定不良がほぼ完全に検出するように
したものである。
図6を参照して説明する。ここで、「マーチ」とは、メ
モリの全てのセルに「0」を書き込んだあと、1セルづ
つ読み出し・書き込みを繰り返していき、続いて反転デ
ータについて、同様のシーケンスを繰り返すことによ
り、アドレス系の固定不良がほぼ完全に検出するように
したものである。
【0009】まず、マーチの書き込みは、初めに、全ア
ドレスに「1」または「0」を書き、その値が書けるの
かをチェックすることで行われる。具体的には、上記の
条件をセットした後、CPU1の書き込み/読み出しモ
ード信号1Bが「H」、チェッカー/マーチモード出力
1Dが「L」のとき、セレクタ15は「H」がセットさ
れ、CPU1からスタート信号1Cがクロック発生回路
6に与えられ、出力クロック6Aが出力され、アドレス
発生回路3、データ発生回路2、テスト終了検出回路7
にデータがセットされる。
ドレスに「1」または「0」を書き、その値が書けるの
かをチェックすることで行われる。具体的には、上記の
条件をセットした後、CPU1の書き込み/読み出しモ
ード信号1Bが「H」、チェッカー/マーチモード出力
1Dが「L」のとき、セレクタ15は「H」がセットさ
れ、CPU1からスタート信号1Cがクロック発生回路
6に与えられ、出力クロック6Aが出力され、アドレス
発生回路3、データ発生回路2、テスト終了検出回路7
にデータがセットされる。
【0010】そのとき、ORゲート19は「L」が出力
され、ANDゲート22は「L」が出力され、セレクタ
16は「L」がセットされる。分周回路12の出力12
AがANDゲート20の入力(ORゲート19の出力)
に「L」が与えられるため、出力は「L」一定である。
そのため反転回路18の出力18Aは、データがスルー
状態で出力され、切換回路8の入力に与えられる。そし
て分周回路10の出力10Aと、書き込み/読み出しモ
ード信号1Bの出力をORゲート21の入力に与え、こ
のとき出力は「H」の状態になる。そのため、切換回路
8の出力は8A側に出力される。このとき、セレクタ1
7の出力は、クロック発生回路6の出力クロック6Cを
メモリ5のWE(ライトイネーブル)に与えることによ
って、データがアドレス毎にメモリに書き込まれる。
され、ANDゲート22は「L」が出力され、セレクタ
16は「L」がセットされる。分周回路12の出力12
AがANDゲート20の入力(ORゲート19の出力)
に「L」が与えられるため、出力は「L」一定である。
そのため反転回路18の出力18Aは、データがスルー
状態で出力され、切換回路8の入力に与えられる。そし
て分周回路10の出力10Aと、書き込み/読み出しモ
ード信号1Bの出力をORゲート21の入力に与え、こ
のとき出力は「H」の状態になる。そのため、切換回路
8の出力は8A側に出力される。このとき、セレクタ1
7の出力は、クロック発生回路6の出力クロック6Cを
メモリ5のWE(ライトイネーブル)に与えることによ
って、データがアドレス毎にメモリに書き込まれる。
【0011】次に、図6の回路におけるマーチの読み出
しについて説明する。CPU1の書き込み/読み出しモ
ード信号1Bが「L」、チェッカー/マーチモード出力
1Dが「L」のとき、セレクタ15には「L」がセット
される。このため、分周回路11の出力11Aが、アド
レス発生回路3、データ発生回路2、テスト終了検出回
路7にそれぞれ与えられる。このとき、ORゲート19
からは「H」が、ANDゲート22からは「L」が、ま
たセレクタ16からは分周回路12の出力12Aがそれ
ぞれ出力される。
しについて説明する。CPU1の書き込み/読み出しモ
ード信号1Bが「L」、チェッカー/マーチモード出力
1Dが「L」のとき、セレクタ15には「L」がセット
される。このため、分周回路11の出力11Aが、アド
レス発生回路3、データ発生回路2、テスト終了検出回
路7にそれぞれ与えられる。このとき、ORゲート19
からは「H」が、ANDゲート22からは「L」が、ま
たセレクタ16からは分周回路12の出力12Aがそれ
ぞれ出力される。
【0012】このためANDゲート20の出力は、分周
回路12の出力が反転回路18に与えられてデータがス
ルー/反転を繰り返しされて、切換回路8の入力に与え
られる。そして分周回路10の出力10Aの出力が与え
られ、出力8B側に出力する時にはスルーデータを、ま
た出力8A側に出力する時は反転データを、それぞれ出
力する。そして、メモリ5のWEが「L」のときには、
セレクタ17にはNANDゲート23の出力が出力さ
れ、メモリ5に書き込まれている反転したデータがアド
レス発生回路3の出力によってアドレスがきまって書き
込まれる。
回路12の出力が反転回路18に与えられてデータがス
ルー/反転を繰り返しされて、切換回路8の入力に与え
られる。そして分周回路10の出力10Aの出力が与え
られ、出力8B側に出力する時にはスルーデータを、ま
た出力8A側に出力する時は反転データを、それぞれ出
力する。そして、メモリ5のWEが「L」のときには、
セレクタ17にはNANDゲート23の出力が出力さ
れ、メモリ5に書き込まれている反転したデータがアド
レス発生回路3の出力によってアドレスがきまって書き
込まれる。
【0013】メモリ5のWEが「H」のときは読み出し
状態であり、メモリ5はアドレス発生回路3の出力によ
りデータが読み出され、比較器4に与えられる。比較器
4は、メモリ5の読み出しデータと切換回路8の出力と
を比較し(このときはメモリ5のWEがREADの出力
データをイネーブルによって制御して)、一致、不一致
を検出する。不一致のときは、比較器4は不一致信号4
Aを出力し、これはFF9のセット入力に与えられてF
F9はセット状態になり、不良信号31を出力する。
状態であり、メモリ5はアドレス発生回路3の出力によ
りデータが読み出され、比較器4に与えられる。比較器
4は、メモリ5の読み出しデータと切換回路8の出力と
を比較し(このときはメモリ5のWEがREADの出力
データをイネーブルによって制御して)、一致、不一致
を検出する。不一致のときは、比較器4は不一致信号4
Aを出力し、これはFF9のセット入力に与えられてF
F9はセット状態になり、不良信号31を出力する。
【0014】次に、図6の回路においてチェッカーボー
ドの書き込みについて説明する。ここで、チェッカーボ
ードとは、メモリの全セルに交互に「H」と「L」を市
松模様に書き込み、つぎに読み出して比較するものであ
り、これによりセルの不良の検出とともにセル間のデー
タ干渉や最下位アドレスビットの多重選択不良を検出す
ることができる。図6の回路では、CPU1のメモリ書
込みモード出力1Bが「H」、チェッカー/マーチモー
ド出力1Dが「H」のとき、セレクタ15にはHがセッ
トされクロック発生回路6の出力クロック6Aが出力さ
れ、アドレス発生回路3、データ発生回路2、テスト終
了検出回路7に与えられる。
ドの書き込みについて説明する。ここで、チェッカーボ
ードとは、メモリの全セルに交互に「H」と「L」を市
松模様に書き込み、つぎに読み出して比較するものであ
り、これによりセルの不良の検出とともにセル間のデー
タ干渉や最下位アドレスビットの多重選択不良を検出す
ることができる。図6の回路では、CPU1のメモリ書
込みモード出力1Bが「H」、チェッカー/マーチモー
ド出力1Dが「H」のとき、セレクタ15にはHがセッ
トされクロック発生回路6の出力クロック6Aが出力さ
れ、アドレス発生回路3、データ発生回路2、テスト終
了検出回路7に与えられる。
【0015】そのときORゲート19は「H」が出力さ
れ、ANDゲート22には「L」が出されて、セレクタ
16にセットされる。ANDゲート20の入力は、OR
ゲート19の出力が「H」のため、ANDゲート20の
出力は分周回路12の出力12Aになる。そのため、反
転回路出力8Aはアドレス毎にスルー/反転した値を出
力し、またORゲート21には入力に「H」の信号がく
るため、切換回路8には「H」の値が与えられ、出力は
8A側に出力される。
れ、ANDゲート22には「L」が出されて、セレクタ
16にセットされる。ANDゲート20の入力は、OR
ゲート19の出力が「H」のため、ANDゲート20の
出力は分周回路12の出力12Aになる。そのため、反
転回路出力8Aはアドレス毎にスルー/反転した値を出
力し、またORゲート21には入力に「H」の信号がく
るため、切換回路8には「H」の値が与えられ、出力は
8A側に出力される。
【0016】このときセレクタ17の出力は、クロック
発生回路6の出力クロック6Cをメモリ5のWEに与え
ることにより、データがアドレス毎に「H」→「L」→
「H」→「L」と反転しながらメモリ5に書き込まれ
る。
発生回路6の出力クロック6Cをメモリ5のWEに与え
ることにより、データがアドレス毎に「H」→「L」→
「H」→「L」と反転しながらメモリ5に書き込まれ
る。
【0017】次に、チェッカーボードの読み出しモード
について説明する。CPU1の書き込み/読み出しモー
ド信号1Bが「L」、チェッカー/マーチモード出力1
Dが「H」のとき、セレクタ15には「L」がセットさ
れる。そして、分周回路11の出力11Aが出力され
え、アドレス発生回路3、データ発生回路2、テスト終
了検出回路7にそれぞれ与えられる。そのとき、ORゲ
ート19は「H」が出力され、ANDゲート22の第1
の入力には「H」がセットされる。
について説明する。CPU1の書き込み/読み出しモー
ド信号1Bが「L」、チェッカー/マーチモード出力1
Dが「H」のとき、セレクタ15には「L」がセットさ
れる。そして、分周回路11の出力11Aが出力され
え、アドレス発生回路3、データ発生回路2、テスト終
了検出回路7にそれぞれ与えられる。そのとき、ORゲ
ート19は「H」が出力され、ANDゲート22の第1
の入力には「H」がセットされる。
【0018】また、セレクタ16には分周回路14の出
力14Aが出力される。このため、ANDゲート20の
出力は分周回路1Aの出力が反転回路18に与えられ、
データがスルー/反転を繰り返して出力され、切換回路
8の入力に与えられる。そして、分周回路10の出力1
0Aの出力が切換回路8に与えられ、出力8B側に出力
する時はスルーデータを、また出力8A側に出力する時
は反転データを、それぞれ出力する。これ以下は、マー
チの読み出しの場合と同じ動作をする。
力14Aが出力される。このため、ANDゲート20の
出力は分周回路1Aの出力が反転回路18に与えられ、
データがスルー/反転を繰り返して出力され、切換回路
8の入力に与えられる。そして、分周回路10の出力1
0Aの出力が切換回路8に与えられ、出力8B側に出力
する時はスルーデータを、また出力8A側に出力する時
は反転データを、それぞれ出力する。これ以下は、マー
チの読み出しの場合と同じ動作をする。
【0019】また、セレクタ15は、分周回路11の出
力11A又はクロック発生回路6の出力クロック6Aの
どちらかをセレクトしてアドレス発生回路3のアドレス
を+1又は−1にし、データ発生回路2のデータを+1
又は−1又は前の状態を保持する。同時に、テスト終了
検出回路7は、セレクタ15の出力によってカウントダ
ウンし、カウントが「0」になるとテスト終了とみな
し、テスト終了信号を出し、クロック発生回路6に与え
る。クロック発生回路6はテスト終了信号を与えられる
とクロック発生を停止する。
力11A又はクロック発生回路6の出力クロック6Aの
どちらかをセレクトしてアドレス発生回路3のアドレス
を+1又は−1にし、データ発生回路2のデータを+1
又は−1又は前の状態を保持する。同時に、テスト終了
検出回路7は、セレクタ15の出力によってカウントダ
ウンし、カウントが「0」になるとテスト終了とみな
し、テスト終了信号を出し、クロック発生回路6に与え
る。クロック発生回路6はテスト終了信号を与えられる
とクロック発生を停止する。
【0020】このように、図6の半導体メモリの故障自
己診断装置では、メモリの診断をクロック発生回路6の
出力クロック6A、6B、6C、6D、6Eのサイクル
で行う。
己診断装置では、メモリの診断をクロック発生回路6の
出力クロック6A、6B、6C、6D、6Eのサイクル
で行う。
【0021】
【発明が解決しようとする課題】図6の構成は、メモリ
の故障自己判断をする際において、アドレッシングのマ
ーチとデータ発生のチェッカーが可能であり、メモリの
故障検出率を高めることができるものであるが、分周回
路が5回路、セレクタが3回路、ゲートを6個必要とし
たため、回路規模が大きく、また回路が複雑になるとい
う問題がある。
の故障自己判断をする際において、アドレッシングのマ
ーチとデータ発生のチェッカーが可能であり、メモリの
故障検出率を高めることができるものであるが、分周回
路が5回路、セレクタが3回路、ゲートを6個必要とし
たため、回路規模が大きく、また回路が複雑になるとい
う問題がある。
【0022】この発明は、小規模な簡単な回路で、メモ
リの故障診断の時に、マーチとチェッカーを同時に実行
できてメモリの故障検出率を高めることができる半導体
メモリの故障自己診断装置を提供すること目的とする。
リの故障診断の時に、マーチとチェッカーを同時に実行
できてメモリの故障検出率を高めることができる半導体
メモリの故障自己診断装置を提供すること目的とする。
【0023】
【課題を解決するための手段】この目的を達成するた
め、この発明は、診断のシーケンスプログラムが書き込
まれてライトモード信号とテストスタート信号を出力す
るCPUと、メモリへの書き込み及びメモリ読み出し時
の期待データを発生するデータ発生回路と、前記メモリ
へ書き込み及び読み出し時のアドレスを発生するアドレ
ス発生回路と、前記CPUのテストスタート信号で起動
して出力を発生するクロック発生回路と、テスト終了を
検出して前記クロック発生回路の動作を停止させる停止
信号を出力するテスト終了検出回路と、前記クロック発
生回路の出力と前記CPUのテストスタート信号を入力
とするORゲートと、前記クロック発生回路の出力をセ
ット信号とし前記ORゲートの出力をリセット信号とす
るフリップフロップと、前記アドレス発生回路の出力ア
ドレスのうちの最下位ビットの出力と前記フリップフロ
ップの出力を入力とするEORゲートと、前記データ発
生回路の出力と前記EORゲートの出力を入力として前
記データ発生回路の出力を反転または非反転して前記メ
モリ及び比較器に出力するEORゲートと、前記クロッ
ク発生回路の出力を入力として反転した出力を前記メモ
リのライトイネーブル入力に出力するNOTゲートと、
前記CPUのライトモード信号とクロック発生回路の出
力を入力とするNANDゲートと、前記メモリの読み出
しデータを第1の入力とし、前記EORゲートの出力を
期待データとして第2の入力とし、前記NANDゲート
の出力でイネーブル信号をイネーブル入力とし、該イネ
ーブル信号により比較するかしないか制御し、比較する
時は前記第1の入力と前記第2の入力の一致、不一致を
検出する比較器と、前記比較器の出力をセット信号とし
て前記CPUのテストスタート信号をリセット信号とす
るフリップフロップとを備える。
め、この発明は、診断のシーケンスプログラムが書き込
まれてライトモード信号とテストスタート信号を出力す
るCPUと、メモリへの書き込み及びメモリ読み出し時
の期待データを発生するデータ発生回路と、前記メモリ
へ書き込み及び読み出し時のアドレスを発生するアドレ
ス発生回路と、前記CPUのテストスタート信号で起動
して出力を発生するクロック発生回路と、テスト終了を
検出して前記クロック発生回路の動作を停止させる停止
信号を出力するテスト終了検出回路と、前記クロック発
生回路の出力と前記CPUのテストスタート信号を入力
とするORゲートと、前記クロック発生回路の出力をセ
ット信号とし前記ORゲートの出力をリセット信号とす
るフリップフロップと、前記アドレス発生回路の出力ア
ドレスのうちの最下位ビットの出力と前記フリップフロ
ップの出力を入力とするEORゲートと、前記データ発
生回路の出力と前記EORゲートの出力を入力として前
記データ発生回路の出力を反転または非反転して前記メ
モリ及び比較器に出力するEORゲートと、前記クロッ
ク発生回路の出力を入力として反転した出力を前記メモ
リのライトイネーブル入力に出力するNOTゲートと、
前記CPUのライトモード信号とクロック発生回路の出
力を入力とするNANDゲートと、前記メモリの読み出
しデータを第1の入力とし、前記EORゲートの出力を
期待データとして第2の入力とし、前記NANDゲート
の出力でイネーブル信号をイネーブル入力とし、該イネ
ーブル信号により比較するかしないか制御し、比較する
時は前記第1の入力と前記第2の入力の一致、不一致を
検出する比較器と、前記比較器の出力をセット信号とし
て前記CPUのテストスタート信号をリセット信号とす
るフリップフロップとを備える。
【0024】
【作用】この構成によれば、分周回路5回路、セレクタ
3回路、ゲート6個必要とした従来構成に比べて、同じ
機能で回路規模を小さくでき、また回路が容易に構成さ
れるようになる。
3回路、ゲート6個必要とした従来構成に比べて、同じ
機能で回路規模を小さくでき、また回路が容易に構成さ
れるようになる。
【0025】
【実施例】つぎに、この発明による半導体メモリ故障自
己診断装置の実施例の構成を図1に示す。図1の1はC
PU、2はデータ発生回路、3はアドレス発生回路、4
は比較器、5はメモリ、6はクロック発生回路、7はテ
スト終了検出回路、8と9はFF、110はORゲー
ト、111と112はEORゲート、113はNAND
ゲート、114はNOTゲートである。図1で、CPU
1の出力1Bは書き込みモードで「H」、マーチ&チェ
ッカーモードで「L」を出力する。
己診断装置の実施例の構成を図1に示す。図1の1はC
PU、2はデータ発生回路、3はアドレス発生回路、4
は比較器、5はメモリ、6はクロック発生回路、7はテ
スト終了検出回路、8と9はFF、110はORゲー
ト、111と112はEORゲート、113はNAND
ゲート、114はNOTゲートである。図1で、CPU
1の出力1Bは書き込みモードで「H」、マーチ&チェ
ッカーモードで「L」を出力する。
【0026】図1で、メモリ5をテストする前には、各
部の条件を設定する。つまり、CPU1から入力データ
1Aによりテストするアドレス範囲のスタートアドレス
をアドレス発生回路3に与える。同様に、入力データ1
Aによりテストするアドレスの範囲をテスト終了検出回
路7に与える。
部の条件を設定する。つまり、CPU1から入力データ
1Aによりテストするアドレス範囲のスタートアドレス
をアドレス発生回路3に与える。同様に、入力データ1
Aによりテストするアドレスの範囲をテスト終了検出回
路7に与える。
【0027】つぎに、64Kの容量をもつメモリ5をテ
ストする時の条件の例を図2を参照して説明する。図2
で、64Kのうち0番地から99番地までテストする場
合は、アドレス発生回路3には「0」をセットし、テス
ト終了検出回路7には(99−0+1)=100を与え
る。またデータ発生回路2には、CPU1の入力データ
1Aによりテストデータを与える。
ストする時の条件の例を図2を参照して説明する。図2
で、64Kのうち0番地から99番地までテストする場
合は、アドレス発生回路3には「0」をセットし、テス
ト終了検出回路7には(99−0+1)=100を与え
る。またデータ発生回路2には、CPU1の入力データ
1Aによりテストデータを与える。
【0028】次に、図1の装置におけるマーチとチェッ
カーの書き込みの場合について説明する。ここで、マー
チとは、メモリの全てのセルに「0」を書き込んだあ
と、1セルづつ読み出し、反転データの読み込みを繰り
返していき、続いて反転したデータについて、同様のシ
ーケンスを繰り返すことにより、アドレス系の固定不良
がほぼ完全に検出できるものである。またチェッカーと
は、メモリの全セルに交互に「1」「0」を市松模様に
書き込み、次に読み出して比較するものであり、セルの
不良の検出とともにセル間のデータ干渉や最下位アドレ
スビットの多重選択不良を検出するものである。
カーの書き込みの場合について説明する。ここで、マー
チとは、メモリの全てのセルに「0」を書き込んだあ
と、1セルづつ読み出し、反転データの読み込みを繰り
返していき、続いて反転したデータについて、同様のシ
ーケンスを繰り返すことにより、アドレス系の固定不良
がほぼ完全に検出できるものである。またチェッカーと
は、メモリの全セルに交互に「1」「0」を市松模様に
書き込み、次に読み出して比較するものであり、セルの
不良の検出とともにセル間のデータ干渉や最下位アドレ
スビットの多重選択不良を検出するものである。
【0029】初めに、全アドレスにチェッカーデータを
書く。そして、CPU1のライトモード信号1Bは
「H」を出力し、NANDゲート113に与えること
で、NANDゲート113の出力は「H」となり、また
比較器4のイネーブル入力に与えることで、比較器4は
比較しなくなる。
書く。そして、CPU1のライトモード信号1Bは
「H」を出力し、NANDゲート113に与えること
で、NANDゲート113の出力は「H」となり、また
比較器4のイネーブル入力に与えることで、比較器4は
比較しなくなる。
【0030】CPU1からスタート信号1Cがクロック
発生回路6に与えられると、クロック発生回路6は起動
して、クロック6A・6B・6C・6Dが順に繰り返し
出力する。また、スタート信号1Cは、ORゲート11
0を経由してFF8のリセット信号として与え、FF8
の出力を「L」にする。
発生回路6に与えられると、クロック発生回路6は起動
して、クロック6A・6B・6C・6Dが順に繰り返し
出力する。また、スタート信号1Cは、ORゲート11
0を経由してFF8のリセット信号として与え、FF8
の出力を「L」にする。
【0031】クロック6Aは、NANDゲート113に
与えられるが、CPU1からのライトモード信号18が
「H」のため、これを受けつけない。クロック6BはF
F8のリセット信号として与え、FF8の出力を「H」
にし、EORゲート112に与える。EORゲート11
2は、アドレス発生回路3の出力のうち、アドレスの最
下位ビットのA0信号とEORした出力112Aを、E
ORゲート111に与える。
与えられるが、CPU1からのライトモード信号18が
「H」のため、これを受けつけない。クロック6BはF
F8のリセット信号として与え、FF8の出力を「H」
にし、EORゲート112に与える。EORゲート11
2は、アドレス発生回路3の出力のうち、アドレスの最
下位ビットのA0信号とEORした出力112Aを、E
ORゲート111に与える。
【0032】データ発生回路2の出力は、EORゲート
111に与えられ、EORゲート112の出力である反
転信号112Aにより、データを反転または非反転し
て、メモリ5の入力データに与えられる。クロック6C
は、NOTゲート114によって反転し、メモリ5のW
E(ライトイネーブル)入力に与えられ、メモリ5にデ
ータを書き込む。クロック6Dは、アドレス発生回路
3、データ発生回路2、テスト終了検出回路7に与えら
れ、次にデータがセットされる。そして、テスト終了検
出回路7からテスト終了の時の停止信号が出力し、クロ
ック発生回路6の動作を停止する迄、これらが繰り返さ
れ、データがアドレスごとに「0101…」とメモリに
書き込まれる。
111に与えられ、EORゲート112の出力である反
転信号112Aにより、データを反転または非反転し
て、メモリ5の入力データに与えられる。クロック6C
は、NOTゲート114によって反転し、メモリ5のW
E(ライトイネーブル)入力に与えられ、メモリ5にデ
ータを書き込む。クロック6Dは、アドレス発生回路
3、データ発生回路2、テスト終了検出回路7に与えら
れ、次にデータがセットされる。そして、テスト終了検
出回路7からテスト終了の時の停止信号が出力し、クロ
ック発生回路6の動作を停止する迄、これらが繰り返さ
れ、データがアドレスごとに「0101…」とメモリに
書き込まれる。
【0033】次に、マーチとチェッカーの読み出し、書
き込みの場合について説明する。CPU1のライトモー
ド信号1Bは「L」を出力し、NANDゲート113に
与え、NANDゲート113はクロック6Aにより出力
113Aが制御される。CPUの1Aにより、アドレス
発生回路3、テスト終了検出回路7に、書き込みの時と
同じデータをセットし、データ発生回路2には反転した
データがセットされる。
き込みの場合について説明する。CPU1のライトモー
ド信号1Bは「L」を出力し、NANDゲート113に
与え、NANDゲート113はクロック6Aにより出力
113Aが制御される。CPUの1Aにより、アドレス
発生回路3、テスト終了検出回路7に、書き込みの時と
同じデータをセットし、データ発生回路2には反転した
データがセットされる。
【0034】CPU1からスタート信号1Cがクロック
発生回路6に与えられるとクロック発生回路6は起動
し、クロック6A・6B・6C・6Dが順に繰り返し出
力する。クロック6AはNANDゲート113に与えら
れる。ここで、CPU1からのライトモード信号1Bが
「L」のため、クロック6Aを反転し、比較器4のイネ
ーブル信号として与え、メモリ5の出力とEORゲート
111の期待データ111Aと比較して、一致、不一致
を検出する。
発生回路6に与えられるとクロック発生回路6は起動
し、クロック6A・6B・6C・6Dが順に繰り返し出
力する。クロック6AはNANDゲート113に与えら
れる。ここで、CPU1からのライトモード信号1Bが
「L」のため、クロック6Aを反転し、比較器4のイネ
ーブル信号として与え、メモリ5の出力とEORゲート
111の期待データ111Aと比較して、一致、不一致
を検出する。
【0035】不一致の時は、比較器4は不一致信号4A
を出力し、FF9のセット入力に与えられ、FF9はセ
ット状態となり、不良信号9Aを出力する。クロック6
B・6C・6Dは、マーチとチェッカーの書き込みの場
合と同じ動作を行う。この動作は、テスト終了検出回路
7からテスト終了の時の停止信号が出力され、クロック
発生回路6の動作を停止するまで繰り返され、データが
アドレス毎に、0番地0:リード後 1:ライト、1番
地1:リード後 0:ライト、2番地 0:リード後
1:ライト‥‥を繰り返す。そして、このようにしてメ
モリ5の自己診断が行われる。
を出力し、FF9のセット入力に与えられ、FF9はセ
ット状態となり、不良信号9Aを出力する。クロック6
B・6C・6Dは、マーチとチェッカーの書き込みの場
合と同じ動作を行う。この動作は、テスト終了検出回路
7からテスト終了の時の停止信号が出力され、クロック
発生回路6の動作を停止するまで繰り返され、データが
アドレス毎に、0番地0:リード後 1:ライト、1番
地1:リード後 0:ライト、2番地 0:リード後
1:ライト‥‥を繰り返す。そして、このようにしてメ
モリ5の自己診断が行われる。
【0036】図3に、図1の装置におけるマーチとチェ
ッカーの書き込みモードと、読み出し/書き込みモード
のタイムチャートを示した。図3の(a)・(b)・
(c)・(d)は、クロック発生回路6の出力である。
より詳しくは、(a)はクロック6Aの波形、(b)は
クロック6Bの波形、(c)はクロック6Cの波形、
(d)はクロック6Dの波形である。図3(e)は、C
PU1のライトモード信号1Bであり、Hレベル一定で
ある。図3(f)はアドレス発生回路3の出力であり、
図3(d)のクロック6Dに同期してアドレスを発生す
る。図3(g)はデータ発生回路2の出力であり、Hレ
ベル一定である。図3(h)は、FF8の出力8Aの波
形であり、クロック発生回路6のクロック6Bに同期し
てHレベルになり、またクロック6Dに同期してLレベ
ルになる。
ッカーの書き込みモードと、読み出し/書き込みモード
のタイムチャートを示した。図3の(a)・(b)・
(c)・(d)は、クロック発生回路6の出力である。
より詳しくは、(a)はクロック6Aの波形、(b)は
クロック6Bの波形、(c)はクロック6Cの波形、
(d)はクロック6Dの波形である。図3(e)は、C
PU1のライトモード信号1Bであり、Hレベル一定で
ある。図3(f)はアドレス発生回路3の出力であり、
図3(d)のクロック6Dに同期してアドレスを発生す
る。図3(g)はデータ発生回路2の出力であり、Hレ
ベル一定である。図3(h)は、FF8の出力8Aの波
形であり、クロック発生回路6のクロック6Bに同期し
てHレベルになり、またクロック6Dに同期してLレベ
ルになる。
【0037】図3(i)はEORゲート12の出力12
Aの波形であり、アドレス発生回路3の出力アドレスの
うち最下位ビットのA0信号と図3(h)のEOR出力
で、メモリ5の書き込みデータの反転信号となる。
Aの波形であり、アドレス発生回路3の出力アドレスの
うち最下位ビットのA0信号と図3(h)のEOR出力
で、メモリ5の書き込みデータの反転信号となる。
【0038】図3(j)は、EORゲート111の出力
111Aの波形であり、図3(g)と図3(i)とのE
OR出力で、メモリ5の書き込みデータとなる。図3
(k)は、NOTゲート114の出力114Aの波形で
あり、図3(c)を反転し、メモリ5の書き込み信号と
なり、偶数アドレスで0を書き込み、奇数アドレスで1
を書き込む。なお、以上の図3の(a)〜(k)は、書
き込みモードのタイムチャートである。
111Aの波形であり、図3(g)と図3(i)とのE
OR出力で、メモリ5の書き込みデータとなる。図3
(k)は、NOTゲート114の出力114Aの波形で
あり、図3(c)を反転し、メモリ5の書き込み信号と
なり、偶数アドレスで0を書き込み、奇数アドレスで1
を書き込む。なお、以上の図3の(a)〜(k)は、書
き込みモードのタイムチャートである。
【0039】図3(l)〜(o)は、クロック発生回路
6の出力であり、(l)はクロック6Aの波形、(m)
はクロック6Bの波形、(n)はクロック6Cの波形、
(o)はクロック6Dの波形である。図3(p)はCP
U1のライトモード信号1Bであり、「L」で一定であ
る。図3(q)はアドレス発生回路3の出力であり、図
3(o)に同期してアドレスを発生する。図3(r)は
データ発生回路2の出力であり、Lレベルで一定であ
る。図3(s)はFF8の出力8Aの波形であり、クロ
ック発生回路6のクロック出力6Bに同期してHレベル
になり、クロック6Dに同期してLレベルになる。図3
(t)はEORゲート112の出力112Aの波形であ
り、アドレス発生回路3の出力アドレスのうち最下位ビ
ットのA0信号と図3(s)のEOR出力で、メモリ5
の書き込みデータ及びメモリ5の読み出しデータに対す
る期待データの反転信号となる。図3(u)はEORゲ
ート111の出力111Aの波形であり、図3(r)と
図3(t)のEOR出力で、メモリ5の書き込みデータ
及びメモリ5の読み出しデータの期待値となる。
6の出力であり、(l)はクロック6Aの波形、(m)
はクロック6Bの波形、(n)はクロック6Cの波形、
(o)はクロック6Dの波形である。図3(p)はCP
U1のライトモード信号1Bであり、「L」で一定であ
る。図3(q)はアドレス発生回路3の出力であり、図
3(o)に同期してアドレスを発生する。図3(r)は
データ発生回路2の出力であり、Lレベルで一定であ
る。図3(s)はFF8の出力8Aの波形であり、クロ
ック発生回路6のクロック出力6Bに同期してHレベル
になり、クロック6Dに同期してLレベルになる。図3
(t)はEORゲート112の出力112Aの波形であ
り、アドレス発生回路3の出力アドレスのうち最下位ビ
ットのA0信号と図3(s)のEOR出力で、メモリ5
の書き込みデータ及びメモリ5の読み出しデータに対す
る期待データの反転信号となる。図3(u)はEORゲ
ート111の出力111Aの波形であり、図3(r)と
図3(t)のEOR出力で、メモリ5の書き込みデータ
及びメモリ5の読み出しデータの期待値となる。
【0040】図3(v)はNOTゲート114の出力1
14Aの波形であり、図3(n)を反転し、メモリ5の
書き込み信号となり、偶数アドレスで1を書き込み、奇
数アドレスで0を書き込む。図3(w)はNANDゲー
ト113の出力113Aの波形であり、図3(p)がL
レベル一定のため、図3(l)の波形を反転し、比較器
4のイネーブル信号となり、偶数アドレスで1を期待
し、また奇数アドレスで0を期待する。図3(l)〜
(w)は、マーチとチェッカーの読み出し/書き込みモ
ードのタイムチャートである。
14Aの波形であり、図3(n)を反転し、メモリ5の
書き込み信号となり、偶数アドレスで1を書き込み、奇
数アドレスで0を書き込む。図3(w)はNANDゲー
ト113の出力113Aの波形であり、図3(p)がL
レベル一定のため、図3(l)の波形を反転し、比較器
4のイネーブル信号となり、偶数アドレスで1を期待
し、また奇数アドレスで0を期待する。図3(l)〜
(w)は、マーチとチェッカーの読み出し/書き込みモ
ードのタイムチャートである。
【0041】図4に、図1の実施例のより具体的な回路
構成を示す。図4において、データ発生回路2にはFF
を、アドレス発生回路3にはアップカウンタを、またテ
スト終了検出回路7にはダウンカウンタをそれぞれ使用
している。そして、入力データ15は、FF2とアップ
カウンタ3とダウンカウンタ7Aの入力に接続され、ア
ドレス発生回路(アップカウンタ)3の出力は、メモリ
5のアドレス入力に接続され、しかも最下位ビットのA
0信号は、EOR12の入力に接続される。データ発生
回路(FF)2の出力は、EORゲート111の入力に
接続される。
構成を示す。図4において、データ発生回路2にはFF
を、アドレス発生回路3にはアップカウンタを、またテ
スト終了検出回路7にはダウンカウンタをそれぞれ使用
している。そして、入力データ15は、FF2とアップ
カウンタ3とダウンカウンタ7Aの入力に接続され、ア
ドレス発生回路(アップカウンタ)3の出力は、メモリ
5のアドレス入力に接続され、しかも最下位ビットのA
0信号は、EOR12の入力に接続される。データ発生
回路(FF)2の出力は、EORゲート111の入力に
接続される。
【0042】テストスタート信号117は、FF9のリ
セット入力に接続されるとともに、クロック発生回路6
及びORゲート110の入力に接続される。ライトモー
ド116は、NANDゲート113の入力に接続され、
メモリ5の読み出し時に期待データと比較するかしない
かを制御する。クロック発生回路6の出力6Aは、NA
NDゲート113の入力に接続され、NANDゲート1
13の出力113Aは、比較器(EORゲート)4のイ
ネーブル入力に接続される。
セット入力に接続されるとともに、クロック発生回路6
及びORゲート110の入力に接続される。ライトモー
ド116は、NANDゲート113の入力に接続され、
メモリ5の読み出し時に期待データと比較するかしない
かを制御する。クロック発生回路6の出力6Aは、NA
NDゲート113の入力に接続され、NANDゲート1
13の出力113Aは、比較器(EORゲート)4のイ
ネーブル入力に接続される。
【0043】クロック発生回路6の出力6Bは、FF8
のセット入力に接続される。クロック発生回路6の出力
6Cは、NOTゲート114の入力に接続され、NOT
ゲート114は反転した出力114Aをメモリ5のWE
入力に接続する。クロック発生回路6の出力6Dは、O
Rゲート110に接続され、ORゲート110の出力は
FF8のリセット入力に接続される。FF8の出力8A
は、EORゲート112の入力に接続され、EORゲー
ト112の出力112Aは、EORゲート111の入力
に接続される。
のセット入力に接続される。クロック発生回路6の出力
6Cは、NOTゲート114の入力に接続され、NOT
ゲート114は反転した出力114Aをメモリ5のWE
入力に接続する。クロック発生回路6の出力6Dは、O
Rゲート110に接続され、ORゲート110の出力は
FF8のリセット入力に接続される。FF8の出力8A
は、EORゲート112の入力に接続され、EORゲー
ト112の出力112Aは、EORゲート111の入力
に接続される。
【0044】EORゲート111の出力111Aは、メ
モリ5のデータ入力に接続されるとともに、比較器(E
ORゲート)4の入力に接続される。メモリ5の出力デ
ータは、比較器(EORゲート)4の入力に接続され、
比較器(EORゲート)4の出力はFF9のセット入力
に接続される。FF9の出力9Aは、ANDゲート12
0の入力に接続され、かつ外部端子に接続される。FF
9は、メモリ不良のときだけセットされる。
モリ5のデータ入力に接続されるとともに、比較器(E
ORゲート)4の入力に接続される。メモリ5の出力デ
ータは、比較器(EORゲート)4の入力に接続され、
比較器(EORゲート)4の出力はFF9のセット入力
に接続される。FF9の出力9Aは、ANDゲート12
0の入力に接続され、かつ外部端子に接続される。FF
9は、メモリ不良のときだけセットされる。
【0045】ダウンカウンタ7Aの出力は、ゼロ一致検
出回路7Bに接続され、ゼロ一致検出回路7Bは、ダウ
ンカウンタ7Aの出力が「0」になるのを検出し、OR
ゲート119の入力に接続される。
出回路7Bに接続され、ゼロ一致検出回路7Bは、ダウ
ンカウンタ7Aの出力が「0」になるのを検出し、OR
ゲート119の入力に接続される。
【0046】不良停止モード118は、ANDゲート1
20に接続され、ANDゲート120の出力はORゲー
ト119の入力に接続され、ORゲート119の出力は
クロック発生回路6に接続される。
20に接続され、ANDゲート120の出力はORゲー
ト119の入力に接続され、ORゲート119の出力は
クロック発生回路6に接続される。
【0047】ORゲート119は、ゼロ一致検出回路7
Bの出力とANDゲート120の出力をORしているの
で、どちらかの信号が「1」のとき、クロック発生回路
6に出力し、テストを終了させる。ANDゲート120
は、不良停止モード118が「1」のとき、FF9の不
良データ9AをORゲート119に出力する。
Bの出力とANDゲート120の出力をORしているの
で、どちらかの信号が「1」のとき、クロック発生回路
6に出力し、テストを終了させる。ANDゲート120
は、不良停止モード118が「1」のとき、FF9の不
良データ9AをORゲート119に出力する。
【0048】このように、最初の不良でテストを終了し
たいときは、不良停止モード118を「1」にしておく
と、最初の不良でクロック発生回路6が停止し、クロッ
ク発生回路6の出力6A・6B・6C・6Dは止まる。
たいときは、不良停止モード118を「1」にしておく
と、最初の不良でクロック発生回路6が停止し、クロッ
ク発生回路6の出力6A・6B・6C・6Dは止まる。
【0049】ここで、アップカウンタ3の値をみること
によって、不良となるアドレスを知ることができる。ま
た、全アドレス領域でテスト実行後、FF9の状態をみ
ることによって、不良メモリ5と不良ビットがわかる。
なお、ICテスタのテストパターンメモリは、通常多ビ
ットのデータをもっている。この場合は、比較器(EO
Rゲート)4及びEORゲート111、FF2及び9を
ビット数分と1つのORゲート21を追加するだけでよ
い。
によって、不良となるアドレスを知ることができる。ま
た、全アドレス領域でテスト実行後、FF9の状態をみ
ることによって、不良メモリ5と不良ビットがわかる。
なお、ICテスタのテストパターンメモリは、通常多ビ
ットのデータをもっている。この場合は、比較器(EO
Rゲート)4及びEORゲート111、FF2及び9を
ビット数分と1つのORゲート21を追加するだけでよ
い。
【0050】また、メモリ5をインターリーブしてメモ
リ回路を構築している場合は、EORゲート112の入
力に接続するアドレスA0信号を、上位のアドレスビッ
トの信号に変更するだけで、おのおののメモリにはチェ
ッカーで書き込みおよび読み出しができる。
リ回路を構築している場合は、EORゲート112の入
力に接続するアドレスA0信号を、上位のアドレスビッ
トの信号に変更するだけで、おのおののメモリにはチェ
ッカーで書き込みおよび読み出しができる。
【0051】図5に、図4の回路の4ビットの場合の具
体的な構成例を示した。すなわち、この場合には、EO
Rゲート111、比較器4を構成するEORゲート、並
びにFF9をそれぞれ4つづつ用いて構成される。
体的な構成例を示した。すなわち、この場合には、EO
Rゲート111、比較器4を構成するEORゲート、並
びにFF9をそれぞれ4つづつ用いて構成される。
【0052】
【発明の効果】この発明によれば、従来装置の分周回路
の代わりに反転信号発生用のFFを設けた構成としたの
で、従来装置に比べて回路規模を小さくでき、また回路
が容易に構成されるようになり、また事故検出率の高い
マーチとチェッカーで故障自己診断ができる、半導体メ
モリの故障自己診断装置を提供することができる。
の代わりに反転信号発生用のFFを設けた構成としたの
で、従来装置に比べて回路規模を小さくでき、また回路
が容易に構成されるようになり、また事故検出率の高い
マーチとチェッカーで故障自己診断ができる、半導体メ
モリの故障自己診断装置を提供することができる。
【図面の簡単な説明】
【図1】この発明による故障自己診断装置の実施例の構
成を示す回路図である。
成を示す回路図である。
【図2】図1の故障自己診断装置によりメモリをテスト
する場合の説明図である。
する場合の説明図である。
【図3】図1の故障自己診断装置におけるマーチ及びチ
ェッカーの書き込み、読み出し/書き込みテストのタイ
ムチャートである。
ェッカーの書き込み、読み出し/書き込みテストのタイ
ムチャートである。
【図4】図1の故障自己診断装置の具体的な構成図であ
る。
る。
【図5】4ビットの場合における図4の回路構成を示し
た回路図である。
た回路図である。
【図6】従来技術による故障自己診断装置の構成図であ
る。
る。
1 CPU 2 データ発生回路 3 アドレス発生回路 4 比較器 5 メモリ 6 クロック発生回路 7 テスト終了検出回路 8、9 FF 10〜14 ゲート
Claims (1)
- 【請求項1】 診断のシーケンスプログラムが書き込ま
れてライトモード信号(1B)とテストスタート信号(1C)を
出力するCPU(1) と、 メモリ(5) への書き込み及びメモリ読み出し時の期待デ
ータを発生するデータ発生回路(2) と、 メモリ(5) へ書き込み及び読み出し時のアドレスを発生
するアドレス発生回路(3) と、 CPU(1) のテストスタート信号(1C)で起動して出力(6
A,6B,6C,6D) を発生するクロック発生回路(6) と、 テスト終了を検出してクロック発生回路(6) の動作を停
止させる停止信号を出力するテスト終了検出回路(7)
と、 クロック発生回路(6) の出力(6D)とCPU(1) のテスト
スタート信号(1C)を入力とするORゲート(110) と、 クロック発生回路(6) の出力(6B)をセット信号としOR
ゲート(110) の出力をリセット信号とするフリップフロ
ップ(8) と、 アドレス発生回路(3) の出力アドレスのうちの最下位ビ
ットの出力とフリップフロップ(8) の出力(8A)を入力と
するEORゲート(112) と、 データ発生回路(2) の出力とEORゲート(112) の出力
(112A)を入力としてデータ発生回路(2) の出力を反転ま
たは非反転してメモリ(5) 及び比較器(4) に出力するE
ORゲート(111) と、 クロック発生回路(6) の出力(6C)を入力として反転した
出力(114A)をメモリ(5) のライトイネーブル入力に出力
するNOTゲート(114) と、 CPU(1) のライトモード信号(1B)とクロック発生回路
(6) の出力(6A)を入力とするNANDゲート(113) と、 メモリ(5) の読み出しデータを第1の入力とし、EOR
ゲート(111) の出力(111A)を期待データとして第2の入
力とし、NANDゲート(113) の出力でイネーブル信号
(113A)をイネーブル入力とし、イネーブル信号(113A)に
より比較するかしないか制御し、比較する時は前記第1
の入力と前記第2の入力の一致、不一致を検出する比較
器(4) と、 比較器(4) の出力をセット信号としてCPU(1) のテス
トスタート信号(1C)をリセット信号とするフリップフロ
ップ(9) とを備えることを特徴とする半導体メモリの自
己診断装置。
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