JP2001168335A - 縦型半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 パワーＭＯＳ電界効果トランジスタのＯＮ動
作時の抵抗を下げつつ、耐圧を上げることが可能なパワ
ーＭＯＳ電界効果トランジスタを提供すること。 【解決手段】 ｎ+型ドリフト領域１８ｂのｎ型不純物
濃度は、ｎ型ドリフト領域１８ａ、１２ａ、１２ｂのｎ
型不純物濃度より高いので、ｎ+型ドリフト領域１８ｂ
の抵抗は、これらの領域の抵抗より低い。また、ｐ型ボ
ディ領域１４ａは、ｐ+型ボディ領域１６ａとｎ型ドリ
フト領域１２ａとの間に位置し、ｐ型ボディ領域１４ｂ
は、ｐ+型ボディ領域１６ｂとｎ型ドリフト領域１２ｂ
との間に位置している。ｐ型ボディ領域１４ａ、１４ｂ
により空乏層が広がりやすくなるので、耐圧が向上す
る。
作時の抵抗を下げつつ、耐圧を上げることが可能なパワ
ーＭＯＳ電界効果トランジスタを提供すること。 【解決手段】 ｎ+型ドリフト領域１８ｂのｎ型不純物
濃度は、ｎ型ドリフト領域１８ａ、１２ａ、１２ｂのｎ
型不純物濃度より高いので、ｎ+型ドリフト領域１８ｂ
の抵抗は、これらの領域の抵抗より低い。また、ｐ型ボ
ディ領域１４ａは、ｐ+型ボディ領域１６ａとｎ型ドリ
フト領域１２ａとの間に位置し、ｐ型ボディ領域１４ｂ
は、ｐ+型ボディ領域１６ｂとｎ型ドリフト領域１２ｂ
との間に位置している。ｐ型ボディ領域１４ａ、１４ｂ
により空乏層が広がりやすくなるので、耐圧が向上す
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、縦型半導体装置に
関するものである。
関するものである。
【０００２】
【背景技術】パワーＭＯＳ（Metal Oxide Semiconducto
r）電界効果トランジスタは、例えば、家庭用電気機器
や自動車のモータの電力変換や電力制御に使われる半導
体素子の一種である。図１１は、パワーＭＯＳ電界効果
トランジスタの一般的な構造を示す断面図である。この
ようなパワーＭＯＳ電界効果トランジスタは、例えば、
ＣＱ出版株式会社発行の「トランジスタ技術ＳＰＥＣＩ
ＡＬ Ｎｏ．５４」の第３１頁に開示されている。以
下、このパワーＭＯＳ電界効果トランジスタについて説
明する。
r）電界効果トランジスタは、例えば、家庭用電気機器
や自動車のモータの電力変換や電力制御に使われる半導
体素子の一種である。図１１は、パワーＭＯＳ電界効果
トランジスタの一般的な構造を示す断面図である。この
ようなパワーＭＯＳ電界効果トランジスタは、例えば、
ＣＱ出版株式会社発行の「トランジスタ技術ＳＰＥＣＩ
ＡＬ Ｎｏ．５４」の第３１頁に開示されている。以
下、このパワーＭＯＳ電界効果トランジスタについて説
明する。
【０００３】パワーＭＯＳ電界効果トランジスタ５００
は、ゲート電極５５０、ｎ+型ドレイン領域５１０およ
びｎ+型ソース領域５４０ａ、５４０ｂを含む。
は、ゲート電極５５０、ｎ+型ドレイン領域５１０およ
びｎ+型ソース領域５４０ａ、５４０ｂを含む。
【０００４】ｎ+型ドレイン領域５１０上には、ｎ-型シ
リコン領域５２０が位置している。ｎ-型シリコン領域
５２０内には、ｐ型シリコン領域５３０ａおよびｐ型シ
リコン領域５３０ｂが位置している。ｐ型シリコン領域
５３０ａとｐ型シリコン領域５３０ｂとの間は、所定の
間隔が設けられている。この間隔のところにあるｎ-型
シリコン領域５２０を、領域Ａとする。ｐ型シリコン領
域５３０ａとｎ-型シリコン領域５２０とで、ｐｎ接合
部５８０ａが構成されている。また、ｐ型シリコン領域
５３０ｂとｎ-型シリコン領域５２０とで、ｐｎ接合部
５８０ｂが構成されている。
リコン領域５２０が位置している。ｎ-型シリコン領域
５２０内には、ｐ型シリコン領域５３０ａおよびｐ型シ
リコン領域５３０ｂが位置している。ｐ型シリコン領域
５３０ａとｐ型シリコン領域５３０ｂとの間は、所定の
間隔が設けられている。この間隔のところにあるｎ-型
シリコン領域５２０を、領域Ａとする。ｐ型シリコン領
域５３０ａとｎ-型シリコン領域５２０とで、ｐｎ接合
部５８０ａが構成されている。また、ｐ型シリコン領域
５３０ｂとｎ-型シリコン領域５２０とで、ｐｎ接合部
５８０ｂが構成されている。
【０００５】ｐ型シリコン領域５３０ａ、ｐ型シリコン
領域５３０ｂ内には、それぞれ、ｎ +型ソース領域５４
０ａ、ｎ+型ソース領域５４０ｂが位置している。ｐ型
シリコン領域５３０ａのうち、ｎ+型ソース領域５４０
ａとｎ-型シリコン領域５２０との間に位置する領域
を、領域Ｂとする。また、ｐ型シリコン領域５３０ｂの
うち、ｎ+型ソース領域５４０ｂとｎ-型シリコン領域５
２０との間に位置する領域を、領域Ｃとする。
領域５３０ｂ内には、それぞれ、ｎ +型ソース領域５４
０ａ、ｎ+型ソース領域５４０ｂが位置している。ｐ型
シリコン領域５３０ａのうち、ｎ+型ソース領域５４０
ａとｎ-型シリコン領域５２０との間に位置する領域
を、領域Ｂとする。また、ｐ型シリコン領域５３０ｂの
うち、ｎ+型ソース領域５４０ｂとｎ-型シリコン領域５
２０との間に位置する領域を、領域Ｃとする。
【０００６】領域Ａ、領域Ｂおよび領域Ｃ上には、絶縁
層５６０で覆われたゲート電極５５０が位置している。
ゲート電極５５０を覆うように、導電層５７０が位置し
ている。導電層５７０は、ｎ+型ソース領域５４０ａ、
５４０ｂおよびｐ型シリコン領域５３０ａ、５３０ｂと
接触している。
層５６０で覆われたゲート電極５５０が位置している。
ゲート電極５５０を覆うように、導電層５７０が位置し
ている。導電層５７０は、ｎ+型ソース領域５４０ａ、
５４０ｂおよびｐ型シリコン領域５３０ａ、５３０ｂと
接触している。
【０００７】次に、このパワーＭＯＳ電界効果トランジ
スタ５００の動作を説明する。まず、パワーＭＯＳ電界
効果トランジスタ５００のＯＮ動作から説明する。ｎ+
型ドレイン領域５１０には、正電圧が印加されている。
ｎ+型ソース領域５４０ａ、５４０ｂは、接地されてい
る。ｐ型シリコン領域５３０ａ、５３０ｂは、接地され
ている。この状態において、ゲート電極５５０に正電圧
を印加すると、ｐ型シリコン領域５３０ａ、５３０ｂ中
の電子が、それぞれ領域Ｂ、領域Ｃに集まり、ｎ型チャ
ネルが形成される。これにより、ｎ+型ソース領域５４
０ａ、５４０ｂから供給された電子は、ｎ型チャネル、
ｎ-型シリコン領域５２０を流れ、ｎ+型ドレイン領域５
１０に到達する。すなわち、パワーＭＯＳ電界効果トラ
ンジスタ５００は、ｎ+型ドレイン領域５１０からｎ+型
ソース領域５４０ａ、５４０ｂへ電流を流す動作をす
る。
スタ５００の動作を説明する。まず、パワーＭＯＳ電界
効果トランジスタ５００のＯＮ動作から説明する。ｎ+
型ドレイン領域５１０には、正電圧が印加されている。
ｎ+型ソース領域５４０ａ、５４０ｂは、接地されてい
る。ｐ型シリコン領域５３０ａ、５３０ｂは、接地され
ている。この状態において、ゲート電極５５０に正電圧
を印加すると、ｐ型シリコン領域５３０ａ、５３０ｂ中
の電子が、それぞれ領域Ｂ、領域Ｃに集まり、ｎ型チャ
ネルが形成される。これにより、ｎ+型ソース領域５４
０ａ、５４０ｂから供給された電子は、ｎ型チャネル、
ｎ-型シリコン領域５２０を流れ、ｎ+型ドレイン領域５
１０に到達する。すなわち、パワーＭＯＳ電界効果トラ
ンジスタ５００は、ｎ+型ドレイン領域５１０からｎ+型
ソース領域５４０ａ、５４０ｂへ電流を流す動作をす
る。
【０００８】次に、このパワーＭＯＳ電界効果トランジ
スタ５００のＯＦＦ動作を説明する。ゲート電極５５０
を正電圧から負電圧にし、または接地にすると、ｎ型チ
ャネルがなくなる。これにより、パワーＭＯＳ電界効果
トランジスタ５００は、ｎ+型ドレイン領域５１０から
ｎ+型ソース領域５４０ａ、５４０ｂへ電流を流さなく
する動作をする。
スタ５００のＯＦＦ動作を説明する。ゲート電極５５０
を正電圧から負電圧にし、または接地にすると、ｎ型チ
ャネルがなくなる。これにより、パワーＭＯＳ電界効果
トランジスタ５００は、ｎ+型ドレイン領域５１０から
ｎ+型ソース領域５４０ａ、５４０ｂへ電流を流さなく
する動作をする。
【０００９】ところで、パワーＭＯＳ電界効果トランジ
スタ５００がＯＦＦ時に、ｎ+型ソース領域５４０ａ、
５４０ｂとｎ+型ドレイン領域５１０との間に電流を流
さないのは、空乏層のためである。つまり、ＯＦＦ時
に、空乏層はｐｎ接合部５８０ａ、５８０ｂから、ｐ型
シリコン領域５３０ａ、５３０ｂおよびｎ-型シリコン
領域５２０中に広まっていく。この空乏層が、ｎ+型ソ
ース領域５４０ａ、５４０ｂとｎ+型ドレイン領域５１
０との間に電流が流れるのを阻止している。
スタ５００がＯＦＦ時に、ｎ+型ソース領域５４０ａ、
５４０ｂとｎ+型ドレイン領域５１０との間に電流を流
さないのは、空乏層のためである。つまり、ＯＦＦ時
に、空乏層はｐｎ接合部５８０ａ、５８０ｂから、ｐ型
シリコン領域５３０ａ、５３０ｂおよびｎ-型シリコン
領域５２０中に広まっていく。この空乏層が、ｎ+型ソ
ース領域５４０ａ、５４０ｂとｎ+型ドレイン領域５１
０との間に電流が流れるのを阻止している。
【００１０】しかし、ｎ+型ソース領域５４０ａ、５４
０ｂとｎ+型ドレイン領域５１０との間の電位差がある
値を越えると、パワーＭＯＳ電界効果トランジスタ５０
０は、アバランシェ降伏または絶縁破壊し、これにより
ｎ+型ソース領域５４０ａ、５４０ｂとｎ+型ドレイン領
域５１０との間に電流が流れる。
０ｂとｎ+型ドレイン領域５１０との間の電位差がある
値を越えると、パワーＭＯＳ電界効果トランジスタ５０
０は、アバランシェ降伏または絶縁破壊し、これにより
ｎ+型ソース領域５４０ａ、５４０ｂとｎ+型ドレイン領
域５１０との間に電流が流れる。
【００１１】パワーＭＯＳ電界効果トランジスタが、ア
バランシェ降伏または絶縁破壊を起こさない電圧の上限
を、パワーＭＯＳ電界効果トランジスタの耐圧という。
より具体的には、パワーＭＯＳ電界効果トランジスタの
耐圧の定義として、次の例がある。パワーＭＯＳ電界効
果トランジスタの耐圧とは、ゲート電極およびソース領
域を接地し、ドレイン領域に電圧を加えてゆき、ドレイ
ン領域とソース領域との間に、１０ｍＡ以上の電流が流
れた時のドレイン電圧である。
バランシェ降伏または絶縁破壊を起こさない電圧の上限
を、パワーＭＯＳ電界効果トランジスタの耐圧という。
より具体的には、パワーＭＯＳ電界効果トランジスタの
耐圧の定義として、次の例がある。パワーＭＯＳ電界効
果トランジスタの耐圧とは、ゲート電極およびソース領
域を接地し、ドレイン領域に電圧を加えてゆき、ドレイ
ン領域とソース領域との間に、１０ｍＡ以上の電流が流
れた時のドレイン電圧である。
【００１２】
【発明が解決しようとする課題】パワーＭＯＳ電界効果
トランジスタは、電力用に使用されるので、高耐圧であ
る必要がある。また、パワーＭＯＳ電界効果トランジス
タの低消費電力化のためには、パワーＭＯＳ電界効果ト
ランジスタのＯＮ動作時の抵抗を下げる必要がある。こ
のように、パワーＭＯＳ電界効果トランジスタの特性と
しては、高耐圧で、かつＯＮ動作時の抵抗が低い、こと
が求められる。
トランジスタは、電力用に使用されるので、高耐圧であ
る必要がある。また、パワーＭＯＳ電界効果トランジス
タの低消費電力化のためには、パワーＭＯＳ電界効果ト
ランジスタのＯＮ動作時の抵抗を下げる必要がある。こ
のように、パワーＭＯＳ電界効果トランジスタの特性と
しては、高耐圧で、かつＯＮ動作時の抵抗が低い、こと
が求められる。
【００１３】耐圧向上は、図１１に示すパワーＭＯＳ電
界効果トランジスタ５００を例に説明すると、ｎ-型シ
リコン領域５２０のｎ型不純物濃度を低くすることによ
り達成される。すなわち、ｎ-型シリコン領域５２０の
ｎ型不純物濃度を低くすると、空乏層の広まりが大きく
なるので、パワーＭＯＳ電界効果トランジスタ５００の
耐圧が向上するのである。
界効果トランジスタ５００を例に説明すると、ｎ-型シ
リコン領域５２０のｎ型不純物濃度を低くすることによ
り達成される。すなわち、ｎ-型シリコン領域５２０の
ｎ型不純物濃度を低くすると、空乏層の広まりが大きく
なるので、パワーＭＯＳ電界効果トランジスタ５００の
耐圧が向上するのである。
【００１４】一方、ＯＮ動作時の抵抗を下げるのは、ｎ
-型シリコン領域５２０のｎ型不純物濃度を高くすると
により達成される。すなわち、ｎ-型シリコン領域５２
０のｎ型不純物濃度を高くすると、ｎ-型シリコン領域
５２０の抵抗が下がるので、ＯＮ動作時の抵抗が下がる
のである。
-型シリコン領域５２０のｎ型不純物濃度を高くすると
により達成される。すなわち、ｎ-型シリコン領域５２
０のｎ型不純物濃度を高くすると、ｎ-型シリコン領域
５２０の抵抗が下がるので、ＯＮ動作時の抵抗が下がる
のである。
【００１５】このように、パワーＭＯＳ電界効果トラン
ジスタにおいては、耐圧を向上させようとするとＯＮ動
作時の抵抗が上昇し、ＯＮ動作時の抵抗を下げようとす
ると耐圧が低下するという問題がある。
ジスタにおいては、耐圧を向上させようとするとＯＮ動
作時の抵抗が上昇し、ＯＮ動作時の抵抗を下げようとす
ると耐圧が低下するという問題がある。
【００１６】本発明の目的は、耐圧の低下を抑えつつ、
ＯＮ動作時の抵抗を下げることが可能な縦型半導体装置
を提供することである。
ＯＮ動作時の抵抗を下げることが可能な縦型半導体装置
を提供することである。
【００１７】本発明の他の目的は、ＯＮ動作時の抵抗を
下げつつ、耐圧を上げることが可能な縦型半導体装置を
提供することである。
下げつつ、耐圧を上げることが可能な縦型半導体装置を
提供することである。
【００１８】
【課題を解決するための手段】本発明は、第１導電型の
第１半導体領域、第１導電型の第２半導体領域、第２導
電型の第３半導体領域および第１導電型の第４半導体領
域を備えた縦型半導体装置であって、前記第１半導体領
域は、第１導電型のキャリアを放出し、前記第２半導体
領域は、第１導電型のキャリアが流れる経路となり、前
記第２半導体領域は、第１導電型の不純物濃度が高い高
濃度領域と、第１導電型の不純物濃度が低い低濃度領域
と、を含み、前記第３半導体領域は、前記第２半導体領
域と接合し、前記第４半導体領域は、第１導電型のキャ
リアを吸い込む、縦型半導体装置である。
第１半導体領域、第１導電型の第２半導体領域、第２導
電型の第３半導体領域および第１導電型の第４半導体領
域を備えた縦型半導体装置であって、前記第１半導体領
域は、第１導電型のキャリアを放出し、前記第２半導体
領域は、第１導電型のキャリアが流れる経路となり、前
記第２半導体領域は、第１導電型の不純物濃度が高い高
濃度領域と、第１導電型の不純物濃度が低い低濃度領域
と、を含み、前記第３半導体領域は、前記第２半導体領
域と接合し、前記第４半導体領域は、第１導電型のキャ
リアを吸い込む、縦型半導体装置である。
【００１９】上記構成をした本発明によれば、耐圧の低
下を抑えつつ、ＯＮ動作時の抵抗を下げることが可能と
なる。すなわち、本発明の第２半導体領域は、第１導電
型の不純物濃度が高い高濃度領域と、第１導電型の不純
物濃度が低い低濃度領域と、を含む。第２半導体領域の
高濃度領域は、第１導電型の不純物濃度が比較的高いの
で、その抵抗は小さい。よって、その分だけ、縦型半導
体装置のＯＮ動作時の抵抗を下げることが可能となる。
一方、第２半導体領域の低濃度領域は、第１導電型の不
純物濃度が低いので、第２半導体領域には空乏層が広が
りやすい。よって、縦型半導体装置の耐圧の低下を抑え
ることができる。
下を抑えつつ、ＯＮ動作時の抵抗を下げることが可能と
なる。すなわち、本発明の第２半導体領域は、第１導電
型の不純物濃度が高い高濃度領域と、第１導電型の不純
物濃度が低い低濃度領域と、を含む。第２半導体領域の
高濃度領域は、第１導電型の不純物濃度が比較的高いの
で、その抵抗は小さい。よって、その分だけ、縦型半導
体装置のＯＮ動作時の抵抗を下げることが可能となる。
一方、第２半導体領域の低濃度領域は、第１導電型の不
純物濃度が低いので、第２半導体領域には空乏層が広が
りやすい。よって、縦型半導体装置の耐圧の低下を抑え
ることができる。
【００２０】本発明は、次のような構造にすることがで
きる。すなわち、本発明において、前記第３半導体領域
は、第２導電型の不純物濃度が高い高濃度領域と、第２
導電型の不純物濃度が低い低濃度領域と、を含む。
きる。すなわち、本発明において、前記第３半導体領域
は、第２導電型の不純物濃度が高い高濃度領域と、第２
導電型の不純物濃度が低い低濃度領域と、を含む。
【００２１】これによれば、第３半導体領域は、第２導
電型の不純物濃度が低い低濃度領域を含むので、第２半
導体領域には空乏層が広がりやすくなる。よって、縦型
半導体装置の耐圧を向上させることが可能となる。この
構造の態様としては、例えば、次の三態様がある。
電型の不純物濃度が低い低濃度領域を含むので、第２半
導体領域には空乏層が広がりやすくなる。よって、縦型
半導体装置の耐圧を向上させることが可能となる。この
構造の態様としては、例えば、次の三態様がある。
【００２２】一つ目の態様は、本発明において、前記第
３半導体領域の低濃度領域は、前記第３半導体領域の高
濃度領域と前記第４半導体領域との間に位置し、本発明
は、さらに、第１導電型の他の半導体領域を備え、前記
他の半導体領域は、第１導電型のキャリアが流れる経路
となり、前記他の半導体領域は、前記第３半導体領域の
低濃度領域と前記第４半導体領域との間に位置し、前記
他の半導体領域は、前記第３半導体領域の低濃度領域と
接合している、縦型半導体装置である。
３半導体領域の低濃度領域は、前記第３半導体領域の高
濃度領域と前記第４半導体領域との間に位置し、本発明
は、さらに、第１導電型の他の半導体領域を備え、前記
他の半導体領域は、第１導電型のキャリアが流れる経路
となり、前記他の半導体領域は、前記第３半導体領域の
低濃度領域と前記第４半導体領域との間に位置し、前記
他の半導体領域は、前記第３半導体領域の低濃度領域と
接合している、縦型半導体装置である。
【００２３】二つ目の態様は、本発明において、前記第
３半導体領域の低濃度領域は、前記第４半導体領域まで
延びている、縦型半導体装置である。
３半導体領域の低濃度領域は、前記第４半導体領域まで
延びている、縦型半導体装置である。
【００２４】三つ目の態様は、本発明において、第２導
電型の他の半導体領域を備え、前記他の半導体領域は、
前記第３半導体領域の低濃度領域よりも、第２導電型の
不純物濃度が低く、前記他の半導体領域は、前記第３半
導体領域の低濃度領域と前記第４半導体領域との間に位
置している、縦型半導体装置である。
電型の他の半導体領域を備え、前記他の半導体領域は、
前記第３半導体領域の低濃度領域よりも、第２導電型の
不純物濃度が低く、前記他の半導体領域は、前記第３半
導体領域の低濃度領域と前記第４半導体領域との間に位
置している、縦型半導体装置である。
【００２５】本発明は、次のような構造にすることがで
きる。すなわち、本発明において、前記第３半導体領域
は、一層構造であり、さらに、第１導電型の他の半導体
領域を備え、前記他の半導体領域は、第１導電型のキャ
リアが流れる経路となり、前記他の半導体領域は、前記
第３半導体領域と前記第４半導体領域との間に位置し、
前記他の半導体領域は、前記第３半導体領域と接合して
いる。
きる。すなわち、本発明において、前記第３半導体領域
は、一層構造であり、さらに、第１導電型の他の半導体
領域を備え、前記他の半導体領域は、第１導電型のキャ
リアが流れる経路となり、前記他の半導体領域は、前記
第３半導体領域と前記第４半導体領域との間に位置し、
前記他の半導体領域は、前記第３半導体領域と接合して
いる。
【００２６】本発明は、次のような構造にすることがで
きる。すなわち、本発明において、前記第２半導体領域
の高濃度領域は、前記第３半導体領域と接合し、前記第
２半導体領域の高濃度領域は、前記第４半導体領域と接
触し、前記第２半導体領域の低濃度領域は、前記第３半
導体領域と前記第４半導体領域との間に位置し、前記第
２半導体領域の低濃度領域は、前記第３半導体領域と接
合している。
きる。すなわち、本発明において、前記第２半導体領域
の高濃度領域は、前記第３半導体領域と接合し、前記第
２半導体領域の高濃度領域は、前記第４半導体領域と接
触し、前記第２半導体領域の低濃度領域は、前記第３半
導体領域と前記第４半導体領域との間に位置し、前記第
２半導体領域の低濃度領域は、前記第３半導体領域と接
合している。
【００２７】本発明は、次のような構造にすることがで
きる。すなわち、本発明において、前記第２半導体領域
の高濃度領域は、前記第３半導体領域の高濃度領域と接
合している。
きる。すなわち、本発明において、前記第２半導体領域
の高濃度領域は、前記第３半導体領域の高濃度領域と接
合している。
【００２８】これによれば、縦型半導体装置のＯＮ動作
時の抵抗を低減することが可能となる。すなわち、第２
半導体領域の高濃度領域、第３半導体領域の高濃度領域
は、ともに不純物濃度が高いので、これらの領域では空
乏層が延びにくい。このため、これらの領域では、ＪＦ
ＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ ＥｆｆｅｃｔＴ
ｒａｎｓｉｓｔｏｒ）効果が発生しにくくなるので、こ
れらの領域の寸法を小さくすることができる。これによ
り、縦型半導体装置の微細化が可能となるので、ＯＮ動
作時の抵抗を低減することが可能となる。
時の抵抗を低減することが可能となる。すなわち、第２
半導体領域の高濃度領域、第３半導体領域の高濃度領域
は、ともに不純物濃度が高いので、これらの領域では空
乏層が延びにくい。このため、これらの領域では、ＪＦ
ＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ ＥｆｆｅｃｔＴ
ｒａｎｓｉｓｔｏｒ）効果が発生しにくくなるので、こ
れらの領域の寸法を小さくすることができる。これによ
り、縦型半導体装置の微細化が可能となるので、ＯＮ動
作時の抵抗を低減することが可能となる。
【００２９】本発明は、次のような構造にすることがで
きる。すなわち、本発明において、前記縦型半導体装置
がＯＦＦ動作のとき、前記第２半導体領域は完全空乏化
している。
きる。すなわち、本発明において、前記縦型半導体装置
がＯＦＦ動作のとき、前記第２半導体領域は完全空乏化
している。
【００３０】これによれば、第２半導体領域を完全空乏
化しているので、耐圧をより向上させることができる。
化しているので、耐圧をより向上させることができる。
【００３１】本発明にかかる縦型半導体装置としては、
例えば、縦型ＭＯＳ電界効果トランジスタがある。この
場合、第１半導体領域は、ソース領域である。第２半導
体領域は、ドリフト領域である。第３半導体領域は、ボ
ディ領域である。第４半導体領域は、ドレイン領域であ
る。
例えば、縦型ＭＯＳ電界効果トランジスタがある。この
場合、第１半導体領域は、ソース領域である。第２半導
体領域は、ドリフト領域である。第３半導体領域は、ボ
ディ領域である。第４半導体領域は、ドレイン領域であ
る。
【００３２】本発明は、直流電力を交流電力に変換する
インバータ回路であって、上記縦型半導体装置を含む、
インバータ回路である。
インバータ回路であって、上記縦型半導体装置を含む、
インバータ回路である。
【００３３】本発明にかかるインバータ回路は、上記縦
型半導体装置を含むので、低消費電力であり、かつ、高
電圧条件下で使用が可能である。
型半導体装置を含むので、低消費電力であり、かつ、高
電圧条件下で使用が可能である。
【００３４】
【発明の実施の形態】［第１の実施の形態］ ｛デバイスの構造｝図１は、本発明の第１の実施の形態
にかかるパワーＭＯＳ電界効果トランジスタ１の断面図
である。パワーＭＯＳ電界効果トランジスタ１は、ゲー
ト電極２４、ｎ+型ソース領域２０ａ、２０ｂおよびｎ+
型ドレイン領域１０を含む。
にかかるパワーＭＯＳ電界効果トランジスタ１の断面図
である。パワーＭＯＳ電界効果トランジスタ１は、ゲー
ト電極２４、ｎ+型ソース領域２０ａ、２０ｂおよびｎ+
型ドレイン領域１０を含む。
【００３５】ｎ+型ドレイン領域１０は、シリコン基板
に形成されている。ｎ+型ドレイン領域１０上には、ｎ
型ドリフト領域１２ａ、ｐ型ボディ領域１４ａ、ｐ+型
ボディ領域１６ａが順に積層されている。これを積層部
３４とする。ｎ型ドリフト領域１２ａとｐ型ボディ領域
１４ａとで、ｐｎ接合部２６ａが形成されている。
に形成されている。ｎ+型ドレイン領域１０上には、ｎ
型ドリフト領域１２ａ、ｐ型ボディ領域１４ａ、ｐ+型
ボディ領域１６ａが順に積層されている。これを積層部
３４とする。ｎ型ドリフト領域１２ａとｐ型ボディ領域
１４ａとで、ｐｎ接合部２６ａが形成されている。
【００３６】ｎ+型ドレイン領域１０上には、ｎ型ドリ
フト領域１２ｂ、ｐ型ボディ領域１４ｂ、ｐ+型ボディ
領域１６ｂが順に積層されている。これを積層部３６と
する。積層部３６は、積層部３４と間を設けて形成され
ている。ｎ型ドリフト領域１２ｂとｐ型ボディ領域１４
ｂとで、ｐｎ接合部２６ｂが形成されている。
フト領域１２ｂ、ｐ型ボディ領域１４ｂ、ｐ+型ボディ
領域１６ｂが順に積層されている。これを積層部３６と
する。積層部３６は、積層部３４と間を設けて形成され
ている。ｎ型ドリフト領域１２ｂとｐ型ボディ領域１４
ｂとで、ｐｎ接合部２６ｂが形成されている。
【００３７】ｎ+型ドレイン領域１０上であって、かつ
積層部３４と積層部３６との間には、ｎ型ドリフト領域
１８ａ、ｎ+型ドリフト領域１８ｂが順に積層されてい
る。ｎ+型ドリフト領域１８ｂ中のｎ型不純物濃度は、
ｎ型ドリフト領域１８ａ中のｎ型不純物濃度より高い。
これらの領域におけるｎ型不純物濃度の具体的な数値に
ついては、後で説明する。
積層部３４と積層部３６との間には、ｎ型ドリフト領域
１８ａ、ｎ+型ドリフト領域１８ｂが順に積層されてい
る。ｎ+型ドリフト領域１８ｂ中のｎ型不純物濃度は、
ｎ型ドリフト領域１８ａ中のｎ型不純物濃度より高い。
これらの領域におけるｎ型不純物濃度の具体的な数値に
ついては、後で説明する。
【００３８】ｎ型ドリフト領域１８ａとｐ型ボディ領域
１４ａとで、ｐｎ接合部２８ａが形成されている。ｎ型
ドリフト領域１８ａとｐ型ボディ領域１４ｂとで、ｐｎ
接合部２８ｂが形成されている。ｎ+型ドリフト領域１
８ｂとｐ+型ボディ領域１６ａとで、ｐｎ接合部３０ａ
が形成されている。ｎ+型ドリフト領域１８ｂとｐ+型ボ
ディ領域１６ｂとで、ｐｎ接合部３０ｂが形成されてい
る。
１４ａとで、ｐｎ接合部２８ａが形成されている。ｎ型
ドリフト領域１８ａとｐ型ボディ領域１４ｂとで、ｐｎ
接合部２８ｂが形成されている。ｎ+型ドリフト領域１
８ｂとｐ+型ボディ領域１６ａとで、ｐｎ接合部３０ａ
が形成されている。ｎ+型ドリフト領域１８ｂとｐ+型ボ
ディ領域１６ｂとで、ｐｎ接合部３０ｂが形成されてい
る。
【００３９】ｐ+型ボディ領域１６ａ、ｐ+型ボディ領域
１６ｂ内には、それぞれ、ｎ+型ソース領域２０ａ、ｎ+
型ソース領域２０ｂが位置している。ｐ+型ボディ領域
１６ａのうち、ｎ+型ソース領域２０ａとｎ+型ドリフト
領域１８ｂとの間に位置する領域を、領域Ａとする。ｐ
+型ボディ領域１６ｂのうち、ｎ+型ソース領域２０ｂと
ｎ+型ドリフト領域１８ｂとの間に位置する領域を、領
域Ｂとする。領域Ａ、領域Ｂおよびｎ+型ドリフト領域
１８ｂ上には、ゲート酸化層２２を介してゲート電極２
４が位置している。
１６ｂ内には、それぞれ、ｎ+型ソース領域２０ａ、ｎ+
型ソース領域２０ｂが位置している。ｐ+型ボディ領域
１６ａのうち、ｎ+型ソース領域２０ａとｎ+型ドリフト
領域１８ｂとの間に位置する領域を、領域Ａとする。ｐ
+型ボディ領域１６ｂのうち、ｎ+型ソース領域２０ｂと
ｎ+型ドリフト領域１８ｂとの間に位置する領域を、領
域Ｂとする。領域Ａ、領域Ｂおよびｎ+型ドリフト領域
１８ｂ上には、ゲート酸化層２２を介してゲート電極２
４が位置している。
【００４０】上記のような構造をしたパワーＭＯＳ電界
効果トランジスタ１は、次のような構造であってもよ
い。これらのことは、後で説明する他の実施の形態でも
言えることである。
効果トランジスタ１は、次のような構造であってもよ
い。これらのことは、後で説明する他の実施の形態でも
言えることである。
【００４１】パワーＭＯＳ電界効果トランジスタ１にお
いて、図１に示すように、ｎ+型ドリフト領域１８ｂの
深さは、ｐ+型ボディ領域１６ａ、１６ｂの深さと同じ
になっている。ｎ+型ドリフト領域１８ｂの深さは、ｐ+
型ボディ領域１６ａ、１６ｂの深さより大きくてもよい
し、または、小さくてもよい。
いて、図１に示すように、ｎ+型ドリフト領域１８ｂの
深さは、ｐ+型ボディ領域１６ａ、１６ｂの深さと同じ
になっている。ｎ+型ドリフト領域１８ｂの深さは、ｐ+
型ボディ領域１６ａ、１６ｂの深さより大きくてもよい
し、または、小さくてもよい。
【００４２】また、パワーＭＯＳ電界効果トランジスタ
１において、ｎ+型ドリフト領域１８ｂが上に位置し、
ｎ型ドリフト領域１８ａが下に位置している。ｎ型ドリ
フト領域１８ａが上に位置し、ｎ+型ドリフト領域１８
ｂが下に位置してもよい。
１において、ｎ+型ドリフト領域１８ｂが上に位置し、
ｎ型ドリフト領域１８ａが下に位置している。ｎ型ドリ
フト領域１８ａが上に位置し、ｎ+型ドリフト領域１８
ｂが下に位置してもよい。
【００４３】また、ゲート酸化層２２のかわりに、他の
絶縁層、例えば、シリコン窒化層を用いてもよい。
絶縁層、例えば、シリコン窒化層を用いてもよい。
【００４４】また、各領域の導電型は、逆の導電型でも
よい。例えば、ドレイン領域、ソース領域およびドリフ
ト領域がｐ型であり、ボディ領域がｎ型でもよい。
よい。例えば、ドレイン領域、ソース領域およびドリフ
ト領域がｐ型であり、ボディ領域がｎ型でもよい。
【００４５】｛デバイスの動作｝次に、このパワーＭＯ
Ｓ電界効果トランジスタ１の動作を説明する。まず、パ
ワーＭＯＳ電界効果トランジスタ１のＯＮ動作から説明
する。
Ｓ電界効果トランジスタ１の動作を説明する。まず、パ
ワーＭＯＳ電界効果トランジスタ１のＯＮ動作から説明
する。
【００４６】ｎ+型ドレイン領域１０には、正電圧、例
えば、０．１Ｖが印加されている。ｎ+型ソース領域２
０ａ、２０ｂは、接地されている。ｐ+型ボディ領域１
６ａ、１６ｂおよびｐ型ボディ領域１４ａ、１４ｂは、
接地されている。この状態において、ゲート電極２４に
正電圧、例えば、５Ｖを印加すると、ｐ+型ボディ領域
１６ａ、１６ｂ中の電子が、それぞれ領域Ａ、領域Ｂに
集まり、ｎ型チャネルが形成される。これにより、ｎ+
型ソース領域２０ａ、２０ｂから供給された電子は、ｎ
型チャネル、ｎ+型ドリフト領域１８ｂ、ｎ型ドリフト
領域１８ａを流れ、ｎ+型ドレイン領域１０に到達す
る。一部の電子は、ｎ型ドリフト領域１８ａからｎ型ド
リフト領域１２ａを流れ、ｎ+型ドレイン領域１０に到
達する。また、一部の電子は、ｎ型ドリフト領域１８ａ
からｎ型ドリフト領域１２ｂを流れ、ｎ+型ドレイン領
域１０に到達する。すなわち、パワーＭＯＳ電界効果ト
ランジスタ１は、ｎ+型ドレイン領域１０からｎ+型ソー
ス領域２０ａ、２０ｂへ電流を流す動作をする。
えば、０．１Ｖが印加されている。ｎ+型ソース領域２
０ａ、２０ｂは、接地されている。ｐ+型ボディ領域１
６ａ、１６ｂおよびｐ型ボディ領域１４ａ、１４ｂは、
接地されている。この状態において、ゲート電極２４に
正電圧、例えば、５Ｖを印加すると、ｐ+型ボディ領域
１６ａ、１６ｂ中の電子が、それぞれ領域Ａ、領域Ｂに
集まり、ｎ型チャネルが形成される。これにより、ｎ+
型ソース領域２０ａ、２０ｂから供給された電子は、ｎ
型チャネル、ｎ+型ドリフト領域１８ｂ、ｎ型ドリフト
領域１８ａを流れ、ｎ+型ドレイン領域１０に到達す
る。一部の電子は、ｎ型ドリフト領域１８ａからｎ型ド
リフト領域１２ａを流れ、ｎ+型ドレイン領域１０に到
達する。また、一部の電子は、ｎ型ドリフト領域１８ａ
からｎ型ドリフト領域１２ｂを流れ、ｎ+型ドレイン領
域１０に到達する。すなわち、パワーＭＯＳ電界効果ト
ランジスタ１は、ｎ+型ドレイン領域１０からｎ+型ソー
ス領域２０ａ、２０ｂへ電流を流す動作をする。
【００４７】このパワーＭＯＳ電界効果トランジスタ１
によれば、ＯＮ動作時の抵抗を下げることができる。す
なわち、ｎ+型ドリフト領域１８ｂは、ｎ型ドリフト領
域１８ａよりｎ型の不純物濃度が高いので、ｎ+型ドリ
フト領域１８ｂの抵抗は、ｎ型ドリフト領域１８ａの抵
抗より低い。したがって、その分だけ、パワーＭＯＳ電
界効果トランジスタ１のＯＮ動作時の抵抗を下げること
ができる。これにより、パワーＭＯＳ電界効果トランジ
スタ１の消費電力を下げることが可能となる。
によれば、ＯＮ動作時の抵抗を下げることができる。す
なわち、ｎ+型ドリフト領域１８ｂは、ｎ型ドリフト領
域１８ａよりｎ型の不純物濃度が高いので、ｎ+型ドリ
フト領域１８ｂの抵抗は、ｎ型ドリフト領域１８ａの抵
抗より低い。したがって、その分だけ、パワーＭＯＳ電
界効果トランジスタ１のＯＮ動作時の抵抗を下げること
ができる。これにより、パワーＭＯＳ電界効果トランジ
スタ１の消費電力を下げることが可能となる。
【００４８】また、パワーＭＯＳ電界効果トランジスタ
１は、つぎの点からもＯＮ動作時の抵抗を低減できる。
すなわち、パワーＭＯＳ電界効果トランジスタ１におい
て、ｎ+型ドリフト領域１８ｂは、ｐ+型ボディ領域１６
ａとｐ+型ボディ領域１６ｂとの間に位置し、かつ、こ
れらの領域と接合している。ｎ+型ドリフト領域１８ｂ
のｎ型不純物濃度は、比較的高い。また、ｐ+型ボディ
領域１６ａ、１６ｂのｐ型不純物濃度は、比較的高い。
このため、ｎ+型ドリフト領域１８ｂでは、空乏層が延
びにくいので、ｐ+型ボディ領域１６ａとｐ+型ボディ領
域１６ｂとの間では、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）効果
が発生しにくくなる。よって、ｎ+型ドリフト領域１８
ｂの幅を小さくすることができるので、パワーＭＯＳ電
界効果トランジスタ１の微細化が可能となる。これがＯ
Ｎ動作時の抵抗の低減に寄与する。
１は、つぎの点からもＯＮ動作時の抵抗を低減できる。
すなわち、パワーＭＯＳ電界効果トランジスタ１におい
て、ｎ+型ドリフト領域１８ｂは、ｐ+型ボディ領域１６
ａとｐ+型ボディ領域１６ｂとの間に位置し、かつ、こ
れらの領域と接合している。ｎ+型ドリフト領域１８ｂ
のｎ型不純物濃度は、比較的高い。また、ｐ+型ボディ
領域１６ａ、１６ｂのｐ型不純物濃度は、比較的高い。
このため、ｎ+型ドリフト領域１８ｂでは、空乏層が延
びにくいので、ｐ+型ボディ領域１６ａとｐ+型ボディ領
域１６ｂとの間では、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）効果
が発生しにくくなる。よって、ｎ+型ドリフト領域１８
ｂの幅を小さくすることができるので、パワーＭＯＳ電
界効果トランジスタ１の微細化が可能となる。これがＯ
Ｎ動作時の抵抗の低減に寄与する。
【００４９】次に、このパワーＭＯＳ電界効果トランジ
スタ１のＯＦＦ動作を説明する。ゲート電極２４を正電
圧から負電圧にし、または接地にすると、ｎ型チャネル
がなくなる。これにより、パワーＭＯＳ電界効果トラン
ジスタ１は、ｎ+型ドレイン領域１０からｎ+型ソース領
域２０ａ、２０ｂへ電流を流さない動作をする。
スタ１のＯＦＦ動作を説明する。ゲート電極２４を正電
圧から負電圧にし、または接地にすると、ｎ型チャネル
がなくなる。これにより、パワーＭＯＳ電界効果トラン
ジスタ１は、ｎ+型ドレイン領域１０からｎ+型ソース領
域２０ａ、２０ｂへ電流を流さない動作をする。
【００５０】パワーＭＯＳ電界効果トランジスタ１がＯ
ＦＦ動作のとき、空乏層が、ｐｎ接合部２６ａ、２６
ｂ、２８ａ、２８ｂ、３０ａ、３０ｂから、ｎ型ドリフ
ト領域１８ａ、ｎ+型ドリフト領域１８ｂ、ｎ型ドリフ
ト領域１２ａ、ｎ型ドリフト領域１２ｂ、ｐ型ボディ領
域１４ａ、ｐ型ボディ領域１４ｂ、ｐ+型ボディ領域１
６ａおよびｐ+型ボディ領域１６ｂ中に広まっていく。
パワーＭＯＳ電界効果トランジスタ１のＯＦＦ動作にお
いて、この空乏層により、ｎ+型ドレイン領域１０とｎ+
型ソース領域２０ａ、２０ｂとの間に電流が流れるのを
阻止する。
ＦＦ動作のとき、空乏層が、ｐｎ接合部２６ａ、２６
ｂ、２８ａ、２８ｂ、３０ａ、３０ｂから、ｎ型ドリフ
ト領域１８ａ、ｎ+型ドリフト領域１８ｂ、ｎ型ドリフ
ト領域１２ａ、ｎ型ドリフト領域１２ｂ、ｐ型ボディ領
域１４ａ、ｐ型ボディ領域１４ｂ、ｐ+型ボディ領域１
６ａおよびｐ+型ボディ領域１６ｂ中に広まっていく。
パワーＭＯＳ電界効果トランジスタ１のＯＦＦ動作にお
いて、この空乏層により、ｎ+型ドレイン領域１０とｎ+
型ソース領域２０ａ、２０ｂとの間に電流が流れるのを
阻止する。
【００５１】パワーＭＯＳ電界効果トランジスタ１によ
れば、耐圧を高くすることが可能となる。理由を以下に
説明する。パワーＭＯＳ電界効果トランジスタにおい
て、一般に、ｐ+型ボディ領域の深さが大きく、かつｎ
型シリコン基板の不純物濃度が低くなるほど、空乏層が
広がり、耐圧が向上する。
れば、耐圧を高くすることが可能となる。理由を以下に
説明する。パワーＭＯＳ電界効果トランジスタにおい
て、一般に、ｐ+型ボディ領域の深さが大きく、かつｎ
型シリコン基板の不純物濃度が低くなるほど、空乏層が
広がり、耐圧が向上する。
【００５２】パワーＭＯＳ電界効果トランジスタ１のｐ
型ボディ領域１４ａ、１４ｂは、不純物濃度が低く、か
つ均一である。パワーＭＯＳ電界効果トランジスタ１
は、ｐ +型ボディ領域１６ａ、１６ｂの直下に、このよ
うなｐ型ボディ領域１４ａ、１４ｂを備えるので、空乏
層が広がりやすいのである。
型ボディ領域１４ａ、１４ｂは、不純物濃度が低く、か
つ均一である。パワーＭＯＳ電界効果トランジスタ１
は、ｐ +型ボディ領域１６ａ、１６ｂの直下に、このよ
うなｐ型ボディ領域１４ａ、１４ｂを備えるので、空乏
層が広がりやすいのである。
【００５３】以上のように、パワーＭＯＳ電界効果トラ
ンジスタ１によれば、低抵抗化および高耐圧化を達成す
ることができる。
ンジスタ１によれば、低抵抗化および高耐圧化を達成す
ることができる。
【００５４】次に、各領域の不純物および濃度の具体的
な一例を説明する。
な一例を説明する。
【００５５】（１）ｎ型ドリフト領域１８ａ ｎ型不純物：リン、ヒ素またはアンチモン ｎ型不純物濃度：５×１０15／ｃｍ3 （２）ｎ+型ドリフト領域１８ｂ ｎ型不純物：リン、ヒ素またはアンチモン ｎ型不純物濃度：１×１０16／ｃｍ3 （３）ｎ型ドリフト領域１２ａ、１２ｂ ｎ型不純物：ヒ素、アンチモンまたはリン ｎ型不純物濃度：１×１０15〜３×１０15／ｃｍ3 （４）ｐ型ボディ領域１４ａ、１４ｂ ｐ型不純物：ボロン ｐ型不純物濃度：３×１０15／ｃｍ3 なお、不純物濃度の設定によっては、これらの領域全体
に空乏層が広がった状態である完全空乏化も可能とな
る。パワーＭＯＳ電界効果トランジスタの高耐圧化のた
めには、完全空乏化が好ましい。完全空乏化の具体的条
件の一例を説明する。
に空乏層が広がった状態である完全空乏化も可能とな
る。パワーＭＯＳ電界効果トランジスタの高耐圧化のた
めには、完全空乏化が好ましい。完全空乏化の具体的条
件の一例を説明する。
【００５６】ｎ型ドリフト領域１８ａのｎ型不純物濃
度：３×１０15／ｃｍ3 ｎ+型ドリフト領域１８ｂのｎ型不純物濃度：１×１０
16／ｃｍ3 ｎ型ドリフト領域１２ａ、１２ｂのｎ型不純物濃度：１
×１０15〜３×１０ 15／ｃｍ3 ｐ型ボディ領域１４ａ、１４ｂのｐ型不純物濃度：３×
１０15／ｃｍ3 ｛デバイス性能のシミュレーション｝次に、パワーＭＯ
Ｓ電界効果トランジスタ１にシミュレーションをし、そ
の結果から、パワーＭＯＳ電界効果トランジスタ１の耐
圧がどの程度か、およびＯＮ動作時の抵抗がどの程度か
を求めた。
度：３×１０15／ｃｍ3 ｎ+型ドリフト領域１８ｂのｎ型不純物濃度：１×１０
16／ｃｍ3 ｎ型ドリフト領域１２ａ、１２ｂのｎ型不純物濃度：１
×１０15〜３×１０ 15／ｃｍ3 ｐ型ボディ領域１４ａ、１４ｂのｐ型不純物濃度：３×
１０15／ｃｍ3 ｛デバイス性能のシミュレーション｝次に、パワーＭＯ
Ｓ電界効果トランジスタ１にシミュレーションをし、そ
の結果から、パワーＭＯＳ電界効果トランジスタ１の耐
圧がどの程度か、およびＯＮ動作時の抵抗がどの程度か
を求めた。
【００５７】まず、パワーＭＯＳ電界効果トランジスタ
１の耐圧の程度を説明する。図２（Ａ）は、パワーＭＯ
Ｓ電界効果トランジスタ１の断面の一部を示している。
シミュレーションの条件は、次のとおりである。
１の耐圧の程度を説明する。図２（Ａ）は、パワーＭＯ
Ｓ電界効果トランジスタ１の断面の一部を示している。
シミュレーションの条件は、次のとおりである。
【００５８】ｎ+型ドレイン領域１０のｎ型不純物濃
度：５×１０18／ｃｍ3 ｎ型ドリフト領域１２ａのｎ型不純物濃度：１×１０15
〜３×１０15／ｃｍ 3 ｎ型ドリフト領域１８ａのｎ型不純物濃度：３×１０15
／ｃｍ3 ｎ型ドリフト領域１８ｂのｎ型不純物濃度：１×１０16
／ｃｍ3 ｐ型ボディ領域１４ａのｐ型不純物濃度：３×１０15／
ｃｍ3 ｐ+型ボディ領域１６ａのｐ型不純物濃度：５×１０15
〜９×１０15／ｃｍ3ゲート電圧：０Ｖ ドレイン電圧：０〜２３０Ｖの範囲において、１Ｖづつ
電圧を上昇 ソース電圧：０Ｖ ボディ電圧：０Ｖ 図２（Ｂ）は、ＯＦＦ時において、ドレイン電圧が２２
０ＶにおけるパワーＭＯＳ電界効果トランジスタ１の電
位分布を示す図である。等電位は、１０Ｖステップで分
布している。図２（Ｂ）から分かるように、ドリフト領
域およびボディ領域の全体に、等電位線３８が分布して
いる。これは、ドリフト領域およびボディ領域が完全空
乏化していることを意味している。
度：５×１０18／ｃｍ3 ｎ型ドリフト領域１２ａのｎ型不純物濃度：１×１０15
〜３×１０15／ｃｍ 3 ｎ型ドリフト領域１８ａのｎ型不純物濃度：３×１０15
／ｃｍ3 ｎ型ドリフト領域１８ｂのｎ型不純物濃度：１×１０16
／ｃｍ3 ｐ型ボディ領域１４ａのｐ型不純物濃度：３×１０15／
ｃｍ3 ｐ+型ボディ領域１６ａのｐ型不純物濃度：５×１０15
〜９×１０15／ｃｍ3ゲート電圧：０Ｖ ドレイン電圧：０〜２３０Ｖの範囲において、１Ｖづつ
電圧を上昇 ソース電圧：０Ｖ ボディ電圧：０Ｖ 図２（Ｂ）は、ＯＦＦ時において、ドレイン電圧が２２
０ＶにおけるパワーＭＯＳ電界効果トランジスタ１の電
位分布を示す図である。等電位は、１０Ｖステップで分
布している。図２（Ｂ）から分かるように、ドリフト領
域およびボディ領域の全体に、等電位線３８が分布して
いる。これは、ドリフト領域およびボディ領域が完全空
乏化していることを意味している。
【００５９】このように、ドレイン電圧が２２０Ｖにお
いて、ドリフト領域およびボディ領域には空乏層がある
ので、パワーＭＯＳ電界効果トランジスタ１は絶縁破壊
していないことが分かる。
いて、ドリフト領域およびボディ領域には空乏層がある
ので、パワーＭＯＳ電界効果トランジスタ１は絶縁破壊
していないことが分かる。
【００６０】次に、パワーＭＯＳ電界効果トランジスタ
１のＯＮ動作時の抵抗がどのくらいかを説明する。図３
は、パワーＭＯＳ電界効果トランジスタ１のゲート電圧
とドレイン電流との関係をシミュレーションし、その結
果を表したグラフである。このグラフによれば、ゲート
電圧が１０Ｖにおけるドレイン電流Ｉdは、９．５×１
０-7Ａ／μｍとなる。そして、この結果を用いて、耐圧
が２２０ＶのパワーＭＯＳ電界効果トランジスタ１のＯ
Ｎ動作時の抵抗（ＲON）を計算すると、０．４Ω・ｍｍ
2となる。計算式は、次のとおりである。
１のＯＮ動作時の抵抗がどのくらいかを説明する。図３
は、パワーＭＯＳ電界効果トランジスタ１のゲート電圧
とドレイン電流との関係をシミュレーションし、その結
果を表したグラフである。このグラフによれば、ゲート
電圧が１０Ｖにおけるドレイン電流Ｉdは、９．５×１
０-7Ａ／μｍとなる。そして、この結果を用いて、耐圧
が２２０ＶのパワーＭＯＳ電界効果トランジスタ１のＯ
Ｎ動作時の抵抗（ＲON）を計算すると、０．４Ω・ｍｍ
2となる。計算式は、次のとおりである。
【００６１】ＲON＝（Ｖd／Ｉd）×セルサイズ ここで、 Ｖd：０．１Ｖ Ｉd：９．５×１０-7Ａ／μｍ セルサイズ：３．８μｍ ｛デバイスの製造方法｝次に、パワーＭＯＳ電界効果ト
ランジスタ１の製造工程を説明する。図４および図５
は、これを説明するための工程図である。
ランジスタ１の製造工程を説明する。図４および図５
は、これを説明するための工程図である。
【００６２】図４（Ａ）に示すように、ｎ+型ドレイン
領域１０を含むシリコン基板を準備する。ドレイン領域
１０の厚みは、４００〜５００μｍである。
領域１０を含むシリコン基板を準備する。ドレイン領域
１０の厚みは、４００〜５００μｍである。
【００６３】ドレイン領域１０上に例えば、エピタキシ
ャル成長によりｎ型シリコン層１２を形成する。ｎ型シ
リコン層１２の厚みは、１〜１０μｍである。ｎ型シリ
コン層１２は、ｎ型ドリフト領域１２ａ、１２ｂとな
る。
ャル成長によりｎ型シリコン層１２を形成する。ｎ型シ
リコン層１２の厚みは、１〜１０μｍである。ｎ型シリ
コン層１２は、ｎ型ドリフト領域１２ａ、１２ｂとな
る。
【００６４】次に、ｎ型シリコン層１２上に例えば、エ
ピタキシャル成長によりｐ型シリコン層１４を形成す
る。ｐ型シリコン層１４の厚みは、１〜１０μｍであ
る。ｐ型シリコン層１４は、ｐ型ボディ領域１４ａ、１
４ｂとなる。
ピタキシャル成長によりｐ型シリコン層１４を形成す
る。ｐ型シリコン層１４の厚みは、１〜１０μｍであ
る。ｐ型シリコン層１４は、ｐ型ボディ領域１４ａ、１
４ｂとなる。
【００６５】次に、ｐ型シリコン層１４上に例えば、エ
ピタキシャル成長によりｐ+型シリコン層１６を形成す
る。ｐ+型シリコン層１６の厚みは、１〜４μｍであ
る。ｐ+型シリコン層１６は、ｐ+型ボディ領域１６ａ、
１６ｂとなる。
ピタキシャル成長によりｐ+型シリコン層１６を形成す
る。ｐ+型シリコン層１６の厚みは、１〜４μｍであ
る。ｐ+型シリコン層１６は、ｐ+型ボディ領域１６ａ、
１６ｂとなる。
【００６６】図４（Ｂ）に示すように、ｐ+型シリコン
層１６上に熱酸化やＣＶＤ法等を用いて、マスク層４０
を形成する。マスク層４０はシリコン酸化層からなる。
層１６上に熱酸化やＣＶＤ法等を用いて、マスク層４０
を形成する。マスク層４０はシリコン酸化層からなる。
【００６７】フォトリソグラフィとエッチングとによ
り、マスク層４０をパターンニングする。これにより、
マスク層４０に開口部４２を形成する。
り、マスク層４０をパターンニングする。これにより、
マスク層４０に開口部４２を形成する。
【００６８】マスク層４０をマスクとして、ｐ+型シリ
コン層１６、ｐ型シリコン層１４およびｎ型シリコン層
１２を選択的にエッチングし、開口部４２下にトレンチ
４４を形成する。トレンチ４４はｎ+型ドレイン領域１
０に到達している。トレンチ４４の深さｄは、５〜２５
μｍであり、幅ｗは、０．５〜４．０μｍである。な
お、このエッチングにより、ｐ+型シリコン層１６は、
ｐ+型ボディ領域１６ａとｐ+型ボディ領域１６ｂとに分
離する。また、ｐ型シリコン層１４は、ｐ型ボディ領域
１４ａとｐ型ボディ領域１４ｂとに分離する。また、ｎ
型シリコン層１２は、ｎ型ドリフト領域１２ａとｎ型ド
リフト領域１２ｂとに分離する。
コン層１６、ｐ型シリコン層１４およびｎ型シリコン層
１２を選択的にエッチングし、開口部４２下にトレンチ
４４を形成する。トレンチ４４はｎ+型ドレイン領域１
０に到達している。トレンチ４４の深さｄは、５〜２５
μｍであり、幅ｗは、０．５〜４．０μｍである。な
お、このエッチングにより、ｐ+型シリコン層１６は、
ｐ+型ボディ領域１６ａとｐ+型ボディ領域１６ｂとに分
離する。また、ｐ型シリコン層１４は、ｐ型ボディ領域
１４ａとｐ型ボディ領域１４ｂとに分離する。また、ｎ
型シリコン層１２は、ｎ型ドリフト領域１２ａとｎ型ド
リフト領域１２ｂとに分離する。
【００６９】図４（Ｃ）に示すように、厚さ０．５〜
４．０μｍのポリシリコン層４６を、マスク層４０上
に、トレンチ４４が埋まるように形成する。ポリシリコ
ン層のかわりに、アモルファスシリコン層または単結晶
シリコン層を用いてもよい。そして、ポリシリコン層４
６をアニールする。アニール温度は、４００〜６００℃
である。アニール時間は、６〜１８時間である。そし
て、ポリシリコン層４６をエッチバックし、トレンチ４
４内のみにポリシリコン層４６を残す。
４．０μｍのポリシリコン層４６を、マスク層４０上
に、トレンチ４４が埋まるように形成する。ポリシリコ
ン層のかわりに、アモルファスシリコン層または単結晶
シリコン層を用いてもよい。そして、ポリシリコン層４
６をアニールする。アニール温度は、４００〜６００℃
である。アニール時間は、６〜１８時間である。そし
て、ポリシリコン層４６をエッチバックし、トレンチ４
４内のみにポリシリコン層４６を残す。
【００７０】次に、マスク層４０をマスクとして、ポリ
シリコン層４６の上層にｎ型の不純物をイオン注入す
る。条件は、以下のとおりである。
シリコン層４６の上層にｎ型の不純物をイオン注入す
る。条件は、以下のとおりである。
【００７１】イオン：ＡｓまたはＰ ドーズ量：５×１０15〜２×１０16／ｃｍ2 注入エネルギー：３０〜１８０ＫｅＶ 図５（Ａ）に示すように、図４（Ｃ）の構造物を熱処理
し、ｎ+型ドリフト領域１８ｂおよびｎ型ドリフト領域
１８ａを形成する。
し、ｎ+型ドリフト領域１８ｂおよびｎ型ドリフト領域
１８ａを形成する。
【００７２】図５（Ｂ）に示すように、公知の方法を用
いて、ｐ+型ボディ１６ａ、ｎ+型ドリフト領域１８ｂお
よびｐ+型ボディ１６ｂ上にゲート酸化層２２およびゲ
ート電極２４の積層物を形成する。
いて、ｐ+型ボディ１６ａ、ｎ+型ドリフト領域１８ｂお
よびｐ+型ボディ１６ｂ上にゲート酸化層２２およびゲ
ート電極２４の積層物を形成する。
【００７３】図１に示すように、公知の方法を用いてｐ
+型ボディ１６ａ、１６ｂ中に、それぞれｎ+型ソース領
域２０ａ、２０ｂを形成する。なお、先にｎ+型ソース
領域２０ａ、２０ｂを形成し、後でゲート酸化層２２お
よびゲート電極２４の積層物を形成してもよい。このこ
とは後の実施の形態にも当てはまる。以上の工程によ
り、パワーＭＯＳ電界効果トランジスタ１が完成する。
+型ボディ１６ａ、１６ｂ中に、それぞれｎ+型ソース領
域２０ａ、２０ｂを形成する。なお、先にｎ+型ソース
領域２０ａ、２０ｂを形成し、後でゲート酸化層２２お
よびゲート電極２４の積層物を形成してもよい。このこ
とは後の実施の形態にも当てはまる。以上の工程によ
り、パワーＭＯＳ電界効果トランジスタ１が完成する。
【００７４】後の実施の形態にかかるパワーＭＯＳ電界
効果トランジスタも、パワーＭＯＳ電界効果トランジス
タ１の製造方法と同様の方法を用いて作製することがで
きる。
効果トランジスタも、パワーＭＯＳ電界効果トランジス
タ１の製造方法と同様の方法を用いて作製することがで
きる。
【００７５】なお、第１の実施の形態は、パワーＭＯＳ
電界効果トランジスタである。しかしながら、本発明は
これに限定されず、他の縦型半導体装置にも適用するこ
とができる。これは、後で説明する他の実施の形態でも
言えることである。
電界効果トランジスタである。しかしながら、本発明は
これに限定されず、他の縦型半導体装置にも適用するこ
とができる。これは、後で説明する他の実施の形態でも
言えることである。
【００７６】［第２の実施の形態］図６は、本発明の第
２の実施の形態にかかるパワーＭＯＳ電界効果トランジ
スタ３の断面図である。図１に示す第１の実施の形態に
かかるパワーＭＯＳ電界効果トランジスタ１と同等の機
能を有する部分には、同一符号を付してある。パワーＭ
ＯＳ電界効果トランジスタ３がパワーＭＯＳ電界効果ト
ランジスタ１と相違する部分を説明し、同じ部分につい
ては説明を省略する。
２の実施の形態にかかるパワーＭＯＳ電界効果トランジ
スタ３の断面図である。図１に示す第１の実施の形態に
かかるパワーＭＯＳ電界効果トランジスタ１と同等の機
能を有する部分には、同一符号を付してある。パワーＭ
ＯＳ電界効果トランジスタ３がパワーＭＯＳ電界効果ト
ランジスタ１と相違する部分を説明し、同じ部分につい
ては説明を省略する。
【００７７】パワーＭＯＳ電界効果トランジスタ３は、
パワーＭＯＳ電界効果トランジスタ１のようにｎ型ドリ
フト領域１２ａ、ｎ型ドリフト領域１２ｂを備えていな
い。その代わりに、パワーＭＯＳ電界効果トランジスタ
３において、ｐ型ボディ領域１４ａ、１４ｂが、それぞ
れｎ+型ドレイン領域１０まで到達している。
パワーＭＯＳ電界効果トランジスタ１のようにｎ型ドリ
フト領域１２ａ、ｎ型ドリフト領域１２ｂを備えていな
い。その代わりに、パワーＭＯＳ電界効果トランジスタ
３において、ｐ型ボディ領域１４ａ、１４ｂが、それぞ
れｎ+型ドレイン領域１０まで到達している。
【００７８】パワーＭＯＳ電界効果トランジスタ３によ
れば、以下の特有の効果が生じる。パワーＭＯＳ電界効
果トランジスタ３は、ｎ型ドリフト領域１２ａ、ｎ型ド
リフト領域１２ｂを備えていないので、それだけドリフ
ト領域の面積を小さくできる。よって、ドリフト領域の
完全空乏化が容易となる。
れば、以下の特有の効果が生じる。パワーＭＯＳ電界効
果トランジスタ３は、ｎ型ドリフト領域１２ａ、ｎ型ド
リフト領域１２ｂを備えていないので、それだけドリフ
ト領域の面積を小さくできる。よって、ドリフト領域の
完全空乏化が容易となる。
【００７９】また、パワーＭＯＳ電界効果トランジスタ
３によれば、パワーＭＯＳ電界効果トランジスタ１と同
様の理由で、パワーＭＯＳ電界効果トランジスタ３のＯ
Ｎ動作時の抵抗を下げることが可能となる。
３によれば、パワーＭＯＳ電界効果トランジスタ１と同
様の理由で、パワーＭＯＳ電界効果トランジスタ３のＯ
Ｎ動作時の抵抗を下げることが可能となる。
【００８０】［第３の実施の形態］図７は、本発明の第
３の実施の形態にかかるパワーＭＯＳ電界効果トランジ
スタ５の断面図である。図１に示す第１の実施の形態に
かかるパワーＭＯＳ電界効果トランジスタ１と同等の機
能を有する部分には、同一符号を付してある。パワーＭ
ＯＳ電界効果トランジスタ５がパワーＭＯＳ電界効果ト
ランジスタ１と相違する部分を説明し、同じ部分につい
ては説明を省略する。
３の実施の形態にかかるパワーＭＯＳ電界効果トランジ
スタ５の断面図である。図１に示す第１の実施の形態に
かかるパワーＭＯＳ電界効果トランジスタ１と同等の機
能を有する部分には、同一符号を付してある。パワーＭ
ＯＳ電界効果トランジスタ５がパワーＭＯＳ電界効果ト
ランジスタ１と相違する部分を説明し、同じ部分につい
ては説明を省略する。
【００８１】パワーＭＯＳ電界効果トランジスタ５は、
パワーＭＯＳ電界効果トランジスタ１のようにｎ型ドリ
フト領域１２ａ、ｎ型ドリフト領域１２ｂを備えていな
い。その代わりに、パワーＭＯＳ電界効果トランジスタ
５において、ｐ-型ボディ領域３２ａが、ｐ型ボディ領
域１４ａとｎ+型ドレイン領域１０との間に位置し、ｐ-
型ボディ領域３２ｂが、ｐ型ボディ領域１４ｂとｎ+型
ドレイン領域１０との間に位置している。ｐ-型ボディ
領域３２ａ、３２ｂのｐ型の不純物濃度は、ｐ型ボディ
領域１４ａ、１４ｂのｐ型の不純物濃度より低い。ｐ-
型ボディ領域３２ａ、３２ｂのｐ型の不純物濃度は、例
えば、１×１０14〜５×１０15／ｃｍ3である。
パワーＭＯＳ電界効果トランジスタ１のようにｎ型ドリ
フト領域１２ａ、ｎ型ドリフト領域１２ｂを備えていな
い。その代わりに、パワーＭＯＳ電界効果トランジスタ
５において、ｐ-型ボディ領域３２ａが、ｐ型ボディ領
域１４ａとｎ+型ドレイン領域１０との間に位置し、ｐ-
型ボディ領域３２ｂが、ｐ型ボディ領域１４ｂとｎ+型
ドレイン領域１０との間に位置している。ｐ-型ボディ
領域３２ａ、３２ｂのｐ型の不純物濃度は、ｐ型ボディ
領域１４ａ、１４ｂのｐ型の不純物濃度より低い。ｐ-
型ボディ領域３２ａ、３２ｂのｐ型の不純物濃度は、例
えば、１×１０14〜５×１０15／ｃｍ3である。
【００８２】パワーＭＯＳ電界効果トランジスタ５によ
れば、以下の特有の効果が生じる。パワーＭＯＳ電界効
果トランジスタ５は、ｎ型ドリフト領域１２ａ、１２ｂ
のかわりにｐ-型ボディ領域３２ａ、３２ｂを備えてい
るので、それだけドリフト領域の面積を小さくできる。
よって、ドリフト領域の完全空乏化が容易となる。
れば、以下の特有の効果が生じる。パワーＭＯＳ電界効
果トランジスタ５は、ｎ型ドリフト領域１２ａ、１２ｂ
のかわりにｐ-型ボディ領域３２ａ、３２ｂを備えてい
るので、それだけドリフト領域の面積を小さくできる。
よって、ドリフト領域の完全空乏化が容易となる。
【００８３】また、パワーＭＯＳ電界効果トランジスタ
５によれば、パワーＭＯＳ電界効果トランジスタ１と同
様の理由で、パワーＭＯＳ電界効果トランジスタ５のＯ
Ｎ動作時の抵抗を下げることが可能となる。
５によれば、パワーＭＯＳ電界効果トランジスタ１と同
様の理由で、パワーＭＯＳ電界効果トランジスタ５のＯ
Ｎ動作時の抵抗を下げることが可能となる。
【００８４】［第４の実施の形態］図８は、本発明の第
４の実施の形態にかかるパワーＭＯＳ電界効果トランジ
スタ７の断面図である。図１に示す第１の実施の形態に
かかるパワーＭＯＳ電界効果トランジスタ１と同等の機
能を有する部分には、同一符号を付してある。パワーＭ
ＯＳ電界効果トランジスタ７がパワーＭＯＳ電界効果ト
ランジスタ１と相違する部分を説明し、同じ部分につい
ては説明を省略する。
４の実施の形態にかかるパワーＭＯＳ電界効果トランジ
スタ７の断面図である。図１に示す第１の実施の形態に
かかるパワーＭＯＳ電界効果トランジスタ１と同等の機
能を有する部分には、同一符号を付してある。パワーＭ
ＯＳ電界効果トランジスタ７がパワーＭＯＳ電界効果ト
ランジスタ１と相違する部分を説明し、同じ部分につい
ては説明を省略する。
【００８５】パワーＭＯＳ電界効果トランジスタ７は、
パワーＭＯＳ電界効果トランジスタ１のようにｐ型ボデ
ィ領域１４ａ、１４ｂを備えていない。その代わりに、
パワーＭＯＳ電界効果トランジスタ７において、ｎ型ド
リフト領域１２ａ、ｎ型ドリフト領域１２ｂが、それぞ
れ、ｐ+型ボディ領域１６ａ、１６ｂまで到達してい
る。
パワーＭＯＳ電界効果トランジスタ１のようにｐ型ボデ
ィ領域１４ａ、１４ｂを備えていない。その代わりに、
パワーＭＯＳ電界効果トランジスタ７において、ｎ型ド
リフト領域１２ａ、ｎ型ドリフト領域１２ｂが、それぞ
れ、ｐ+型ボディ領域１６ａ、１６ｂまで到達してい
る。
【００８６】このパワーＭＯＳ電界効果トランジスタ７
によれば、パワーＭＯＳ電界効果トランジスタ１と同様
の理由、つまり、ｎ+型ドリフト領域１８ｂを設けてい
るので、パワーＭＯＳ電界効果トランジスタ７のＯＮ動
作時の抵抗を下げることが可能となる。
によれば、パワーＭＯＳ電界効果トランジスタ１と同様
の理由、つまり、ｎ+型ドリフト領域１８ｂを設けてい
るので、パワーＭＯＳ電界効果トランジスタ７のＯＮ動
作時の抵抗を下げることが可能となる。
【００８７】［第５の実施の形態］図９は、本発明の第
５の実施の形態にかかるパワーＭＯＳ電界効果トランジ
スタ９の断面図である。図１に示す第１の実施の形態に
かかるパワーＭＯＳ電界効果トランジスタ１と同等の機
能を有する部分には、同一符号を付してある。パワーＭ
ＯＳ電界効果トランジスタ９がパワーＭＯＳ電界効果ト
ランジスタ１と相違する部分を説明し、同じ部分につい
ては説明を省略する。
５の実施の形態にかかるパワーＭＯＳ電界効果トランジ
スタ９の断面図である。図１に示す第１の実施の形態に
かかるパワーＭＯＳ電界効果トランジスタ１と同等の機
能を有する部分には、同一符号を付してある。パワーＭ
ＯＳ電界効果トランジスタ９がパワーＭＯＳ電界効果ト
ランジスタ１と相違する部分を説明し、同じ部分につい
ては説明を省略する。
【００８８】パワーＭＯＳ電界効果トランジスタ９は、
パワーＭＯＳ電界効果トランジスタ１のようにｎ型ドリ
フト領域１８ａを備えていない。その代わりに、パワー
ＭＯＳ電界効果トランジスタ９において、ｎ+型ドリフ
ト領域１８ｂが、ｎ+型ドレイン領域１０まで到達して
いる。
パワーＭＯＳ電界効果トランジスタ１のようにｎ型ドリ
フト領域１８ａを備えていない。その代わりに、パワー
ＭＯＳ電界効果トランジスタ９において、ｎ+型ドリフ
ト領域１８ｂが、ｎ+型ドレイン領域１０まで到達して
いる。
【００８９】このパワーＭＯＳ電界効果トランジスタ９
によれば、ｎ型ドリフト領域１８ａの代わりにｎ+型ド
リフト領域１８ｂを備えている。このため、パワーＭＯ
Ｓ電界効果トランジスタ９のＯＮ動作時の抵抗をより下
げることが可能となる。
によれば、ｎ型ドリフト領域１８ａの代わりにｎ+型ド
リフト領域１８ｂを備えている。このため、パワーＭＯ
Ｓ電界効果トランジスタ９のＯＮ動作時の抵抗をより下
げることが可能となる。
【００９０】［本発明の実施の形態を備えた回路の例］
図１０は、パワーＭＯＳ電界効果トランジスタ１を備え
たインバータ回路５２である。インバータ回路５２は、
バッテリーなどの直流電源５０を３相交流に変換し、３
相モータ４８の回転制御をする。インバータ回路５２
は、例えば、電気自動車のモータを駆動するのに用いら
れる。なお、パワーＭＯＳ電界効果トランジスタ１のか
わりに、パワーＭＯＳ電界効果トランジスタ３、５、
７、９を用いることもできる。
図１０は、パワーＭＯＳ電界効果トランジスタ１を備え
たインバータ回路５２である。インバータ回路５２は、
バッテリーなどの直流電源５０を３相交流に変換し、３
相モータ４８の回転制御をする。インバータ回路５２
は、例えば、電気自動車のモータを駆動するのに用いら
れる。なお、パワーＭＯＳ電界効果トランジスタ１のか
わりに、パワーＭＯＳ電界効果トランジスタ３、５、
７、９を用いることもできる。
【図１】本発明の第１の実施の形態にかかるパワーＭＯ
Ｓ電界効果トランジスタ１の断面図である。
Ｓ電界効果トランジスタ１の断面図である。
【図２】（Ａ）は、本発明の第１の実施の形態にかかる
パワーＭＯＳ電界効果トランジスタ１の部分断面図であ
る。（Ｂ）は、本発明の第１の実施の形態にかかるパワ
ーＭＯＳ電界効果トランジスタ１の電位分布のシミュレ
ーションを示す図である。
パワーＭＯＳ電界効果トランジスタ１の部分断面図であ
る。（Ｂ）は、本発明の第１の実施の形態にかかるパワ
ーＭＯＳ電界効果トランジスタ１の電位分布のシミュレ
ーションを示す図である。
【図３】本発明の第１の実施の形態にかかるパワーＭＯ
Ｓ電界効果トランジスタ１のゲート電圧とドレイン電流
との関係をシミュレーションし、その結果を表したグラ
フである。
Ｓ電界効果トランジスタ１のゲート電圧とドレイン電流
との関係をシミュレーションし、その結果を表したグラ
フである。
【図４】本発明の第１の実施の形態にかかるパワーＭＯ
Ｓ電界効果トランジスタ１の製造工程を説明するための
工程図である。
Ｓ電界効果トランジスタ１の製造工程を説明するための
工程図である。
【図５】本発明の第１の実施の形態にかかるパワーＭＯ
Ｓ電界効果トランジスタ１の製造工程を説明するための
工程図である。
Ｓ電界効果トランジスタ１の製造工程を説明するための
工程図である。
【図６】本発明の第２の実施の形態にかかるパワーＭＯ
Ｓ電界効果トランジスタ３の断面図である。
Ｓ電界効果トランジスタ３の断面図である。
【図７】本発明の第３の実施の形態にかかるパワーＭＯ
Ｓ電界効果トランジスタ５の断面図である。
Ｓ電界効果トランジスタ５の断面図である。
【図８】本発明の第４の実施の形態にかかるパワーＭＯ
Ｓ電界効果トランジスタ７の断面図である。
Ｓ電界効果トランジスタ７の断面図である。
【図９】本発明の第５の実施の形態にかかるパワーＭＯ
Ｓ電界効果トランジスタ９の断面図である。
Ｓ電界効果トランジスタ９の断面図である。
【図１０】パワーＭＯＳ電界効果トランジスタ１を備え
たインバータ回路５２の回路図である。
たインバータ回路５２の回路図である。
【図１１】従来の一般的なパワーＭＯＳ電界効果トラン
ジスタの断面図である。
ジスタの断面図である。
１、３、５、７、９ パワーＭＯＳ電界効果トランジス
タ １０ ｎ+型ドレイン領域 １２ａ、１２ｂ ｎ型ドリフト領域 １４ａ、１４ｂ ｐ型ボディ領域 １６ａ、１６ｂ ｐ+型ボディ領域 １８ａ、１８ｂ ｎ+型ドリフト領域 ２０ａ、２０ｂ ｎ+型ソース領域 ２２ ゲート酸化層 ２４ ゲート電極 ２６ａ、２６ｂ ｐｎ接合部 ２８ａ、２８ｂ ｐｎ接合部 ３０ａ、３０ｂ ｐｎ接合部 ３２ａ、３２ｂ ｐ-型ボディ領域 ４０ マスク層 ４４ トレンチ ４６ ポリシリコン層 ５２ インバータ回路
タ １０ ｎ+型ドレイン領域 １２ａ、１２ｂ ｎ型ドリフト領域 １４ａ、１４ｂ ｐ型ボディ領域 １６ａ、１６ｂ ｐ+型ボディ領域 １８ａ、１８ｂ ｎ+型ドリフト領域 ２０ａ、２０ｂ ｎ+型ソース領域 ２２ ゲート酸化層 ２４ ゲート電極 ２６ａ、２６ｂ ｐｎ接合部 ２８ａ、２８ｂ ｐｎ接合部 ３０ａ、３０ｂ ｐｎ接合部 ３２ａ、３２ｂ ｐ-型ボディ領域 ４０ マスク層 ４４ トレンチ ４６ ポリシリコン層 ５２ インバータ回路
Claims (6)
- 【請求項１】 第１導電型の第１半導体領域、第１導電
型の第２半導体領域、第２導電型の第３半導体領域およ
び第１導電型の第４半導体領域を備えた縦型半導体装置
であって、 前記第１半導体領域は、第１導電型のキャリアを放出
し、 前記第２半導体領域は、第１導電型のキャリアが流れる
経路となり、 前記第２半導体領域は、第１導電型の不純物濃度が高い
高濃度領域と、第１導電型の不純物濃度が低い低濃度領
域と、を含み、 前記第３半導体領域は、前記第２半導体領域と接合し、 前記第４半導体領域は、第１導電型のキャリアを吸い込
む、縦型半導体装置。 - 【請求項２】 請求項１において、 前記第３半導体領域は、第２導電型の不純物濃度が高い
高濃度領域と、第２導電型の不純物濃度が低い低濃度領
域と、を含む、縦型半導体装置。 - 【請求項３】 請求項２において、 前記第３半導体領域の低濃度領域は、前記第３半導体領
域の高濃度領域と前記第４半導体領域との間に位置し、 さらに、 第１導電型の他の半導体領域を備え、 前記他の半導体領域は、第１導電型のキャリアが流れる
経路となり、 前記他の半導体領域は、前記第３半導体領域の低濃度領
域と前記第４半導体領域との間に位置し、 前記他の半導体領域は、前記第３半導体領域の低濃度領
域と接合している、縦型半導体装置。 - 【請求項４】 請求項２において、 前記第３半導体領域の低濃度領域は、前記第４半導体領
域まで延びている、縦型半導体装置。 - 【請求項５】 請求項２において、 第２導電型の他の半導体領域を備え、 前記他の半導体領域は、前記第３半導体領域の低濃度領
域よりも、第２導電型の不純物濃度が低く、 前記他の半導体領域は、前記第３半導体領域の低濃度領
域と前記第４半導体領域との間に位置している、縦型半
導体装置。 - 【請求項６】 請求項１または２において、 前記第２半導体領域の高濃度領域は、前記第３半導体領
域と接合し、 前記第２半導体領域の高濃度領域は、前記第４半導体領
域と接触し、 前記第２半導体領域の低濃度領域は、前記第３半導体領
域と前記第４半導体領域との間に位置し、 前記第２半導体領域の低濃度領域は、前記第３半導体領
域と接合している、縦型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34908799A JP3436220B2 (ja) | 1999-12-08 | 1999-12-08 | 縦型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34908799A JP3436220B2 (ja) | 1999-12-08 | 1999-12-08 | 縦型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168335A true JP2001168335A (ja) | 2001-06-22 |
| JP3436220B2 JP3436220B2 (ja) | 2003-08-11 |
Family
ID=18401414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34908799A Expired - Fee Related JP3436220B2 (ja) | 1999-12-08 | 1999-12-08 | 縦型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436220B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101023A (ja) * | 2001-09-27 | 2003-04-04 | Sanken Electric Co Ltd | 縦型絶縁ゲート型電界効果トランジスタおよびその製造方法 |
| KR100491989B1 (ko) * | 2001-06-11 | 2005-05-30 | 가부시끼가이샤 도시바 | 리서프층을 갖춘 전력용 반도체장치 및 그 제조방법 |
| JP2007088275A (ja) * | 2005-09-22 | 2007-04-05 | Sumitomo Electric Ind Ltd | 窒化ガリウム系ｍｉｓトランジスタ |
| JP2009076930A (ja) * | 2008-11-13 | 2009-04-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009520365A (ja) * | 2005-12-14 | 2009-05-21 | フリースケール セミコンダクター インコーポレイテッド | 超接合パワーｍｏｓｆｅｔ |
| US7663186B2 (en) | 2002-03-29 | 2010-02-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN109904216A (zh) * | 2019-01-28 | 2019-06-18 | 西安电子科技大学 | 具有AlGaN/GaN异质结的垂直型场效应晶体管及其制作方法 |
| CN110021660A (zh) * | 2019-04-16 | 2019-07-16 | 西安电子科技大学 | AlGaN/GaN异质结垂直型场效应晶体管及其制作方法 |
| CN110047931A (zh) * | 2019-04-16 | 2019-07-23 | 西安电子科技大学 | 碳化硅平面垂直型场效应晶体管及其制作方法 |
| CN110047932A (zh) * | 2019-04-16 | 2019-07-23 | 西安电子科技大学 | 具有电荷补偿层和低阻通道的纵向双扩散金属氧化物半导体场效应晶体管及其制作方法 |
-
1999
- 1999-12-08 JP JP34908799A patent/JP3436220B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN109904216A (zh) * | 2019-01-28 | 2019-06-18 | 西安电子科技大学 | 具有AlGaN/GaN异质结的垂直型场效应晶体管及其制作方法 |
| CN109904216B (zh) * | 2019-01-28 | 2021-09-28 | 西安电子科技大学 | 具有AlGaN/GaN异质结的垂直型场效应晶体管及其制作方法 |
| CN110021660A (zh) * | 2019-04-16 | 2019-07-16 | 西安电子科技大学 | AlGaN/GaN异质结垂直型场效应晶体管及其制作方法 |
| CN110047931A (zh) * | 2019-04-16 | 2019-07-23 | 西安电子科技大学 | 碳化硅平面垂直型场效应晶体管及其制作方法 |
| CN110047932A (zh) * | 2019-04-16 | 2019-07-23 | 西安电子科技大学 | 具有电荷补偿层和低阻通道的纵向双扩散金属氧化物半导体场效应晶体管及其制作方法 |
| CN110021660B (zh) * | 2019-04-16 | 2022-04-01 | 西安电子科技大学 | AlGaN/GaN异质结垂直型场效应晶体管及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3436220B2 (ja) | 2003-08-11 |
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