JP2001167693A

JP2001167693A - 電子放出素子および電子源および画像形成装置および電子放出素子の製造方法

Info

Publication number: JP2001167693A
Application number: JP34941999A
Authority: JP
Inventors: Shin Kitamura; 伸北村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-12-08
Filing date: 1999-12-08
Publication date: 2001-06-22

Abstract

(57)【要約】【課題】簡易な構成で電子放出効率の高い電子放出素
子、およびこれを備えた電子源、およびこれを備えた画
像形成装置、および電子放出素子の製造方法を提供す
る。【解決手段】絶縁層３Ｃの側壁面上に高電位電極５Ａ
を設け、絶縁層３Ａの側壁面上に低電位電極５Ｂを設
け、絶縁層３Ａと絶縁層３Ｃとの間に設けられた絶縁層
３Ｂの側壁面を高電位電極層４の側壁面及び絶縁層３
Ｂ，３Ｃの側壁面に比べて内部に凹むように後退させた
リセス部６を設けて、高電位電極５Ａと低電位電極５Ｂ
との間に、電子放出部となる間隙７を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子を放出するた
めの電子放出素子、および電子放出素子を備えた電子
源、および電子源を備えた画像形成装置、および電子放
出素子の製造方法に関するものである。

【０００２】

【従来の技術】従来、電子放出素子としては、大別して
熱電子放出素子と冷陰極電子放出素子の２種類のものが
知られている。冷陰極電子放出素子には電界放出型（以
下、「ＦＥ型」という。）、金属／絶縁層／金属型（以
下、「ＭＩＭ型」という。）や表面伝導型電子放出素子
等がある。

【０００３】ＦＥ型の例としては、Ｗ．Ｐ．Ｄｙｋｅ
＆Ｗ．Ｗ．Ｄｏｌａｎ，”ＦｉｅｌｄＥｍｉｓｓｉ
ｏｎ”，ＡｄｖａｎｃｅｉｎＥｌｅｃｔｒｏｎＰ
ｈｙｓｉｃｓ，８，８９（１９５６）あるいはＣ．Ａ．
Ｓｐｉｎｄｔ，”ＰＨＹＳＩＣＡＬＰｒｏｐｅｒｔｉ
ｅｓｏｆｔｈｉｎ−ｆｉｌｍｆｉｅｌｄｅｍｉ
ｓｓｉｏｎｃａｔｈｏｄｅｓｗｉｔｈｍｏｌｙｂ
ｄｅｎｉｕｍｃｏｎｅｓ”，Ｊ．Ａｐｐｌ．Ｐｈｙ
ｓ．，４７，５２４８（１９７６）等に開示されたもの
が知られている。

【０００４】ＭＩＭ型の例としては、Ｃ．Ａ．Ｍｅａ
ｄ，”ＯｐｅｒａｔｉｏｎｏｆＴｕｎｎｅｌ−Ｅｍ
ｉｓｓｉｏｎＤｅｖｉｃｅｓ，”Ｊ．Ａｐｐｌｙ．
Ｐｈｙｓ．，３２，６４６（１９６１）等に開示された
ものが知られている。

【０００５】また、最近の例では、Ｔｏｓｈｉａｋｉ．
Ｋｕｓｕｎｏｋｉ，”Ｆｌｕｃｔｕａｔｉｏｎ−ｆｒｅ
ｅｅｌｅｃｔｒｏｎｅｍｉｓｓｉｏｎｆｒｏｍ
ｎｏｎ−ｆｏｒｍｅｄｍｅｔａｌ−ｉｎｓｕｌａｔｏ
ｒ−ｍｅｔａｌ（ＭＩＭ）ｃａｔｈｏｄｅｓＦａｂｒ
ｉｃａｔｅｄｂｙｌｏｗｃｕｒｒｅｎｔＡｎｏ
ｄｉｃｏｘｉｄａｔｉｏｎ”，Ｊｐｎ．Ｊ．Ａｐｐ
ｌ．Ｐｈｙｓ．ｖｏｌ．３２（１９９３）ｐｐ．Ｌ１６
９５，Ｍｕｔｓｕｍｉｓｕｚｕｋｉｅｔａｌ ”
ＡｎＭＩＭ−ＣａｔｈｏｄｅＡｒｒａｙｆｏｒ
ＣａｔｈｏｄｅｌｕｍｉｎｅｓｃｅｎｔＤｉｓｐｌａ
ｙｓ”，ＩＤＷ’９６，（１９９６）ｐｐ．５２９等が
研究されている。

【０００６】表面伝導型の例としては、エリンソンの報
告（Ｍ．Ｉ．ＥｌｉｎｓｏｎＲａｄｉｏＥｎｇ．Ｅ
ｌｅｃｔｒｏｎＰｈｙｓ．，１０（１９６５））に記
載のもの等があり、この表面伝導型電子放出素子は、基
板上に形成された小面積の薄膜に、膜面に平行に電流を
流すことにより、電子放出が生ずる現象を利用するもの
である。

【０００７】表面伝導型素子では、前記のエリソンの報
告に記載のＳｎＯ₂薄膜を用いたもの、Ａｕ薄膜を用い
たもの、（Ｇ．Ｄｉｔｔｍｅｒ．ＴｈｉｎＳｏｌｉｄ
Ｆｉｌｍｓ，９，３１７（１９７２））、Ｉｎ₂Ｏ₃／
ＳｎＯ₂薄膜によるもの（Ｍ．Ｈａｒｔｗｅｌｌａｎ
ｄＣ．Ｇ．Ｆｏｎｓｔａｄ，ＩＥＥＥＴｒａｎｓ．
ＥＤＣｏｎｆ．，５１９（１９８３））等が報告され
ている。

【０００８】特開平９−８２２１４号公開公報には、表
面伝導型電子放出素子の電子放出効率を向上させた例が
報告されている。

【０００９】ここで、効率とは、表面伝導型電子放出素
子の一対の対向する素子電極に電圧を印加したときに流
れる電流（以降素子電流Ｉｆと呼ぶ）と、これに対する
真空中に放出される電流（以降電子放出電流Ｉｅと呼
ぶ）との電流比をさす。

【００１０】図１４を用いてこの例について説明する。
同図において、１４１は基板、１４２は電子放出部、１
４３は導電性膜、１４４は陰極側素子電極、１４５は陽
極側素子電極、１４６は間隙、１４７は電界補正電極で
ある。

【００１１】表面伝導型電子放出素子においては、放出
された電子が低電位電極と高電位電極で形成される電場
内を運動するように構成されており、高電位電極上の電
場の特異点によってアノード電極に到達する電子の割
合、すなわち電子放出効率が左右される。

【００１２】本例では、この電子放出効率を改善するた
めに、低電位電極の外側に電界補正電極１４７を設置し
ている。

【００１３】これらの表面伝導型電子放出素子において
は、電子放出を行う前に導電性薄膜を予め「通電フォー
ミング」と呼ばれる通電処理によって電子放出部を形成
するのが一般的であった。

【００１４】この通電フォーミングとは、前述した導電
性薄膜の両側に電圧を印加して通電を行い、導電性薄膜
を局部的に破壊、変形もしくは変質させて、電気的に高
抵抗な状態の電子放出部を形成することである。なお、
電子放出部は導電性薄膜の一部に微小間隙が発生してお
り、その間隙付近から電子放出が行われる。

【００１５】ここで、素子によって間隙の位置が異なる
と、電子放出特性がバラついてしまうという問題かあ
る。

【００１６】この問題を解決する手段として、電子放出
部である間隙位置を制御するという目的で、通電フォー
ミングを行なわずに間隙を形成した例として、特開平１
−１０５４４５号公開公報や特開平９−５５１６１号公
開公報に開示されたように、垂直型の表面伝導型素子が
提案されている。

【００１７】この例は、図１５に示すように、基板１５
１上に両素子電極１５２と１５４の間に絶縁層１５３を
介して段差が形成されており、電極対向部に形成された
絶縁層１５３の側端面に電子放出部１５５を配置してい
る。

【００１８】また、特開平９−３３０６４６号公開公報
に開示されたように、両素子電極の間に絶縁層が挟まれ
た構成となっている素子もある。

【００１９】さらに、電子放出特性を改善するために、
「活性化」と呼ばれる処理を行うことがある。すなわ
ち、この活性化の処理は、前記電子放出部の亀裂の周辺
に炭素、炭素化合物（カーボン）からなる膜を形成する
ものであり、この活性化処理工程には、有機物質を含む
雰囲気で素子にパルス電圧を印加し、炭素、炭素化合物
を亀裂周辺部に堆積させる方法がある。

【００２０】ここで、電子源は、上記のような電子放出
素子を複数具備して構成されるものである。

【００２１】従来、多数の表面伝導型電子放出素子を配
列形成した例としては、並列に表面伝導型電子放出素子
を配列し、個々の表面電動型電子放出素子の両端（両素
子電極）を配線（共通配線）にて各々結線した行を多数
行配列（梯子状配列）した電子源が挙げられる（例え
ば、特開昭６４−３１３３２号公開公報、特開平１−２
８３７４９号公開公報、特開平１−２５７５５２号公開
公報等）。

【００２２】また、特に表示装置等の画像形成装置にお
いては、近年、液晶を用いた平板型表示装置がＣＲＴに
替わって普及してきたが、自発光型でないため、バック
ライトを持たなければならない等の問題点があり、自発
光型表示装置が望まれてきた。

【００２３】自発光型表示装置としては、表面伝導型電
子放出素子を多数配列した電子源と電子源より放出され
る電子によって、可視光を発光させる蛍光体とを組み合
わせた表示装置である画像形成装置が挙げられる（例え
ば、ＵＳＰ５０６６８８３）

【００２４】ここで、画像形成装置に用いられる表面伝
導型電子放出素子においては、効率が高く電子放出特性
が安定していることが望ましい。

【００２５】これは、電子放出効率の低い電子放出素子
を画像形成装置に用いると、必要な放出電流を得るため
に大きな素子電流Ｉｆが必要となり、その結果、消費電
力が大きくなってしまったり、配線抵抗による電圧降下
が大きくなり、輝度むらが生じる原因になるからであ
る。

【００２６】

【発明が解決しようとする課題】しかしながら、上記の
ような従来技術の場合には、下記のような問題が生じて
いた。

【００２７】上述した従来技術に係る表面伝導型電子放
出素子においては、後述するように、電子放出部から放
出された電子の多くが、直接アノード電極には向かわ
ず、高電位側の導電性薄膜または素子電極に入射してし
まう。

【００２８】このうち、弾性散乱されたものは再びアノ
ードに向かうが、かなりの部分が吸収されてしまうた
め、電子放出効率が低くなってしまう。

【００２９】従って、直接アノードへ向かう電子の割合
を増やすことと、上記高電位側の導電性薄膜ないし、素
子電極上での弾性散乱の効率を向上させることが、電子
放出効率の改善の方法として考えられる。

【００３０】なお、前記特開平９−８２２１４号公開公
報に開示された技術のように補正電極を設置した素子に
おいては、電子放出効率は向上するものの、補正電極の
電位が高く駆動上問題があり、十分な解決には至ってい
なかった。

【００３１】本発明は上記の従来技術の課題を解決する
ためになされたもので、その目的とするところは、簡易
な構成で電子放出効率の高い電子放出素子、およびこれ
を備えた電子源、およびこれを備えた画像形成装置、お
よび電子放出素子の製造方法を提供することにある。

【００３２】

【課題を解決するための手段】上記目的を達成するため
に本発明にあっては、第１の側壁面を有する第１の層
と、前記第１の側壁面の延長面上に、その面が略一致す
る第２の側壁面を有する第２の層と、前記第１の側壁
面および第２の側壁面よりも内部に凹んだ位置に、その
面が設けられる第３の側壁面を有し、かつ、前記第１の
層と第２の層との間に設けられる第３の層と、を備えた
電子放出素子であって、前記第１の側壁面上に高電位電
極を設けると共に、前記第２の側壁面上に低電位電極を
設け、これらの電極間の間隙を電子放出部とすることを
特徴とする。

【００３３】従って、低電位電極から高電位電極に向か
って放出された電子は、第１の層の厚さ分しか弾性散乱
を行わないため、高電位電極に吸収される割合が減ると
共に、第２の側壁面の位置が凹んでいる分だけ沿面距離
が増し、リーク電流を低減できる。また、第１の層と第
２の層との間に設けられる第３の層の側壁面が凹んだ位
置にあるような構造（リセス構造）部に、高電位電極及
び低電位電極を設けて、これらの間を電子放出部とした
ことで、電子放出部の位置制御を簡易な構成で容易に行
うことができる。

【００３４】基板上に積層された低電位電極層と、該低
電位電極層上に積層された絶縁層と、該絶縁層上に積層
された高電位電極層と、を備え、前記高電位電極は前記
高電位電極層と電気的に接続され、かつ、前記低電位電
極は前記低電位電極層と電気的に接続されると良い。

【００３５】前記絶縁層が、前記第１の層，第２の層お
よび第３の層から構成されると良い。

【００３６】前記高電位電極層が前記第１の層であり、
前記絶縁層が、前記第２の層および第３の層から構成さ
れると良い。

【００３７】前記第１の層側から第２の層側を見た場合
に、前記低電位電極が前記高電位電極に取り囲まれてい
ると良い。

【００３８】前記第１の層，第２の層および第３の層を
貫通する貫通孔を形成することによって、この貫通孔の
内周面の一部を前記第１の側壁面とすると共に、該貫通
孔の内周面の他の一部を前記第２の側壁面として、これ
らの側壁面上にそれぞれ高電位電極および低電位電極を
設けて、該低電位電極が高電位電極に取り囲まれるよう
にすると良い。

【００３９】前記高電位電極および低電位電極は、貫通
孔内周の周方向の一部にのみ設けて、該周方向の一部に
のみ前記電子放出部が形成されるようにすると良い。

【００４０】前記高電位電極層を方形状に形成し、該高
電位電極層の一対の両端側に、それぞれ電子放出部を設
けると共に、前記両端側に、それぞれ低電位電極層が広
がるように各層を配置すると良い。

【００４１】前記高電位電極層を方形状に形成し、該高
電位電極層の一対の両端のうちのいずれか片端のみに電
子放出部を設けると共に、前記両端側に、それぞれ低電
位電極層が広がるように各層を配置すると良い。

【００４２】表面伝導型の電子を放出する素子であると
良い。

【００４３】また、本発明の電子源にあっては、上記の
電子放出素子を複数配置することを特徴とする。

【００４４】前記電子放出素子がマトリクス配線されて
いると良い。

【００４５】また、本発明の画像形成装置にあっては、
上記の電子源を備えると共に、該電子源から放出された
電子によって画像を形成する画像形成部材を備えること
を特徴とする。

【００４６】前記画像形成部材は、電子の衝突によって
発光する蛍光体であると良い。

【００４７】また、本発明の電子放出素子の製造方法に
あっては、第１の層，第２の層および第３の層が積層さ
れた３層構造を有し、これらの層の側壁面側に電子放出
部が設けられる電子放出素子の製造方法であって、前記
第３の層は、第１の層および第２の層とは異なる材料か
ら構成すると共に、第２の層，第３の層および第１の層
の順に積層する積層工程の後に、前記第２の層のみを所
定量だけ選択エッチングしてリセス構造を形成する工程
と、その後、リセス位置に電子放出部が形成されるよう
に、第１の層および第２の層の側壁面にそれぞれ導電性
薄膜を被覆する工程と、を備えることを特徴とする。

【００４８】前記第１の層，第２の層および第３の層
は、絶縁層であると良い。

【００４９】前記第１の層は、前記導電性薄膜に電気的
に接続される高電位電極層であり、前記第２の層および
第３の層は、絶縁層であると良い。

【００５０】

【発明の実施の形態】以下に図面を参照して、この発明
の好適な実施の形態を例示的に詳しく説明する。ただ
し、この実施の形態に記載されている構成部品の寸法、
材質、形状、その相対配置などは、特に特定的な記載が
ない限りは、この発明の範囲をそれらのみに限定する趣
旨のものではない。

【００５１】まず、本発明の実施の形態に係る電子放出
素子を備えた装置の機構について説明する。

【００５２】本発明の効率の向上についての説明を行う
前に表面伝導型電子放出素子における電子の運動につい
て述べる。始めに、図１６を用いて平面型の素子につい
て説明する。

【００５３】電子放出素子から距離Ｈを隔てて陽極１６
３を構成したときに、素子高電位電極１６１と素子低電
位電極１６２の間に印加される電圧をＶｆとし、素子低
電位電極１６２と陽極（アノード）１６３との間に印加
されている電圧Ｖａを印加する構成において、ＳＩＤ
９８Ｄｉｇｅｓｔ、Ｏｋｕｄａ，ｅｔ．ａｌによる
と、素子にはｎｍオーダーの間隙があり、この素子にＶ
ｆを印加すると低電位電極の先端から対向する高電位電
極に向かって電子が放出され、電子が高電位電極の先端
部で電子が等方的に散乱することが分かっている。

【００５４】同図において、１６４は駆動電圧Ｖｆと等
しい等電位面、１６５はＶｆよりも高い等電位面であ
る。

【００５５】電子放出部周辺にこのような電位分布があ
るために、放出された電子の多くは高電位電極上で数回
の弾性散乱（多重散乱）が繰り返され、特徴距離Ｘｓを
越えた電子が陽極１６３に到達する。

【００５６】ここで、Ｘｓ＝ＨＶｆ／（πＶａ）であ
り、例えばＶａ＝１０［ＫＶ］，Ｖｆ＝１５［Ｖ］，Ｈ
＝２［ｍｍ］では、Ｘｓは、約１μｍ程度である。

【００５７】効率は、多重散乱による電子がＸｓを越え
るまでの間、多重散乱によって高電位電極に一部吸収さ
れることによる電子数の減少に支配されている。

【００５８】数十ｅＶ程度の電子の散乱に伴い散乱され
る割合βについては明らかでないが、一回につき０．１
から０．５程度と見積もられている。

【００５９】このような散乱機構で、βが１以下である
ことから、真空中に取り出される電子の量はべき乗で減
少していくことが分かる。

【００６０】そこで、効率を向上させるには、Ｘｓ内に
おいて電子が高電位電極に散乱されないような構成にす
る必要がある。

【００６１】次に、図１７を用いて、本発明の実施の形
態に係る電子放出素子における電子の運動について説明
する。

【００６２】図示のように、素子電極間に段差を設け、
その段差側壁に電子放出部を配置すると、低電位電極１
７２から放出された電子は、平面型の場合と同様に、高
電位電極１７１上で多重散乱を繰り返すが、高電位電極
層の上面においては、散乱しようとした電子が、高電位
電極１７１に衝突されずにそのまま陽極（アノード）１
７３に向かう。

【００６３】なお、図中、１７４は駆動電圧Ｖｆと等し
い等電位面、１７５はＶｆよりも高い等電位面である。

【００６４】このため、高電位電極１７１の端部の位置
から高電位電極１７１の層の上部までの長さ（図中Ｔ
１）を前述の特徴距離Ｘｓよりも出来るだけ小さい値に
なるように構成することで、多重散乱による効率の減少
を防ぐことが可能となる。

【００６５】本発明は、散乱により高電位電極に吸収さ
れてしまう電子を減少させて、効率を向上させるという
目的を達成するために、電子放出部である間隙と高電位
電極の位置制御を、単純な構成で実現されるように鋭意
検討されたものである。

【００６６】次に、効率向上を可能とした本実施の形態
に係る電子放出素子の構成等について述べる。

【００６７】図１（ａ）は本発明の実施の形態に係る電
子放出素子の平面的模式図であり、図１（ｂ）は図１
（ａ）におけるＡ−Ａ線での断面図である。また、図２
はこの素子を駆動させた様子を示す模式図である。

【００６８】図１中、２は低電位電極層、３Ａ，３Ｂ，
３Ｃは絶縁層、４は高電位電極層であり、５Ａは高電位
電極層４に電気的に接続された導電性材料で形成された
高電位電極であり、絶縁層３Ｃの側壁面（第１の側壁
面）上に設けられており、５Ｂは低電位電極層２に電気
的に接続された導電性材料で形成された低電位電極であ
り、絶縁層３Ａの側壁面（第２の側壁面）上に設けられ
ており、６は段差側壁において絶縁層３Ｂの側壁面（第
３の側壁面）を高電位電極層４の側壁面及び絶縁層３
Ｂ，３Ｃの側壁面に比べて内部に凹むように後退させた
リセス部、７は電子放出部となる間隙である。なお、図
１の構成の場合には、絶縁層３Ａが第２の層に相当し、
絶縁層３Ｂが第３の層に相当し、絶縁層３Ｃが第１の層
に相当する。

【００６９】また、図２において、Ｖｆは素子高電位電
極と素子低電位電極の間に印加される電圧、Ｉｆはこの
時流れる素子電流、Ｖａは素子低電位電極と陽極（アノ
ード）８の間に印加されている電圧、Ｉｅは電子放出電
流である。

【００７０】このような配置において、電子の放出部の
拡大模式図を図３に示す。図３において、Ｄは高電位電
極５Ａと低電位電極５Ｂとの間の間隙距離、Ｔ１は間隙
７の高電位電極５Ａの端部位置から高電位電極層４の上
部までの距離、Ｔ２は間隙７の低電位電極５Ｂの端部位
置から低電位電極層２の表面までの間の距離である。

【００７１】なお、高電位電極とは、広い意味では、高
電位電極層４と導電性材料から形成された高電位電極５
Ａを含む電気的に高電位側に接続された全ての電極を意
味するものであり、同様に、低電位電極とは、広い意味
では、低電位電極層２と導電性材料から形成された低電
位電極５Ｂを含む電気的に低電位側に接続された全ての
電極を意味するものである。

【００７２】この素子にＶｆを印加すると、図３におけ
る低電位電極５Ｂの先端から対向する高電位電極５Ａに
電子３１が放出され、放出された電子３１は、高電位電
極５Ａの先端部で再び等方的に散乱する。

【００７３】高電位電極５Ａで散乱された電子３２の多
くは、前述の通り、高電位電極５Ａで数回の弾性散乱
（多重散乱）が繰り返されるが、高電位電極層４の上部
では電子が散乱できずに陽極側に飛び出す。

【００７４】散乱した電子の飛行距離は、最大で間隙幅
Ｄの２００倍程度、または前述の特徴距離Ｘｓと見積も
られており、Ｔ１を間隙幅Ｄの２００倍または特徴距離
Ｘｓよりもできるだけ小さくする事で陽極側に向かう電
子を増加させる事ができる。

【００７５】これまで説明したように、多重散乱に関わ
るパラメータとしてＴ１が重要である。

【００７６】図１８はＴ１と効率との関係を示す図であ
り、同図において、縦軸は効率（Ｉｅ／Ｉｆ）、横軸は
ｌｏｇＴ１である。

【００７７】これによると、Ｔ１が大きくなるに伴い効
率が低下していき、間隙位置が低電位電極層近くなる
と、より効率の低下が顕著となっている事がわかる。

【００７８】素子構造を、上記のように、低電位電極層
上に絶縁層と高電位電極層が積層された段差構造にし、
段差側壁に間隙を配置すると、Ｔ１は高電位電極層の膜
厚と、段差側壁の間隙位置とで定義される。

【００７９】高電位電極層の膜厚は寄生抵抗を考慮し、
駆動電圧によって適宜選択され、本実施の形態の構成で
は、通常の薄膜堆積技術により容易に制御可能である。
さらに、本実施の形態では絶縁層側壁にリセスを形成す
る事により、間隙位置を高電位電極直下にする事が可能
である。

【００８０】このようにして、Ｔ１の制御が可能であ
り、高効率な電子放出素子が提供できる。

【００８１】以上述べた本発明の実施の形態に係る電子
放出素子について、更に詳細に説明する。

【００８２】図４を参照して、本発明の実施の形態に係
る電子放出素子の製造方法の一例を説明する。図４は、
本発明の実施の形態に係る電子放出素子の製造工程を順
に示した模式図である。

【００８３】まず、予め、その表面を十分に洗浄した、
石英ガラス，Ｎａ等の不純物含有量を減少させたガラ
ス、青板ガラス及び、シリコン基板等にスパッタ法等に
よってＳｉＯ₂を積層した積層体，アルミナ等のセラミ
ックス等の絶縁性の基板１上に低電位電極層２を積層す
る。

【００８４】ここで、低電位電極層２は一般的に導電性
を有しており、蒸着法、スパッタ法等の一般的真空成膜
技術、フォトリソグラフィー技術により形成されるもの
である。

【００８５】低電位電極層２の材料は、例えば、Ｂｅ，
Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，
Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属ま
たは合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，Ｓｉ
Ｃ，ＷＣ等の炭化物、ＨｆＢ ₂，ＺｒＢ₂，ＬａＢ₆，Ｃ
ｅＢ₆，ＹＢ₄，ＧｄＢ₄等の硼化物、ＴｉＮ，ＺｒＮ，
ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、有機高分子
材料、アモルファスカーボン、グラファイト、ダイヤモ
ンドライクカーボン、ダイヤモンドを分散した炭素及び
炭素化合物等が適宜選択される。

【００８６】また、低電位電極層２の厚さとしては、数
十ｎｍから数ｍｍの範囲で設定され、好ましくは数百ｎ
ｍから数μｍの範囲で選択される。

【００８７】次に、低電位電極層２に続いて絶縁層３Ａ
を堆積する。ここで、絶縁層３Ａは、スパッタ法等の一
般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成され、
その厚さとしては、数ｎｍから数十μｍの範囲で設定さ
れ、好ましくは数十ｎｍから数百ｎｍの範囲で選択され
る。

【００８８】続いて、絶縁層３Ａ上に後にリセス部分と
なる絶縁層３Ｂをスパッタ法等の一般的な真空成膜法、
ＣＶＤ法、真空蒸着法で形成する。その厚さとしては、
数ｎｍから１００ｎｍの範囲で設定され、好ましくは数
ｎｍから３０ｎｍの範囲から選択される。

【００８９】更に、絶縁層３Ｂに続いて絶縁層３Ｃを堆
積する。絶縁層３Ｃは、スパッタ法等の一般的な真空成
膜法、ＣＶＤ法、真空蒸着法で形成され、その厚さとし
ては、数ｎｍから１００ｎｍの範囲で設定され、好まし
くは数ｎｍから３０ｎｍの範囲で選択される。

【００９０】なお、上記の絶縁層３Ｂは絶縁層３Ａと３
Ｃに対し、あるエッチャントにより選択的にエッチング
できる材料を適宜選択し、絶縁層３Ａと３Ｂは、例えば
ＳｉＯ₂等絶縁性材料で構成する事がてき、絶縁層３Ｂ
は例えばＳｉ₃Ｎ₄や、リン濃度の高いＰＳＧ、ホウ素濃
度の高いＢＳＧ膜等で構成する事ができる。

【００９１】更に、前記絶縁層３Ｃに続き高電位電極層
４を堆積する。

【００９２】この高電位電極層４は、前記低電位電極層
２と同様に導電性を有しており、蒸着法、スパッタ法等
の一般的真空成膜技術、フォトリソグラフィー技術によ
り形成される。

【００９３】高電位電極層４の材料は、例えば、Ｂｅ，
Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，
Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属ま
たは合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，Ｓｉ
Ｃ，ＷＣ等の炭化物、ＨｆＢ ₂，ＺｒＢ₂，ＬａＢ₆，Ｃ
ｅＢ₆，ＹＢ₄，ＧｄＢ₄等の硼化物、ＴｉＮ，ＺｒＮ，
ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、有機高分子
材料、アモルファスカーボン、グラファイト、ダイヤモ
ンドライクカーボン、ダイヤモンドを分散した炭素及び
炭素化合物等から適宜選択される。

【００９４】高電位電極層４の厚さとしては、数十ｎｍ
から数ｍｍの範囲で設定され、好ましくは数十ｎｍから
数百ｎｍの範囲で選択される。

【００９５】低電位電極層２及び高電位電極層４は、同
一材料でも異種材料でも良く、また、同一形成方法でも
異種方法でも良いが、高電位電極層４は低電位電極層２
に比べてその膜厚が薄い範囲で設定される場合があり、
低抵抗材料が望ましい。

【００９６】これまでの製造工程で製造された様子を図
４（ａ）に示している。

【００９７】次に、フォトリソグラフィー技術により、
堆積膜である絶縁層３Ａ，３Ｂ，３Ｃ及び高電位電極層
４の一部が基板１から取り除かれた段差構造が形成され
る。ただし、本エッチング工程は、低電位電極層２の上
面まで停止しても良いし、低電位電極層２の一部がエッ
チングされても良い。

【００９８】ここで、低電位電極層２が下部電極、高電
位電極層４が上部電極となる。

【００９９】素子電極長さＬ１（図１（ａ）参照）は、
素子を構成する材料や抵抗値、電子放出素子の配置によ
り適宜設定される。通常は、数μｍから数百μｍの範囲
から選択される。

【０１００】上述した段差の形成手法としては、フォト
レジストのスピンコーティング、マスクパターンの露光
及び現像を行い、ウェットエッチングもしくはドライエ
ッチングで絶縁層３Ａ，３Ｂ，３Ｃ及び高電位電極層４
の一部が取り除かれる。

【０１０１】このエッチング工程においては、平滑かつ
垂直なエッチング面が望ましく、それぞれの電極及び絶
縁層の材料に応じて、エッチング方法を選択すれば良
い。

【０１０２】これまでの製造工程で製造された様子を図
４（ｂ）に示している。

【０１０３】続いてウェットエッチング等により段差側
壁にリセス構造６を形成する。

【０１０４】エッチング方法として、例えば、高電位電
極層４の材料としてＴａ、絶縁層３Ａ，３Ｃの材料とし
てＳｉＯ₂、絶縁層３Ｂの材料としてＰＳＧ（リン濃度
１０％）を選択し、エッチャントとしてＨＦ（４８
％）：ＮＨ₄Ｆ（４０％）＝１：１０の割合の溶液を純
水で１％に希釈した物を用いてエッチングすると、絶縁
層３Ｂが選択的にエッチングされ段差側壁から絶縁層３
Ｂのみが後退し、リセス構造が形成される。

【０１０５】これまでの製造工程で製造された様子を図
４（ｃ）に示している。

【０１０６】なお、この製造工程の他例としては、高電
位電極層４にＴａ等を、絶縁層３Ａ，３ＣにＳｉＯ２、
絶縁層３ＢにＳｉ₃Ｎ₄を選択し、熱リン酸でエッチング
するなど、エッチャントと高電位電極層４、絶縁層３
Ａ，３Ｂ及び３Ｃの材料を適宜選択することができる。

【０１０７】このリセス構造があるために、後にこの部
分に電子放出部が形成される事になる。また、絶縁層３
Ｂを後退させる事により、沿面距離が長くなるため、駆
動時に両電極間に流れるリーク電流を減少させ、電子放
出効率を増加させる効果もある。

【０１０８】絶縁層３Ｂが後退して形成されるリセスの
深さとしては、深ければ深いほどリーク電流減少効果が
期待できるが、絶縁層３Ｂの上層が崩れ落ちる事のない
程度に、絶縁層３Ｂの厚さ等により適宜設定される。

【０１０９】なお、図４では絶縁層を３層構造にして、
その中間層を窪ませて、リセス構造を作製しているが、
後述する図１０に示すように、絶縁層を２層構造にして
上部電極層直下にリセス構造を作製することもできる。

【０１１０】また、リセスは、段差を形成するエッチン
グ段階で同時に形成する事もできる。

【０１１１】次に、リセス部６を有する段差側壁に低電
位電極層２から高電位電極層４まで導電性薄膜５を被覆
させる。ここで側壁のリセス部６があるために、導電性
薄膜５に電子放出部となるべき間隙７が形成される。

【０１１２】この導電性薄膜５に用いる材料としては、
Ｐｔ，Ｒｕ，Ａｇ，Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆ
ｅ，Ｚｎ，Ｓｎ，Ｔａ，Ｗ，Ｐｄ等の金属や、カーボ
ン、ＬａＢ₆、ＨｆＣ等の仕事関数の低い物質であり、
その膜厚は導電性を確保するために材料のもつ比抵抗に
もよるが、少なくとも１０ｎｍ以上にする事が好まし
い。

【０１１３】また、段差側壁に導電性薄膜５を被覆させ
た後、前述の通電フォーミングにより間隙７を形成する
場合には、導電性薄膜５の材料としては比較的高抵抗で
あるＰｄＯ，ＳｎＯ₂，Ｉｎ₂Ｏ₃，ＰｂＯ，Ｓｂ₂Ｏ₃等
の酸化物、ＨｆＢ₂，ＺｒＢ₂，ＬａＢ₆，ＣｅＢ₆，ＹＢ
₄，ＧｄＢ₄等の硼化物、ＴｉＣ，ＺｒＣ，ＨｆＣ，Ｔａ
Ｃ，ＳｉＣ，ＷＣ等の炭化物、ＴｉＮ，ＺｒＮ，ＦｆＮ
等の窒化物、Ｓｉ，Ｇｅ等の半導体、カーボン、ＡｇＭ
ｇ，ＮｉＣｕ，Ｐｂ，Ｓｎ等が用いられ、その抵抗値
は、１０³〜１０⁷Ω／□のシート抵抗値を示す。

【０１１４】なお、その膜厚はフォーミングにより亀裂
を形成しやすいように数ｎｍと薄く設定する必要があ
る。

【０１１５】前記導電性薄膜（もしくは高抵抗膜）５の
成膜法は、フォトリソグラフィー，斜方蒸着，スパッタ
法等から適宜選択される。例えば、絶縁層３Ｂの膜厚を
薄く（数十ｎｍ程）設定している場合には、斜方蒸着法
が有利であり、段差側壁に対して斜め上方向から前記導
電性薄膜（もしくは高抵抗膜）５を蒸着する事で、段差
側壁に一様に膜付けし、リセス部分に間隙７を形成する
事ができる。

【０１１６】これまでの製造工程で製造された様子を図
４（ｄ）に示している。

【０１１７】前記導電性薄膜（もしくは高抵抗膜）５を
堆積する領域の長さＬ２（図１（ａ）参照）は、前記高
電位電極長Ｌ１と同じ長さもしくは、短い長さで設定さ
れ、電子放出長，素子構成，素子の配置により適宜選択
される。

【０１１８】次に、低電位電極層２及び高電位電極層４
にパルス電圧を印加し、導電性薄膜（もしくは高抵抗
膜）５に通電し、リセス部６に間隙７が形成されている
事を確認する。

【０１１９】導電性薄膜（もしくは高抵抗膜）５に間隙
７が形成されていなかった場合には、この段階でリセス
部６に間隙７が形成される（図４（ｅ）参照）。

【０１２０】さらに、本発明の実施の形態に係る電子放
出素子では、電子放出部を形成する際に、有機材料の存
在下で、低電位電極層２及び高電位電極層４に電圧を印
加することによって、電子放出領域に炭素を生成し電子
放出点を形成する活性化と呼ばれる工程を行う場合があ
る。

【０１２１】本行程で生成する炭素とは、例えばグラフ
ァイトや非晶質カーボンである。

【０１２２】ここで、グラファイトとは、いわゆるＨＯ
ＰＧ，ＰＧ，ＧＣを包含するものであり、ＨＯＰＧはほ
ぼ完全なグラファイトの結晶構造、ＰＧは結晶粒が２．
０×１０^-8ｍ程度で結晶構造がやや乱れたもの、ＧＣは
結晶粒が２．０×１０^-9ｍ程度になり結晶構造の乱れが
更に大きくなったものを指す。

【０１２３】また、非晶質カーボンとは、アモルファス
カーボン及び、アモルファスカーボンと前記グラファイ
トの微結晶の混合物を指すものである。

【０１２４】本行程で用いる真空処理装置について図５
を用いて説明する。

【０１２５】図５において、５５は真空容器であり、５
６は排気ポンプであり、５７は電子放出素子の段差の側
壁において、炭素を生成する際に用いられる有機ガスの
有機ガス供給源である。

【０１２６】真空容器５５内には本発明の実施の形態に
係る素子が配置されている。即ち、１は基板、２は低電
位電極層（下部電極）、３は絶縁層、４は高電位電極層
（上部電極）、５は導電性薄膜（もしくは高抵抗膜）、
７は電子放出部となる間隙、５１は電子放出素子に素子
電圧Ｖｆを印加するための電源、５０は低電位電極層２
と高電位電極層４との間を流れる素子電流Ｉｆを測定す
るための電流計、５４は素子より放出される電流を補足
するためのアノード電極である。

【０１２７】また、５３はアノード電極５４に電圧を印
加するための高電圧源、５２は電子放出素子より放出さ
れる放出電流を測定するための電流計である。

【０１２８】一例として、アノード電極の電圧を０〜１
０ｋＶの範囲として、アノード電極と電子放出素子との
距離Ｈを１００μｍ〜８ｍｍの範囲として測定を行うこ
とができる。

【０１２９】真空容器５５内には、不図示の真空計等の
真空雰囲気下での測定に必要な機器が設けられていて、
所望の真空雰囲気下での測定評価を行えるようになって
いる。

【０１３０】また、排気ポンプ５６は、ターボポンプ，
ロータリーポンプからなる通常の高真空装置系と、更に
イオンポンプ等からなる超高真空装置系とにより構成さ
れている。

【０１３１】以上の構成により、真空容器５５に基板１
を配置して、その後排気して、真空雰囲気にした後に、
有機ガス供給源５７より有機ガスを真空容器５５に導入
し、有機物質のガスを含有する雰囲気下で、低電位電極
層２及び高電位電極層４に電圧を印加する。

【０１３２】電圧変形は、パルス波形で繰り返し印加さ
れる。これには、パルス波高値を定電圧としたパルスを
連続的に印加する方法や、パルス波高値を増加させなが
ら、電圧パルスを印加する方法がある。

【０１３３】ここで、炭素を生成する際の好ましい有機
物質のガス分圧は、炭素の形態，真空容器の形状や有機
物質の種類等により異なるが、場合に応じて適宜設定さ
れる。

【０１３４】適当な有機物質としては、アルカン，アル
ケンの脂肪族炭化水素類，芳香族炭化水素類，アルコー
ル類，アルデヒド類，ケトン類，アミン類、フェノー
ル，カルボン，スルホン酸等の有機酸類等で、具体的に
は、メタン，エタン，プロパン等のＣ_nＨ_2n+2で表され
る飽和炭化水素、エチレン，プロピレン等のＣ_nＨ_2n等
の組成式で表される不飽和炭化水素の他、ベンゼン，ト
ルエン，メタノール，エタノール，ホルムアルデヒド，
アセトアルデヒド，アセトン，メチルエチルケトン，メ
チルアミン，エチルアミン，フェノール，蟻酸，酢酸，
プロピオン酸等が使用できる。

【０１３５】この炭素生成行程により、低電位電極層２
と高電位電極層４との間、もしくはリセス部に形成され
た間際の間に、雰囲気中に存在する有機物質から炭素を
堆積して、低電圧で電子放出が可能な形状を形成する。

【０１３６】さらに、この活性化工程の後に、安定化工
程と呼ばれる処理を行う場合がある。

【０１３７】本工程は、真空容器内の有機物質を排気す
る工程で、その真空容器内の圧力は、１．３×１０^-5Ｐ
ａ以下が好ましく、さらに１．３×１０^-6Ｐａ以下が特
に好ましい。

【０１３８】ここで、真空容器内を排気する場合は、装
置から発生するオイル等が混入し、素子特性に影響を与
えないように、ソープションポンプ、イオンポンプ等の
オイルを用いない真空排気系が好ましい。

【０１３９】さらに、真空容器を排気する場合は、真空
容器全体を加熱して、真空容器内壁や、電子放出素子に
吸着した有機物質分子を排気しやすくするのが好まし
い。この時の加熱温度は、８０℃から２００℃で５時間
以上が望ましいが、特にこの条件に限るものではなく、
真空容器の大きさ、形状、電子放出素子の構成等により
適宜選択される。

【０１４０】本発明の実施の形態に係る電子放出素子を
適用可能な応用例について、以下に述べる。すなわち、
本発明の実施の形態に係る電子放出素子を基体上に複数
個配列し、例えば電子源あるいは、画像形成装置を構成
することができる。

【０１４１】電子放出素子の配列については、種々のも
のを採用できる。

【０１４２】一例として、並列に配置した多数の電子放
出素子の個々を両端で接続し、電子放出素子の行を多数
個配し（行方向と呼ぶ）、この配線と直交する方向（列
方向と呼ぶ）で、この電子放出素子の上方に配した制御
電極（グリッドとも呼ぶ）により、電子放出素子からの
電子を制御駆動するはしご状配置のものがある。

【０１４３】また、これとは別に、電子放出素子をＸ方
向及びＹ方向に行列状に複数個配し、同じ行に配された
複数の電子放出素子の電極の一方を、Ｘ方向の配線に共
通に接続し、同じ列に配された複数の電子放出素子の電
極の他方を、Ｙ方向の配線に共通に接続するものが挙げ
られる。

【０１４４】このようにマトリクス配線されているもの
は、所謂単純マトリクス配置である。まず単純マトリク
ス配置について以下に詳述する。

【０１４５】本発明の実施の形態に係る表面伝導型電子
放出素子においては、表面伝導型電子放出素子からの放
出電子は、しきい値電圧以上では、対向する素子電極間
に印加するパルス状電圧の波高値と巾で制御できる。

【０１４６】一方、しきい値電圧以下では、殆ど放出さ
れない。この特性によれば、多数の電子放出素子を配置
した場合においても、個々の素子に、パルス状電圧を適
宜印加すれば、入力信号に応じて、表面伝導型電子放出
素子を選択して電子放出量を制御できる。

【０１４７】以下、この原理に基づき、本発明の実施の
形態に係る電子放出素子を複数配して得られる電子源お
よび電子源を備えた画像形成装置について、図６を用い
て説明する。

【０１４８】図６において、６１は電子源基体、６２は
Ｘ方向配線、６３はＹ方向配線であり、また、６４は本
発明の実施の形態に係る表面伝導型電子放出素子、６５
は結線である。

【０１４９】ｍ本のＸ方向配線６２は、ＤＸ₁，ＤＸ₂，
…ＤＸ_mからなり、真空蒸着法，印刷法，スパッタ法等
を用いて形成された導電性金属等で構成することができ
る。配線の材料、膜厚、巾は、適宜設計される。

【０１５０】Ｙ方向配線６３は、ＤＹ₁，ＤＹ₂，…ＤＹ
_nのｎ本の配線よりなり、Ｘ方向配線６２と同様に形成
される。これらｍ本のＸ方向配線６２とｎ本のＹ方向配
線６３との間には、不図示の層間絶縁層が設けられてお
り、両者を電気的に分離している（ｍ，ｎは、共に正の
整数）。

【０１５１】不図示の層間絶縁層は、真空蒸着法，印刷
法，スパッタ法等を用いて形成されたＳｉＯ₂等で構成
される。例えば、Ｘ方向配線６２を形成した電子源基体
６１の全面或は一部に所望の形状で形成され、特に、Ｘ
方向配線６２とＹ方向配線６３の交差部の電位差に耐え
得るように、膜厚、材料、製法が、適宜設定される。Ｘ
方向配線６２とＹ方向配線６３は、それぞれ外部端子と
して引き出されている。

【０１５２】表面伝導型電子放出素子６４を構成する一
対の電極（不図示）は、ｍ本のＸ方向配線６２とｎ本の
Ｙ方向配線６３と導電性金属等からなる結線６５によっ
て電気的に接続されている。

【０１５３】配線６２と配線６３を構成する材料、結線
６５を構成する材料及び一対の素子電極を構成する材料
は、その構成元素の一部あるいは全部が同一であって
も、またそれぞれ異なってもよい。これら材料は、例え
ば前述の素子電極の材料より適宜選択される。

【０１５４】素子電極を構成する材料と配線材料が同一
である場合には、素子電極に接続した配線は素子電極と
いうこともできる。

【０１５５】Ｘ方向配線６２には、Ｘ方向に配列した表
面伝導型電子放出素子６４の行を選択するための走査信
号を印加する、不図示の走査信号印加手段が接続され
る。一方、Ｙ方向配線６３には、Ｙ方向に配列した表面
伝導型電子放出素子６４の各列を入力信号に応じて変調
するための、不図示の変調信号発生手段が接続される。

【０１５６】各電子放出素子に印加される駆動電圧は、
当該素子に印加される走査信号と変調信号の差電圧とし
て供給される。

【０１５７】上記構成においては、単純なマトリクス配
線を用いて、個別の素子を選択して、独立に駆動可能と
することができる。

【０１５８】このような単純マトリクス配置の電子源を
用いて構成した画像形成装置について、図７を用いて説
明する。図７は画像形成装置の表示パネルの一例を示す
模式図である。

【０１５９】図７において、６１は電子放出素子を複数
配した電子源基体、７１は電子源基体６１を固定したリ
アプレート、７６はガラス基体７３の内面に画像形成部
材としての蛍光体である蛍光膜７４とメタルバック７５
等が形成されたフェースプレートである。

【０１６０】また、７２は支持枠であり、この支持枠７
２には、リアプレート７１、フェースプレート７６がフ
リットガラス等を用いて接続されている。７７は外囲器
であり、例えば大気中あるいは、窒素中で、４００〜５
００度の温度範囲で１０分以上焼成することで、封着し
て構成される。

【０１６１】また、６４は、図１における電子放出素子
に相当するものであり、６２，６３は、表面伝導型電子
放出素子の一対の素子電極と接続されたＸ方向配線及び
Ｙ方向配線である。

【０１６２】外囲器７７は、上述の如く、フェースプレ
ート７６、支持枠７２、リアプレート７１で構成され
る。ここで、リアプレート７１は主に基体６１の強度を
補強する目的で設けられるため、基体６１自体で十分な
強度を持つ場合には、別体のリアプレート７１は不要と
することができる。

【０１６３】即ち、基体６１に直接支持枠７２を封着
し、フェースプレート７６，支持枠７２及び基体６１で
外囲器７７を構成しても良い。一方、フェースプレート
７６とリアプレート７１との間に、スペーサーとよばれ
る不図示の支持体を設置することにより、大気圧に対し
て十分な強度をもつ外囲器７７を構成することもでき
る。

【０１６４】尚、本発明の実施の形態に係る電子放出素
子を用いた画像形成装置では、放出した電子軌道を考慮
して、素子上部に蛍光体をアライメントして配置する。

【０１６５】図８は、本件のパネルに使用した蛍光膜を
示す模式図である。カラーの蛍光膜の場合は、蛍光体の
配列により図８（ａ）に示すブラックストライプあるい
は図８（ｂ）に示すブラックマトリクスなどと呼ばれる
黒色導電材８１と蛍光体８２とから構成すると良い。

【０１６６】次に、単純マトリクス配置の電子源を用い
て構成した表示パネルに、ＮＴＳＣ方式のテレビ信号に
基づいたテレビジョン表示を行うための駆動回路の構成
例について、図９を用いて説明する。

【０１６７】図９において、９１は画像表示パネル、９
２は走査回路、９３は制御回路、９４はシフトレジスタ
である。９５はラインメモリ、９６は同期信号分離回
路、９７は変調信号発生器、ＶｘおよびＶａは直流電圧
源である。

【０１６８】表示パネル９１は、端子Ｄｏｘ１乃至Ｄｏ
ｘｍ、端子Ｄｏｙ１乃至Ｄｏｙｎ、及び高圧端子Ｈｖを
介して外部の電気回路と接続している。

【０１６９】端子Ｄｏｘ₁乃至Ｄｏｘ_mには、表示パネル
内に設けられている電子源、即ち、Ｍ行Ｎ列の行列状に
マトリクス配線された表面伝導型電子放出素子群を一行
（Ｎ素子）ずつ順次駆動する為の走査信号が印加され
る。

【０１７０】一方、端子Ｄｏｙ₁乃至Ｄｏｙ_nには、走査
信号により選択された一行の表面伝導型電子放出素子の
各素子の出力電子ビームを制御する為の変調信号が印加
される。

【０１７１】高圧端子Ｈｖには、直流電圧源Ｖａより、
例えば１０［ｋＶ］の直流電圧が供給されるが、これは
表面伝導型電子放出素子から放出される電子ビームに蛍
光体を励起するのに十分なエネルギーを付与する為の加
速電圧である。

【０１７２】次に、走査回路９２について説明する。同
回路は、内部にＭ個のスイッチング素子を備えたもので
（図中、Ｓ₁乃至Ｓ_mで模式的に示している）ある。

【０１７３】各スイッチング素子は、直流電圧源Ｖｘの
出力電圧もしくは０［Ｖ］（グランドレベル）のいずれ
か一方を選択し、表示パネル９１の端子Ｄｘ₁ないしＤ
ｘ_mと電気的に接続される。

【０１７４】Ｓ₁乃至Ｓ_mの各スイッチング素子は、制御
回路９３が出力する制御信号Ｔｓｃａｎに基づいて動作
するものであり、例えばＦＥＴのようなスイッチング素
子を組み合わせることにより構成することができる。

【０１７５】直流電圧源Ｖｘは、本例の場合には、表面
伝導型電子放出素子の特性（電子放出しきい値電圧）に
基づいて、走査されていない素子に印加される駆動電圧
が電子放出しきい値電圧以下となるような一定電圧を出
力するよう設定されている。

【０１７６】制御回路９３は、外部より入力する画像信
号に基づいて適切な表示が行なわれるような各部の動作
を整合させる機能を有する。

【０１７７】制御回路９３は、同期信号分離回路９６よ
り送られる同期信号Ｔｓｙｎｃに基づいて、各部に対し
てＴｓｃａｎおよびＴｓｆｔおよびＴｍｒｙの各制御信
号を発生する。

【０１７８】同期信号分離回路９６は、外部から入力さ
れるＮＴＳＣ方式のテレビ信号から同期信号成分と輝度
信号成分とを分離する為の回路で、一般的な周波数分離
（フィルター）回路等を用いて構成できる。

【０１７９】同期信号分離回路９６により分離された同
期信号は、垂直同期信号と水平同期信号より成るが、こ
こでは説明の便宜上Ｔｓｙｎｃ信号として図示した。ま
た、前記テレビ信号から分離された画像の輝度信号成分
は便宜上ＤＡＴＡ信号と表した。このＤＡＴＡ信号はシ
フトレジスタ９４に入力される。

【０１８０】シフトレジスタ９４は、時系列的にシリア
ルに入力されるＤＡＴＡ信号を、画像の１ライン毎にシ
リアル／パラレル変換するためのもので、制御回路９３
より送られる制御信号Ｔｓｆｔに基づいて動作する（即
ち、制御信号Ｔｓｆｔは、シフトレジスタ９４のシフト
クロックであるということもできる。）。

【０１８１】シリアル／パラレル変換された画像１ライ
ン分（電子放出素子Ｎ素子分の駆動データに相当）のデ
ータは、Ｉｄ₁乃至Ｉｄ_nのＮ個の並列信号としてシフト
レジスタ９４より出力される。

【０１８２】ラインメモリ９５は、画像１ライン分のデ
ータを必要時間の間だけ記憶するための記憶装置であ
り、制御回路９３より送られる制御信号Ｔｍｒｙに従っ
て適宜Ｉｄ₁乃至Ｉｄ_nの内容を記憶する。

【０１８３】記憶された内容は、Ｉ'ｄ₁乃至Ｉ'ｄ_nとし
て出力され、変調信号発生器９７に入力される。

【０１８４】変調信号発生器９７は、画像データＩ'ｄ₁
乃至Ｉ'ｄ_nの各々に応じて表面伝導型電子放出素子の各
々を適切に駆動変調する為の信号源であり、その出力信
号は、端子Ｄｏｙ₁乃至Ｄｏｙ_nを通じて表示パネル９１
内の表面伝導型電子放出素子に印加される。

【０１８５】前述したように、本発明の実施の形態に係
る電子放出素子は、放出電流Ｉｅに対して以下の基本特
性を有している。

【０１８６】即ち、電子放出には明確なしきい値電圧Ｖ
ｔｈがあり、Ｖｔｈ以上の電圧を印加された時のみ電子
放出が生じる。電子放出しきい値以上の電圧に対して
は、素子への印加電圧の変化に応じて放出電流も変化す
る。

【０１８７】このことから、本素子にパルス状の電圧を
印加する場合、例えば電子放出閾値以下の電圧を印加し
ても素子放出は生じないが、電子放出閾値以上の電圧を
印加する場合には電子ビームが出力される。

【０１８８】その際、パルスの波高値Ｖｍを変化させる
事により、出力電子ビームの強度を制御することが可能
である。また、パルスの幅Ｐｗを変化させることにより
出力される電子ビームの電荷の総量を制御する事が可能
である。

【０１８９】従って、入力信号に応じて、電子放出素子
を変調する方式としては、電圧変調方式、パルス幅変調
方式等が採用できる。電圧変調方式を実施するに際して
は、変調信号発生器９７として、一定長さの電圧パルス
を発生し、入力されるデータに応じて適宜パルスの波高
値を変調するような電圧変調方式の回路を用いることが
できる。

【０１９０】パルス幅変調方式を実施するに際しては、
変調信号発生器９７として、一定の波高値の電圧パルス
を発生し、入力されるデータに応じて適宜電圧パルスの
幅を変調するようなパルス幅変調方式の回路を用いるこ
とができる。

【０１９１】シフトレジスタ９４やラインメモリ９５
は、デジタル信号式のものでもアナログ信号式のもので
も採用できる。画像信号のシリアル／パラレル変換や記
憶が所定の速度で行なわれれば良いからである。

【０１９２】デジタル信号式を用いる場合には、同期信
号分離回路９６の出力信号ＤＡＴＡをデジタル信号化す
る必要があるが、これには同期信号分離回路９６の出力
部にＡ／Ｄ変換器を設ければ良い。

【０１９３】これに関連してラインメモリ９５の出力信
号がデジタル信号かアナログ信号かにより、変調信号発
生器９７に用いられる回路が若干異なったものとなる。

【０１９４】即ち、デジタル信号を用いた電圧変調方式
の場合、変調信号発生器９７には、例えばＤ／Ａ変換回
路を用い、必要に応じて増幅回路などを付加する。

【０１９５】一方、パルス幅変調方式の場合、変調信号
発生器９７には、例えば高速の発振器および発振器の出
力する波数を計数する計数器（カウンタ）及び計数器の
出力値と前記メモリの出力値を比較する比較器（コンパ
レータ）を組み合せた回路を用いる。

【０１９６】必要に応じて、比較器の出力するパルス幅
変調された変調信号を表面伝導型電子放出素子の駆動電
圧にまで電圧増幅するための増幅器を付加することもで
きる。

【０１９７】アナログ信号を用いた電圧変調方式の場
合、変調信号発生器９７には、例えばオペアンプなどを
用いた増幅回路を採用でき、必要に応じてレベルシフト
回路などを付加することもできる。

【０１９８】パルス幅変調方式の場合には、例えば、電
圧制御型発振回路（ＶＣＯ）を採用でき、必要に応じて
表面伝導型電子放出素子の駆動電圧まで電圧増幅するた
めの増幅器を付加することもできる。

【０１９９】このような構成をとり得る本発明の実施の
形態に係る画像表示装置（図７）においては、各電子放
出素子に、容器外端子Ｄｏｘ₁乃至Ｄｏｘ_m、端子Ｄｏｙ
₁乃至Ｄｏｙ_nを介して電圧を印加することにより、電子
放出が生ずる。

【０２００】高圧端子Ｈｖを介してメタルバック７５、
あるいは透明電極（不図示）に高圧を印加し、電子ビー
ムを加速する。加速された電子は、蛍光膜７４に衝突
し、発光が生じて画像が形成される。

【０２０１】ここで述べた画像形成装置の構成は、本発
明を適用可能な画像形成装置の一例であり、本発明の技
術思想に基づいて種々の変形が可能である。

【０２０２】例えば、入力信号については、ＮＴＳＣ方
式を挙げたが入力信号はこれに限られるものではなく、
ＰＡＬ，ＳＥＣＡＭ方式などの他、これよりも、多数の
走査線からなるＴＶ信号（例えば、ＭＵＳＥ方式をはじ
めとする高品位ＴＶ）方式をも採用できる。

【０２０３】また、本発明の実施の形態に係る画像形成
装置は、テレビジョン放送の表示装置，テレビ会議シス
テムやコンピューター等の表示装置の他、感光性ドラム
等を用いて構成された光プリンターとしての画像形成装
置等としても用いることができる。

【０２０４】

【実施例】以下、上記本発明の実施の形態に係る電子放
出素子に基づく、より具体的な実施例を詳細に説明す
る。

【０２０５】（実施例１）上記実施の形態の中でも参照
した、図１および図４を参照して、本実施例について説
明する。

【０２０６】以下に、本実施例に係る電子放出素子の製
造工程を詳細に説明する。

【０２０７】（工程１）基板１に石英を用い、十分洗浄
を行った後、スパッタ法により低電位電極層２として厚
さ３００ｎｍのＴａ、絶縁層３Ａとして厚さ３５ｎｍの
ＳｉＯ₂、ＣＶＤ法により絶縁層３Ｂとして厚さ１０ｎ
ｍのＰＳＧ（リン濃度１０％）、スパッタ法により絶縁
層３Ｃとして厚さ５ｎｍのＳｉＯ₂、高電位電極層４と
して厚さ２５ｎｍのＴａをこの順で堆積した（図４
（ａ）に示す状態）。

【０２０８】その後、フォトリソグラフィー工程で、ポ
ジ型フォトレジスト（ＡＺ１５００／クラリアント社
製）のスピンコーティング、フォトマスクパターンを露
光、現像し、レジスタパターンを形成した。

【０２０９】その後、パターニングしたフォトリソレジ
ストをマスクとし、絶縁層３Ａ，３Ｂ及び３Ｃ、および
高電位電極層４を、ＣＦ₄ガスを用いてドライエッチン
グして、低電位電極層２で停止させ、長さＬ１が５０μ
ｍの段差構造を形成した（図４（ｂ）に示す状態）。

【０２１０】（工程２）次に、形成された段差部に、Ｈ
Ｆ（４８％）：ＮＨ₄Ｆ（４０％）＝１：１０の割合の
溶液を純水で１％に希釈した物をエッチング液として、
５分間エッチングを施し、絶縁層３Ｂを選択的にエッチ
ングして、段差側壁から５０ｎｍ程絶縁層３Ｂ層を後退
させ、リセス構造６を形成した（図４（ｃ）に示す状
態）。

【０２１１】（工程３）次に、導電性薄膜５として、２
ｎｍのカーボン膜を前記段差部の周辺にのみ堆積し、リ
セス部６に間隙７を形成した。このカーボン膜は、フォ
トリソグラフィー技術を用いて、段差部周辺以外の部分
をフォトレジストでマスクし、イオンビームスパッタ法
により、段差側壁に対して斜め４５度上方向から選択的
に堆積した（図４（ｄ）に示す状態）。

【０２１２】（工程４）次に、低電位電極層２および高
電位電極層４に１５Ｖのパルス電圧（ＯＮ時間：１ｍｓ
ｅｃ／ＯＦＦ時間：９ｍｓｅｃ）を印加して、前記カー
ボン膜に通電し、上下電極間の抵抗が１０ＭΩ以上であ
る事を確認した。

【０２１３】今回は工程３の段階で間隙７が形成されて
いたが、ここで上下電極間の抵抗が１０ＭΩ以下である
場合には、１０ＭΩ以上になるまで通電を続け、本工程
で間隙７を形成する場合もある（図４（ｅ）に示す状
態）。

【０２１４】以上のようにして作製した、電子放出部と
なる間隙位置が上部電極寄りである素子を、図５のよう
に真空容器に配置し、上部電極が高電位電極層４となる
ように駆動した。

【０２１５】駆動電圧を、Ｖｆ＝１５Ｖ、Ｖａ＝１０ｋ
Ｖとし、電子放出素子とアノード電極との距離ＨをＨ＝
２ｍｍとした。その結果、効率２．３％で電子放出が得
られた。

【０２１６】（実施例２）本実施例では、絶縁層を厚く
構成した場合の例を示す。

【０２１７】（工程１）前記実施例１の工程１と同様
に、高電位電極層４をＴａ（２５ｎｍ）により、絶縁層
３ＡをＳｉＯ₂（５ｎｍ）により、絶縁層３ＢをＰＳＧ
（１０ｎｍ）により、絶縁層３ＣをＳｉＯ₂（１μｍ）
により、低電位電極層２をＴａ（３００ｎｍ）により形
成し、また、基板１を石英基板として段差構造を形成し
た。なお、絶縁層３ＣはＣＶＤ法により成膜した。

【０２１８】（工程２）形成した段差部に、ＨＦ（４８
％）：ＮＨ₄Ｆ（４０％）＝１：１０の割合の溶液を純
水で１％に希釈したものをエッチャントとして室温でエ
ッチングを施し、段差側壁にリセス構造を形成した。

【０２１９】（工程３）次に、前記実施例１の工程３〜
４と同様な方法で、段差部にカーボン膜を堆積し、リセ
ス部６に間隙７を形成した。

【０２２０】以上のように絶縁層を厚くすることで、素
子容量の低減がなされ高速応答が可能となった。また、
絶縁層が薄い場合に比べて、プロセス上の欠陥（絶縁層
成膜の際のピンホール発生等による電極間リークなど）
が減り、歩溜りを向上することができた。

【０２２１】このように絶縁層を厚くした場合でも、電
子放出部の位置制御が可能であり、作製した電子放出素
子から良好な電子放出が得られた。

【０２２２】（実施例３）本実施例では、電子放出部で
ある間隙部に活性化による安定化工程を施した場合の例
を示す。

【０２２３】（工程１）前記実施例１の工程１と同様
に、高電位電極層４をＴａ（２５ｎｍ）により、絶縁層
３ＡをＳｉＯ₂（５ｎｍ）により、絶縁層３ＢをＰＳＧ
（１０ｎｍ）により、絶縁層３ＣをＳｉＯ₂（３５ｎ
ｍ）により、低電位電極層２をＴａ（３００ｎｍ）によ
り形成し、また基板１を石英基板として段差構造を形成
した。なお、ＰＳＧはＰ濃度が１０％であり、ＣＶＤ法
により成膜した。

【０２２４】（工程２）形成された段差部に、ＨＦ（４
８％）：ＮＨ₄Ｆ（４０％）＝１：１０の割合の溶液を
純水で１％に希釈した物をエッチャントとして室温でエ
ッチングを施し、段差側壁にリセス構造６を形成した。

【０２２５】（工程３）次に、前記実施例１の工程３〜
４と同様な方法で、段差部にＰｄ膜を堆積し、リセス部
６に間隙７を形成した。なお、本例でも上下電極間の抵
抗は１０ＭΩ以下であり微粒子膜を堆積した段階で間隙
７が形成されていた。

【０２２６】（工程４）次に、ＢＮ（ベンゾニトリ
ル），２．７×１０^-4Ｐａ雰囲気中で低電位電極層２お
よび高電位電極層４に、前記実施例１の工程４と同様の
パルス電圧を印加し、間隙間に炭素を生成した。

【０２２７】なお、活性化工程は、間隙間に流れる電流
が飽和した時点で終了した。

【０２２８】以上のようにして作製した電子放出素子か
ら良好な電子放出が得られた。

【０２２９】（実施例４）本実施例で作製した電子放出
素子の断面図を図１０に示した。平面図は実施例１と同
様であり、実施例１との相違点は、絶縁層が２層構造で
あり、高電位電極層の直下に間隙が形成されるという点
である。なお、本例の場合には、絶縁層３Ａが第２の層
に相当し、絶縁層３Ｂが第３の層に相当し、高電位電極
層４が第１の層に相当する。

【０２３０】（工程１）前記実施例１の工程１のよう
に、高電位電極層４をＴａ（２５ｎｍ）により、絶縁層
３ＢをＳｉ₃Ｎ₄（１０ｎｍ）により、絶縁層３ＡをＳｉ
Ｏ₂（４０ｎｍ）により、低電位電極層２をＴａ（３０
０ｎｍ）により形成し、また、基板１を石英基板として
段差構造を形成した（Ｓｉ₃Ｎ₄はスパッタ法により形成
した）。

【０２３１】（工程２）次に、形成された段差部に、１
２０℃に熱したＨ₃ＰＯ₄によりエッチングを施し、Ｓｉ
₃Ｎ₄で構成された３Ｂを選択的にエッチングし、段差側
壁にリセス構造６を形成した。

【０２３２】（工程３）次に、前記実施例１の工程３〜
４と同様に、段差部にカーボン膜５を堆積し、高電位電
極層４の直下のリセス部６に間隙７を形成した。

【０２３３】以上のようにして作製した電子放出素子
を、実施例１と同様な条件で駆動すると、２．７％の効
率で電子放出が得られた。

【０２３４】（実施例５）本実施例の模式的平面図を図
１１（ａ）に、模式的断面図（（ａ）におけるＡＡ断
面）を図１１（ｂ）に示した。

【０２３５】（工程１）前記実施例４の工程１と同様
に、高電位電極層４をＴａ（２５ｎｍ）により、絶縁層
３ＣをＳｉＯ₂（５ｎｍ）により、絶縁層３ＢをＳｉ₃Ｎ
₄（１０ｎｍ）により、絶縁層３ＡをＳｉＯ₂（３５ｎ
ｍ）により、低電位電極層２をＴａ（３００ｎｍ）によ
り形成し、また、基板１を石英基板として段差構造を形
成した。

【０２３６】その後、フォトリソグラフィー、ドライエ
ッチングにより、２μｍφのホール型構造を形成した
（各層を貫通する貫通孔としてのホールを形成した）。

【０２３７】（工程２）次に、前記実施例４の工程２と
同様に、ホール型構造の側壁（貫通孔としてのホールの
内周面）にリセス構造６を形成した。

【０２３８】（工程３）次に、前記実施例１の工程３〜
４と同様に、ホール型構造の側壁にカーボン膜５を堆積
し、リセス部６に間隙７を形成した。

【０２３９】以上のようにして作製した電子放出素子
を、実施例１と同様な条件で駆動すると、２．３％の効
率で電子放出が得られたが、本実施例における素子構成
は、アノード側から（第１の層側から第２の層側）み
て、低電位電極が高電位電極（高電位電極層）に囲まれ
ているため、ホール内から放出された電子は発散する事
により、実施例１と比較すると電子ビームに４０％程度
の広がりが見られた。

【０２４０】なお、図示の例では、ホール内周の全てに
電子放出部を設ける場合の構成について示したが、これ
に限らず、ホール内周の周方向の一部にのみ、各電極を
設けて、周方向の一部にのみ電子放出部が形成されるよ
うにしても良い。

【０２４１】（実施例６）本実施例の模式的平面図を図
１２（ａ）に、模式的断面図（（ａ）におけるＡＡ断
面）を図１２（ｂ）に示した。

【０２４２】本実施例では、図示のように素子の高電位
電極を低電位電極で挟むような構成（方形状に各層を形
成し、これらの一対の両端側に、それぞれ第１の側壁
面，第２の側壁面，第３の側壁面，高電位電極，低電位
電極および電子放出部を設け、さらに、これらの両端側
にそれぞれ低電位電極層が広がるように各層を積層させ
た構成）とする事（以下リッジ型と呼ぶ）で、アノード
側から素子を眺めたときの電子放出部を原点とすると、
電子ビームが原点付近に収束するという効果がある。

【０２４３】（工程１）前記実施例４の工程１と同様
に、高電位電極層４をＴａ（２５ｎｍ）により、絶縁層
３ＣをＳｉＯ₂（５ｎｍ）により、絶縁層３ＢをＳｉ₃Ｎ
₄（１０ｎｍ）により、絶縁層３ＡをＳｉＯ₂（３５ｎ
ｍ）により、低電位電極層２をＴａ（３００ｎｍ）によ
り形成し、また、基板１を石英基板として段差構造を形
成した。

【０２４４】その後、フォトリソグラフィー、ドライエ
ッチングにより、８μｍ幅のリッジ構造を形成した。

【０２４５】（工程２）次に、前記実施例４の工程２と
同様に、リッジ構造の両側壁にリセス構造６を形成し
た。

【０２４６】（工程３）次に、前記実施例１の工程３〜
４と同様に、リッジの両側壁にカーボン膜５を堆積し、
リセス部６に間隙７を形成した。

【０２４７】以上のようにして作製した電子放出素子
を、実施例１と同様な条件で駆動すると、本実施例の素
子構成ではアノード側からみて、高電位電極が低電位電
極に囲まれているため、リッジ両側壁から放出された電
子は−の電位に挟まれる事になり、実施例１と比較する
と電子ビームが原点付近に観測された。しかし、効率は
１．９％と若干低下した。

【０２４８】（実施例７）本実施例では、上記実施例６
のリッジ型において、両段差の片側だけに電子放出部を
形成した場合について説明する。

【０２４９】（工程１）前記実施例４の工程１と同様
に、高電位電極層４をＴａ（２５ｎｍ）により、絶縁層
３ＣをＳｉＯ₂（５ｎｍ）により、絶縁層３ＢをＳｉ₃Ｎ
₄（１０ｎｍ）により、絶縁層３ＡをＳｉＯ₂（３５ｎ
ｍ）により、低電位電極層２をＴａ（３００ｎｍ）によ
り形成し、また、基板１を石英基板として段差構造を形
成した。

【０２５０】その後、フォトリソグラフィー、ドライエ
ッチングにより、８μｍ幅のリッジ構造を形成した。

【０２５１】（工程２）次に、前記実施例４の工程２と
同様に、リッジ構造の両側壁にリセス構造６を形成し
た。

【０２５２】（工程３）次に、前記実施例１の工程３〜
４と同様に、リッジ構造の片側のみにカーボン膜５を堆
積し、片側のリセス部６にのみ間隙７を形成した。

【０２５３】以上のようにして作製した電子放出素子
を、実施例１と同様な条件で駆動すると、実施例５と同
様に、放出された電子は−の電位に挟まれ、また、放出
部がリッジ側壁の片側のみであるため、原点付近にさら
に径の小さい電子ビームが観測された。

【０２５４】（実施例８）本実施例では、本発明の電子
放出素子を具備した画像形成装置の一例として、上記実
施例１の素子を用いて画像形成装置を作製した場合につ
いて示す。

【０２５５】図１３（ａ）は本実施例の素子を上から見
たときの模式的平面図であり、図１３（ｂ）は図１３
（ａ）におけるＡ−Ａ線での模式的断面図である。

【０２５６】この場合の電子放出素子は、図に示すよう
に、電子放出に関係する高電位電極以外の領域の絶縁層
を絶縁層１３１のように１μｍと厚く設計し、寄生容量
を低減して、マトリクス駆動中に発生する信号遅延を防
止した。

【０２５７】このように構成された素子を１０×１０の
ＭＴＸ状に配置し、ｘ方向配線を低電位電極にｙ方向配
線を高電位電極に接続した。

【０２５８】また、素子は、横１５０μｍ、縦３００μ
ｍのピッチで配置し、素子上部には２ｍｍに距離を隔て
た位置に蛍光体を配置した。そして、蛍光体には１０ｋ
Ｖの電圧を印加した。

【０２５９】この結果、容量成分の低減効果によるマト
リクス駆動が可能で高精細な画像形成装置を形成でき
た。

【０２６０】

【発明の効果】以上説明したように、本発明の電子放出
素子およびその製造方法によって、簡易な構成で、容易
に電子放出部の位置制御を行いつつ、弾性散乱の回数を
減らして電子放出効率を向上させることができる。

【０２６１】また、このように電子放出効率の向上した
電子放出素子を電子源や画像形成装置に適用すれば、性
能に優れた電子源及び画像形成装置を実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る電子放出素子の模式
図である。

【図２】本発明の実施の形態に係る電子放出素子を駆動
させた場合の模式的断面図である。

【図３】本発明の実施の形態に係る電子放出素子の電子
放出部の拡大図である。

【図４】本発明の実施の形態に係る電子放出素子の製造
工程を順に示した模式図である。

【図５】電子放出素子の製造工程の一つである活性化処
理を行うための真空処理装置の模式図である。

【図６】本発明の実施の形態に係る電子源（単純マトリ
クス配置）の概略構成図である。

【図７】単純マトリクス配置の電子源を用いた本発明の
実施の形態に係る画像形成装置に用いる表示パネルの概
略構成図である。

【図８】図７の表示パネルにおける蛍光膜の模式図であ
る。

【図９】図７の表示パネルを駆動する駆動回路の一例を
示す回路図である。

【図１０】本発明の実施例４に係る電子放出素子の模式
的断面図である。

【図１１】本発明の実施例５に係る電子放出素子の模式
図である。

【図１２】本発明の実施例６に係る電子放出素子の模式
図である。

【図１３】本発明の実施例８に係る画像形成装置を作製
した際に用いた電子放出素子の模式図である。

【図１４】従来技術に係る電子放出素子の模式的断面図
である。

【図１５】従来技術に係る垂直型の表面伝導型素子の模
式的断面図である。

【図１６】平面型の表面伝導型素子の電子の軌道を示す
模式図である。

【図１７】垂直型の表面伝導型素子の電子の軌道を示す
模式図である。

【図１８】電子放出効率と高電位電極に関する所定距離
との関係を示す関係図である。

【符号の説明】

１基板２低電位電極層３Ａ，３Ｂ，３Ｃ絶縁層４高電位電極層５導電性薄膜（もしくは高抵抗膜）５Ａ高電位電極５Ｂ低電位電極６リセス部７間隙８陽極（アノード）３１，３２電子５０電流計５１電源５２電流計５３高圧電源５４アノード電極５５真空容器５６排気ポンプ５７有機ガス供給源６１電子源基体６２Ｘ方向配線６３Ｙ方向配線６４電子放出素子６５結線７１リアプレート７２支持枠７３ガラス基体７４蛍光膜７５メタルバック７６フェースプレート７７外囲器８１黒色導電材８２蛍光体９１像表示パネル９２走査回路９３制御回路９４シフトレジスタ９５ラインメモリ９６同期信号分離回路９７変調信号発生器１３１絶縁層１６１素子高電位電極１６２素子低電位電極１６３陽極（アノード）１６４駆動電圧Ｖｆと等しい等電位面１６５駆動電圧Ｖｆよりも高い等電位面１７１高電位電極１７２低電位電極１７３陽極（アノード）１７４駆動電圧Ｖｆと等しい等電位面１７５駆動電圧Ｖｆよりも高い等電位面Ｄ間隙距離Ｌ１素子電極長さＬ２導電性薄膜（もしくは高抵抗膜）を堆積する領域
の長さＴ１間隙の高電位電極の端部位置から高電位電極層の
上部までの距離Ｔ２間隙の低電位電極の端部位置から低電位電極層の
表面までの間の距離Ｘｓ特徴距離

Claims

【特許請求の範囲】

【請求項１】第１の側壁面を有する第１の層と、前記第１の側壁面の延長面上に、その面が略一致する第
２の側壁面を有する第２の層と、前記第１の側壁面および第２の側壁面よりも内部に凹ん
だ位置に、その面が設けられる第３の側壁面を有し、か
つ、前記第１の層と第２の層との間に設けられる第３の
層と、を備えた電子放出素子であって、前記第１の側壁面上に高電位電極を設けると共に、前記
第２の側壁面上に低電位電極を設け、これらの電極間の
間隙を電子放出部とすることを特徴とする電子放出素
子。
【請求項２】基板上に積層された低電位電極層と、該低電位電極層上に積層された絶縁層と、該絶縁層上に積層された高電位電極層と、を備え、前記高電位電極は前記高電位電極層と電気的に接続さ
れ、かつ、前記低電位電極は前記低電位電極層と電気的
に接続されることを特徴とする請求項１に記載の電子放
出素子。
【請求項３】前記絶縁層が、前記第１の層，第２の層お
よび第３の層から構成されることを特徴とする請求項２
に記載の電子放出素子。
【請求項４】前記高電位電極層が前記第１の層であり、前記絶縁層が、前記第２の層および第３の層から構成さ
れることを特徴とする請求項２に記載の電子放出素子。
【請求項５】前記第１の層側から第２の層側を見た場合
に、前記低電位電極が前記高電位電極に取り囲まれてい
ることを特徴とする請求項１または２に記載の電子放出
素子。
【請求項６】前記第１の層，第２の層および第３の層を
貫通する貫通孔を形成することによって、この貫通孔の
内周面の一部を前記第１の側壁面とすると共に、該貫通
孔の内周面の他の一部を前記第２の側壁面として、これ
らの側壁面上にそれぞれ高電位電極および低電位電極を
設けて、該低電位電極が高電位電極に取り囲まれるよう
にすることを特徴とする請求項５に記載の電子放出素
子。
【請求項７】前記高電位電極および低電位電極は、貫通
孔内周の周方向の一部にのみ設けて、該周方向の一部に
のみ前記電子放出部が形成されるようにすることを特徴
とする請求項６に記載の電子放出素子。
【請求項８】前記高電位電極層を方形状に形成し、該高
電位電極層の一対の両端側に、それぞれ電子放出部を設
けると共に、前記両端側に、それぞれ低電位電極層が広がるように各
層を配置することを特徴とする請求項２に記載の電子放
出素子。
【請求項９】前記高電位電極層を方形状に形成し、該高
電位電極層の一対の両端のうちのいずれか片端のみに電
子放出部を設けると共に、前記両端側に、それぞれ低電位電極層が広がるように各
層を配置することを特徴とする請求項２に記載の電子放
出素子。
【請求項１０】表面伝導型の電子を放出する素子である
ことを特徴とする請求項１〜９のいずれか一つに記載の
電子放出素子。
【請求項１１】請求項１〜１０のいずれか一つに記載の
電子放出素子を複数配置することを特徴とする電子源。
【請求項１２】前記電子放出素子がマトリクス配線され
ていることを特徴とする請求項１１に記載の電子源。
【請求項１３】請求項１１または１２に記載の電子源を
備えると共に、該電子源から放出された電子によって画
像を形成する画像形成部材を備えることを特徴とする画
像形成装置。
【請求項１４】前記画像形成部材は、電子の衝突によっ
て発光する蛍光体であることを特徴とする請求項１３に
記載の画像形成装置。
【請求項１５】第１の層，第２の層および第３の層が積
層された３層構造を有し、これらの層の側壁面側に電子
放出部が設けられる電子放出素子の製造方法であって、前記第３の層は、第１の層および第２の層とは異なる材
料から構成すると共に、第２の層，第３の層および第１の層の順に積層する積層
工程の後に、前記第２の層のみを所定量だけ選択エッチ
ングしてリセス構造を形成する工程と、その後、リセス位置に電子放出部が形成されるように、
第１の層および第２の層の側壁面にそれぞれ導電性薄膜
を被覆する工程と、を備えることを特徴とする電子放出
素子の製造方法。
【請求項１６】前記第１の層，第２の層および第３の層
は、絶縁層であることを特徴とする請求項１５に記載の
電子放出素子の製造方法。
【請求項１７】前記第１の層は、前記導電性薄膜に電気
的に接続される高電位電極層であり、前記第２の層および第３の層は、絶縁層であることを特
徴とする請求項１６に記載の電子放出素子の製造方法。