JP2001147418A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 ドライバ一体型液晶表示装置において、回路
を簡略化し、歩留まりの向上を図る。 【解決手段】 液晶パネル２０の表示部２１の外側に、
４ビットシフトレジスタ２６と複数のゲートパルス選択
回路２７とを形成する。シフトレジスタ２６は制御回路
から出力される信号に基づき、選択信号を生成する。ゲ
ートパルス選択回路２７は、複数のスイッチ回路により
構成されており、選択信号によりこれらのスイッチ回路
がオンとなって、ゲートパルス信号GP1 〜GP192 が通る
配線とゲートバスラインとの間を電気的に接続する。ゲ
ートパルス信号GP1 〜GP192 は、１９２水平同期期間の
周期で順番に１水平期間だけアクティブになる信号であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶パネルにドラ
イバ回路を一体的に形成したドライバ一体型液晶表示装
置に関する。

【０００２】

【従来の技術】液晶表示装置は、薄くて軽量であるとと
もに低電圧で駆動できて消費電力が少ないという長所が
あり、各種電子機器に広く使用されている。特に、ＴＦ
Ｔ（Thin Film Transistor：薄膜トランジスタ）等の能
動素子が画素毎に設けられたアクティブマトリクス方式
の液晶表示装置は、表示品質の点でもＣＲＴ（Cathode-
Ray Tube）に匹敵するほど優れたものが得られるように
なり、近年、携帯テレビやパーソナルコンピュータ等の
ディスプレイにも使用されるようになった。

【０００３】一般的に、液晶表示装置は２枚の透明基板
の間に液晶を封入した構造を有している。それらの透明
基板の相互に対向する２つの面（対向面）のうち、一方
の面側には対向電極、カラーフィルタ及び配向膜等が形
成され、また他方の面側にはアクティブマトリクス回
路、画素電極及び配向膜等が形成されている。更に、各
透明基板の対向面と反対側の面には、それぞれ偏光板が
貼り付けられている。これらの２枚の偏光板は、例えば
偏光板の偏光軸が互いに直交するように配置され、これ
によれば、電界をかけない状態では光を透過し、電界を
印加した状態では遮光するモード、すなわちノーマリー
ホワイトモードとなる。また、２枚の偏光板の偏光軸が
平行な場合には、ノーマリーブラックモードとなる。

【０００４】近年、アモルファスシリコンＴＦＴに替え
て、ポリシリコンＴＦＴが使用されるようになった。ポ
リシリコンは、通常、プラズマＣＶＤ法を使用してガラ
ス基板上にアモルファスシリコン膜を形成し、このアモ
ルファスシリコン膜にレーザを照射することにより形成
される。アモルファスシリコンＴＦＴの場合は駆動速度
が遅いので、画素駆動用のドライバ集積回路（以下、ド
ライバＩＣという）を別途用意して液晶パネルと接続す
る必要があるが、ポリシリコンＴＦＴは駆動速度が速い
ので、ドライバ回路を液晶パネルと一体的に形成するこ
とができる。これにより、ドライバＩＣを用意する必要
がなく、液晶表示装置のコストを低減することができる
という利点がある。

【０００５】図１８は従来のドライバ一体型液晶表示装
置の一例を示すブロック図、図１９は同じくその液晶パ
ネルの構成を示す模式図である。なお、この例では、Ｘ
ＧＡ表示（１０２４×７６８ピクセル）対応の液晶表示
装置について説明する。制御回路５０は、データ処理回
路５１及びタイミング発生回路５２により構成されてい
る。データ処理回路５１は、パーソナルコンピュータ等
から画像データＲＧＢを入力し、シリアル−パラレル変
換して所定のタイミングで画像データＤ１〜Ｄ９６を出
力する。タイミング発生回路５２は、水平同期信号Ｈ-s
ync 及び垂直同期信号Ｖ-sync を入力し、１垂直同期期
間の始まりを示すゲートスタート信号GSI 、水平同期信
号Ｈ-sync に同期したゲートクロックGCLK及びその反転
信号/GCLK 、１水平同期期間の始まりを示すデータスタ
ート信号DSI 、画像データＤ１〜Ｄ９６の転送タイミン
グを示すデータクロックDCLK及びその反転信号/DCLK を
生成して出力する。

【０００６】液晶パネル６０は、図１９に示すように、
表示部６１、データドライバ６２、ゲートドライバ６３
により構成されている。この例では、表示部６１に、水
平方向に３０７２（１０２４×３（ＲＧＢ））個、垂直
方向に７６８個の画素６１１が並んでいる。各画素６１
１には、それぞれＴＦＴ６１２と、補助容量６１３とが
設けられている。なお、図１９では画素６１１を模式化
して図示しており、実際の画素は、画素電極及び対向電
極と、それらの間の液晶とにより構成されている。

【０００７】また、表示部６１には垂直方向に延びる３
０７２本のデータバスライン６１４と、水平方向に延び
る７６８本のゲートバスライン６１５が形成されてい
る。ＴＦＴ６１２のソースは画素電極に接続され、ドレ
インはデータバスライン６１４に接続され、ゲートはゲ
ートバスライン６１５に接続されている。データドライ
バ６２は、３２ビットのシフトレジスタ回路６４と、３
２個のバッファ回路６５と、３０７２個のアナログスイ
ッチ６６により構成されている。シフトレジスタ回路６
４にはデータスタート信号DSI 及びデータクロックDCL
K，/DCLK が入力され、これらの信号に基づいて３２個
のバッファ回路６５に順番に選択信号が出力される。こ
の例では、アナログスイッチ６６は９６個づつのブロッ
クに分けられており、各ブロック毎にバッファ回路６５
に接続され、バッファ回路６５の出力によりオン−オフ
する。各ブロックのアナログスイッチ６６の一端側は画
像データＤ１〜Ｄ９６の信号線に接続されており、他端
側はデータバスライン６１４に接続されている。

【０００８】ゲートドライバ６３は、７６８ビットのシ
フトレジスタ６７と、７６８個のバッファ回路６８とに
より構成されている。シフトレジスタ６７はゲートスタ
ート信号GSI 及びゲートクロックGCLK，/GCLK を入力
し、１垂直同期期間内に各出力ビットを順番に１水平同
期期間だけアクティブにする。シフトレジスタ６７の出
力は、バッファ回路６５を介して各ゲートバスライン６
１４に走査信号として供給される。

【０００９】図２０はデータドライバ６２の動作を示す
タイミングチャート、図２１はゲートドライバ６３の動
作を示すタイミングチャートである。図２１に示すよう
に、ゲートドライバ６３では、垂直同期信号Ｖ-sync に
同期したゲートスタート信号GSI によりシフトレジスタ
回路６７がリセットされ、ゲートクロックGCLK，/GCLK
に同期したタイミングでシフトレジスタ回路６７の７６
８個のビット出力が順番に“Ｈ”になり、７６８個のバ
ッファ回路６８から順番に“Ｈ”（走査信号）が出力さ
れる。例えば、シフトレジスタ回路６７の第１番目のビ
ットの出力が“Ｈ”になると、第１番目のバッファ回路
６８の出力が“Ｈ”になり、１行目のゲートバスライン
６１５に接続されている３０７２個のＴＦＴがオン状態
となる。

【００１０】一方、図２０に示すように、データドライ
バ６２では、水平同期信号Ｈ-syncに同期したデータス
タート信号DSI によりシフトレジスタ回路６４がリセッ
トされ、データクロックDCLK，/DCLK に同期したタイミ
ングでシフトレジスタ６４の３２個のビット出力が順番
に“Ｈ”になる。例えば、第１番目のバッファ回路６５
に“Ｈ”が伝達されると、そのバッファ回路６５に接続
されている９６個のアナログスイッチ６６が同時にオン
になり、第１〜第９６列目のデータバスライン６１４に
画像データＤ１〜Ｄ９６が伝達される。これにより、１
行目の第１〜第９６列目の画素に画像データＤ１〜Ｄ９
６が書き込まれる。

【００１１】その後、シフトレジスタ回路６４の第２番
目のビット出力が“Ｈ”になり、１行目の第９７〜第１
９２列目の画素に次の画像データＤ１〜Ｄ９６が書き込
まれる。このようにして、１行目の各画素にそれぞれ表
示データが書き込まれる。次の水平同期期間では、シフ
トレジスタ回路６７の第２番目のビットの出力が“Ｈ”
になり、２行目のゲートバスライン６１５に接続された
３０７２個のＴＦＴがオンになる。一方、シフトレジス
タ回路６４はデータスタート信号DSI によりリセットさ
れ、データクロックDCLK，/DCLK に同期したタイミング
で３２個のビット出力を順番に“Ｈ”とする。これによ
り、１行目のときと同様に、２行目の３０７２個の画素
に画像データが書き込まれる。

【００１２】このようにして、１垂直同期期間内に表示
部６１内の全ての画素にそれぞれ画像データが書き込ま
れ、液晶パネルに画像が表示される。図２２は従来の液
晶パネルの他の例を示す模式図である。この例では、図
１９に示す液晶パネル６０のシフトレジスタ回路６４，
６７に替えて、デコーダ回路７１，７２が設けられてい
る。なお、図２２において、図１９と同一物には同一符
号を付してその詳しい説明は省略する。

【００１３】データドライバ側のデコーダ回路７１は、
デコーダ信号ＤＡ０〜ＤＡ４に応じて、３２個のビット
出力を順番に“Ｈ”とする。これらのデコーダ信号ＤＡ
０〜ＤＡ４は、図１８に示す制御回路５０において、水
平同期信号Ｈ-sync 、垂直同期信号Ｖ-sync 及びデータ
クロックDCLK，／DCLKに基づき生成される。ゲートドラ
イバ側のデコーダ回路７２は、デコーダ信号ＧＡ０〜Ｇ
Ａ９に応じて、７６８個のビット出力を順番に“Ｈ”と
する。これらのデコーダ信号ＧＡ０〜ＧＡ９も、図１８
に示す制御回路５０において、水平同期信号Ｈ-sync 、
垂直同期信号Ｖ-sync 及びゲートクロックGCLK，／GCLK
に基づき生成される。

【００１４】図２３はデコーダの構成を示す回路図であ
る。但し、この図２３では、説明を簡単にするために、
デコーダ信号（アドレス信号）がＡ０〜Ａ７までである
としている。この図２３に示すように、デコーダを構成
するためには、多数の論理ゲート２５が必要である。通
常、論理ゲート２５は複数のＣＭＯＳ、すなわち一対の
ＭＯＳトランジスタ（Ｐチャネルトランジスタ及びＮチ
ャネルトランジスタ）により構成される。

【００１５】

【発明が解決しようとする課題】近年、液晶表示装置は
画面の大型化及び高精細化が要求されており、これに伴
って液晶パネルに一体的に形成するデータドライバ及び
ゲートドライバ等のドライバ回路の集積度が向上し、素
子数も増大する傾向にある。しかしながら、集積度の向
上及び素子数の増大は歩留まりの低下を招くという問題
点がある。

【００１６】本発明の目的は、回路を簡略化することが
でき、歩留まりの向上を図ることができる液晶表示装置
を提供することである。

【００１７】

【課題を解決するための手段】上記した課題は、表示部
内に複数の画素、データバスライン及びゲートバスライ
ンが形成され、前記表示部の外側に複数個のゲートパル
ス選択回路及び複数本のゲートパルス配線が形成された
液晶パネルと、前記液晶パネルを駆動する制御回路とを
有し、前記ゲート選択回路の各々は、前記複数本のゲー
トバスラインのうちのそれぞれ特定のグループのゲート
バスラインと前記複数のゲートパルス配線との間に設け
られ、選択信号により前記特定のグループの各ゲートバ
スラインと前記ゲートパルス配線との間を電気的に開閉
する複数のスイッチ回路を備えることを特徴とする液晶
表示装置により解決する。

【００１８】以下、本発明の作用について説明する。本
発明の液晶表示装置においては、液晶パネルの表示部の
外側に複数個のゲートパルス選択回路が形成されてい
る。これらのゲートパルス選択回路は、それぞれゲート
バスラインとゲートパルス配線との間に接続された複数
のスイッチ回路により構成されている。そして、ゲート
パルス選択回路に選択信号が供給されると、これらのス
イッチ回路がオンになり、ゲートパルス配線とゲートバ
スラインとを電気的に接続する。

【００１９】ゲートパルス配線には、例えば制御回路で
生成されたゲートパルス信号が供給され、選択信号によ
り選択されたゲートパルス選択回路を介して所定のゲー
トバスラインにゲートパルス信号が供給される。これに
より、所定のゲートバスラインに接続されている画素の
ＴＦＴがオンになり、データバスラインを介して送られ
てくる画像データが画素に書き込まれる。

【００２０】選択信号は制御回路で生成してもよく、制
御回路から入力される信号に基づいて選択信号を生成す
る回路を液晶パネルの表示部の外側に設けてもよい。こ
のような回路としては、例えばシフトレジスタ又はデコ
ーダを使用することができる。ゲートバスラインを例え
ば４つのグループに分けたとすると、シフトレジスタ又
はデコーダの出力数は４ビットですむので、従来に比べ
てシフトレジスタ又はデコーダの構成が極めて簡単にな
る。

【００２１】ゲートパルス信号は、制御回路で生成して
もよく、ゲートドライバ集積回路（汎用ゲートドライバ
ＩＣ）を使用してもよい。これにより、液晶パネルの回
路構成をより簡単にすることができる。また、液晶パネ
ルの上にデータドライバ集積回路（汎用データドライバ
ＩＣ）を搭載し、このデータドライバ集積回路で画像デ
ータを生成するようにしてもよい。

【００２２】更に、ゲートパルス選択回路及びアナログ
スイッチを、表示部内のＴＦＴの極性と同一極性（Ｎ型
又はＰ型）のトランジスタのみで構成することにより、
Ｐ型トランジスタ及びＮ型トランジスタのいずれか一方
を製造する必要がなくなり、液晶表示装置の製造工程を
大幅に削減することができる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
の液晶表示装置を示すブロック図、図２は同じくその液
晶表示装置の液晶パネルを示すブロック図である。な
お、この例では、ＸＧＡ表示（１０２４×７６８ピクセ
ル）対応した液晶表示装置について説明する。

【００２４】この液晶表示装置は、制御回路１０及び液
晶パネル２０により構成され、コンピュータ等から画像
データＲＧＢ、水平同期信号Ｈ-sync 及び垂直同期信号
Ｖ-sync が入力される。制御回路１０はデータ処理回路
１１及びタイミング発生回路１２により構成されてい
る。データ処理回路１１は、画像データＲＧＢをシリア
ル／パラレル変換し、１９２画素分のデータ（Ｄ0 〜Ｄ
192 ）を１つのグループとして所定のタイミングで出力
する。タイミング発生回路１２は、水平同期信号Ｈ-syn
c 及び垂直同期信号Ｖ-sync を入力し、データスタート
信号DSI 、データクロックDCLK，/DCLK 、ゲートスター
ト信号GSI 、ゲートクロックGCLK，/GCLK及びゲートパ
ルス信号GP1 〜GP192 を生成して出力する。データスタ
ート信号DSI は１水平同期期間の始まりを示す信号であ
り、データクロックDCLK，/DCLK は画像データＤ0 〜Ｄ
192 の出力タイミングに同期した信号である。また、ゲ
ートスタート信号GSI は１垂直同期期間の始まりを示す
信号であり、ゲートクロックGCLK，/GCLK は水平同期信
号Ｈ-sync に同期した信号である。ゲートパルス信号GP
1 〜GP192 は、１９２水平同期期間の周期で順番に１水
平同期期間だけ“Ｈ”レベルになる信号である。

【００２５】液晶パネル２０は、表示部２１、データド
ライバ２２及びゲートドライバ２３により構成されてい
る。この例では、表示部２１に、水平方向に３０７２
（１０２４×３（ＲＧＢ））個、垂直方向に７６８個の
画素が並んでいる。また、表示部２１には、垂直方向に
延びる３０７２本のデータバスラインと、水平方向に延
びる７６８本のゲートバスラインが形成されている。

【００２６】データドライバ２２は、図２に示すよう
に、１６ビットシフトレジスタ２４と、３０７２個のア
ナログスイッチ２５とにより構成されている。シフトレ
ジスタ２４は、データスタート信号DSI 、データクロッ
クDCLK，/DCLK を入力し、１水平同期期間を１６分割し
た期間毎にデータ（“Ｈ”）をシフトする。すなわち、
シフトレジスタ２４の各出力ビットは、１水平同期期間
を１６分割した期間毎に順番に“Ｈ”を出力する。

【００２７】アナログスイッチ２５は１９２個づつ１６
のグループに分けられており、グループ内の１９２個の
アナログスイッチ２５にはシフトレジスタ２４から共通
の出力が供給される。例えば、１番目のグループ（第１
列目〜第１９２列目）のアナログスイッチ２５にはシフ
トレジスタ２４の第１番目のビット出力が供給され、こ
の第１番目のビット出力が“Ｈ”のときに、１番目のグ
ループのアナログスイッチ２５はいずれもオン状態とな
る。これと同様に、２番目のグループ（第１９３列目〜
第３８４列目）のアナログスイッチ２５にはシフトレジ
スタ２４の第２番目のビット出力が供給され、この第２
番目のビット出力が“Ｈ”のときに、第２番目のグルー
プのアナログスイッチ２５はいずれもオン状態となる。
他のグループのアナログスイッチについても、これと同
様である。

【００２８】ゲートドライバ２３は、４ビットシフトレ
ジスタ２６と、４個のゲートパルス選択回路２７とによ
り構成されている。シフトレジスタ２６は、ゲートスタ
ート信号GSI 及びゲートクロックGCLK，/GCLK を入力
し、１垂直同期期間を４分割した期間毎にデータ
（“Ｈ”）をシフトする。すなわち、シフトレジスタ２
６の各出力ビットは、１垂直同期期間を４分割した期間
毎に順番に“Ｈ”を出力する。

【００２９】ゲートパルス選択回路２７は、１９２個の
スイッチ回路により構成されている。これらのスイッチ
回路は、ゲートパルス信号GP1 〜GP192 が供給される配
線（以下、ゲートパルス配線という）と、ゲートバスラ
インとの間に接続されている。図３はゲートパルス選択
回路２７の一例を示す回路図である。但し、図３では説
明を簡単にするために、各ゲートパルス選択回路２７は
それぞれ４つのスイッチ回路３１ａ〜３１ｄからなるも
のとし、上側のゲートパルス選択回路２７から順番に符
号２７ａ，２７ｂとしている。

【００３０】第１のゲートパルス選択回路２７ａの第１
番目のスイッチ回路３１ａは、ゲートパルス配線GP1 と
１番目のゲートバスラインGL1 との間に接続されてい
る。これと同様に、第２番目のスイッチ回路３１ｂはゲ
ートパルス配線GP2 と第２番目のゲートバスラインGL2
との間に接続されており、第３番目のスイッチ回路３１
ｃはゲートパルス配線GP3 と第３番目のゲートバスライ
ンGL3 との間に接続されており、第４番目のスイッチ回
路３１ｄはゲートパルス配線GP4 と第４番目のゲートバ
スラインGL4 との間に接続されている。

【００３１】また、第２のゲートパルス選択回路２７ｂ
の第１番目のスイッチ回路３１ａはゲートパルス配線GP
1 とゲートバスラインGL5 との間に接続されており、第
２番目のスイッチ回路３１ｂはゲートパルス配線GP2 と
ゲートバスラインGL6 との間に接続されており、第３番
目のスイッチ回路３１ｃはゲートパルス配線GP3 とゲー
トバスラインGL7 との間に接続されており、第４番目の
スイッチ回路３１ｄはゲートパルス配線GP4 とゲートバ
スラインGL8 との間に接続されている。以下、他のゲー
トパルス選択回路２７のスイッチ回路３１についても、
これに準じて、対応するゲートパルス配線とゲートバス
ラインとの間に接続されている。

【００３２】スイッチ回路３１ａ〜３１ｄはいずれも２
つのスイッチSW1 ，SW2 により構成されている。スイッ
チSW1 はゲートパルス配線GPn （但し、ｎは１，２，
…，７６８）とゲートバスラインGLn との間に接続され
ており、スイッチSW2 はゲートバスラインGLn と基準電
位配線との間に接続されている。第１のゲートパルス選
択回路２７ａにはシフトレジスタ２６の第１ビットの出
力BL1 が供給され、第２のゲートパルス選択回路２７ｂ
にはシフトレジスタ２６の第２ビットの出力BL2が供給
される。そして、例えば、第１のゲートパルス選択回路
２７ａでは、シフトレジスタ２６の第１ビットの出力BL
1 がアクティブ（図では“Ｈ”）のときに、スイッチSW
1 がオン、スイッチSW2 がオフとなり、出力BL1 が非ア
クティブ（図では“Ｌ”）のときに、スイッチSW1 がオ
フ、スイッチSW2 がオンとなる。他のゲートパルス選択
回路２７でも、これと同様に、シフトレジスタ２６の対
応するビットの出力がアクティブのときに、スイッチSW
1 がオン、スイッチSW2 がオフとなる。

【００３３】図４は図３に示すゲートパルス選択回路２
７の動作を示すタイミングチャートである。この図４に
示すように、シフトレジスタ２６の第１ビットの出力BL
1 がアクティブ（“Ｈ”）のときに第１のゲートパルス
選択回路２７ａの各スイッチSW1 がオン、スイッチSW2
がオフになり、１水平同期期間毎に順番に“Ｈ”になる
ゲートパルス信号GP1 〜GP4 がこれらのスイッチSW1 を
介してゲートバスラインGL1 〜GL4 に供給される。

【００３４】また、シフトレジスタ２６の第２ビットの
出力BL2 がアクティブになると、第２のゲートパルス選
択回路２７ｂのスイッチ回路３１ａ〜３１ｄのスイッチ
SW1がオン、スイッチSW2 がオフとなり、これらのスイ
ッチSW1 を介してゲートバスラインGL5 〜GL8 にゲート
パルス信号GP1 〜GP4 が供給される。図５は、ゲートパ
ルス選択回路２７の具体例（その１）を示す回路図であ
る。このゲートパルス選択回路２７では、各スイッチ回
路３１ａ〜３１ｄがそれぞれ２個のＮチャネルトランジ
スタＮ１，Ｎ２で構成されている。トランジスタＮ１が
図３のスイッチSW1 に対応し、トランジスタＮ２が図３
のスイッチSW2 に対応している。

【００３５】第１のゲートパルス選択回路２７ａのトラ
ンジスタＮ１のゲートにはシフトレジスタ２６の第１ビ
ットの出力BL1 が供給され、トランジスタＮ２のゲート
には第１ビットの反転出力/BL1が供給される。これと同
様に、第２のゲートパルス選択回路２７ｂの各トランジ
スタＮ１はシフトレジスタ２６の第２ビットの出力BL2
が供給され、トランジスタＮ２のゲートには第２ビット
の反転出力/BL2が供給される。

【００３６】図６は、図５のゲートパルス選択回路２７
の動作を示すタイミングチャートである。この図６に示
すように、シフトレジスタ２６の第１ビットの出力BL1
，/BL1がアクティブ（BL1 ＝“Ｈ”，/BL1＝“Ｌ”）
のときに、第１のゲートパルス選択回路２７ａのトラン
ジスタＮ１がいずれもオン、トランジスタＮ２がいずれ
もオフになり、１水平同期期間毎に順番に“Ｈ”になる
ゲートパルス信号GP1 〜GP4 がトランジスタＮ１を介し
てゲートバスラインGL1 〜GL4 に供給される。

【００３７】また、シフトレジスタ２６の第２ビットの
出力BL2 ，/BL2がアクティブになると、第２のゲートパ
ルス選択回路２７ｂの各トランジスタＮ１がオン，トラ
ンジスタＮ２がオフになり、トランジスタＮ１を介して
ゲートバスラインGL5 〜GL8にゲートパルス信号GP1 〜G
P4 が供給される。図７は、ゲートパルス選択回路２７
の具体例（その２）を示す回路図である。このゲートパ
ルス選択回路２７では、各スイッチ回路３１ａ〜３１ｄ
がそれぞれＰチャネルトランジスタＰ１及びＮチャネル
トランジスタＮ３で構成されている。トランジスタＰ１
が図３のスイッチSW1 に対応し、トランジスタＮ３が図
３のスイッチSW2 に対応している。

【００３８】第１のゲートパルス選択回路２７ａのトラ
ンジスタＰ１，Ｎ３にはシフトレジスタ２６の第１ビッ
トの出力BL1 が供給され、第２のゲートパルス選択回路
２７ｂの各トランジスタＰ１，Ｎ３にはシフトレジスタ
２６の第２ビットの出力BL2が供給される。図８は、図
７のゲートパルス選択回路２７の動作を示すタイミング
チャートである。この図８に示すように、シフトレジス
タ２６の第１ビットの出力BL1 がアクティブ（“Ｌ”）
のときに、第１のゲートパルス選択回路２７ａの各トラ
ンジスタＰ１がオンになり、１水平同期期間毎に順番に
“Ｈ”になるゲートパルス信号GP1 〜GP4 がトランジス
タＰ１を介してゲートバスラインGL1 〜GL4 に供給され
る。

【００３９】また、シフトレジスタ２６の第２ビットの
出力BL2 がアクティブ（“Ｌ”）になると、第２のゲー
トパルス選択回路２７ｂのトランジスタＮ３がいずれも
オンになり、これらのトランジスタＮ３を介してゲート
バスラインGL5 〜GL8 にゲートパルス信号GP1 〜GP4 が
供給される。図９は、ゲートパルス選択回路２７の具体
例（その３）を示す回路図である。このゲートパルス選
択回路２７では、各スイッチ回路３１ａ〜３１ｄがそれ
ぞれＣＭＯＳ３２及びＮチャネルトランジスタＮ４で構
成されている。ＣＭＯＳ３２が図３のスイッチSW1 に対
応し、トランジスタＮ４が図３のスイッチSW2 に対応し
ている。

【００４０】第１のゲートパルス選択回路２７ａの各Ｃ
ＭＯＳ３２の一方のトランジスタにはシフトレジスタ２
６の第１ビットの出力BL1 が供給され、ＣＭＯＳ３２の
他方のトランジスタ及びトランジスタＮ４にはシフトレ
ジスタ２６の第１ビットの反転出力/BL1が供給される。
これと同様に、第２のゲートパルス選択回路２７ｂの各
ＣＭＯＳ３２の一方のトランジスタにはシフトレジスタ
２６の第２ビットの出力BL2 が供給され、ＣＭＯＳ３２
の他方のトランジスタ及びトランジスタＮ４にはシフト
レジスタ２６の第２ビットの反転出力/BL2が供給され
る。

【００４１】図１０は、図９のゲートパルス選択回路２
７の動作を示すタイミングチャートである。この図１０
に示すように、シフトレジスタ２６の第１ビットの出力
BL1，/BL1がアクティブ（BL1 ＝“Ｈ”，/BL1＝
“Ｌ”）のときに、第１のゲートパルス選択回路２７ａ
のＣＭＯＳ３２がいずれもオン、トランジスタＮ４がい
ずれもオフになり、１水平同期期間毎に順番に“Ｈ”に
なるゲートパルス信号GP1 〜GP4 がＣＭＯＳ３２を介し
てゲートバスラインGL1 〜GL4 に供給される。

【００４２】また、シフトレジスタ２６の第２ビットの
出力BL2 ，/BL2がアクティブになると、第２のゲートパ
ルス選択回路２７ｂのＣＭＯＳ３２がいずれもオン，ト
ランジスタＮ４がいずれもオフになり、ＣＭＯＳ３２を
介してゲートバスラインGL5〜GL8 にゲートパルス信号G
P1 〜GP4 が供給される。本実施の形態においては、図
１，図２に示すように、ゲートドライバ２３が４ビット
のシフトレジスタ２６で構成されているので、従来の７
８６ビットのシフトレジスタで構成されたゲートドライ
バに比べて極めて簡単な構造となる。従って、液晶表示
装置の製造が容易になり、歩留まりが向上するという効
果が得られる。

【００４３】（第２の実施の形態）図１１は本発明の第
２の実施の形態の液晶表示装置の液晶パネルを示すブロ
ック図である。図１１において、図２と同一物には同一
符号を付して，その詳しい説明は省略する。また、本実
施の形態において、制御回路から出力される信号が若干
異なるものの、制御回路の基本的な構成は第１の実施の
形態と同じであるので、制御回路の図示は省略する。

【００４４】デコーダ信号ＤＡ０〜ＤＡ３は、制御回路
のタイミング発生回路内でデータクロックDCLK，/DCLK
に基づいて生成される信号である（図１参照）。デコー
ダ回路４１は、これらのデコーダ信号ＤＡ０〜ＤＡ３に
より、１水平同期期間を１６等分する時間毎にビット出
力を順番にアクティブにする。これにより、アナログス
イッチ２５が各グループ毎に順番にオンとなり、画像デ
ータＤ1 〜Ｄ192 をデータバスラインに供給する。

【００４５】デコーダ信号ＧＡ０，ＧＡ１も制御回路の
タイミング発生回路内で生成される信号である。これら
の信号ＧＡ０，ＧＡ１は水平同期信号Ｈ-sync に基づい
て生成される信号である。デコーダ回路４２は、これら
の信号ＧＡ０，ＧＡ１により、１垂直同期期間を４等分
する時間毎にビット出力を順番にアクティブにする。こ
れにより、４個のゲートパルス選択回路２７に、第１の
実施の形態と同様のビット出力が供給される。

【００４６】本実施の形態の液晶表示装置の動作は第１
の実施の形態と基本的に同じである。本実施の形態にお
いても、ゲートドライバを構成する素子の数が従来に比
べて大幅に削減され、液晶表示装置の歩留まりが向上す
るという効果が得られる。 （第３の実施の形態）図１２は本発明の第３の実施の形
態の液晶表示装置の液晶パネルを示すブロック図であ
る。図１２において、図２と同一物には同一符号を付し
てその詳しい説明は省略する。また、制御回路の構成は
基本的に第１の実施の形態と同様であるので、制御回路
の図示は省略する。

【００４７】本実施の形態においては、液晶パネル２０
の端子部の上に、アモルファスＳｉの液晶パネルの駆動
回路として一般的に用いられている汎用のドライバＩＣ
（ＴＡＢ−ＩＣ）２８を実装している。このドライバＩ
Ｃ２８は、制御回路からゲートスタート信号GSI 、ゲー
トクロックGCLK，/GCLK を入力し、１９２水平同期期間
の周期で順番に１水平同期期間だけ“Ｈ”レベルになる
ゲートパルス信号GP1〜GP192 を生成して出力する。

【００４８】また、本実施の形態においては、第１の実
施の形態と同様に、液晶パネル２０にゲートパルス選択
回路２７が設けられている。このゲートパルス選択回路
２７には、４ビットシフトレジスタ２６からビット出力
BL1 〜BL4 が入力される。ゲートパルス選択回路２７の
構成及び動作は第１の実施の形態と同様であるので、こ
こでは説明を省略する。

【００４９】本実施の形態では、汎用ドライバＩＣ２８
を用いてゲートパルス信号GP1 〜GP192 を生成するの
で、制御回路内のタイミング発生回路でこれらの信号を
生成する必要がなく、第１の実施の形態と同様の効果が
得られるのに加えて、制御回路２０の回路構成が簡単に
なるという利点がある。 （第４の実施の形態）図１３は本発明の第４の実施の形
態の液晶表示装置の液晶パネルを示すブロック図であ
る。なお、図１３において、図１２と同一物には同一符
号を付して，その詳しい説明は省略する。また、本実施
の形態においても、制御回路から出力される信号が若干
異なるものの、制御回路の基本的な構成は第１の実施の
形態と同様であるので、制御回路の図示を省略する。

【００５０】本実施の形態においては、液晶パネル２０
にシフトレジスタを設けず、制御回路のタイミング発生
回路により選択信号BL1 〜BL4 を生成する。これらの選
択信号BL1 〜BL4 は、ゲートスタート信号GSI 及びゲー
トクロックGCLK，/GCLK に基づき生成される。タイミン
グ発生回路で生成された選択信号BL1 〜BL4 は、配線を
介して液晶パネル２０のゲートパルス選択回路２７に供
給される。

【００５１】本実施の形態では、ゲートドライバ側のシ
フトレジスタが不要であるので、液晶パネル２０の回路
構成が極めて簡単になるという効果を奏する。 （第５の実施の形態）図１４は本発明の第５の実施の形
態の液晶表示装置の液晶パネルを示すブロック図であ
る。図１４においても、図２と同一物には同一符号を付
してその詳しい説明を省略する。また、本実施の形態に
おいても、制御回路から出力される信号が若干異なるも
のの、制御回路の基本的な構成は第１の実施の形態と同
様であるので、制御回路の図示を省略する。

【００５２】本実施の形態においては、制御回路内のタ
イミング発生回路において、ゲートスタート信号GSI 及
びデータクロックDCLK，/DCLK に基づいてデータブロッ
ク選択信号BLD1〜BLD16 を生成し，ゲートスタート信号
GSI 及びゲートクロックGCLK，/GCLK に基づいてゲート
ブロック選択信号BLG1〜BLG4及びゲートパルス信号GP1
〜GP192 を生成する。データブロック選択信号BLD1〜BL
D16 は、１水平同期期間の１／１６の期間毎に順番にア
クティブになる信号である。また、ゲートブロック選択
信号BLG1〜BLG4は、１垂直同期期間の１／４の期間毎に
順番にアクティブになる信号である。更に、ゲートパル
ス信号GP1 〜GP192 は、１垂直同期期間の１／４の期間
内に、１水平期間だけ順番にアクティブになる信号であ
る。

【００５３】図１５はアナログスイッチ２５の一例を示
す回路図である。この図１５に示す例では、１つのアナ
ログスイッチが１つのＣＭＯＳ３３により構成されてい
る。例えば第１ブロックの１９２個のＣＭＯＳ３３のＮ
チャネルトランジスタにはブロック選択信号BL1 が供給
され、Ｐチャネルトランジスタにはブロック選択信号/B
L1が供給される。以下、同様に第ｎブロック（但しｎ＝
２，３，…，１６）のＣＭＯＳ３３のＮチャネルトラン
ジスタにはブロック選択信号BLn が供給され、Ｐチャネ
ルトランジスタにはブロック選択信号/BLnが供給され
る。

【００５４】図１６はアナログスイッチ２５の他の例を
示す回路図である。この図１６に示す例では、１つのア
ナログスイッチが１つのトランジスタ３４（Ｎチャネル
トランジスタ又はＰチャネルトランジスタ）により構成
されている。そして、第１のブロックの１９２個のトラ
ンジスタ３４にはブロック選択信号BL1 が供給され、第
２ブロックのトランジスタ３４にはブロック選択信号BL
2 が供給される。以下同様に、各ブロックのトランジス
タ３４には対応するブロック選択信号が供給される。

【００５５】一般的に、表示部２１内のＴＦＴはＮチャ
ネルトランジスタにより構成されるので、図１６に示す
ようにアナログスイッチ２５をＮチャネルトランジスタ
のみで構成し、更に図５に示すようにゲートパルス選択
回路２７のスイッチ回路もＮチャネルトランジスタのみ
で構成した場合は、液晶パネル２０にＰチャネルトラン
ジスタを形成する必要がなくなる。これにより、製造工
程が大幅に短縮されるという効果を奏する。

【００５６】また、アナログスイッチ２５をＰチャネル
トランジスタで構成し、表示部２１内のＴＦＴ、及びゲ
ートパルス選択回路２７内のスイッチ回路をＰチャネル
トランジスタで構成した場合は、Ｎチャネルトランジス
タの形成工程が不要になり、上記の例と同様に，製造工
程が大幅に短縮される。 （第６の実施の形態）図１７は本発明の第６の実施の形
態の液晶表示装置の液晶パネルの構成を示すブロック図
である。図１７において、図１３と同一物には同一符号
を付してその詳しい説明を省略する。また、本実施の形
態においても、制御回路から出力される信号が若干異な
るものの、制御回路の基本的な構成は第１の実施の形態
と同様であるので、制御回路の図示を省略する。

【００５７】本実施の形態においては、制御回路のタイ
ミング発生回路でデータブロック選択信号BLD1〜BLD16
、ゲートブロック選択信号BLG1〜BLG4を生成する。ま
た、本実施の形態においては、液晶パネル２０の端子部
の上に、汎用データドライバＩＣ４３及び汎用ゲートド
ライバＩＣ４４が実装されている。ドライバＩＣ４３
は、制御回路からＲＧＢ画像データ、データスタート信
号DSI 及びデータクロックDCLK，/DCLK を入力し、シリ
アル／パラレル変換をして、１９２ビットのデータＤ1
〜Ｄ192 を所定のタイミングで出力する。また、ドライ
バＩＣ４４は、制御回路からゲートスタート信号GSI 及
びゲートクロックGCLK，/GCLK を入力し、ゲートパルス
信号GP1 〜GP192 を出力する。

【００５８】本実施の形態においては、液晶パネル２１
の回路構成が極めて簡単になる。また、表示部２１内の
ＴＦＴ、アナログスイッチ２５及びゲートパルス選択回
路２７を、Ｎチャネルトランジスタ（又は、Ｐチャネル
トランジスタ）のみで構成することにより、Ｐチャネル
トランジスタ（又は、Ｎチャネルトランジスタ）の形成
工程が不要になり、製造コストを大幅に短縮することが
できる。

【００５９】

【発明の効果】以上説明したように、本発明によれば、
液晶パネルの表示部の外側に、選択信号により選択され
る複数のゲートパルス選択回路が形成されており、これ
らのゲートパルス選択回路内のスイッチ回路によりゲー
トパルス配線とゲートバスラインとの間を電気的に開閉
するので、液晶パネルに一体的に形成するドライバの回
路構成が簡単になり、歩留まり向上が図れる。また、ゲ
ートパルス選択回路及びアナログスイッチを、表示部内
のＴＦＴの極性と同一極性（Ｎ型又はＰ型）のトランジ
スタのみで構成することにより、Ｐ型トランジスタ及び
Ｎ型トランジスタのいずれか一方を製造する必要がなく
なり、液晶表示装置の製造工程を大幅に削減することが
できる。

【００６０】更に、液晶パネルの上にゲートドライバ集
積回路やデータドライバ集積回路を搭載することによ
り、液晶パネルの回路構成をより一層簡略化できて、製
造コストを更に削減することができる。

【図面の簡単な説明】

【図１】図１は、本発明の第１の実施の形態の液晶表示
装置を示すブロック図である。

【図２】図２は、第１の実施の形態の液晶表示装置の液
晶パネルを示すブロック図である。

【図３】図３は、ゲートパルス選択回路の一例を示す回
路図である。

【図４】図４は、図３に示すゲートパルス選択回路の動
作を示すタイミングチャートである。

【図５】図５は、ゲートパルス選択回路の具体例（その
１）を示す回路図である。

【図６】図６は、図５のゲートパルス選択回路の動作を
示すタイミングチャートである。

【図７】図７は、ゲートパルス選択回路の具体例（その
２）を示す回路図である。

【図８】図８は、図７のゲートパルス選択回路の動作を
示すタイミングチャートである。

【図９】図９は、ゲートパルス選択回路の具体例（その
３）を示す回路図である。

【図１０】図１０は、図９のゲートパルス選択回路の動
作を示すタイミングチャートである。

【図１１】図１１は、本発明の第２の実施の形態の液晶
表示装置の液晶パネルを示すブロック図である。

【図１２】図１２は、本発明の第３の実施の形態の液晶
表示装置の液晶パネルを示すブロック図である。

【図１３】図１３は、本発明の第４の実施の形態の液晶
表示装置の液晶パネルを示すブロック図である。

【図１４】図１４は、本発明の第５の実施の形態の液晶
表示装置の液晶パネルを示すブロック図である。

【図１５】図１５は、アナログスイッチの一例を示す回
路図である。

【図１６】図１６は、アナログスイッチの他の例を示す
回路図である。

【図１７】図１７は、本発明の第６の実施の形態の液晶
表示装置の液晶パネルの構成を示すブロック図である。

【図１８】図１８は、従来のドライバ一体型液晶表示装
置の一例を示すブロック図である。

【図１９】図１９は、同じくその液晶パネルの構成を示
す模式図である。

【図２０】図２０は、図１９のデータドライバの動作を
示すタイミングチャートである。

【図２１】図２１は、図１９のゲートドライバの動作を
示すタイミングチャートである。

【図２２】図２２は、従来の液晶パネルの他の例を示す
模式図である。

【図２３】図２３は、図２２のデコーダの構成を示す回
路図である。

【符号の説明】

１０，５０ 制御回路、 １１，５１ データ処理回路、 １２，５２ タイミング発生回路、 ２０，６０ 液晶パネル、 ２１，６１ 表示部、 ２２，６２ データドライバ、 ２３，６３ ゲートドライバ、 ２４，２６，６４，６７ シフトレジスタ、 ２５，６５ アナログスイッチ、 ２７ ゲートパルス選択回路、 ２８，４３，４４ ドライバＩＣ、 ３１ａ〜３１ｄ スイッチ回路、 ４１，４２，７１，７２ デコーダ回路、 ６１４ データバスライン、 ６１５ ゲートバスライン。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NC10 NC12 NC21 NC22 NC34 NC49 ND49 ND53 5C006 AF42 BB16 BC03 BC12 BC20 BF03 BF24 BF26 EB04 EB05 FA41 5C080 AA10 BB05 DD22 DD28 FF11 JJ02 JJ03 JJ04

Claims (5)

【特許請求の範囲】
1. 【請求項１】 表示部内に複数の画素、データバスライ
   ン及びゲートバスラインが形成され、前記表示部の外側
   に複数個のゲートパルス選択回路及びゲートパルス信号
   が通る複数本のゲートパルス配線が形成された液晶パネ
   ルと、 前記液晶パネルを駆動する制御回路とを有し、 前記ゲート選択回路の各々は、前記複数本のゲートバス
   ラインのうちのそれぞれ特定のグループのゲートバスラ
   インと前記複数のゲートパルス配線との間に設けられ、
   選択信号により前記特定のグループの各ゲートバスライ
   ンと前記ゲートパルス配線との間を電気的に開閉する複
   数のスイッチ回路を備えることを特徴とする液晶表示装
   置。
2. 【請求項２】 前記液晶パネルの前記表示部の外側に、
   前記制御回路から入力された信号に基づいて前記選択信
   号を生成する回路が形成されていることを特徴とする請
   求項１に記載の液晶表示装置。
3. 【請求項３】 前記選択信号は、前記制御回路で生成さ
   れて前記液晶パネルに供給されることを特徴とする請求
   項１に記載の液晶表示装置。
4. 【請求項４】 前記液晶パネルの前記表示部の外側に搭
   載されて、前記制御回路から入力した信号に基づいて前
   記ゲートパルス信号を生成するゲートドライバ集積回路
   を有することを特徴とする請求項１に記載の液晶表示装
   置。
5. 【請求項５】 前記液晶パネルの前記表示部の外側に、
   画像データが通る画像データ配線と、前記画像データ配
   線と前記データバスラインとの間に接続されたアナログ
   スイッチとが形成されていることを特徴とする請求項１
   に記載の液晶表示装置。