JP2003141885A

JP2003141885A - 半導体装置

Info

Publication number: JP2003141885A
Application number: JP2001335993A
Authority: JP
Inventors: Junichiro Noda; 潤一郎野田; Takuya Futayama; 拓也二山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-11-01
Filing date: 2001-11-01
Publication date: 2003-05-16

Abstract

(57)【要約】【課題】高電圧印加が可能な高集積化された半導体装
置を提供する。【解決手段】メモリセル領域とレベルシフト回路領域
１９とを有する半導体基板と、この半導体基板上のメモ
リセル領域に形成された第１ゲート絶縁膜と、この第１
ゲート絶縁膜上に形成された第１下部ゲート電極と、こ
の第１下部ゲート電極上に形成された第１ゲート間絶縁
膜と、この第１ゲート間絶縁膜上に形成された第２上部
ゲート電極と、レベルシフト回路領域に形成された第２
ゲート絶縁膜と、この第２ゲート絶縁膜上に形成され、
第１の電位Ｎ５，Ｎ６が与えられる第２下部ゲート電極
と、この第２下部ゲート電極上に形成され、キャパシタ
絶縁膜として電荷を蓄積する第２ゲート間絶縁膜と、こ
の第２ゲート間絶縁膜上に形成され、第１の電位と異な
る第２の電位Ｎ３、ＷＬが与えられる第２上部ゲート電
極とを具備する半導体装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの書き換え
に高電圧を使用する不揮発性メモリ領域を有する半導体
装置に係り、特に２層構造のレベルシフト回路を有する
半導体装置に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置としては
例えばデータの書き込み・消去を電気的に行う、ＥＥＰ
ＲＯＭ（Electrically Erasable Programmable Read-On
ly Memory）が知られている。このＥＥＰＲＯＭでは、
特にＮＡＮＤ型の場合では、互いに交差する行線と列線
との交点にそれぞれメモリセルが配置されて、メモリセ
ルアレイが構成されている。メモリセルには、通常、浮
遊ゲートと制御ゲートとを積層してなる積層ゲート構造
のＭＯＳトランジスタが用いられる。

【０００３】ＥＥＰＲＯＭの中には、電気的に一括消去
可能なフラッシュメモリがある。フラッシュメモリとし
ては、高集積化が図られたＮＡＮＤ型フラッシュメモリ
が広く使用されている。

【０００４】フラッシュメモリでは、そのデータの書き
換えに高電圧が利用されていて、そのためにレベルシフ
ト回路が利用される。次に図８を用いて、従来のレベル
シフト回路とメモリセル領域の一部の回路構成を説明す
る。アドレス信号Ａｄｄｒｅｓｓがアンド回路ＡＤ１の
複数入力端に入力される。このアンド回路ＡＤ１の出力
がノードＮ７となる。このノードＮ７はディプレッショ
ン型のＮＭＯＳトランジスタＮＤ１のソースに接続され
る。このＮＭＯＳトランジスタＮＤ１のゲートはノード
Ｎ１である。なお、このＮＭＯＳトランジスタＮＤ１の
ゲートは２層構造であり、どちらのゲートもノードＮ１
に接続されている。

【０００５】このＮＭＯＳトランジスタＮＤ１のドレイ
ンは、エンハンスメント型のＮＭＯＳトランジスタＮＥ
２のゲートに接続されている。このＮＭＯＳトランジス
タＮＥ２のゲートは２層構造であり、どちらのゲートも
ノードＮ５に接続されている。このＮＭＯＳトランジス
タＮＥ２のソースはノードＮ３となっている。また、こ
のＮＭＯＳトランジスタＮＥ２のゲートと、ソースとの
間にキャパシタＣ１が接続されている。

【０００６】また、ノードＮ７には、エンハンスメント
型のＮＭＯＳトランジスタＮＥ１のソースが接続されて
いる。このＮＭＯＳトランジスタＮＥ１のゲートはノー
ドＮ２である。なお、このＮＭＯＳトランジスタＮＥ１
のゲートは２層構造であり、どちらのゲートもノードＮ
２に接続されている。

【０００７】このＮＭＯＳトランジスタＮＥ１のドレイ
ンはノードＮ６であり、ＮＭＯＳトランジスタＮＥ２の
ドレインに接続されている。さらにこのノードＮ６は、
エンハンスメント型のＮＭＯＳトランジスタＮＥ３のゲ
ートに接続されている。このＮＭＯＳトランジスタＮＥ
３のゲートは２層構造であり、どちらのゲートもノード
Ｎ６に接続されている。このＮＭＯＳトランジスタＮＥ
３のソースはノードＮ４となっている。また、このＮＭ
ＯＳトランジスタＮＥ３のゲートと、ソースとの間にキ
ャパシタＣ２が接続されている。このＮＭＯＳトランジ
スタＮＥ３のドレインはワード線ＷＬに接続されてい
る。

【０００８】このように、レベルシフト回路５０は、Ｎ
ＭＯＳトランジスタＮＤ１、ＮＥ１、ＮＥ２、ＮＥ３、
キャパシタＣ１、Ｃ２で構成されている。ワード線ＷＬ
には、メモリセルトランジスタＭの上層ゲートが接続さ
れている。このメモリセルトランジスタＭのソースに
は、第１選択トランジスタＳＧ１のドレインが接続さ
れ、この第１選択トランジスタＳＧ１のゲートは第１選
択信号ＳＧＳで制御される。この第１選択トランジスタ
ＳＧ１のソースはソース線ＣＳに接続されている。

【０００９】メモリセルトランジスタＭのドレインに
は、第２選択トランジスタＳＧ２のソースが接続され、
この第２選択トランジスタＳＧ２のゲートは、第２選択
信号ＳＧＤで制御される。この第２選択トランジスタＳ
Ｇ２のソースはビット線ＢＬに接続される。ここで、デ
ィプレッション型トランジスタＮＤ１はノーマリオン状
態である。

【００１０】ここでキャパシタＣ１、Ｃ２はブートスト
ラップ動作の効率を高めるために使用される容量であ
る。つまり、Ｃ１、Ｃ２が無い場合、ＮＭＯＳトランジ
スタＮＥ２、ＮＥ３のチャネルとゲート間の容量カップ
リングにより、ノードＮ５、Ｎ６を昇圧する。しかし、
実際のレイアウトでは、ノードＮ５、Ｎ６には寄生の対
地容量があり、チャネル電位の上昇分が全てゲート電位
の上昇分とはならない。そこで、寄生対地容量の影響を
少なくするためにキャパシタＣ１、Ｃ２を設け、チャネ
ルとゲート間の容量カップリングを上昇させる。この回
路は、クロックで昇圧を行うタイプのレベルシフト回路
に比べ、低電圧、低消費電力動作の点で有利である。

【００１１】次に、図８のレベルシフト回路中のＮＭＯ
ＳトランジスタＮＥ２又はＮＥ３とそれにそれぞれ接続
されたキャパシタＣ１又はＣ２の回路図、断面図、上面
図をそれぞれ、図９（Ａ）、（Ｂ）、（Ｃ）に示す。図
９（Ａ）に示される回路図において、エンハンスメント
型トランジスタタのソースはノードＡとなり。ドレイン
はノードＣとなり、ゲートはノードＢに接続されてい
る。このノードＢとノードＣの間にキャパシタが接続さ
れている。

【００１２】図９（Ｂ）に示される断面図では、ＮＭＯ
Ｓトランジスタが上層ゲート５１及び下層ゲート５２と
で、共に多結晶シリコンで形成されている。この上層ゲ
ート５１と下層ゲート５２の間には、ゲート間絶縁膜５
３が形成されている。下層ゲート５２下にはゲート絶縁
膜５４が形成されている。ここで、上層ゲート５１と下
層ゲート５２は短絡されて、下層ゲート５２が、実際の
ゲートとして働く。さらに、半導体基板５５中の下層ゲ
ート５２下のゲート絶縁膜５４端部付近にはソース不純
物領域５６、ドレイン不純物領域５７が形成されてい
る。

【００１３】このＮＭＯＳトランジスタに隣接して、共
に多結晶シリコンで形成されている上層ゲート５９及び
下層ゲート６０とを有するキャパシタの電極が形成され
ている。この上層ゲート５９と下層ゲート６０との間に
はゲート間絶縁膜６１が形成されている。下層ゲート６
０下には高耐圧ゲート酸化膜であるゲート絶縁膜６２が
形成されている。さらに、半導体基板５５中の下層ゲー
ト６０下のゲート絶縁膜６１端部付近の半導体基板５５
中には隣接するＮＭＯＳトランジスタのドレイン不純物
領域５７と一体で形成されたＮ型不純物領域６３が形成
されている。さらに、下層ゲート６０下の半導体基板５
５中には、埋め込み型Ｎ型不純物領域又はディプレッシ
ョン型チャネルインプラ領域６４が形成されている。

【００１４】半導体基板５５上には、その表面付近にＰ
ウエルが形成され、その中にＮ型のソース不純物領域
６、Ｎ型不純物領域６３を取り囲むように素子分離領域
５８が設けられている。また、ソース不純物領域５６に
は、第１配線６５が接続され、ノードＡに接続されてい
る。ドレイン不純物領域５７には、第２配線６６が接続
され、ノードＣに接続されている。また、上層ゲート５
１及び下層ゲート５２には、第３配線６７が接続され、
ノードＢに接続されている。さらに、キャパシタの上層
ゲート５１及び下層ゲート５２には、第４配線６８が接
続され、ノードＢに接続されている。さらに、Ｎ型不純
物領域６３には、第５配線６９が接続されている。

【００１５】図９（Ｃ）に示される上面図では、２つの
ゲート電極の左右の半導体基板５５上にそれぞれ、ソー
ス不純物領域５６、ドレイン不純物領域５７、Ｎ型不純
物領域６３が形成されている。ここで、下層ゲート５
２、６０の幅ＷＬは上層ゲート５１、５９の幅ＷＵより
も大きく形成されている。この大きく形成された領域上
及び上層ゲート５１，５９の端部上に第３配線６７、第
４配線６８が接続されている。なお、上層ゲート５１、
５９と下層ゲート５２、６０のゲート長Ｌは互いに等し
くなっている。従来の半導体装置では、下層ゲート６０
とＮ型不純物領域６３との間のゲート絶縁膜６２を容量
として使用する。

【００１６】ＮＭＯＳトランジスタの下層ゲート電極５
２はその１方向において、素子分離領域５８まで延長さ
れて形成され、延長部分に電位が与えられるゲートコン
タクト７０が形成される。

【００１７】ＮＭＯＳトランジスタの上層ゲート電極５
１はその１方向において、素子分離領域５８まで延長さ
れて形成され、延長部分に電位が与えられるゲートコン
タクト７１が形成される。この上層ゲート電極５１のゲ
ートコンタクト７１は下層ゲート電極のゲートコンタク
ト７０とは、異なる領域に形成される。

【００１８】また、ソース不純物領域５６には、ソース
コンタクト７２が設けられ、第１配線６５に接続されて
いる。さらに、ドレイン不純物領域５７には、ドレイン
コンタクト７３が設けられ、第２配線１１が接続されて
いる。

【００１９】キャパシタの下層ゲート電極６０はその１
方向において、素子分離領域５８まで延長されて形成さ
れ、延長部分に電位が与えられるゲートコンタクト７４
が形成される。

【００２０】キャパシタの上層ゲート電極５９はその１
方向において、素子分離領域５８まで延長されて形成さ
れ、延長部分に電位が与えられるゲートコンタクト７５
が形成される。この上層ゲート電極５９のゲートコンタ
クト７５は下層ゲート電極６０のゲートコンタクト７４
とは、異なる領域に形成される。また、Ｎ型不純物領域
６３には、コンタクト７６が設けられ、第５配線６９に
接続されている。

【００２１】ここで、上記のような従来技術が、特開２
０００−２８５６９０号公報の図１０乃至図１２に、不
揮発性メモリにおけるレベルシフト回路にキャパシタを
設けて、大容量化、低電圧化に適したロウデコーダの技
術として記載されている。

【００２２】なお、特開昭６１−２５１０６４号公報の
第２図などには、ＤＲＡＭのクロックジェネレータとし
て使用されるブートストラップ回路の昇圧用キャパシタ
を負荷用のトランジスタのゲート電極上に形成して、集
積回路の高集積化を図る技術が記載されている。

【００２３】

【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。

【００２４】上記従来の技術では、ロウデコーダに設け
るキャパシタはそのパターンを容量を確保するためにで
きる限り大きくすることが必要であり、半導体装置の面
積を増加させてしまい、高集積化の妨げとなる。すなわ
ち、図９（ｃ）に示すように、このゲート電極とソース
・ドレイン領域間のゲート容量部は高耐圧トランジスタ
と同程度の面積を有し、この容量部のレイアウト面積が
周辺回路面積の増大を招く。

【００２５】本発明の目的は以上のような従来技術の課
題を解決することにある。

【００２６】特に、本発明の目的は、２層ゲート構造で
のレベルシフト回路領域での高集積化を図った半導体装
置を提供することである。

【００２７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、メモリセル領域とレベルシフト回
路領域とを有する半導体基板と、この半導体基板上の前
記メモリセル領域に形成された第１ゲート絶縁膜と、こ
の第１ゲート絶縁膜上に形成された第１下部ゲート電極
と、この第１下部ゲート電極上に形成された第１ゲート
間絶縁膜と、この第１ゲート間絶縁膜上に形成された第
２上部ゲート電極と、前記半導体基板上のレベルシフト
回路領域に形成された第２ゲート絶縁膜と、この第２ゲ
ート絶縁膜上に形成され、第１の電位が与えられる第２
下部ゲート電極と、この第２下部ゲート電極上に形成さ
れ、キャパシタ絶縁膜として電荷を蓄積する第２ゲート
間絶縁膜と、この第２ゲート間絶縁膜上に形成され、前
記第１の電位と異なる第２の電位が与えられる第２上部
ゲート電極とを具備する半導体装置である。

【００２８】本発明の別の特徴は、第１のゲート及び第
１の電流経路を有する第１のＭＯＳトランジスタと、下
層の第２のゲート、この第２のゲート上の第１ゲート間
絶縁膜、及びこの第１ゲート間絶縁膜上の第３のゲート
並びに第２の電流経路を有し、前記第１のＭＯＳトラン
ジスタの第１の電流経路の一端の電位が前記第２のゲー
トに供給される第２のＭＯＳトランジスタと、下層の第
４のゲート、この第４のゲート上の第２ゲート間絶縁
膜、この第２ゲート間絶縁膜上の第５のゲート並びに第
３の電流経路を有し、前記第２のＭＯＳトランジスタの
第２の電流経路の一端の電位が前記第４のゲートに供給
される第３のＭＯＳトランジスタと、前記第１のＭＯＳ
トランジスタの第１の電流経路の一端と前記第２のＭＯ
Ｓトランジスタの第２の電流経路の他端又は一端との間
に接続され、前記第２のＭＯＳトランジスタの第２のゲ
ート及び第３のゲートがキャパシタ電極であり、前記第
１ゲート間絶縁膜がキャパシタ絶縁膜である第１のキャ
パシタと、前記第２のＭＯＳトランジスタの第２の電流
経路の一端と前記第３のＭＯＳとランジスタの第３の電
流経路の一端又は他端との間に接続され、前記第３のＭ
ＯＳとランジスタの第４のゲート及び第５のゲートがキ
ャパシタ電極であり、前記第２ゲート間絶縁膜がキャパ
シタ絶縁膜である第２のキャパシタと、前記第３のＭＯ
Ｓトランジスタの第３の電流経路の一端にその上層ゲー
トが接続され、下層ゲートが浮遊ゲートであり、上層ゲ
ートと下層ゲートとの間に第３ゲート間絶縁膜を有する
不揮発性メモリセルトランジスタとを具備する半導体装
置である。

【００２９】本発明の別の特徴は、半導体基板と、この
半導体基板中に形成された第１ソース及び第１ドレイン
と、この半導体基板上に形成され、第１端子に接続され
た第１ゲートと、この第１ゲート上にゲート間絶縁膜を
介して形成され、第１端子と異なる第２端子に接続され
た第２ゲートとを有し、この第２ゲートは前記第１ソー
ス又は第１ドレインに接続され、第１ゲートを第１の電
位に充電し、導通状態にした後、第１ゲートをフローテ
ィング状態とする第１のトランジスタと、前記半導体基
板中に形成された第２ソース及び第２ドレインと、この
半導体基板上に形成され、第３端子及び前記第１トラン
ジスタのドレインに接続された第３ゲートと、この第３
ゲート上にゲート間絶縁膜を介して形成され、第３端子
と異なる第４端子に接続された第４ゲートとを有し、こ
の第４ゲートは前記第２ソース又は第２ドレインに接続
され、第１のトランジスタの前記第１ソースから前記第
１の電位よりも高い電位が与えられた場合に、前記第１
のトランジスタを介して、第３ゲートを充電し、第２ソ
ースに昇圧電位が与えられて、第２ドレインを昇圧電位
とする第２のトランジスタと、前記半導体基板中に形成
された第３ソース及び第３ドレインと、この半導体基板
上に形成され、電位が浮遊状態の第５ゲートと、この第
５ゲート上にゲート間絶縁膜を介して形成され、前記第
２のトランジスタの第２ドレインに接続された第６ゲー
トとを有し、電荷を蓄積するメモリセルトランジスタと
を具備する半導体装置である。

【００３０】

【発明の実施の形態】（第１の実施の形態）本実施の形
態は、１０Ｖから２５Ｖ程度の高電圧が印加されて動作
を行う不揮発性メモリを備えた半導体装置のレベルシフ
ト回路に適用したものである。

【００３１】図２（Ａ）、（Ｂ）、（Ｃ）に、本実施の
形態における高耐圧エンハンスメント型Ｎチャネルトラ
ンジスタ及び容量部の、回路図、断面図、上面図をそれ
ぞれ示す。ここで、不揮発性メモリの周辺回路に使用さ
れる高耐圧トランジスタのゲート構造は、製造プロセス
の簡略化のために、不揮発性メモリのゲート構造と同様
な、２層多結晶シリコン構造が使用される。

【００３２】図２（Ａ）に示される回路図では、エンハ
ンスメント型トランジスタタのソースはノードＡとな
り。ドレインはノードＣとなり、上層ゲートもノードＣ
に接続されている。さらに、下層ゲートはノードＢに接
続されている。

【００３３】図２（Ｂ）に示される断面図では、上層ゲ
ート１及び下層ゲート２は共に多結晶シリコンで形成さ
れている。この上層ゲート１と下層ゲート２の間には、
ゲート間絶縁膜３が形成されていて、キャパシタ絶縁膜
として機能する。下層ゲート２下にはゲート絶縁膜４が
形成されている。さらに、半導体基板５中の下層ゲート
２下のゲート絶縁膜４端部付近にはソース不純物領域
６、ドレイン不純物領域７が形成されている。半導体基
板５上には、その表面付近にＰウエルが形成され、その
中にＮ型のソース不純物領域６、ドレイン不純物領域７
を取り囲むように素子分離領域８が設けられている。ま
た、ソース不純物領域６には、第１配線１０が接続さ
れ、ノードＡに接続されている。ドレイン不純物領域７
には、第２配線１１が接続され、ノードＣに接続されて
いる。また、上層ゲート１には、第３配線１２が接続さ
れ、ノードＣに接続されている。さらに、下層ゲート２
には、第４配線１３が接続され、ノードＢに接続されて
いる。

【００３４】図２（Ｃ）に示される上面図では、ゲート
電極の左右の半導体基板５上にそれぞれ、ソース不純物
領域６、ドレイン不純物領域７が形成されている。ここ
で、下層ゲート２の幅ＷＬは上層ゲート１の幅ＷＵより
も大きく形成されている。この大きく形成された領域上
に第４配線１３が接続されている。また、上層ゲート１
の端部上には第３配線１２が接続されている。なお、上
層ゲート１と下層ゲート２のゲート長Ｌは互いに等しく
なっている。

【００３５】本実施の形態の半導体装置では、この２層
構造のゲートを短絡せずに、それぞれ独立したノードと
して使用する。つまり、図２に示すように、１層目のゲ
ートはトランジスタのゲート電極として用い、１層目の
ゲートと２層目のゲート間の絶縁膜を容量として使用す
る。

【００３６】１層目ゲート電極２はその１方向におい
て、素子分離領域８まで延長されて形成され、延長部分
に電位が与えられるゲートコンタクト１４が形成され
る。２層目ゲート電極１はその１方向において、素子分
離領域８まで延長されて形成され、延長部分に電位が与
えられるゲートコンタクト１５が形成される。この２層
目ゲート電極１のゲートコンタクト１５は１層目ゲート
のゲートコンタクト１４とは、異なる領域に形成され
る。

【００３７】また、ソース不純物領域６には、ソースコ
ンタクト１６が設けられ、第１配線１０に接続されてい
る。さらに、ドレイン不純物領域７には、ドレインコン
タクト１７が設けられ、第２配線１１が接続されてい
る。

【００３８】図１は本発明のレベルシフト回路とメモリ
セル領域の一部の回路図である。アドレス信号Ａｄｄｒ
ｅｓｓがアンド回路ＡＤ１の複数入力端に入力される。
このアンド回路ＡＤ１の出力がノードＮ７となる。この
ノードＮ７はデプレッション型のＮＭＯＳトランジスタ
ＮＤ１のソースに接続される。このＮＭＯＳトランジス
タＮＤ１のゲートはノードＮ１である。なお、このＮＭ
ＯＳトランジスタＮＤ１のゲートは２層構造であり、ど
ちらのゲートもノードＮ１に接続されている。

【００３９】このＮＭＯＳトランジスタＮＤ１のドレイ
ンは、エンハンスメント型のＮＭＯＳトランジスタＮＥ
２の下層ゲートに接続されている。このＮＭＯＳトラン
ジスタＮＥ２のソースはノードＮ３となっている。ま
た、このＮＭＯＳトランジスタの上層ゲートは、下層ゲ
ートから絶縁されて、ノードＮ３に接続されている。

【００４０】また、ノードＮ７には、エンハンスメント
型のＮＭＯＳトランジスタＮＥ１のソースが接続されて
いる。このＮＭＯＳトランジスタＮＥ１のゲートはノー
ドＮ２である。なお、このＮＭＯＳトランジスタＮＥ１
のゲートは２層構造であり、どちらのゲートもノードＮ
２に接続されている。

【００４１】このＮＭＯＳトランジスタＮＥ１のドレイ
ンはノードＮ６であり、ＮＭＯＳトランジスタＮＥ２の
ドレインに接続されている。さらにこのノードＮ６は、
エンハンスメント型のＮＭＯＳトランジスタＮＥ３の下
層ゲートに接続されている。このＮＭＯＳトランジスタ
ＮＥ３のソースはノードＮ４であり、ドレインはワード
線ＷＬに接続されている。また、このＮＭＯＳトランジ
スタＮＥ３の上層ゲートは下層ゲートから絶縁されて、
ワード線ＷＬに接続されている。このように、レベルシ
フト回路１９は、ＮＭＯＳトランジスタＮＤ１、ＮＥ
１、ＮＥ２、ＮＥ３で構成されている。

【００４２】ワード線ＷＬには、メモリセルトランジス
タＭの上層ゲートが接続されている。このメモリセルト
ランジスタＭのソースには、第１選択トランジスタＳＧ
１のドレインが接続され、この第１選択トランジスタＳ
Ｇ１のゲートは第１選択信号ＳＧＳで制御される。この
第１選択トランジスタＳＧ１のソースはソース線ＣＳに
接続されている。

【００４３】メモリセルトランジスタＭのドレインに
は、第２選択トランジスタＳＧ２のソースが接続され、
この第２選択トランジスタＳＧ２のゲートは、第２選択
信号ＳＧＤで制御される。この第２選択トランジスタＳ
Ｇ２のソースはビット線ＢＬに接続される。

【００４４】ここで、ＮＭＯＳトランジスタＮＥ３の断
面図が図２（Ｂ）に示される。ＮＭＯＳトランジスタＮ
Ｅ３は、図２（Ｂ）に示されるように周囲が素子分離領
域９で囲まれている。

【００４５】次に、ＮＭＯＳトランジスタＮＥ１及びＮ
ＭＯＳトランジスタＮＥ２の断面図を図３に示す。図３
に示される断面図では、半導体基板５上に素子分離領域
９で囲まれて、ＮＭＯＳトランジスタＮＥ１が左側に形
成され、ＮＭＯＳトランジスタＮＥ２が右側に形成され
ている。ＮＭＯＳトランジスタＮＥ１において、上層ゲ
ート２０及び下層ゲート２１は共に多結晶シリコンで形
成されている。この上層ゲート２０と下層ゲート２１の
間には、ゲート間絶縁膜２２が形成されていて、キャパ
シタ絶縁膜として機能する。下層ゲート２１下にはゲー
ト絶縁膜２３が形成されている。半導体基板５中の下層
ゲート２１下のゲート絶縁膜２３端部付近にはソース不
純物領域２４、ドレイン不純物領域２５が形成されてい
る。

【００４６】ＮＭＯＳトランジスタＮＥ２において、上
層ゲート２６及び下層ゲート２７は共に多結晶シリコン
で形成されている。この上層ゲート２６と下層ゲート２
７の間には、ゲート間絶縁膜２８が形成されていて、キ
ャパシタ絶縁膜として機能する。下層ゲート２７下には
ゲート絶縁膜２９が形成されている。半導体基板５中の
下層ゲート２７下のゲート絶縁膜２９端部付近にはソー
ス不純物領域３０、ドレイン不純物領域２５が形成され
ている。ここで、ドレイン不純物領域２５は、ＮＭＯＳ
トランジスタＮＥ１のドレイン不純物領域と共有してい
る。

【００４７】半導体基板５上には、その表面付近にＰウ
エルが形成されていて、その中にＮ型のソース不純物領
域２４、３０、ドレイン不純物領域２５が形成されてい
る。また、ソース不純物領域２４には、第５配線３１が
接続され、ノードＮ７に接続されている。ドレイン不純
物領域２５には、第６配線３２が接続され、ノードＮ６
に接続されている。また、上層ゲート２０には、第７配
線３３が接続され、ノードＮ２に接続されている。この
第７配線３３は、下層ゲート２１にも接続されている。
ソース不純物領域３０には、第８配線３４が接続されて
ノードＮ３に接続されている。上層配線２６には、第９
配線３５が接続され、ノードＮ３に接続されている。下
層配線２７には、第１０配線３６が接続され、ノードＮ
５に接続されている。

【００４８】ここで、図２や図３に示されたゲート間絶
縁膜３、２２、２８は、例えばシリコン酸化膜、シリコ
ン窒化膜、及びシリコン酸化膜の積層膜であるＯＮＯ
（Oxide-Nitride-Oxide）膜から構成されている。

【００４９】なお、ＮＭＯＳトランジスタトランジスタ
ＮＥ３の２層目のゲートはドレイン側であるＷＬに接続
されているが、ソース側であるノードＮ４に接続させ
て、効率を上げてもよい。すなわち、ノードＮ４の駆動
を大きくしなければならない場合に、２層目ゲートはド
レイン側のＷＬに接続し、ＮＭＯＳトランジスタＮＥ３
の駆動能力が大きい場合には、２層目ゲートをノードＮ
４側に接続させることができる。また、トランジスタＮ
Ｅ２の２層目ゲートは、ソース側に接続されているが、
ドレイン側のノードＮ６に接続して負荷を優先させても
よい。

【００５０】選択トランジスタＳＧ１，ＳＧ２は、図２
（Ｂ）に示された構造のトランジスタとなっている。ま
たは、選択トランジスタは、下層の導電層にのみ電位が
与えられていてもよい。この場合、素子分離領域上に下
層の導電層が引き出されて上層導電層とは独立に電位が
与えられている。この場合、選択トランジスタにおいて
は、このゲート間絶縁膜の存在により、下層の導電層に
のみ電位が与えられ、上層の導電層は絶縁されたままと
なっている。

【００５１】メモリセルトランジスタＭは、半導体基板
上にゲート絶縁膜を介して、電荷蓄積層である浮遊ゲー
トとなる下層の導電層が形成されている。この下層の導
電層上には、ゲート間絶縁膜を介して、制御ゲートとな
る上層の導電層が形成されている。このようにメモリセ
ルトランジスタの下層の導電層は電位がフローティング
状態となっている。メモリセルトランジスタは、電荷蓄
積層である浮遊ゲートを持つ構造の１つ以上のトランジ
スタからなる不揮発性メモリセルアレイを構成してい
る。

【００５２】図３に示されるように、図１におけるトラ
ンジスタＮＥ１とＮＥ２との断面図において、トランジ
スタＮＥ１の下部ゲート電極とトランジスタＮＥ２の下
部ゲート電極とは、その材料及び膜厚が同一であり、ト
ランジスタＮＥ１のゲート間絶縁膜とトランジスタＮＥ
２のゲート間絶縁膜とは、その材料及び膜厚が同一であ
り、トランジスタＮＥ１の第１上部ゲート電極とトラン
ジスタＮＥ２の第２上部ゲート電極とは、その材料及び
膜厚が同一である。

【００５３】ここで、ＯＮＯ膜で形成されるゲート間絶
縁膜はその厚さが例えば約０．０２μｍ〜０．０３μｍ
程度の薄膜であり、通常用いられる１層目ゲート下のゲ
ート絶縁膜厚が例えば約０．０５μｍ程度であることと
比べて、薄い絶縁膜をキャパシタ絶縁膜として使用でき
る。このため、大きいキャパシタ容量を確保することが
できる。

【００５４】ここで、図２（Ｃ）において、キャパシタ
容量は、キャパシタが形成されるトランジスタの２層の
ゲート長又はゲート幅をそれぞれ調整することで変更す
ることができる。こうすることにより、従来例では高耐
圧トランジスタの横に並べて配置していた容量部分を高
耐圧トランジスタの上に形成することができ、レイアウ
ト面積を著しく縮小することが可能である。

【００５５】また、半導体装置の面積を従来と同じまま
で本実施の形態を適用した場合、メモリセル容量を増加
させることができる。すなわち、本実施の形態によれ
ば、不揮発性半導体記憶装置の高電圧が印加されるゲー
ト間絶縁膜を利用してレベルシフト回路のキャパシタを
形成できるため、キャパシタ絶縁膜として適切な厚さの
絶縁膜として、必要なキャパシタ容量で、小面積でキャ
パシタを実現している。

【００５６】本実施の形態の半導体装置のレイアウトを
図４に示す。この図４に示されるように、半導体チップ
４９上に、メモリセルトランジスタが多数個マトリック
ス状に配置されたセル領域４１が設けられ、その一方向
の両側辺にレベルシフト回路１９が複数配置されたレベ
ルシフタ領域４２が設けられ、その一方の側辺には、ロ
ウデコーダ領域４３が設けられている。セル領域４１中
には、複数本のワード線ＷＬやワード線に接続されたメ
モリセルが設けられている。

【００５７】次に、図５に本実施の形態の図１に示され
たレベルシフト回路１９のレベルシフト動作のタイミン
グチャートを示す。このレベルシフト回路１９は、アド
レス信号をアンド回路ＡＤ１でデコードしたＶｄｄ振幅
の信号を、高耐圧エンハンスメント型Ｎチャネルトラン
ジスタ、ＮＥ２及びＮＥ３で２段階のブートストラップ
動作を行い、選択的に高電圧を出力する。

【００５８】ここで、図５は、図４に示されたロウデコ
ーダによって、ブロックが選択され、ワード線ＷＬを書
き込み電圧Ｖｐｇｒｍにすることによって、メモリセル
に書き込みを行う場合に対応する。

【００５９】選択されたブロックのノードＮ７には、ア
ドレスデコード信号として電源電圧Ｖｄｄが供給され
る。さらに、初期状態（時刻Ｔ１前）には、ノードＮ
１、Ｎ３に電源電位Ｖｄｄが供給され、ＮＭＯＳトラン
ジスタＮＤ１のゲートにも電源電圧Ｖｄｄが供給され
る。これにより、ＮＭＯＳトランジスタＮＤ１はデプレ
ッション型トランジスタであるためオンし、ノードＮ５
には電源電圧Ｖｄｄ（ノードＮ７の電位）が供給され
る。

【００６０】また、ノードＮ２には、昇圧電位ＶsgHHH
が供給される。これにより、ＮＭＯＳトランジスタＮＥ
１はオンし、ノードＮ６には電源電圧Ｖｄｄ（ノードＮ
７の電位）が供給される。また、ノードＮ４には、接地
電位が供給される。ノードＮ６が電源電圧Ｖｄｄになる
ため、ＮＭＯＳトランジスタＮＥ３はオンし、ワード線
ＷＬの個々には、ノードＮ４から接地電位ＧＮＤが供給
される。ここまでが時刻Ｔ１前の初期状態における動作
に相当する。

【００６１】次に、ノードＮ２を昇圧電位ＶsgHHHから
接地電位ＧＮＤにする（時刻Ｔ１）。これによって、Ｎ
ＭＯＳトランジスタＮＥ１がカットオフし、ノードＮ６
がフローティング状態となる。また、高電圧Ｖｐｐは書
き込み電圧Ｖｐｇｒｍになり、ノードＮ６には、ＮＭＯ
ＳトランジスタＮＥ２を介して電圧Ｖｐｇｒｍの閾値分
だけ低い電圧“Ｖｐｇｍ−Ｖｔ”が供給される。

【００６２】続いて、ノードＮ３を電源電圧Ｖｄｄから
接地電位ＧＮＤにする（時刻Ｔ２）。これにより、ＮＭ
ＯＳトランジスタＮＥ２はオンし、ノードＮ６が接地電
位ＧＮＤになる。なお、ＮＭＯＳトランジスタＮＥ１は
カットオフしているので、ノードＮ７からノードＮ３に
電流が流れることはない。

【００６３】次に、ノードＮ１を電源電圧Ｖｄｄから接
地電位ＧＮＤにする（時刻Ｔ３）。これにより、デプレ
ッション型のＮＭＯＳトランジスタＮＤ１はカットオフ
し、ノードＮ５がフローティング状態になる。

【００６４】続いて、ノードＮ１４を接地電位ＧＮＤか
ら書き込み電圧Ｖｐｇｒｍにする（時刻Ｔ４）。このと
き、時刻Ｔ３と同じようにノードＮ５はフローティング
状態になっているので、キャパシタ及びＮＭＯＳトラン
ジスタＮＥ２のゲート容量と、その他のノードＮ５の寄
生容量との容量結合により、ノードＮ５の電位が昇圧さ
れる。ノードＮ６には、時刻Ｔ１と同様に、電圧“Ｖｐ
ｇｍ−Ｖｔ”が供給されている。

【００６５】従って、ノードＮ５が“（Ｖｐｇｍ−Ｖ
ｔ）＋Ｖｔ＝Ｖｐｇｍ”以上になると、ＮＭＯＳトラン
ジスタＮＥ２が導通し、ノードＮ５が電圧Ｖｐｇｍ以下
の電位に制限される。その結果、ノードＮ５が電圧Ｖｐ
ｇｍ以下の電位になり、ノードＮ３が電圧Ｖｐｇｒｍと
なってＮＭＯＳトランジスタＮＥ２はカットオフし、ノ
ードＮ６に“（ノードＮ５の電位）−（トランジスタＮ
Ｅ２の閾値電圧）”が充電される。このとき、ＮＭＯＳ
トランジスタＮＥ２はカットオフ状態を維持しているの
で、ノードＮ６はフローティングのままである。

【００６６】次に、ノードＮ２を接地電位ＧＮＤから電
源電位Ｖｄｄにする（時刻Ｔ５）。これにより、ＮＭＯ
ＳトランジスタＮＥ１のゲート（ノードＮ２）とソース
（ノードＮ６）の電位差を小さくし、ＮＭＯＳトランジ
スタＮＥ１の耐圧負担を軽減している。これにより、サ
ーフェスブレイクダウンを回避する。さらに、ＮＭＯＳ
トランジスタＮＥ１のドレイン（ノードＮ７）には、電
源電圧Ｖｄｄが供給されているので、基板バイアス効果
によりＮＭＯＳトランジスタＮＥ１の閾値電圧が高くな
り、リーク電流を小さくできる。

【００６７】さらに、ノードＮ１を接地電位ＧＮＤから
電源電位Ｖｄｄにする（時刻Ｔ５）。これにより、ＮＭ
ＯＳトランジスタＮＤ１がオンし、ノードＮ５が電源電
位Ｖｄｄに放電される。このようにして、ＮＭＯＳトラ
ンジスタＮＥ２を確実にカットオフ状態にする。このと
き、ノードＮ６はフローティング状態のままである。

【００６８】次に、実質的なデータ書き込み期間（時刻
Ｔ６〜Ｔ７までの期間）の動作を説明する。ノードＮ４
を接地電位ＧＮＤから書き込み電圧Ｖｐｇｒｍにする
（時刻Ｔ６）。このとき、時刻Ｔ５で説明したように、
ＮＭＯＳトランジスタＮＥ３及びそれに付随するキャパ
シタの容量とその他のノードＮ６の寄生容量との容量結
合により、ノードＮ６の電位が昇圧される。このとき、
ノードＮ６の電位が“電圧Ｖｐｇｒｍ＋トランジスタＮ
Ｅ３の閾値電圧”よりも高い電圧に昇圧されれば、ＮＭ
ＯＳトランジスタＮＥ３が導通状態になり、ノードＮ４
からワード線ＷＬに書き込み電圧Ｖｐｇｍが転送され
る。

【００６９】次に、データ書き込み後のリカバリーシー
ケンスの動作を説明する。ノードＮ４を書き込み電圧Ｖ
ｐｇｍから接地電位ＧＮＤにする（時刻Ｔ７）。これに
より、ワード線ＷＬは書き込み電圧Ｖｐｇｍから接地電
位ＧＮＤになる。ノードＮ６は、時刻Ｔ６の場合と同様
に、容量結合により電位が低下する。また、ノードＮ２
を電源電位Ｖｄｄから接地電位ＧＮＤにする。

【００７０】さらに、ノードＮ３を書き込み電圧Ｖｐｇ
ｍから接地電位ＧＮＤにする（時刻Ｔ８）。このとき、
ＮＭＯＳトランジスタＮＥ２のゲート（ノードＮ５）
は、時刻Ｔ５にて電源電位Ｖｄｄになっているので、ノ
ードＮ３の電位が“Ｖｄｄ−（ＮＭＯＳトランジスタＮ
Ｅ２の閾値電圧）”以下になると、ＮＭＯＳトランジス
タＮＥ２がオン状態となる。これにより、ノードＮ６は
放電され、接地電位となる。

【００７１】次に、初期状態へのリカバリーシーケンス
の動作を説明する。ノードＮ２を接地電位ＧＮＤから昇
圧電位ＶsgHHHにし、さらにノードＮ１４を接地電位Ｇ
ＮＤから電源電位Ｖｄｄにする（時刻Ｔ９）。これによ
り、ＮＭＯＳトランジスタＮＥ１はオンし、ノードＮ６
は電源電位Ｖｄｄになる。また、高電圧Ｖｐｐを書き込
み電圧Ｖｐｇｍから電源電位Ｖｄｄにする。このように
して、初期状態に戻る。

【００７２】このように、本実施の形態におけるレベル
シフト回路によって、ＮＥ２に付属する昇圧用のブース
トキャパシタを用いることでワード線の転送トランジス
タであるＮＭＯＳトランジスタＮＥ３のゲート（ノード
Ｎ６）に十分な電圧を供給できるため、ワード線に高電
圧を転送するにあたっての困難がない。また、ＮＥ３に
付属する昇圧用のブーストキャパシタを用いることで、
高電圧転送を容易にしている。

【００７３】レベルシフト回路のキャパシタが負荷用の
ＭＯＳトランジスタの１層目ゲート電極と２層目ゲート
電極を用いて形成されるため、レベルシフト回路の占有
面積が従来よりも小さくなり、レベルシフト回路を含む
半導体装置の高集積化が図られる。また、負荷用ＭＯＳ
トランジスタのゲート電極がキャパシタの一方の電極を
兼ねるため、キャパシタを積層するための製造工程は簡
単である。本実施の形態では、メモリセルトランジスタ
のゲート構造とレベルシフト回路のトランジスタのゲー
ト構造を共通化しているため、製造工程の追加は不要で
あり、その製造方法は従来のレベルシフト回路の製造方
法よりも簡略化されていて、製造が比較的容易である。

【００７４】なお、選択トランジスタ２つと１つのメモ
リセルトランジスタで構成された例以外に、２つの選択
トランジスタの間に８個、１６個、又は３２個などの多
数のメモリセルトランジスタが直列に接続されたＮＡＮ
Ｄストリング構造の回路構成に対しても本実施の形態を
適用することができる。本実施の形態はＮＡＮＤ型フラ
ッシュメモリに限られるのではなく、ＡＮＤ型などのフ
ラッシュメモリにも適用することができる。

【００７５】本実施の形態により、半導体チップ全体の
面積縮小が図られる。また、従来の半導体チップと同一
面積で本実施の形態を実現すれば、半導体チップの大容
量化が可能である。

【００７６】本実施の形態は、１５Ｖから２５Ｖ程度の
高電圧を用いてトンネル電流の作用により、データの書
き込み/消去/読み出し動作を行う不揮発性メモリを備え
たメモリ混載半導体装置に適用できる。さらに、ＩＣカ
ード搭載用の不揮発性メモリなどに適用できる。

【００７７】（第１の実施の形態の変形例）次に、図６
に示されるように、各ワード線に対して並列に接続され
た複数の２段目のブートストラップ回路（ＮＥ３．ＮＥ
３−２、・・・）を設ける。このそれぞれの２段目のブ
ートストラップ回路に対して、それぞれ、メモリセルト
ランジスタ（Ｍ，Ｍ２、・・・）、選択トランジスタ
（ＳＧ１，ＳＧ２，ＳＧ２２，ＳＧ２２、・・・）がワ
ード線ごとに設けられている。

【００７８】このように多数個の２段目のブースト動作
を使用するレベルシフト回路において、２層多結晶シリ
コン層の構造のトランジスタの多結晶シリコン層間容量
を利用することにより、レイアウトパターンを縮小する
ことができる。

【００７９】（第２の実施の形態）本実施の形態では、
図７に示されるように第１の実施の形態のレベルシフト
回路を複数個設けてそれぞれをブロックとして、各ブロ
ックにメモリセルトランジスタを設ける。この場合、選
択されるブロックと、非選択のブロックとが同時に存在
する。この場合、各ブロックには図１に示されたレベル
シフト回路１９がそれぞれ設けられ、第２のブロック第
１のブロックと異なる第２ワード線ＷＬ２がワード線Ｗ
Ｌ１に代えて接続されている。

【００８０】この構成のタイミングチャートは第１の実
施の形態の図５と同様である。選択ブロックについて
は、図５の実線で表される電位状態を示し、非選択ブロ
ックは破線で表される電位状態を示す。

【００８１】次に、非選択状態のブロックにおける動作
を説明する。非選択ブロックのノードＮ５には、アドレ
スデコード信号として接地電位ＧＮＤが供給される。さ
らに、選択ブロックの場合と同様に、初期状態（時刻Ｔ
１前）では、ノードＮ１、Ｎ３に電源電圧Ｖｄｄが供給
される。これにより、ＮＭＯＳトランジスタＮＤ１はデ
プレッション型のトランジスタであるためオンし、ノー
ドＮ５には接地電位（ノードＮ７の電位）が供給され
る。ノードＮ５が接地電位であるため、ＮＭＯＳトラン
ジスタＮＥ２はカットオフ状態となる。

【００８２】また、選択ブロックの場合と同様に、ノー
ドＮ２には、昇圧電位ＶsgHHHが供給され、また、ノー
ドＮ４、Ｎ４−２、・・・には、接地電位が供給され
る。これにより、ＮＭＯＳトランジスタＮＥ１はオン
し、ノードＮ６には接地電位（ノードＮ７の電位）が供
給される。ノードＮ６が接地電位であるため、ＮＭＯＳ
トランジスタＮＥ３、ＮＥ３−２、・・・はカットオフ
状態となる。従って、ワード線ＷＬ２−１、・・・はフ
ローティング状態となる。

【００８３】次に、ノードＮ２を昇圧電位ＶsgHHHから
接地電位ＧＮＤにする（時刻Ｔ１）。これにより、ＮＭ
ＯＳトランジスタＮＥ１がカットオフし、ノードＮ６が
フローティング状態となる。

【００８４】続いて、ノードＮ３を電源電圧Ｖｄｄから
接地電位ＧＮＤにする（時刻Ｔ２）。このとき、ＮＭＯ
ＳトランジスタＮＥ２はカットオフ状態にあるので、そ
の他の信号に変化はない。

【００８５】次に、ノードＮ１を電源電圧Ｖｄｄから接
地電位ＧＮＤにする（時刻Ｔ３）。このとき、デプレッ
ション型のＮＭＯＳトランジスタＮＤ１はオン状態を保
つので、その他の信号に変化はない。

【００８６】続いて、ノードＮ３を接地電位ＧＮＤから
書き込み電圧Ｖｐｇｍにする（時刻Ｔ４）。このとき、
ノードＮ５は接地電位になっており。ＮＭＯＳトランジ
スタＮＥ２はオンしていないので、ノードＮ６の電位は
昇圧されない。ＮＭＯＳトランジスタＮＥ３はカットオ
フ状態を維持する。

【００８７】次に、ノードＮ２を接地電位ＧＮＤから電
源電位Ｖｄｄにする（時刻Ｔ５）。これにより、ＮＭＯ
ＳトランジスタＮＥ１がオンし、ノードＮ６はフローテ
ィングでなくなり、接地電位に固定される。ＮＭＯＳト
ランジスタＮＥ３はカットオフ状態を維持するため、ワ
ード線ＷＬ２、・・・はフローティング状態のままであ
る。また、ノードＮ１を接地電位ＧＮＤから電源電位Ｖ
ｄｄにする（時刻Ｔ５）。このとき、デプレッション型
のＮＭＯＳトランジスタＮＤ１はオン状態のまま維持さ
れるので、ノードＮ５は接地電位ＧＮＤのままである。

【００８８】次に、実質的なデータ書き込み期間（時刻
Ｔ６〜Ｔ７までの期間）の動作を説明する。ノードＮ４
−２は、接地電位ＧＮＤから書き込み電圧Ｖｐｇｍにな
る（時刻Ｔ６）。このとき、ＮＭＯＳトランジスタＮＥ
３はカットオフ状態であるため、ノードＮ４−２からワ
ード線ＷＬ２に書き込み電圧Ｖｐｇｍが転送されず。デ
ータ書き込みは行われない。

【００８９】次に、データ書き込み後のリカバリーシー
ケンスの動作を説明する。ノードＮ４−２を書き込み電
圧Ｖｐｇｍから接地電位ＧＮＤにする（時刻Ｔ７）。こ
のとき、ＮＭＯＳトランジスタＮＥ３はカットオフ状態
を維持する。また、ノードＮ２を電源電位Ｖｄｄから接
地電位ＧＮＤにする。これにより、ＮＭＯＳトランジス
タＮＥ１がカットオフし、ノードＮ６がフローティング
状態になる。

【００９０】さらに、ノードＮ３を書き込み電圧Ｖｐｇ
ｍから接地電位ＧＮＤにする（時刻Ｔ８）。このとき、
ＮＭＯＳトランジスタＮＥ２はカットオフしているの
で、その他の信号には変化はない。

【００９１】次に、初期状態へのリカバリーシーケンス
の動作を説明する。ノードＮ２を接地電位ＧＮＤから昇
圧電位ＶsgHHHにし、さらにノードＮ３を接地電位ＧＮ
Ｄから電源電位Ｖｄｄにする（時刻Ｔ９）。これによ
り、ＮＭＯＳトランジスタＮＥ１はオンし、ノードＮ６
は接地電位になる。また、高電圧Ｖｐｐを書き込み電圧
Ｖｐｇｍから電源電位Ｖｄｄにする。

【００９２】本実施の形態においても、第１の実施の形
態同様の効果を得ることができる。

【００９３】なお、各実施の形態は、不揮発性半導体記
憶装置を備えたメモリ混載半導体装置に限らず、不揮発
性半導体記憶装置にも適用できる。

【００９４】

【発明の効果】本発明によれば、２層ゲート構造でのレ
ベルシフト回路領域での高集積化を図った半導体装置を
提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の回路図。

【図２】（Ａ）は、本発明の第１の実施の形態のＮＭ
ＯＳトランジスタとキャパシタを表す回路図であり、
（Ｂ）は、本発明の第１の実施の形態のＮＭＯＳトラン
ジスタとキャパシタを表す断面図であり、（Ｃ）は、本
発明の第１の実施の形態のＮＭＯＳトランジスタとキャ
パシタを表す上面図である。

【図３】本発明の第１の実施の形態の２つのＮＭＯＳ
トランジスタとキャパシタを表す断面図。

【図４】本発明の第１の実施の形態の半導体装置を表
すレイアウト図。

【図５】本発明の第１の実施の形態のレベルシフト回
路の動作タイミング図。

【図６】本発明の第１の実施の形態の変形例の回路
図。

【図７】本発明の第２の実施の形態の回路図。

【図８】従来の半導体装置の回路図。

【図９】（Ａ）は、従来のＮＭＯＳトランジスタとキ
ャパシタを表す回路図であり、（Ｂ）は、従来のＮＭＯ
Ｓトランジスタとキャパシタを表す断面図であり、
（Ｃ）は、従来のＮＭＯＳトランジスタとキャパシタを
表す上面図である。

【符号の説明】

１，２０、２６上層ゲート２、２１、２７下層ゲート３、２２、２８ゲート間絶縁膜４，２３、２９ゲート絶縁膜５半導体基板６，２４、３０ソース不純物領域７，２５ドレイン不純物領域８、９素子分離領域１０、３１第１配線１１，３２第２配線１２、３３第３配線１３、３４第４配線１４，１５ゲートコンタクト１６ソースコンタクト１７ドレインコンタクト１９レベルシフト回路３５第５配線３６第６配線４０半導体チップ４１セル領域４２レベルシフタ４３ロウデコーダ

フロントページの続き (72)発明者二山拓也神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AD10 AE00

Claims

【特許請求の範囲】

【請求項１】メモリセル領域とレベルシフト回路領域と
を有する半導体基板と、この半導体基板上の前記メモリセル領域に形成された第
１ゲート絶縁膜と、この第１ゲート絶縁膜上に形成された第１下部ゲート電
極と、この第１下部ゲート電極上に形成された第１ゲート間絶
縁膜と、この第１ゲート間絶縁膜上に形成された第２上部ゲート
電極と、前記半導体基板上のレベルシフト回路領域に形成された
第２ゲート絶縁膜と、この第２ゲート絶縁膜上に形成され、第１の電位が与え
られる第２下部ゲート電極と、この第２下部ゲート電極上に形成され、キャパシタ絶縁
膜として電荷を蓄積する第２ゲート間絶縁膜と、この第２ゲート間絶縁膜上に形成され、前記第１の電位
と異なる第２の電位が与えられる第２上部ゲート電極と
を具備することを特徴とする半導体装置。
【請求項２】前記第１下部ゲート電極と前記第２下部ゲ
ート電極とは、その材料及び膜厚が同一であり、前記第
１ゲート間絶縁膜と前記第２ゲート間絶縁膜とは、その
材料及び膜厚が同一であり、前記第１上部ゲート電極と
前記第２上部ゲート電極とは、その材料及び膜厚が同一
であることを特徴とする請求項１記載の半導体装置。
【請求項３】第１のゲート及び第１の電流経路を有する
第１のＭＯＳトランジスタと、下層の第２のゲート、この第２のゲート上の第１ゲート
間絶縁膜、及びこの第１ゲート間絶縁膜上の第３のゲー
ト並びに第２の電流経路を有し、前記第１のＭＯＳトラ
ンジスタの第１の電流経路の一端の電位が前記第２のゲ
ートに供給される第２のＭＯＳトランジスタと、下層の第４のゲート、この第４のゲート上の第２ゲート
間絶縁膜、この第２ゲート間絶縁膜上の第５のゲート並
びに第３の電流経路を有し、前記第２のＭＯＳトランジ
スタの第２の電流経路の一端の電位が前記第４のゲート
に供給される第３のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの第１の電流経路の一端
と前記第２のＭＯＳトランジスタの第２の電流経路の他
端又は一端との間に接続され、前記第２のＭＯＳトラン
ジスタの第２のゲート及び第３のゲートがキャパシタ電
極であり、前記第１ゲート間絶縁膜がキャパシタ絶縁膜
である第１のキャパシタと、前記第２のＭＯＳトランジスタの第２の電流経路の一端
と前記第３のＭＯＳとランジスタの第３の電流経路の一
端又は他端との間に接続され、前記第３のＭＯＳとラン
ジスタの第４のゲート及び第５のゲートがキャパシタ電
極であり、前記第２ゲート間絶縁膜がキャパシタ絶縁膜
である第２のキャパシタと、前記第３のＭＯＳトランジスタの第３の電流経路の一端
にその上層ゲートが接続され、下層ゲートが浮遊ゲート
であり、上層ゲートと下層ゲートとの間に第３ゲート間
絶縁膜を有する不揮発性メモリセルトランジスタとを具
備することを特徴とする半導体装置。
【請求項４】前記第２のＭＯＳトランジスタ及び前記第
３のＭＯＳトランジスタは、エンハンスメント型トラン
ジスタであることを特徴とする請求項３記載の半導体装
置。
【請求項５】前記第１ゲート間絶縁膜と前記第２ゲート
間絶縁膜と前記第３ゲート間絶縁膜とは、その材料及び
膜厚が同一であり、前記第２ゲートと前記第４ゲートと
前記不揮発性メモリセルトランジスタの下層ゲートと
は、その材料及び膜厚が同一であり、前記第３ゲートと
前記第５ゲートと前記不揮発性メモリセルトランジスタ
の下層ゲートとは、その材料及び膜厚が同一であること
を特徴とする請求項３又は４記載の半導体装置。
【請求項６】半導体基板と、この半導体基板中に形成された第１ソース及び第１ドレ
インと、この半導体基板上に形成され、第１端子に接続
された第１ゲートと、この第１ゲート上にゲート間絶縁
膜を介して形成され、第１端子と異なる第２端子に接続
された第２ゲートとを有し、この第２ゲートは前記第１
ソース又は第１ドレインに接続され、第１ゲートを第１
の電位に充電し、導通状態にした後、第１ゲートをフロ
ーティング状態とする第１のトランジスタと、前記半導体基板中に形成された第２ソース及び第２ドレ
インと、この半導体基板上に形成され、第３端子及び前
記第１トランジスタのドレインに接続された第３ゲート
と、この第３ゲート上にゲート間絶縁膜を介して形成さ
れ、第３端子と異なる第４端子に接続された第４ゲート
とを有し、この第４ゲートは前記第２ソース又は第２ド
レインに接続され、第１のトランジスタの前記第１ソー
スから前記第１の電位よりも高い電位が与えられた場合
に、前記第１のトランジスタを介して、第３ゲートを充
電し、第２ソースに昇圧電位が与えられて、第２ドレイ
ンを昇圧電位とする第２のトランジスタと、前記半導体基板中に形成された第３ソース及び第３ドレ
インと、この半導体基板上に形成され、電位が浮遊状態
の第５ゲートと、この第５ゲート上にゲート間絶縁膜を
介して形成され、前記第２のトランジスタの第２ドレイ
ンに接続された第６ゲートとを有し、電荷を蓄積するメ
モリセルトランジスタとを具備することを特徴とする半
導体装置。
【請求項７】前記第１ゲートと前記第３ゲートと前記第
５ゲートとは、その材料及び膜厚が同一であり、前記第
１のトランジスタのゲート間絶縁膜と前記第２のトラン
ジスタのゲート間絶縁膜と前記メモリセルトランジスタ
のゲート間絶縁膜とは、その材料及び膜厚が同一であ
り、前記第２ゲートと前記第４ゲートと前記第６ゲート
とは、その材料及び膜厚が同一であることを特徴とする
請求項６記載の半導体装置。