JP2003141885A - 半導体装置 - Google Patents
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- JP2003141885A JP2003141885A JP2001335993A JP2001335993A JP2003141885A JP 2003141885 A JP2003141885 A JP 2003141885A JP 2001335993 A JP2001335993 A JP 2001335993A JP 2001335993 A JP2001335993 A JP 2001335993A JP 2003141885 A JP2003141885 A JP 2003141885A
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Abstract
(57)【要約】
【課題】 高電圧印加が可能な高集積化された半導体装
置を提供する。 【解決手段】 メモリセル領域とレベルシフト回路領域
19とを有する半導体基板と、この半導体基板上のメモ
リセル領域に形成された第1ゲート絶縁膜と、この第1
ゲート絶縁膜上に形成された第1下部ゲート電極と、こ
の第1下部ゲート電極上に形成された第1ゲート間絶縁
膜と、この第1ゲート間絶縁膜上に形成された第2上部
ゲート電極と、レベルシフト回路領域に形成された第2
ゲート絶縁膜と、この第2ゲート絶縁膜上に形成され、
第1の電位N5,N6が与えられる第2下部ゲート電極
と、この第2下部ゲート電極上に形成され、キャパシタ
絶縁膜として電荷を蓄積する第2ゲート間絶縁膜と、こ
の第2ゲート間絶縁膜上に形成され、第1の電位と異な
る第2の電位N3、WLが与えられる第2上部ゲート電
極とを具備する半導体装置である。
置を提供する。 【解決手段】 メモリセル領域とレベルシフト回路領域
19とを有する半導体基板と、この半導体基板上のメモ
リセル領域に形成された第1ゲート絶縁膜と、この第1
ゲート絶縁膜上に形成された第1下部ゲート電極と、こ
の第1下部ゲート電極上に形成された第1ゲート間絶縁
膜と、この第1ゲート間絶縁膜上に形成された第2上部
ゲート電極と、レベルシフト回路領域に形成された第2
ゲート絶縁膜と、この第2ゲート絶縁膜上に形成され、
第1の電位N5,N6が与えられる第2下部ゲート電極
と、この第2下部ゲート電極上に形成され、キャパシタ
絶縁膜として電荷を蓄積する第2ゲート間絶縁膜と、こ
の第2ゲート間絶縁膜上に形成され、第1の電位と異な
る第2の電位N3、WLが与えられる第2上部ゲート電
極とを具備する半導体装置である。
Description
【0001】
【発明の属する技術分野】本発明は、データの書き換え
に高電圧を使用する不揮発性メモリ領域を有する半導体
装置に係り、特に2層構造のレベルシフト回路を有する
半導体装置に関する。
に高電圧を使用する不揮発性メモリ領域を有する半導体
装置に係り、特に2層構造のレベルシフト回路を有する
半導体装置に関する。
【0002】
【従来の技術】従来、不揮発性半導体記憶装置としては
例えばデータの書き込み・消去を電気的に行う、EEP
ROM(Electrically Erasable Programmable Read-On
ly Memory)が知られている。このEEPROMでは、
特にNAND型の場合では、互いに交差する行線と列線
との交点にそれぞれメモリセルが配置されて、メモリセ
ルアレイが構成されている。メモリセルには、通常、浮
遊ゲートと制御ゲートとを積層してなる積層ゲート構造
のMOSトランジスタが用いられる。
例えばデータの書き込み・消去を電気的に行う、EEP
ROM(Electrically Erasable Programmable Read-On
ly Memory)が知られている。このEEPROMでは、
特にNAND型の場合では、互いに交差する行線と列線
との交点にそれぞれメモリセルが配置されて、メモリセ
ルアレイが構成されている。メモリセルには、通常、浮
遊ゲートと制御ゲートとを積層してなる積層ゲート構造
のMOSトランジスタが用いられる。
【0003】EEPROMの中には、電気的に一括消去
可能なフラッシュメモリがある。フラッシュメモリとし
ては、高集積化が図られたNAND型フラッシュメモリ
が広く使用されている。
可能なフラッシュメモリがある。フラッシュメモリとし
ては、高集積化が図られたNAND型フラッシュメモリ
が広く使用されている。
【0004】フラッシュメモリでは、そのデータの書き
換えに高電圧が利用されていて、そのためにレベルシフ
ト回路が利用される。次に図8を用いて、従来のレベル
シフト回路とメモリセル領域の一部の回路構成を説明す
る。アドレス信号Addressがアンド回路AD1の
複数入力端に入力される。このアンド回路AD1の出力
がノードN7となる。このノードN7はディプレッショ
ン型のNMOSトランジスタND1のソースに接続され
る。このNMOSトランジスタND1のゲートはノード
N1である。なお、このNMOSトランジスタND1の
ゲートは2層構造であり、どちらのゲートもノードN1
に接続されている。
換えに高電圧が利用されていて、そのためにレベルシフ
ト回路が利用される。次に図8を用いて、従来のレベル
シフト回路とメモリセル領域の一部の回路構成を説明す
る。アドレス信号Addressがアンド回路AD1の
複数入力端に入力される。このアンド回路AD1の出力
がノードN7となる。このノードN7はディプレッショ
ン型のNMOSトランジスタND1のソースに接続され
る。このNMOSトランジスタND1のゲートはノード
N1である。なお、このNMOSトランジスタND1の
ゲートは2層構造であり、どちらのゲートもノードN1
に接続されている。
【0005】このNMOSトランジスタND1のドレイ
ンは、エンハンスメント型のNMOSトランジスタNE
2のゲートに接続されている。このNMOSトランジス
タNE2のゲートは2層構造であり、どちらのゲートも
ノードN5に接続されている。このNMOSトランジス
タNE2のソースはノードN3となっている。また、こ
のNMOSトランジスタNE2のゲートと、ソースとの
間にキャパシタC1が接続されている。
ンは、エンハンスメント型のNMOSトランジスタNE
2のゲートに接続されている。このNMOSトランジス
タNE2のゲートは2層構造であり、どちらのゲートも
ノードN5に接続されている。このNMOSトランジス
タNE2のソースはノードN3となっている。また、こ
のNMOSトランジスタNE2のゲートと、ソースとの
間にキャパシタC1が接続されている。
【0006】また、ノードN7には、エンハンスメント
型のNMOSトランジスタNE1のソースが接続されて
いる。このNMOSトランジスタNE1のゲートはノー
ドN2である。なお、このNMOSトランジスタNE1
のゲートは2層構造であり、どちらのゲートもノードN
2に接続されている。
型のNMOSトランジスタNE1のソースが接続されて
いる。このNMOSトランジスタNE1のゲートはノー
ドN2である。なお、このNMOSトランジスタNE1
のゲートは2層構造であり、どちらのゲートもノードN
2に接続されている。
【0007】このNMOSトランジスタNE1のドレイ
ンはノードN6であり、NMOSトランジスタNE2の
ドレインに接続されている。さらにこのノードN6は、
エンハンスメント型のNMOSトランジスタNE3のゲ
ートに接続されている。このNMOSトランジスタNE
3のゲートは2層構造であり、どちらのゲートもノード
N6に接続されている。このNMOSトランジスタNE
3のソースはノードN4となっている。また、このNM
OSトランジスタNE3のゲートと、ソースとの間にキ
ャパシタC2が接続されている。このNMOSトランジ
スタNE3のドレインはワード線WLに接続されてい
る。
ンはノードN6であり、NMOSトランジスタNE2の
ドレインに接続されている。さらにこのノードN6は、
エンハンスメント型のNMOSトランジスタNE3のゲ
ートに接続されている。このNMOSトランジスタNE
3のゲートは2層構造であり、どちらのゲートもノード
N6に接続されている。このNMOSトランジスタNE
3のソースはノードN4となっている。また、このNM
OSトランジスタNE3のゲートと、ソースとの間にキ
ャパシタC2が接続されている。このNMOSトランジ
スタNE3のドレインはワード線WLに接続されてい
る。
【0008】このように、レベルシフト回路50は、N
MOSトランジスタND1、NE1、NE2、NE3、
キャパシタC1、C2で構成されている。ワード線WL
には、メモリセルトランジスタMの上層ゲートが接続さ
れている。このメモリセルトランジスタMのソースに
は、第1選択トランジスタSG1のドレインが接続さ
れ、この第1選択トランジスタSG1のゲートは第1選
択信号SGSで制御される。この第1選択トランジスタ
SG1のソースはソース線CSに接続されている。
MOSトランジスタND1、NE1、NE2、NE3、
キャパシタC1、C2で構成されている。ワード線WL
には、メモリセルトランジスタMの上層ゲートが接続さ
れている。このメモリセルトランジスタMのソースに
は、第1選択トランジスタSG1のドレインが接続さ
れ、この第1選択トランジスタSG1のゲートは第1選
択信号SGSで制御される。この第1選択トランジスタ
SG1のソースはソース線CSに接続されている。
【0009】メモリセルトランジスタMのドレインに
は、第2選択トランジスタSG2のソースが接続され、
この第2選択トランジスタSG2のゲートは、第2選択
信号SGDで制御される。この第2選択トランジスタS
G2のソースはビット線BLに接続される。ここで、デ
ィプレッション型トランジスタND1はノーマリオン状
態である。
は、第2選択トランジスタSG2のソースが接続され、
この第2選択トランジスタSG2のゲートは、第2選択
信号SGDで制御される。この第2選択トランジスタS
G2のソースはビット線BLに接続される。ここで、デ
ィプレッション型トランジスタND1はノーマリオン状
態である。
【0010】ここでキャパシタC1、C2はブートスト
ラップ動作の効率を高めるために使用される容量であ
る。つまり、C1、C2が無い場合、NMOSトランジ
スタNE2、NE3のチャネルとゲート間の容量カップ
リングにより、ノードN5、N6を昇圧する。しかし、
実際のレイアウトでは、ノードN5、N6には寄生の対
地容量があり、チャネル電位の上昇分が全てゲート電位
の上昇分とはならない。そこで、寄生対地容量の影響を
少なくするためにキャパシタC1、C2を設け、チャネ
ルとゲート間の容量カップリングを上昇させる。この回
路は、クロックで昇圧を行うタイプのレベルシフト回路
に比べ、低電圧、低消費電力動作の点で有利である。
ラップ動作の効率を高めるために使用される容量であ
る。つまり、C1、C2が無い場合、NMOSトランジ
スタNE2、NE3のチャネルとゲート間の容量カップ
リングにより、ノードN5、N6を昇圧する。しかし、
実際のレイアウトでは、ノードN5、N6には寄生の対
地容量があり、チャネル電位の上昇分が全てゲート電位
の上昇分とはならない。そこで、寄生対地容量の影響を
少なくするためにキャパシタC1、C2を設け、チャネ
ルとゲート間の容量カップリングを上昇させる。この回
路は、クロックで昇圧を行うタイプのレベルシフト回路
に比べ、低電圧、低消費電力動作の点で有利である。
【0011】次に、図8のレベルシフト回路中のNMO
SトランジスタNE2又はNE3とそれにそれぞれ接続
されたキャパシタC1又はC2の回路図、断面図、上面
図をそれぞれ、図9(A)、(B)、(C)に示す。図
9(A)に示される回路図において、エンハンスメント
型トランジスタタのソースはノードAとなり。ドレイン
はノードCとなり、ゲートはノードBに接続されてい
る。このノードBとノードCの間にキャパシタが接続さ
れている。
SトランジスタNE2又はNE3とそれにそれぞれ接続
されたキャパシタC1又はC2の回路図、断面図、上面
図をそれぞれ、図9(A)、(B)、(C)に示す。図
9(A)に示される回路図において、エンハンスメント
型トランジスタタのソースはノードAとなり。ドレイン
はノードCとなり、ゲートはノードBに接続されてい
る。このノードBとノードCの間にキャパシタが接続さ
れている。
【0012】図9(B)に示される断面図では、NMO
Sトランジスタが上層ゲート51及び下層ゲート52と
で、共に多結晶シリコンで形成されている。この上層ゲ
ート51と下層ゲート52の間には、ゲート間絶縁膜5
3が形成されている。下層ゲート52下にはゲート絶縁
膜54が形成されている。ここで、上層ゲート51と下
層ゲート52は短絡されて、下層ゲート52が、実際の
ゲートとして働く。さらに、半導体基板55中の下層ゲ
ート52下のゲート絶縁膜54端部付近にはソース不純
物領域56、ドレイン不純物領域57が形成されてい
る。
Sトランジスタが上層ゲート51及び下層ゲート52と
で、共に多結晶シリコンで形成されている。この上層ゲ
ート51と下層ゲート52の間には、ゲート間絶縁膜5
3が形成されている。下層ゲート52下にはゲート絶縁
膜54が形成されている。ここで、上層ゲート51と下
層ゲート52は短絡されて、下層ゲート52が、実際の
ゲートとして働く。さらに、半導体基板55中の下層ゲ
ート52下のゲート絶縁膜54端部付近にはソース不純
物領域56、ドレイン不純物領域57が形成されてい
る。
【0013】このNMOSトランジスタに隣接して、共
に多結晶シリコンで形成されている上層ゲート59及び
下層ゲート60とを有するキャパシタの電極が形成され
ている。この上層ゲート59と下層ゲート60との間に
はゲート間絶縁膜61が形成されている。下層ゲート6
0下には高耐圧ゲート酸化膜であるゲート絶縁膜62が
形成されている。さらに、半導体基板55中の下層ゲー
ト60下のゲート絶縁膜61端部付近の半導体基板55
中には隣接するNMOSトランジスタのドレイン不純物
領域57と一体で形成されたN型不純物領域63が形成
されている。さらに、下層ゲート60下の半導体基板5
5中には、埋め込み型N型不純物領域又はディプレッシ
ョン型チャネルインプラ領域64が形成されている。
に多結晶シリコンで形成されている上層ゲート59及び
下層ゲート60とを有するキャパシタの電極が形成され
ている。この上層ゲート59と下層ゲート60との間に
はゲート間絶縁膜61が形成されている。下層ゲート6
0下には高耐圧ゲート酸化膜であるゲート絶縁膜62が
形成されている。さらに、半導体基板55中の下層ゲー
ト60下のゲート絶縁膜61端部付近の半導体基板55
中には隣接するNMOSトランジスタのドレイン不純物
領域57と一体で形成されたN型不純物領域63が形成
されている。さらに、下層ゲート60下の半導体基板5
5中には、埋め込み型N型不純物領域又はディプレッシ
ョン型チャネルインプラ領域64が形成されている。
【0014】半導体基板55上には、その表面付近にP
ウエルが形成され、その中にN型のソース不純物領域
6、N型不純物領域63を取り囲むように素子分離領域
58が設けられている。また、ソース不純物領域56に
は、第1配線65が接続され、ノードAに接続されてい
る。ドレイン不純物領域57には、第2配線66が接続
され、ノードCに接続されている。また、上層ゲート5
1及び下層ゲート52には、第3配線67が接続され、
ノードBに接続されている。さらに、キャパシタの上層
ゲート51及び下層ゲート52には、第4配線68が接
続され、ノードBに接続されている。さらに、N型不純
物領域63には、第5配線69が接続されている。
ウエルが形成され、その中にN型のソース不純物領域
6、N型不純物領域63を取り囲むように素子分離領域
58が設けられている。また、ソース不純物領域56に
は、第1配線65が接続され、ノードAに接続されてい
る。ドレイン不純物領域57には、第2配線66が接続
され、ノードCに接続されている。また、上層ゲート5
1及び下層ゲート52には、第3配線67が接続され、
ノードBに接続されている。さらに、キャパシタの上層
ゲート51及び下層ゲート52には、第4配線68が接
続され、ノードBに接続されている。さらに、N型不純
物領域63には、第5配線69が接続されている。
【0015】図9(C)に示される上面図では、2つの
ゲート電極の左右の半導体基板55上にそれぞれ、ソー
ス不純物領域56、ドレイン不純物領域57、N型不純
物領域63が形成されている。ここで、下層ゲート5
2、60の幅WLは上層ゲート51、59の幅WUより
も大きく形成されている。この大きく形成された領域上
及び上層ゲート51,59の端部上に第3配線67、第
4配線68が接続されている。なお、上層ゲート51、
59と下層ゲート52、60のゲート長Lは互いに等し
くなっている。従来の半導体装置では、下層ゲート60
とN型不純物領域63との間のゲート絶縁膜62を容量
として使用する。
ゲート電極の左右の半導体基板55上にそれぞれ、ソー
ス不純物領域56、ドレイン不純物領域57、N型不純
物領域63が形成されている。ここで、下層ゲート5
2、60の幅WLは上層ゲート51、59の幅WUより
も大きく形成されている。この大きく形成された領域上
及び上層ゲート51,59の端部上に第3配線67、第
4配線68が接続されている。なお、上層ゲート51、
59と下層ゲート52、60のゲート長Lは互いに等し
くなっている。従来の半導体装置では、下層ゲート60
とN型不純物領域63との間のゲート絶縁膜62を容量
として使用する。
【0016】NMOSトランジスタの下層ゲート電極5
2はその1方向において、素子分離領域58まで延長さ
れて形成され、延長部分に電位が与えられるゲートコン
タクト70が形成される。
2はその1方向において、素子分離領域58まで延長さ
れて形成され、延長部分に電位が与えられるゲートコン
タクト70が形成される。
【0017】NMOSトランジスタの上層ゲート電極5
1はその1方向において、素子分離領域58まで延長さ
れて形成され、延長部分に電位が与えられるゲートコン
タクト71が形成される。この上層ゲート電極51のゲ
ートコンタクト71は下層ゲート電極のゲートコンタク
ト70とは、異なる領域に形成される。
1はその1方向において、素子分離領域58まで延長さ
れて形成され、延長部分に電位が与えられるゲートコン
タクト71が形成される。この上層ゲート電極51のゲ
ートコンタクト71は下層ゲート電極のゲートコンタク
ト70とは、異なる領域に形成される。
【0018】また、ソース不純物領域56には、ソース
コンタクト72が設けられ、第1配線65に接続されて
いる。さらに、ドレイン不純物領域57には、ドレイン
コンタクト73が設けられ、第2配線11が接続されて
いる。
コンタクト72が設けられ、第1配線65に接続されて
いる。さらに、ドレイン不純物領域57には、ドレイン
コンタクト73が設けられ、第2配線11が接続されて
いる。
【0019】キャパシタの下層ゲート電極60はその1
方向において、素子分離領域58まで延長されて形成さ
れ、延長部分に電位が与えられるゲートコンタクト74
が形成される。
方向において、素子分離領域58まで延長されて形成さ
れ、延長部分に電位が与えられるゲートコンタクト74
が形成される。
【0020】キャパシタの上層ゲート電極59はその1
方向において、素子分離領域58まで延長されて形成さ
れ、延長部分に電位が与えられるゲートコンタクト75
が形成される。この上層ゲート電極59のゲートコンタ
クト75は下層ゲート電極60のゲートコンタクト74
とは、異なる領域に形成される。また、N型不純物領域
63には、コンタクト76が設けられ、第5配線69に
接続されている。
方向において、素子分離領域58まで延長されて形成さ
れ、延長部分に電位が与えられるゲートコンタクト75
が形成される。この上層ゲート電極59のゲートコンタ
クト75は下層ゲート電極60のゲートコンタクト74
とは、異なる領域に形成される。また、N型不純物領域
63には、コンタクト76が設けられ、第5配線69に
接続されている。
【0021】ここで、上記のような従来技術が、特開2
000−285690号公報の図10乃至図12に、不
揮発性メモリにおけるレベルシフト回路にキャパシタを
設けて、大容量化、低電圧化に適したロウデコーダの技
術として記載されている。
000−285690号公報の図10乃至図12に、不
揮発性メモリにおけるレベルシフト回路にキャパシタを
設けて、大容量化、低電圧化に適したロウデコーダの技
術として記載されている。
【0022】なお、特開昭61−251064号公報の
第2図などには、DRAMのクロックジェネレータとし
て使用されるブートストラップ回路の昇圧用キャパシタ
を負荷用のトランジスタのゲート電極上に形成して、集
積回路の高集積化を図る技術が記載されている。
第2図などには、DRAMのクロックジェネレータとし
て使用されるブートストラップ回路の昇圧用キャパシタ
を負荷用のトランジスタのゲート電極上に形成して、集
積回路の高集積化を図る技術が記載されている。
【0023】
【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。
導体装置では、以下の課題が生じる。
【0024】上記従来の技術では、ロウデコーダに設け
るキャパシタはそのパターンを容量を確保するためにで
きる限り大きくすることが必要であり、半導体装置の面
積を増加させてしまい、高集積化の妨げとなる。すなわ
ち、図9(c)に示すように、このゲート電極とソース
・ドレイン領域間のゲート容量部は高耐圧トランジスタ
と同程度の面積を有し、この容量部のレイアウト面積が
周辺回路面積の増大を招く。
るキャパシタはそのパターンを容量を確保するためにで
きる限り大きくすることが必要であり、半導体装置の面
積を増加させてしまい、高集積化の妨げとなる。すなわ
ち、図9(c)に示すように、このゲート電極とソース
・ドレイン領域間のゲート容量部は高耐圧トランジスタ
と同程度の面積を有し、この容量部のレイアウト面積が
周辺回路面積の増大を招く。
【0025】本発明の目的は以上のような従来技術の課
題を解決することにある。
題を解決することにある。
【0026】特に、本発明の目的は、2層ゲート構造で
のレベルシフト回路領域での高集積化を図った半導体装
置を提供することである。
のレベルシフト回路領域での高集積化を図った半導体装
置を提供することである。
【0027】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、メモリセル領域とレベルシフト回
路領域とを有する半導体基板と、この半導体基板上の前
記メモリセル領域に形成された第1ゲート絶縁膜と、こ
の第1ゲート絶縁膜上に形成された第1下部ゲート電極
と、この第1下部ゲート電極上に形成された第1ゲート
間絶縁膜と、この第1ゲート間絶縁膜上に形成された第
2上部ゲート電極と、前記半導体基板上のレベルシフト
回路領域に形成された第2ゲート絶縁膜と、この第2ゲ
ート絶縁膜上に形成され、第1の電位が与えられる第2
下部ゲート電極と、この第2下部ゲート電極上に形成さ
れ、キャパシタ絶縁膜として電荷を蓄積する第2ゲート
間絶縁膜と、この第2ゲート間絶縁膜上に形成され、前
記第1の電位と異なる第2の電位が与えられる第2上部
ゲート電極とを具備する半導体装置である。
に、本発明の特徴は、メモリセル領域とレベルシフト回
路領域とを有する半導体基板と、この半導体基板上の前
記メモリセル領域に形成された第1ゲート絶縁膜と、こ
の第1ゲート絶縁膜上に形成された第1下部ゲート電極
と、この第1下部ゲート電極上に形成された第1ゲート
間絶縁膜と、この第1ゲート間絶縁膜上に形成された第
2上部ゲート電極と、前記半導体基板上のレベルシフト
回路領域に形成された第2ゲート絶縁膜と、この第2ゲ
ート絶縁膜上に形成され、第1の電位が与えられる第2
下部ゲート電極と、この第2下部ゲート電極上に形成さ
れ、キャパシタ絶縁膜として電荷を蓄積する第2ゲート
間絶縁膜と、この第2ゲート間絶縁膜上に形成され、前
記第1の電位と異なる第2の電位が与えられる第2上部
ゲート電極とを具備する半導体装置である。
【0028】本発明の別の特徴は、第1のゲート及び第
1の電流経路を有する第1のMOSトランジスタと、下
層の第2のゲート、この第2のゲート上の第1ゲート間
絶縁膜、及びこの第1ゲート間絶縁膜上の第3のゲート
並びに第2の電流経路を有し、前記第1のMOSトラン
ジスタの第1の電流経路の一端の電位が前記第2のゲー
トに供給される第2のMOSトランジスタと、下層の第
4のゲート、この第4のゲート上の第2ゲート間絶縁
膜、この第2ゲート間絶縁膜上の第5のゲート並びに第
3の電流経路を有し、前記第2のMOSトランジスタの
第2の電流経路の一端の電位が前記第4のゲートに供給
される第3のMOSトランジスタと、前記第1のMOS
トランジスタの第1の電流経路の一端と前記第2のMO
Sトランジスタの第2の電流経路の他端又は一端との間
に接続され、前記第2のMOSトランジスタの第2のゲ
ート及び第3のゲートがキャパシタ電極であり、前記第
1ゲート間絶縁膜がキャパシタ絶縁膜である第1のキャ
パシタと、前記第2のMOSトランジスタの第2の電流
経路の一端と前記第3のMOSとランジスタの第3の電
流経路の一端又は他端との間に接続され、前記第3のM
OSとランジスタの第4のゲート及び第5のゲートがキ
ャパシタ電極であり、前記第2ゲート間絶縁膜がキャパ
シタ絶縁膜である第2のキャパシタと、前記第3のMO
Sトランジスタの第3の電流経路の一端にその上層ゲー
トが接続され、下層ゲートが浮遊ゲートであり、上層ゲ
ートと下層ゲートとの間に第3ゲート間絶縁膜を有する
不揮発性メモリセルトランジスタとを具備する半導体装
置である。
1の電流経路を有する第1のMOSトランジスタと、下
層の第2のゲート、この第2のゲート上の第1ゲート間
絶縁膜、及びこの第1ゲート間絶縁膜上の第3のゲート
並びに第2の電流経路を有し、前記第1のMOSトラン
ジスタの第1の電流経路の一端の電位が前記第2のゲー
トに供給される第2のMOSトランジスタと、下層の第
4のゲート、この第4のゲート上の第2ゲート間絶縁
膜、この第2ゲート間絶縁膜上の第5のゲート並びに第
3の電流経路を有し、前記第2のMOSトランジスタの
第2の電流経路の一端の電位が前記第4のゲートに供給
される第3のMOSトランジスタと、前記第1のMOS
トランジスタの第1の電流経路の一端と前記第2のMO
Sトランジスタの第2の電流経路の他端又は一端との間
に接続され、前記第2のMOSトランジスタの第2のゲ
ート及び第3のゲートがキャパシタ電極であり、前記第
1ゲート間絶縁膜がキャパシタ絶縁膜である第1のキャ
パシタと、前記第2のMOSトランジスタの第2の電流
経路の一端と前記第3のMOSとランジスタの第3の電
流経路の一端又は他端との間に接続され、前記第3のM
OSとランジスタの第4のゲート及び第5のゲートがキ
ャパシタ電極であり、前記第2ゲート間絶縁膜がキャパ
シタ絶縁膜である第2のキャパシタと、前記第3のMO
Sトランジスタの第3の電流経路の一端にその上層ゲー
トが接続され、下層ゲートが浮遊ゲートであり、上層ゲ
ートと下層ゲートとの間に第3ゲート間絶縁膜を有する
不揮発性メモリセルトランジスタとを具備する半導体装
置である。
【0029】本発明の別の特徴は、半導体基板と、この
半導体基板中に形成された第1ソース及び第1ドレイン
と、この半導体基板上に形成され、第1端子に接続され
た第1ゲートと、この第1ゲート上にゲート間絶縁膜を
介して形成され、第1端子と異なる第2端子に接続され
た第2ゲートとを有し、この第2ゲートは前記第1ソー
ス又は第1ドレインに接続され、第1ゲートを第1の電
位に充電し、導通状態にした後、第1ゲートをフローテ
ィング状態とする第1のトランジスタと、前記半導体基
板中に形成された第2ソース及び第2ドレインと、この
半導体基板上に形成され、第3端子及び前記第1トラン
ジスタのドレインに接続された第3ゲートと、この第3
ゲート上にゲート間絶縁膜を介して形成され、第3端子
と異なる第4端子に接続された第4ゲートとを有し、こ
の第4ゲートは前記第2ソース又は第2ドレインに接続
され、第1のトランジスタの前記第1ソースから前記第
1の電位よりも高い電位が与えられた場合に、前記第1
のトランジスタを介して、第3ゲートを充電し、第2ソ
ースに昇圧電位が与えられて、第2ドレインを昇圧電位
とする第2のトランジスタと、前記半導体基板中に形成
された第3ソース及び第3ドレインと、この半導体基板
上に形成され、電位が浮遊状態の第5ゲートと、この第
5ゲート上にゲート間絶縁膜を介して形成され、前記第
2のトランジスタの第2ドレインに接続された第6ゲー
トとを有し、電荷を蓄積するメモリセルトランジスタと
を具備する半導体装置である。
半導体基板中に形成された第1ソース及び第1ドレイン
と、この半導体基板上に形成され、第1端子に接続され
た第1ゲートと、この第1ゲート上にゲート間絶縁膜を
介して形成され、第1端子と異なる第2端子に接続され
た第2ゲートとを有し、この第2ゲートは前記第1ソー
ス又は第1ドレインに接続され、第1ゲートを第1の電
位に充電し、導通状態にした後、第1ゲートをフローテ
ィング状態とする第1のトランジスタと、前記半導体基
板中に形成された第2ソース及び第2ドレインと、この
半導体基板上に形成され、第3端子及び前記第1トラン
ジスタのドレインに接続された第3ゲートと、この第3
ゲート上にゲート間絶縁膜を介して形成され、第3端子
と異なる第4端子に接続された第4ゲートとを有し、こ
の第4ゲートは前記第2ソース又は第2ドレインに接続
され、第1のトランジスタの前記第1ソースから前記第
1の電位よりも高い電位が与えられた場合に、前記第1
のトランジスタを介して、第3ゲートを充電し、第2ソ
ースに昇圧電位が与えられて、第2ドレインを昇圧電位
とする第2のトランジスタと、前記半導体基板中に形成
された第3ソース及び第3ドレインと、この半導体基板
上に形成され、電位が浮遊状態の第5ゲートと、この第
5ゲート上にゲート間絶縁膜を介して形成され、前記第
2のトランジスタの第2ドレインに接続された第6ゲー
トとを有し、電荷を蓄積するメモリセルトランジスタと
を具備する半導体装置である。
【0030】
【発明の実施の形態】(第1の実施の形態)本実施の形
態は、10Vから25V程度の高電圧が印加されて動作
を行う不揮発性メモリを備えた半導体装置のレベルシフ
ト回路に適用したものである。
態は、10Vから25V程度の高電圧が印加されて動作
を行う不揮発性メモリを備えた半導体装置のレベルシフ
ト回路に適用したものである。
【0031】図2(A)、(B)、(C)に、本実施の
形態における高耐圧エンハンスメント型Nチャネルトラ
ンジスタ及び容量部の、回路図、断面図、上面図をそれ
ぞれ示す。ここで、不揮発性メモリの周辺回路に使用さ
れる高耐圧トランジスタのゲート構造は、製造プロセス
の簡略化のために、不揮発性メモリのゲート構造と同様
な、2層多結晶シリコン構造が使用される。
形態における高耐圧エンハンスメント型Nチャネルトラ
ンジスタ及び容量部の、回路図、断面図、上面図をそれ
ぞれ示す。ここで、不揮発性メモリの周辺回路に使用さ
れる高耐圧トランジスタのゲート構造は、製造プロセス
の簡略化のために、不揮発性メモリのゲート構造と同様
な、2層多結晶シリコン構造が使用される。
【0032】図2(A)に示される回路図では、エンハ
ンスメント型トランジスタタのソースはノードAとな
り。ドレインはノードCとなり、上層ゲートもノードC
に接続されている。さらに、下層ゲートはノードBに接
続されている。
ンスメント型トランジスタタのソースはノードAとな
り。ドレインはノードCとなり、上層ゲートもノードC
に接続されている。さらに、下層ゲートはノードBに接
続されている。
【0033】図2(B)に示される断面図では、上層ゲ
ート1及び下層ゲート2は共に多結晶シリコンで形成さ
れている。この上層ゲート1と下層ゲート2の間には、
ゲート間絶縁膜3が形成されていて、キャパシタ絶縁膜
として機能する。下層ゲート2下にはゲート絶縁膜4が
形成されている。さらに、半導体基板5中の下層ゲート
2下のゲート絶縁膜4端部付近にはソース不純物領域
6、ドレイン不純物領域7が形成されている。半導体基
板5上には、その表面付近にPウエルが形成され、その
中にN型のソース不純物領域6、ドレイン不純物領域7
を取り囲むように素子分離領域8が設けられている。ま
た、ソース不純物領域6には、第1配線10が接続さ
れ、ノードAに接続されている。ドレイン不純物領域7
には、第2配線11が接続され、ノードCに接続されて
いる。また、上層ゲート1には、第3配線12が接続さ
れ、ノードCに接続されている。さらに、下層ゲート2
には、第4配線13が接続され、ノードBに接続されて
いる。
ート1及び下層ゲート2は共に多結晶シリコンで形成さ
れている。この上層ゲート1と下層ゲート2の間には、
ゲート間絶縁膜3が形成されていて、キャパシタ絶縁膜
として機能する。下層ゲート2下にはゲート絶縁膜4が
形成されている。さらに、半導体基板5中の下層ゲート
2下のゲート絶縁膜4端部付近にはソース不純物領域
6、ドレイン不純物領域7が形成されている。半導体基
板5上には、その表面付近にPウエルが形成され、その
中にN型のソース不純物領域6、ドレイン不純物領域7
を取り囲むように素子分離領域8が設けられている。ま
た、ソース不純物領域6には、第1配線10が接続さ
れ、ノードAに接続されている。ドレイン不純物領域7
には、第2配線11が接続され、ノードCに接続されて
いる。また、上層ゲート1には、第3配線12が接続さ
れ、ノードCに接続されている。さらに、下層ゲート2
には、第4配線13が接続され、ノードBに接続されて
いる。
【0034】図2(C)に示される上面図では、ゲート
電極の左右の半導体基板5上にそれぞれ、ソース不純物
領域6、ドレイン不純物領域7が形成されている。ここ
で、下層ゲート2の幅WLは上層ゲート1の幅WUより
も大きく形成されている。この大きく形成された領域上
に第4配線13が接続されている。また、上層ゲート1
の端部上には第3配線12が接続されている。なお、上
層ゲート1と下層ゲート2のゲート長Lは互いに等しく
なっている。
電極の左右の半導体基板5上にそれぞれ、ソース不純物
領域6、ドレイン不純物領域7が形成されている。ここ
で、下層ゲート2の幅WLは上層ゲート1の幅WUより
も大きく形成されている。この大きく形成された領域上
に第4配線13が接続されている。また、上層ゲート1
の端部上には第3配線12が接続されている。なお、上
層ゲート1と下層ゲート2のゲート長Lは互いに等しく
なっている。
【0035】本実施の形態の半導体装置では、この2層
構造のゲートを短絡せずに、それぞれ独立したノードと
して使用する。つまり、図2に示すように、1層目のゲ
ートはトランジスタのゲート電極として用い、1層目の
ゲートと2層目のゲート間の絶縁膜を容量として使用す
る。
構造のゲートを短絡せずに、それぞれ独立したノードと
して使用する。つまり、図2に示すように、1層目のゲ
ートはトランジスタのゲート電極として用い、1層目の
ゲートと2層目のゲート間の絶縁膜を容量として使用す
る。
【0036】1層目ゲート電極2はその1方向におい
て、素子分離領域8まで延長されて形成され、延長部分
に電位が与えられるゲートコンタクト14が形成され
る。2層目ゲート電極1はその1方向において、素子分
離領域8まで延長されて形成され、延長部分に電位が与
えられるゲートコンタクト15が形成される。この2層
目ゲート電極1のゲートコンタクト15は1層目ゲート
のゲートコンタクト14とは、異なる領域に形成され
る。
て、素子分離領域8まで延長されて形成され、延長部分
に電位が与えられるゲートコンタクト14が形成され
る。2層目ゲート電極1はその1方向において、素子分
離領域8まで延長されて形成され、延長部分に電位が与
えられるゲートコンタクト15が形成される。この2層
目ゲート電極1のゲートコンタクト15は1層目ゲート
のゲートコンタクト14とは、異なる領域に形成され
る。
【0037】また、ソース不純物領域6には、ソースコ
ンタクト16が設けられ、第1配線10に接続されてい
る。さらに、ドレイン不純物領域7には、ドレインコン
タクト17が設けられ、第2配線11が接続されてい
る。
ンタクト16が設けられ、第1配線10に接続されてい
る。さらに、ドレイン不純物領域7には、ドレインコン
タクト17が設けられ、第2配線11が接続されてい
る。
【0038】図1は本発明のレベルシフト回路とメモリ
セル領域の一部の回路図である。アドレス信号Addr
essがアンド回路AD1の複数入力端に入力される。
このアンド回路AD1の出力がノードN7となる。この
ノードN7はデプレッション型のNMOSトランジスタ
ND1のソースに接続される。このNMOSトランジス
タND1のゲートはノードN1である。なお、このNM
OSトランジスタND1のゲートは2層構造であり、ど
ちらのゲートもノードN1に接続されている。
セル領域の一部の回路図である。アドレス信号Addr
essがアンド回路AD1の複数入力端に入力される。
このアンド回路AD1の出力がノードN7となる。この
ノードN7はデプレッション型のNMOSトランジスタ
ND1のソースに接続される。このNMOSトランジス
タND1のゲートはノードN1である。なお、このNM
OSトランジスタND1のゲートは2層構造であり、ど
ちらのゲートもノードN1に接続されている。
【0039】このNMOSトランジスタND1のドレイ
ンは、エンハンスメント型のNMOSトランジスタNE
2の下層ゲートに接続されている。このNMOSトラン
ジスタNE2のソースはノードN3となっている。ま
た、このNMOSトランジスタの上層ゲートは、下層ゲ
ートから絶縁されて、ノードN3に接続されている。
ンは、エンハンスメント型のNMOSトランジスタNE
2の下層ゲートに接続されている。このNMOSトラン
ジスタNE2のソースはノードN3となっている。ま
た、このNMOSトランジスタの上層ゲートは、下層ゲ
ートから絶縁されて、ノードN3に接続されている。
【0040】また、ノードN7には、エンハンスメント
型のNMOSトランジスタNE1のソースが接続されて
いる。このNMOSトランジスタNE1のゲートはノー
ドN2である。なお、このNMOSトランジスタNE1
のゲートは2層構造であり、どちらのゲートもノードN
2に接続されている。
型のNMOSトランジスタNE1のソースが接続されて
いる。このNMOSトランジスタNE1のゲートはノー
ドN2である。なお、このNMOSトランジスタNE1
のゲートは2層構造であり、どちらのゲートもノードN
2に接続されている。
【0041】このNMOSトランジスタNE1のドレイ
ンはノードN6であり、NMOSトランジスタNE2の
ドレインに接続されている。さらにこのノードN6は、
エンハンスメント型のNMOSトランジスタNE3の下
層ゲートに接続されている。このNMOSトランジスタ
NE3のソースはノードN4であり、ドレインはワード
線WLに接続されている。また、このNMOSトランジ
スタNE3の上層ゲートは下層ゲートから絶縁されて、
ワード線WLに接続されている。このように、レベルシ
フト回路19は、NMOSトランジスタND1、NE
1、NE2、NE3で構成されている。
ンはノードN6であり、NMOSトランジスタNE2の
ドレインに接続されている。さらにこのノードN6は、
エンハンスメント型のNMOSトランジスタNE3の下
層ゲートに接続されている。このNMOSトランジスタ
NE3のソースはノードN4であり、ドレインはワード
線WLに接続されている。また、このNMOSトランジ
スタNE3の上層ゲートは下層ゲートから絶縁されて、
ワード線WLに接続されている。このように、レベルシ
フト回路19は、NMOSトランジスタND1、NE
1、NE2、NE3で構成されている。
【0042】ワード線WLには、メモリセルトランジス
タMの上層ゲートが接続されている。このメモリセルト
ランジスタMのソースには、第1選択トランジスタSG
1のドレインが接続され、この第1選択トランジスタS
G1のゲートは第1選択信号SGSで制御される。この
第1選択トランジスタSG1のソースはソース線CSに
接続されている。
タMの上層ゲートが接続されている。このメモリセルト
ランジスタMのソースには、第1選択トランジスタSG
1のドレインが接続され、この第1選択トランジスタS
G1のゲートは第1選択信号SGSで制御される。この
第1選択トランジスタSG1のソースはソース線CSに
接続されている。
【0043】メモリセルトランジスタMのドレインに
は、第2選択トランジスタSG2のソースが接続され、
この第2選択トランジスタSG2のゲートは、第2選択
信号SGDで制御される。この第2選択トランジスタS
G2のソースはビット線BLに接続される。
は、第2選択トランジスタSG2のソースが接続され、
この第2選択トランジスタSG2のゲートは、第2選択
信号SGDで制御される。この第2選択トランジスタS
G2のソースはビット線BLに接続される。
【0044】ここで、NMOSトランジスタNE3の断
面図が図2(B)に示される。NMOSトランジスタN
E3は、図2(B)に示されるように周囲が素子分離領
域9で囲まれている。
面図が図2(B)に示される。NMOSトランジスタN
E3は、図2(B)に示されるように周囲が素子分離領
域9で囲まれている。
【0045】次に、NMOSトランジスタNE1及びN
MOSトランジスタNE2の断面図を図3に示す。図3
に示される断面図では、半導体基板5上に素子分離領域
9で囲まれて、NMOSトランジスタNE1が左側に形
成され、NMOSトランジスタNE2が右側に形成され
ている。NMOSトランジスタNE1において、上層ゲ
ート20及び下層ゲート21は共に多結晶シリコンで形
成されている。この上層ゲート20と下層ゲート21の
間には、ゲート間絶縁膜22が形成されていて、キャパ
シタ絶縁膜として機能する。下層ゲート21下にはゲー
ト絶縁膜23が形成されている。半導体基板5中の下層
ゲート21下のゲート絶縁膜23端部付近にはソース不
純物領域24、ドレイン不純物領域25が形成されてい
る。
MOSトランジスタNE2の断面図を図3に示す。図3
に示される断面図では、半導体基板5上に素子分離領域
9で囲まれて、NMOSトランジスタNE1が左側に形
成され、NMOSトランジスタNE2が右側に形成され
ている。NMOSトランジスタNE1において、上層ゲ
ート20及び下層ゲート21は共に多結晶シリコンで形
成されている。この上層ゲート20と下層ゲート21の
間には、ゲート間絶縁膜22が形成されていて、キャパ
シタ絶縁膜として機能する。下層ゲート21下にはゲー
ト絶縁膜23が形成されている。半導体基板5中の下層
ゲート21下のゲート絶縁膜23端部付近にはソース不
純物領域24、ドレイン不純物領域25が形成されてい
る。
【0046】NMOSトランジスタNE2において、上
層ゲート26及び下層ゲート27は共に多結晶シリコン
で形成されている。この上層ゲート26と下層ゲート2
7の間には、ゲート間絶縁膜28が形成されていて、キ
ャパシタ絶縁膜として機能する。下層ゲート27下には
ゲート絶縁膜29が形成されている。半導体基板5中の
下層ゲート27下のゲート絶縁膜29端部付近にはソー
ス不純物領域30、ドレイン不純物領域25が形成され
ている。ここで、ドレイン不純物領域25は、NMOS
トランジスタNE1のドレイン不純物領域と共有してい
る。
層ゲート26及び下層ゲート27は共に多結晶シリコン
で形成されている。この上層ゲート26と下層ゲート2
7の間には、ゲート間絶縁膜28が形成されていて、キ
ャパシタ絶縁膜として機能する。下層ゲート27下には
ゲート絶縁膜29が形成されている。半導体基板5中の
下層ゲート27下のゲート絶縁膜29端部付近にはソー
ス不純物領域30、ドレイン不純物領域25が形成され
ている。ここで、ドレイン不純物領域25は、NMOS
トランジスタNE1のドレイン不純物領域と共有してい
る。
【0047】半導体基板5上には、その表面付近にPウ
エルが形成されていて、その中にN型のソース不純物領
域24、30、ドレイン不純物領域25が形成されてい
る。また、ソース不純物領域24には、第5配線31が
接続され、ノードN7に接続されている。ドレイン不純
物領域25には、第6配線32が接続され、ノードN6
に接続されている。また、上層ゲート20には、第7配
線33が接続され、ノードN2に接続されている。この
第7配線33は、下層ゲート21にも接続されている。
ソース不純物領域30には、第8配線34が接続されて
ノードN3に接続されている。上層配線26には、第9
配線35が接続され、ノードN3に接続されている。下
層配線27には、第10配線36が接続され、ノードN
5に接続されている。
エルが形成されていて、その中にN型のソース不純物領
域24、30、ドレイン不純物領域25が形成されてい
る。また、ソース不純物領域24には、第5配線31が
接続され、ノードN7に接続されている。ドレイン不純
物領域25には、第6配線32が接続され、ノードN6
に接続されている。また、上層ゲート20には、第7配
線33が接続され、ノードN2に接続されている。この
第7配線33は、下層ゲート21にも接続されている。
ソース不純物領域30には、第8配線34が接続されて
ノードN3に接続されている。上層配線26には、第9
配線35が接続され、ノードN3に接続されている。下
層配線27には、第10配線36が接続され、ノードN
5に接続されている。
【0048】ここで、図2や図3に示されたゲート間絶
縁膜3、22、28は、例えばシリコン酸化膜、シリコ
ン窒化膜、及びシリコン酸化膜の積層膜であるONO
(Oxide-Nitride-Oxide)膜から構成されている。
縁膜3、22、28は、例えばシリコン酸化膜、シリコ
ン窒化膜、及びシリコン酸化膜の積層膜であるONO
(Oxide-Nitride-Oxide)膜から構成されている。
【0049】なお、NMOSトランジスタトランジスタ
NE3の2層目のゲートはドレイン側であるWLに接続
されているが、ソース側であるノードN4に接続させ
て、効率を上げてもよい。すなわち、ノードN4の駆動
を大きくしなければならない場合に、2層目ゲートはド
レイン側のWLに接続し、NMOSトランジスタNE3
の駆動能力が大きい場合には、2層目ゲートをノードN
4側に接続させることができる。また、トランジスタN
E2の2層目ゲートは、ソース側に接続されているが、
ドレイン側のノードN6に接続して負荷を優先させても
よい。
NE3の2層目のゲートはドレイン側であるWLに接続
されているが、ソース側であるノードN4に接続させ
て、効率を上げてもよい。すなわち、ノードN4の駆動
を大きくしなければならない場合に、2層目ゲートはド
レイン側のWLに接続し、NMOSトランジスタNE3
の駆動能力が大きい場合には、2層目ゲートをノードN
4側に接続させることができる。また、トランジスタN
E2の2層目ゲートは、ソース側に接続されているが、
ドレイン側のノードN6に接続して負荷を優先させても
よい。
【0050】選択トランジスタSG1,SG2は、図2
(B)に示された構造のトランジスタとなっている。ま
たは、選択トランジスタは、下層の導電層にのみ電位が
与えられていてもよい。この場合、素子分離領域上に下
層の導電層が引き出されて上層導電層とは独立に電位が
与えられている。この場合、選択トランジスタにおいて
は、このゲート間絶縁膜の存在により、下層の導電層に
のみ電位が与えられ、上層の導電層は絶縁されたままと
なっている。
(B)に示された構造のトランジスタとなっている。ま
たは、選択トランジスタは、下層の導電層にのみ電位が
与えられていてもよい。この場合、素子分離領域上に下
層の導電層が引き出されて上層導電層とは独立に電位が
与えられている。この場合、選択トランジスタにおいて
は、このゲート間絶縁膜の存在により、下層の導電層に
のみ電位が与えられ、上層の導電層は絶縁されたままと
なっている。
【0051】メモリセルトランジスタMは、半導体基板
上にゲート絶縁膜を介して、電荷蓄積層である浮遊ゲー
トとなる下層の導電層が形成されている。この下層の導
電層上には、ゲート間絶縁膜を介して、制御ゲートとな
る上層の導電層が形成されている。このようにメモリセ
ルトランジスタの下層の導電層は電位がフローティング
状態となっている。メモリセルトランジスタは、電荷蓄
積層である浮遊ゲートを持つ構造の1つ以上のトランジ
スタからなる不揮発性メモリセルアレイを構成してい
る。
上にゲート絶縁膜を介して、電荷蓄積層である浮遊ゲー
トとなる下層の導電層が形成されている。この下層の導
電層上には、ゲート間絶縁膜を介して、制御ゲートとな
る上層の導電層が形成されている。このようにメモリセ
ルトランジスタの下層の導電層は電位がフローティング
状態となっている。メモリセルトランジスタは、電荷蓄
積層である浮遊ゲートを持つ構造の1つ以上のトランジ
スタからなる不揮発性メモリセルアレイを構成してい
る。
【0052】図3に示されるように、図1におけるトラ
ンジスタNE1とNE2との断面図において、トランジ
スタNE1の下部ゲート電極とトランジスタNE2の下
部ゲート電極とは、その材料及び膜厚が同一であり、ト
ランジスタNE1のゲート間絶縁膜とトランジスタNE
2のゲート間絶縁膜とは、その材料及び膜厚が同一であ
り、トランジスタNE1の第1上部ゲート電極とトラン
ジスタNE2の第2上部ゲート電極とは、その材料及び
膜厚が同一である。
ンジスタNE1とNE2との断面図において、トランジ
スタNE1の下部ゲート電極とトランジスタNE2の下
部ゲート電極とは、その材料及び膜厚が同一であり、ト
ランジスタNE1のゲート間絶縁膜とトランジスタNE
2のゲート間絶縁膜とは、その材料及び膜厚が同一であ
り、トランジスタNE1の第1上部ゲート電極とトラン
ジスタNE2の第2上部ゲート電極とは、その材料及び
膜厚が同一である。
【0053】ここで、ONO膜で形成されるゲート間絶
縁膜はその厚さが例えば約0.02μm〜0.03μm
程度の薄膜であり、通常用いられる1層目ゲート下のゲ
ート絶縁膜厚が例えば約0.05μm程度であることと
比べて、薄い絶縁膜をキャパシタ絶縁膜として使用でき
る。このため、大きいキャパシタ容量を確保することが
できる。
縁膜はその厚さが例えば約0.02μm〜0.03μm
程度の薄膜であり、通常用いられる1層目ゲート下のゲ
ート絶縁膜厚が例えば約0.05μm程度であることと
比べて、薄い絶縁膜をキャパシタ絶縁膜として使用でき
る。このため、大きいキャパシタ容量を確保することが
できる。
【0054】ここで、図2(C)において、キャパシタ
容量は、キャパシタが形成されるトランジスタの2層の
ゲート長又はゲート幅をそれぞれ調整することで変更す
ることができる。こうすることにより、従来例では高耐
圧トランジスタの横に並べて配置していた容量部分を高
耐圧トランジスタの上に形成することができ、レイアウ
ト面積を著しく縮小することが可能である。
容量は、キャパシタが形成されるトランジスタの2層の
ゲート長又はゲート幅をそれぞれ調整することで変更す
ることができる。こうすることにより、従来例では高耐
圧トランジスタの横に並べて配置していた容量部分を高
耐圧トランジスタの上に形成することができ、レイアウ
ト面積を著しく縮小することが可能である。
【0055】また、半導体装置の面積を従来と同じまま
で本実施の形態を適用した場合、メモリセル容量を増加
させることができる。すなわち、本実施の形態によれ
ば、不揮発性半導体記憶装置の高電圧が印加されるゲー
ト間絶縁膜を利用してレベルシフト回路のキャパシタを
形成できるため、キャパシタ絶縁膜として適切な厚さの
絶縁膜として、必要なキャパシタ容量で、小面積でキャ
パシタを実現している。
で本実施の形態を適用した場合、メモリセル容量を増加
させることができる。すなわち、本実施の形態によれ
ば、不揮発性半導体記憶装置の高電圧が印加されるゲー
ト間絶縁膜を利用してレベルシフト回路のキャパシタを
形成できるため、キャパシタ絶縁膜として適切な厚さの
絶縁膜として、必要なキャパシタ容量で、小面積でキャ
パシタを実現している。
【0056】本実施の形態の半導体装置のレイアウトを
図4に示す。この図4に示されるように、半導体チップ
49上に、メモリセルトランジスタが多数個マトリック
ス状に配置されたセル領域41が設けられ、その一方向
の両側辺にレベルシフト回路19が複数配置されたレベ
ルシフタ領域42が設けられ、その一方の側辺には、ロ
ウデコーダ領域43が設けられている。セル領域41中
には、複数本のワード線WLやワード線に接続されたメ
モリセルが設けられている。
図4に示す。この図4に示されるように、半導体チップ
49上に、メモリセルトランジスタが多数個マトリック
ス状に配置されたセル領域41が設けられ、その一方向
の両側辺にレベルシフト回路19が複数配置されたレベ
ルシフタ領域42が設けられ、その一方の側辺には、ロ
ウデコーダ領域43が設けられている。セル領域41中
には、複数本のワード線WLやワード線に接続されたメ
モリセルが設けられている。
【0057】次に、図5に本実施の形態の図1に示され
たレベルシフト回路19のレベルシフト動作のタイミン
グチャートを示す。このレベルシフト回路19は、アド
レス信号をアンド回路AD1でデコードしたVdd振幅
の信号を、高耐圧エンハンスメント型Nチャネルトラン
ジスタ、NE2及びNE3で2段階のブートストラップ
動作を行い、選択的に高電圧を出力する。
たレベルシフト回路19のレベルシフト動作のタイミン
グチャートを示す。このレベルシフト回路19は、アド
レス信号をアンド回路AD1でデコードしたVdd振幅
の信号を、高耐圧エンハンスメント型Nチャネルトラン
ジスタ、NE2及びNE3で2段階のブートストラップ
動作を行い、選択的に高電圧を出力する。
【0058】ここで、図5は、図4に示されたロウデコ
ーダによって、ブロックが選択され、ワード線WLを書
き込み電圧Vpgrmにすることによって、メモリセル
に書き込みを行う場合に対応する。
ーダによって、ブロックが選択され、ワード線WLを書
き込み電圧Vpgrmにすることによって、メモリセル
に書き込みを行う場合に対応する。
【0059】選択されたブロックのノードN7には、ア
ドレスデコード信号として電源電圧Vddが供給され
る。さらに、初期状態(時刻T1前)には、ノードN
1、N3に電源電位Vddが供給され、NMOSトラン
ジスタND1のゲートにも電源電圧Vddが供給され
る。これにより、NMOSトランジスタND1はデプレ
ッション型トランジスタであるためオンし、ノードN5
には電源電圧Vdd(ノードN7の電位)が供給され
る。
ドレスデコード信号として電源電圧Vddが供給され
る。さらに、初期状態(時刻T1前)には、ノードN
1、N3に電源電位Vddが供給され、NMOSトラン
ジスタND1のゲートにも電源電圧Vddが供給され
る。これにより、NMOSトランジスタND1はデプレ
ッション型トランジスタであるためオンし、ノードN5
には電源電圧Vdd(ノードN7の電位)が供給され
る。
【0060】また、ノードN2には、昇圧電位VsgHHH
が供給される。これにより、NMOSトランジスタNE
1はオンし、ノードN6には電源電圧Vdd(ノードN
7の電位)が供給される。また、ノードN4には、接地
電位が供給される。ノードN6が電源電圧Vddになる
ため、NMOSトランジスタNE3はオンし、ワード線
WLの個々には、ノードN4から接地電位GNDが供給
される。ここまでが時刻T1前の初期状態における動作
に相当する。
が供給される。これにより、NMOSトランジスタNE
1はオンし、ノードN6には電源電圧Vdd(ノードN
7の電位)が供給される。また、ノードN4には、接地
電位が供給される。ノードN6が電源電圧Vddになる
ため、NMOSトランジスタNE3はオンし、ワード線
WLの個々には、ノードN4から接地電位GNDが供給
される。ここまでが時刻T1前の初期状態における動作
に相当する。
【0061】次に、ノードN2を昇圧電位VsgHHHから
接地電位GNDにする(時刻T1)。これによって、N
MOSトランジスタNE1がカットオフし、ノードN6
がフローティング状態となる。また、高電圧Vppは書
き込み電圧Vpgrmになり、ノードN6には、NMO
SトランジスタNE2を介して電圧Vpgrmの閾値分
だけ低い電圧“Vpgm−Vt”が供給される。
接地電位GNDにする(時刻T1)。これによって、N
MOSトランジスタNE1がカットオフし、ノードN6
がフローティング状態となる。また、高電圧Vppは書
き込み電圧Vpgrmになり、ノードN6には、NMO
SトランジスタNE2を介して電圧Vpgrmの閾値分
だけ低い電圧“Vpgm−Vt”が供給される。
【0062】続いて、ノードN3を電源電圧Vddから
接地電位GNDにする(時刻T2)。これにより、NM
OSトランジスタNE2はオンし、ノードN6が接地電
位GNDになる。なお、NMOSトランジスタNE1は
カットオフしているので、ノードN7からノードN3に
電流が流れることはない。
接地電位GNDにする(時刻T2)。これにより、NM
OSトランジスタNE2はオンし、ノードN6が接地電
位GNDになる。なお、NMOSトランジスタNE1は
カットオフしているので、ノードN7からノードN3に
電流が流れることはない。
【0063】次に、ノードN1を電源電圧Vddから接
地電位GNDにする(時刻T3)。これにより、デプレ
ッション型のNMOSトランジスタND1はカットオフ
し、ノードN5がフローティング状態になる。
地電位GNDにする(時刻T3)。これにより、デプレ
ッション型のNMOSトランジスタND1はカットオフ
し、ノードN5がフローティング状態になる。
【0064】続いて、ノードN14を接地電位GNDか
ら書き込み電圧Vpgrmにする(時刻T4)。このと
き、時刻T3と同じようにノードN5はフローティング
状態になっているので、キャパシタ及びNMOSトラン
ジスタNE2のゲート容量と、その他のノードN5の寄
生容量との容量結合により、ノードN5の電位が昇圧さ
れる。ノードN6には、時刻T1と同様に、電圧“Vp
gm−Vt”が供給されている。
ら書き込み電圧Vpgrmにする(時刻T4)。このと
き、時刻T3と同じようにノードN5はフローティング
状態になっているので、キャパシタ及びNMOSトラン
ジスタNE2のゲート容量と、その他のノードN5の寄
生容量との容量結合により、ノードN5の電位が昇圧さ
れる。ノードN6には、時刻T1と同様に、電圧“Vp
gm−Vt”が供給されている。
【0065】従って、ノードN5が“(Vpgm−V
t)+Vt=Vpgm”以上になると、NMOSトラン
ジスタNE2が導通し、ノードN5が電圧Vpgm以下
の電位に制限される。その結果、ノードN5が電圧Vp
gm以下の電位になり、ノードN3が電圧Vpgrmと
なってNMOSトランジスタNE2はカットオフし、ノ
ードN6に“(ノードN5の電位)−(トランジスタN
E2の閾値電圧)”が充電される。このとき、NMOS
トランジスタNE2はカットオフ状態を維持しているの
で、ノードN6はフローティングのままである。
t)+Vt=Vpgm”以上になると、NMOSトラン
ジスタNE2が導通し、ノードN5が電圧Vpgm以下
の電位に制限される。その結果、ノードN5が電圧Vp
gm以下の電位になり、ノードN3が電圧Vpgrmと
なってNMOSトランジスタNE2はカットオフし、ノ
ードN6に“(ノードN5の電位)−(トランジスタN
E2の閾値電圧)”が充電される。このとき、NMOS
トランジスタNE2はカットオフ状態を維持しているの
で、ノードN6はフローティングのままである。
【0066】次に、ノードN2を接地電位GNDから電
源電位Vddにする(時刻T5)。これにより、NMO
SトランジスタNE1のゲート(ノードN2)とソース
(ノードN6)の電位差を小さくし、NMOSトランジ
スタNE1の耐圧負担を軽減している。これにより、サ
ーフェスブレイクダウンを回避する。さらに、NMOS
トランジスタNE1のドレイン(ノードN7)には、電
源電圧Vddが供給されているので、基板バイアス効果
によりNMOSトランジスタNE1の閾値電圧が高くな
り、リーク電流を小さくできる。
源電位Vddにする(時刻T5)。これにより、NMO
SトランジスタNE1のゲート(ノードN2)とソース
(ノードN6)の電位差を小さくし、NMOSトランジ
スタNE1の耐圧負担を軽減している。これにより、サ
ーフェスブレイクダウンを回避する。さらに、NMOS
トランジスタNE1のドレイン(ノードN7)には、電
源電圧Vddが供給されているので、基板バイアス効果
によりNMOSトランジスタNE1の閾値電圧が高くな
り、リーク電流を小さくできる。
【0067】さらに、ノードN1を接地電位GNDから
電源電位Vddにする(時刻T5)。これにより、NM
OSトランジスタND1がオンし、ノードN5が電源電
位Vddに放電される。このようにして、NMOSトラ
ンジスタNE2を確実にカットオフ状態にする。このと
き、ノードN6はフローティング状態のままである。
電源電位Vddにする(時刻T5)。これにより、NM
OSトランジスタND1がオンし、ノードN5が電源電
位Vddに放電される。このようにして、NMOSトラ
ンジスタNE2を確実にカットオフ状態にする。このと
き、ノードN6はフローティング状態のままである。
【0068】次に、実質的なデータ書き込み期間(時刻
T6〜T7までの期間)の動作を説明する。ノードN4
を接地電位GNDから書き込み電圧Vpgrmにする
(時刻T6)。このとき、時刻T5で説明したように、
NMOSトランジスタNE3及びそれに付随するキャパ
シタの容量とその他のノードN6の寄生容量との容量結
合により、ノードN6の電位が昇圧される。このとき、
ノードN6の電位が“電圧Vpgrm+トランジスタN
E3の閾値電圧”よりも高い電圧に昇圧されれば、NM
OSトランジスタNE3が導通状態になり、ノードN4
からワード線WLに書き込み電圧Vpgmが転送され
る。
T6〜T7までの期間)の動作を説明する。ノードN4
を接地電位GNDから書き込み電圧Vpgrmにする
(時刻T6)。このとき、時刻T5で説明したように、
NMOSトランジスタNE3及びそれに付随するキャパ
シタの容量とその他のノードN6の寄生容量との容量結
合により、ノードN6の電位が昇圧される。このとき、
ノードN6の電位が“電圧Vpgrm+トランジスタN
E3の閾値電圧”よりも高い電圧に昇圧されれば、NM
OSトランジスタNE3が導通状態になり、ノードN4
からワード線WLに書き込み電圧Vpgmが転送され
る。
【0069】次に、データ書き込み後のリカバリーシー
ケンスの動作を説明する。ノードN4を書き込み電圧V
pgmから接地電位GNDにする(時刻T7)。これに
より、ワード線WLは書き込み電圧Vpgmから接地電
位GNDになる。ノードN6は、時刻T6の場合と同様
に、容量結合により電位が低下する。また、ノードN2
を電源電位Vddから接地電位GNDにする。
ケンスの動作を説明する。ノードN4を書き込み電圧V
pgmから接地電位GNDにする(時刻T7)。これに
より、ワード線WLは書き込み電圧Vpgmから接地電
位GNDになる。ノードN6は、時刻T6の場合と同様
に、容量結合により電位が低下する。また、ノードN2
を電源電位Vddから接地電位GNDにする。
【0070】さらに、ノードN3を書き込み電圧Vpg
mから接地電位GNDにする(時刻T8)。このとき、
NMOSトランジスタNE2のゲート(ノードN5)
は、時刻T5にて電源電位Vddになっているので、ノ
ードN3の電位が“Vdd−(NMOSトランジスタN
E2の閾値電圧)”以下になると、NMOSトランジス
タNE2がオン状態となる。これにより、ノードN6は
放電され、接地電位となる。
mから接地電位GNDにする(時刻T8)。このとき、
NMOSトランジスタNE2のゲート(ノードN5)
は、時刻T5にて電源電位Vddになっているので、ノ
ードN3の電位が“Vdd−(NMOSトランジスタN
E2の閾値電圧)”以下になると、NMOSトランジス
タNE2がオン状態となる。これにより、ノードN6は
放電され、接地電位となる。
【0071】次に、初期状態へのリカバリーシーケンス
の動作を説明する。ノードN2を接地電位GNDから昇
圧電位VsgHHHにし、さらにノードN14を接地電位G
NDから電源電位Vddにする(時刻T9)。これによ
り、NMOSトランジスタNE1はオンし、ノードN6
は電源電位Vddになる。また、高電圧Vppを書き込
み電圧Vpgmから電源電位Vddにする。このように
して、初期状態に戻る。
の動作を説明する。ノードN2を接地電位GNDから昇
圧電位VsgHHHにし、さらにノードN14を接地電位G
NDから電源電位Vddにする(時刻T9)。これによ
り、NMOSトランジスタNE1はオンし、ノードN6
は電源電位Vddになる。また、高電圧Vppを書き込
み電圧Vpgmから電源電位Vddにする。このように
して、初期状態に戻る。
【0072】このように、本実施の形態におけるレベル
シフト回路によって、NE2に付属する昇圧用のブース
トキャパシタを用いることでワード線の転送トランジス
タであるNMOSトランジスタNE3のゲート(ノード
N6)に十分な電圧を供給できるため、ワード線に高電
圧を転送するにあたっての困難がない。また、NE3に
付属する昇圧用のブーストキャパシタを用いることで、
高電圧転送を容易にしている。
シフト回路によって、NE2に付属する昇圧用のブース
トキャパシタを用いることでワード線の転送トランジス
タであるNMOSトランジスタNE3のゲート(ノード
N6)に十分な電圧を供給できるため、ワード線に高電
圧を転送するにあたっての困難がない。また、NE3に
付属する昇圧用のブーストキャパシタを用いることで、
高電圧転送を容易にしている。
【0073】レベルシフト回路のキャパシタが負荷用の
MOSトランジスタの1層目ゲート電極と2層目ゲート
電極を用いて形成されるため、レベルシフト回路の占有
面積が従来よりも小さくなり、レベルシフト回路を含む
半導体装置の高集積化が図られる。また、負荷用MOS
トランジスタのゲート電極がキャパシタの一方の電極を
兼ねるため、キャパシタを積層するための製造工程は簡
単である。本実施の形態では、メモリセルトランジスタ
のゲート構造とレベルシフト回路のトランジスタのゲー
ト構造を共通化しているため、製造工程の追加は不要で
あり、その製造方法は従来のレベルシフト回路の製造方
法よりも簡略化されていて、製造が比較的容易である。
MOSトランジスタの1層目ゲート電極と2層目ゲート
電極を用いて形成されるため、レベルシフト回路の占有
面積が従来よりも小さくなり、レベルシフト回路を含む
半導体装置の高集積化が図られる。また、負荷用MOS
トランジスタのゲート電極がキャパシタの一方の電極を
兼ねるため、キャパシタを積層するための製造工程は簡
単である。本実施の形態では、メモリセルトランジスタ
のゲート構造とレベルシフト回路のトランジスタのゲー
ト構造を共通化しているため、製造工程の追加は不要で
あり、その製造方法は従来のレベルシフト回路の製造方
法よりも簡略化されていて、製造が比較的容易である。
【0074】なお、選択トランジスタ2つと1つのメモ
リセルトランジスタで構成された例以外に、2つの選択
トランジスタの間に8個、16個、又は32個などの多
数のメモリセルトランジスタが直列に接続されたNAN
Dストリング構造の回路構成に対しても本実施の形態を
適用することができる。本実施の形態はNAND型フラ
ッシュメモリに限られるのではなく、AND型などのフ
ラッシュメモリにも適用することができる。
リセルトランジスタで構成された例以外に、2つの選択
トランジスタの間に8個、16個、又は32個などの多
数のメモリセルトランジスタが直列に接続されたNAN
Dストリング構造の回路構成に対しても本実施の形態を
適用することができる。本実施の形態はNAND型フラ
ッシュメモリに限られるのではなく、AND型などのフ
ラッシュメモリにも適用することができる。
【0075】本実施の形態により、半導体チップ全体の
面積縮小が図られる。また、従来の半導体チップと同一
面積で本実施の形態を実現すれば、半導体チップの大容
量化が可能である。
面積縮小が図られる。また、従来の半導体チップと同一
面積で本実施の形態を実現すれば、半導体チップの大容
量化が可能である。
【0076】本実施の形態は、15Vから25V程度の
高電圧を用いてトンネル電流の作用により、データの書
き込み/消去/読み出し動作を行う不揮発性メモリを備え
たメモリ混載半導体装置に適用できる。さらに、ICカ
ード搭載用の不揮発性メモリなどに適用できる。
高電圧を用いてトンネル電流の作用により、データの書
き込み/消去/読み出し動作を行う不揮発性メモリを備え
たメモリ混載半導体装置に適用できる。さらに、ICカ
ード搭載用の不揮発性メモリなどに適用できる。
【0077】(第1の実施の形態の変形例)次に、図6
に示されるように、各ワード線に対して並列に接続され
た複数の2段目のブートストラップ回路(NE3.NE
3−2、・・・)を設ける。このそれぞれの2段目のブ
ートストラップ回路に対して、それぞれ、メモリセルト
ランジスタ(M,M2、・・・)、選択トランジスタ
(SG1,SG2,SG22,SG22、・・・)がワ
ード線ごとに設けられている。
に示されるように、各ワード線に対して並列に接続され
た複数の2段目のブートストラップ回路(NE3.NE
3−2、・・・)を設ける。このそれぞれの2段目のブ
ートストラップ回路に対して、それぞれ、メモリセルト
ランジスタ(M,M2、・・・)、選択トランジスタ
(SG1,SG2,SG22,SG22、・・・)がワ
ード線ごとに設けられている。
【0078】このように多数個の2段目のブースト動作
を使用するレベルシフト回路において、2層多結晶シリ
コン層の構造のトランジスタの多結晶シリコン層間容量
を利用することにより、レイアウトパターンを縮小する
ことができる。
を使用するレベルシフト回路において、2層多結晶シリ
コン層の構造のトランジスタの多結晶シリコン層間容量
を利用することにより、レイアウトパターンを縮小する
ことができる。
【0079】(第2の実施の形態)本実施の形態では、
図7に示されるように第1の実施の形態のレベルシフト
回路を複数個設けてそれぞれをブロックとして、各ブロ
ックにメモリセルトランジスタを設ける。この場合、選
択されるブロックと、非選択のブロックとが同時に存在
する。この場合、各ブロックには図1に示されたレベル
シフト回路19がそれぞれ設けられ、第2のブロック第
1のブロックと異なる第2ワード線WL2がワード線W
L1に代えて接続されている。
図7に示されるように第1の実施の形態のレベルシフト
回路を複数個設けてそれぞれをブロックとして、各ブロ
ックにメモリセルトランジスタを設ける。この場合、選
択されるブロックと、非選択のブロックとが同時に存在
する。この場合、各ブロックには図1に示されたレベル
シフト回路19がそれぞれ設けられ、第2のブロック第
1のブロックと異なる第2ワード線WL2がワード線W
L1に代えて接続されている。
【0080】この構成のタイミングチャートは第1の実
施の形態の図5と同様である。選択ブロックについて
は、図5の実線で表される電位状態を示し、非選択ブロ
ックは破線で表される電位状態を示す。
施の形態の図5と同様である。選択ブロックについて
は、図5の実線で表される電位状態を示し、非選択ブロ
ックは破線で表される電位状態を示す。
【0081】次に、非選択状態のブロックにおける動作
を説明する。非選択ブロックのノードN5には、アドレ
スデコード信号として接地電位GNDが供給される。さ
らに、選択ブロックの場合と同様に、初期状態(時刻T
1前)では、ノードN1、N3に電源電圧Vddが供給
される。これにより、NMOSトランジスタND1はデ
プレッション型のトランジスタであるためオンし、ノー
ドN5には接地電位(ノードN7の電位)が供給され
る。ノードN5が接地電位であるため、NMOSトラン
ジスタNE2はカットオフ状態となる。
を説明する。非選択ブロックのノードN5には、アドレ
スデコード信号として接地電位GNDが供給される。さ
らに、選択ブロックの場合と同様に、初期状態(時刻T
1前)では、ノードN1、N3に電源電圧Vddが供給
される。これにより、NMOSトランジスタND1はデ
プレッション型のトランジスタであるためオンし、ノー
ドN5には接地電位(ノードN7の電位)が供給され
る。ノードN5が接地電位であるため、NMOSトラン
ジスタNE2はカットオフ状態となる。
【0082】また、選択ブロックの場合と同様に、ノー
ドN2には、昇圧電位VsgHHHが供給され、また、ノー
ドN4、N4−2、・・・には、接地電位が供給され
る。これにより、NMOSトランジスタNE1はオン
し、ノードN6には接地電位(ノードN7の電位)が供
給される。ノードN6が接地電位であるため、NMOS
トランジスタNE3、NE3−2、・・・はカットオフ
状態となる。従って、ワード線WL2−1、・・・はフ
ローティング状態となる。
ドN2には、昇圧電位VsgHHHが供給され、また、ノー
ドN4、N4−2、・・・には、接地電位が供給され
る。これにより、NMOSトランジスタNE1はオン
し、ノードN6には接地電位(ノードN7の電位)が供
給される。ノードN6が接地電位であるため、NMOS
トランジスタNE3、NE3−2、・・・はカットオフ
状態となる。従って、ワード線WL2−1、・・・はフ
ローティング状態となる。
【0083】次に、ノードN2を昇圧電位VsgHHHから
接地電位GNDにする(時刻T1)。これにより、NM
OSトランジスタNE1がカットオフし、ノードN6が
フローティング状態となる。
接地電位GNDにする(時刻T1)。これにより、NM
OSトランジスタNE1がカットオフし、ノードN6が
フローティング状態となる。
【0084】続いて、ノードN3を電源電圧Vddから
接地電位GNDにする(時刻T2)。このとき、NMO
SトランジスタNE2はカットオフ状態にあるので、そ
の他の信号に変化はない。
接地電位GNDにする(時刻T2)。このとき、NMO
SトランジスタNE2はカットオフ状態にあるので、そ
の他の信号に変化はない。
【0085】次に、ノードN1を電源電圧Vddから接
地電位GNDにする(時刻T3)。このとき、デプレッ
ション型のNMOSトランジスタND1はオン状態を保
つので、その他の信号に変化はない。
地電位GNDにする(時刻T3)。このとき、デプレッ
ション型のNMOSトランジスタND1はオン状態を保
つので、その他の信号に変化はない。
【0086】続いて、ノードN3を接地電位GNDから
書き込み電圧Vpgmにする(時刻T4)。このとき、
ノードN5は接地電位になっており。NMOSトランジ
スタNE2はオンしていないので、ノードN6の電位は
昇圧されない。NMOSトランジスタNE3はカットオ
フ状態を維持する。
書き込み電圧Vpgmにする(時刻T4)。このとき、
ノードN5は接地電位になっており。NMOSトランジ
スタNE2はオンしていないので、ノードN6の電位は
昇圧されない。NMOSトランジスタNE3はカットオ
フ状態を維持する。
【0087】次に、ノードN2を接地電位GNDから電
源電位Vddにする(時刻T5)。これにより、NMO
SトランジスタNE1がオンし、ノードN6はフローテ
ィングでなくなり、接地電位に固定される。NMOSト
ランジスタNE3はカットオフ状態を維持するため、ワ
ード線WL2、・・・はフローティング状態のままであ
る。また、ノードN1を接地電位GNDから電源電位V
ddにする(時刻T5)。このとき、デプレッション型
のNMOSトランジスタND1はオン状態のまま維持さ
れるので、ノードN5は接地電位GNDのままである。
源電位Vddにする(時刻T5)。これにより、NMO
SトランジスタNE1がオンし、ノードN6はフローテ
ィングでなくなり、接地電位に固定される。NMOSト
ランジスタNE3はカットオフ状態を維持するため、ワ
ード線WL2、・・・はフローティング状態のままであ
る。また、ノードN1を接地電位GNDから電源電位V
ddにする(時刻T5)。このとき、デプレッション型
のNMOSトランジスタND1はオン状態のまま維持さ
れるので、ノードN5は接地電位GNDのままである。
【0088】次に、実質的なデータ書き込み期間(時刻
T6〜T7までの期間)の動作を説明する。ノードN4
−2は、接地電位GNDから書き込み電圧Vpgmにな
る(時刻T6)。このとき、NMOSトランジスタNE
3はカットオフ状態であるため、ノードN4−2からワ
ード線WL2に書き込み電圧Vpgmが転送されず。デ
ータ書き込みは行われない。
T6〜T7までの期間)の動作を説明する。ノードN4
−2は、接地電位GNDから書き込み電圧Vpgmにな
る(時刻T6)。このとき、NMOSトランジスタNE
3はカットオフ状態であるため、ノードN4−2からワ
ード線WL2に書き込み電圧Vpgmが転送されず。デ
ータ書き込みは行われない。
【0089】次に、データ書き込み後のリカバリーシー
ケンスの動作を説明する。ノードN4−2を書き込み電
圧Vpgmから接地電位GNDにする(時刻T7)。こ
のとき、NMOSトランジスタNE3はカットオフ状態
を維持する。また、ノードN2を電源電位Vddから接
地電位GNDにする。これにより、NMOSトランジス
タNE1がカットオフし、ノードN6がフローティング
状態になる。
ケンスの動作を説明する。ノードN4−2を書き込み電
圧Vpgmから接地電位GNDにする(時刻T7)。こ
のとき、NMOSトランジスタNE3はカットオフ状態
を維持する。また、ノードN2を電源電位Vddから接
地電位GNDにする。これにより、NMOSトランジス
タNE1がカットオフし、ノードN6がフローティング
状態になる。
【0090】さらに、ノードN3を書き込み電圧Vpg
mから接地電位GNDにする(時刻T8)。このとき、
NMOSトランジスタNE2はカットオフしているの
で、その他の信号には変化はない。
mから接地電位GNDにする(時刻T8)。このとき、
NMOSトランジスタNE2はカットオフしているの
で、その他の信号には変化はない。
【0091】次に、初期状態へのリカバリーシーケンス
の動作を説明する。ノードN2を接地電位GNDから昇
圧電位VsgHHHにし、さらにノードN3を接地電位GN
Dから電源電位Vddにする(時刻T9)。これによ
り、NMOSトランジスタNE1はオンし、ノードN6
は接地電位になる。また、高電圧Vppを書き込み電圧
Vpgmから電源電位Vddにする。
の動作を説明する。ノードN2を接地電位GNDから昇
圧電位VsgHHHにし、さらにノードN3を接地電位GN
Dから電源電位Vddにする(時刻T9)。これによ
り、NMOSトランジスタNE1はオンし、ノードN6
は接地電位になる。また、高電圧Vppを書き込み電圧
Vpgmから電源電位Vddにする。
【0092】本実施の形態においても、第1の実施の形
態同様の効果を得ることができる。
態同様の効果を得ることができる。
【0093】なお、各実施の形態は、不揮発性半導体記
憶装置を備えたメモリ混載半導体装置に限らず、不揮発
性半導体記憶装置にも適用できる。
憶装置を備えたメモリ混載半導体装置に限らず、不揮発
性半導体記憶装置にも適用できる。
【0094】
【発明の効果】本発明によれば、2層ゲート構造でのレ
ベルシフト回路領域での高集積化を図った半導体装置を
提供することができる。
ベルシフト回路領域での高集積化を図った半導体装置を
提供することができる。
【図1】 本発明の第1の実施の形態の回路図。
【図2】 (A)は、本発明の第1の実施の形態のNM
OSトランジスタとキャパシタを表す回路図であり、
(B)は、本発明の第1の実施の形態のNMOSトラン
ジスタとキャパシタを表す断面図であり、(C)は、本
発明の第1の実施の形態のNMOSトランジスタとキャ
パシタを表す上面図である。
OSトランジスタとキャパシタを表す回路図であり、
(B)は、本発明の第1の実施の形態のNMOSトラン
ジスタとキャパシタを表す断面図であり、(C)は、本
発明の第1の実施の形態のNMOSトランジスタとキャ
パシタを表す上面図である。
【図3】 本発明の第1の実施の形態の2つのNMOS
トランジスタとキャパシタを表す断面図。
トランジスタとキャパシタを表す断面図。
【図4】 本発明の第1の実施の形態の半導体装置を表
すレイアウト図。
すレイアウト図。
【図5】 本発明の第1の実施の形態のレベルシフト回
路の動作タイミング図。
路の動作タイミング図。
【図6】 本発明の第1の実施の形態の変形例の回路
図。
図。
【図7】 本発明の第2の実施の形態の回路図。
【図8】 従来の半導体装置の回路図。
【図9】 (A)は、従来のNMOSトランジスタとキ
ャパシタを表す回路図であり、(B)は、従来のNMO
Sトランジスタとキャパシタを表す断面図であり、
(C)は、従来のNMOSトランジスタとキャパシタを
表す上面図である。
ャパシタを表す回路図であり、(B)は、従来のNMO
Sトランジスタとキャパシタを表す断面図であり、
(C)は、従来のNMOSトランジスタとキャパシタを
表す上面図である。
1,20、26 上層ゲート
2、21、27 下層ゲート
3、22、28 ゲート間絶縁膜
4,23、29 ゲート絶縁膜
5 半導体基板
6,24、30 ソース不純物領域
7,25 ドレイン不純物領域
8、9 素子分離領域
10、31 第1配線
11,32 第2配線
12、33 第3配線
13、34 第4配線
14,15 ゲートコンタクト
16 ソースコンタクト
17 ドレインコンタクト
19 レベルシフト回路
35 第5配線
36 第6配線
40 半導体チップ
41 セル領域
42 レベルシフタ
43 ロウデコーダ
フロントページの続き
(72)発明者 二山 拓也
神奈川県川崎市幸区小向東芝町1番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Fターム(参考) 5B025 AA03 AB01 AC01 AD03 AD04
AD10 AE00
Claims (7)
- 【請求項1】メモリセル領域とレベルシフト回路領域と
を有する半導体基板と、 この半導体基板上の前記メモリセル領域に形成された第
1ゲート絶縁膜と、 この第1ゲート絶縁膜上に形成された第1下部ゲート電
極と、 この第1下部ゲート電極上に形成された第1ゲート間絶
縁膜と、 この第1ゲート間絶縁膜上に形成された第2上部ゲート
電極と、 前記半導体基板上のレベルシフト回路領域に形成された
第2ゲート絶縁膜と、 この第2ゲート絶縁膜上に形成され、第1の電位が与え
られる第2下部ゲート電極と、 この第2下部ゲート電極上に形成され、キャパシタ絶縁
膜として電荷を蓄積する第2ゲート間絶縁膜と、 この第2ゲート間絶縁膜上に形成され、前記第1の電位
と異なる第2の電位が与えられる第2上部ゲート電極と
を具備することを特徴とする半導体装置。 - 【請求項2】前記第1下部ゲート電極と前記第2下部ゲ
ート電極とは、その材料及び膜厚が同一であり、前記第
1ゲート間絶縁膜と前記第2ゲート間絶縁膜とは、その
材料及び膜厚が同一であり、前記第1上部ゲート電極と
前記第2上部ゲート電極とは、その材料及び膜厚が同一
であることを特徴とする請求項1記載の半導体装置。 - 【請求項3】第1のゲート及び第1の電流経路を有する
第1のMOSトランジスタと、 下層の第2のゲート、この第2のゲート上の第1ゲート
間絶縁膜、及びこの第1ゲート間絶縁膜上の第3のゲー
ト並びに第2の電流経路を有し、前記第1のMOSトラ
ンジスタの第1の電流経路の一端の電位が前記第2のゲ
ートに供給される第2のMOSトランジスタと、 下層の第4のゲート、この第4のゲート上の第2ゲート
間絶縁膜、この第2ゲート間絶縁膜上の第5のゲート並
びに第3の電流経路を有し、前記第2のMOSトランジ
スタの第2の電流経路の一端の電位が前記第4のゲート
に供給される第3のMOSトランジスタと、 前記第1のMOSトランジスタの第1の電流経路の一端
と前記第2のMOSトランジスタの第2の電流経路の他
端又は一端との間に接続され、前記第2のMOSトラン
ジスタの第2のゲート及び第3のゲートがキャパシタ電
極であり、前記第1ゲート間絶縁膜がキャパシタ絶縁膜
である第1のキャパシタと、 前記第2のMOSトランジスタの第2の電流経路の一端
と前記第3のMOSとランジスタの第3の電流経路の一
端又は他端との間に接続され、前記第3のMOSとラン
ジスタの第4のゲート及び第5のゲートがキャパシタ電
極であり、前記第2ゲート間絶縁膜がキャパシタ絶縁膜
である第2のキャパシタと、 前記第3のMOSトランジスタの第3の電流経路の一端
にその上層ゲートが接続され、下層ゲートが浮遊ゲート
であり、上層ゲートと下層ゲートとの間に第3ゲート間
絶縁膜を有する不揮発性メモリセルトランジスタとを具
備することを特徴とする半導体装置。 - 【請求項4】前記第2のMOSトランジスタ及び前記第
3のMOSトランジスタは、エンハンスメント型トラン
ジスタであることを特徴とする請求項3記載の半導体装
置。 - 【請求項5】前記第1ゲート間絶縁膜と前記第2ゲート
間絶縁膜と前記第3ゲート間絶縁膜とは、その材料及び
膜厚が同一であり、前記第2ゲートと前記第4ゲートと
前記不揮発性メモリセルトランジスタの下層ゲートと
は、その材料及び膜厚が同一であり、前記第3ゲートと
前記第5ゲートと前記不揮発性メモリセルトランジスタ
の下層ゲートとは、その材料及び膜厚が同一であること
を特徴とする請求項3又は4記載の半導体装置。 - 【請求項6】半導体基板と、 この半導体基板中に形成された第1ソース及び第1ドレ
インと、この半導体基板上に形成され、第1端子に接続
された第1ゲートと、この第1ゲート上にゲート間絶縁
膜を介して形成され、第1端子と異なる第2端子に接続
された第2ゲートとを有し、この第2ゲートは前記第1
ソース又は第1ドレインに接続され、第1ゲートを第1
の電位に充電し、導通状態にした後、第1ゲートをフロ
ーティング状態とする第1のトランジスタと、 前記半導体基板中に形成された第2ソース及び第2ドレ
インと、この半導体基板上に形成され、第3端子及び前
記第1トランジスタのドレインに接続された第3ゲート
と、この第3ゲート上にゲート間絶縁膜を介して形成さ
れ、第3端子と異なる第4端子に接続された第4ゲート
とを有し、この第4ゲートは前記第2ソース又は第2ド
レインに接続され、第1のトランジスタの前記第1ソー
スから前記第1の電位よりも高い電位が与えられた場合
に、前記第1のトランジスタを介して、第3ゲートを充
電し、第2ソースに昇圧電位が与えられて、第2ドレイ
ンを昇圧電位とする第2のトランジスタと、 前記半導体基板中に形成された第3ソース及び第3ドレ
インと、この半導体基板上に形成され、電位が浮遊状態
の第5ゲートと、この第5ゲート上にゲート間絶縁膜を
介して形成され、前記第2のトランジスタの第2ドレイ
ンに接続された第6ゲートとを有し、電荷を蓄積するメ
モリセルトランジスタとを具備することを特徴とする半
導体装置。 - 【請求項7】前記第1ゲートと前記第3ゲートと前記第
5ゲートとは、その材料及び膜厚が同一であり、前記第
1のトランジスタのゲート間絶縁膜と前記第2のトラン
ジスタのゲート間絶縁膜と前記メモリセルトランジスタ
のゲート間絶縁膜とは、その材料及び膜厚が同一であ
り、前記第2ゲートと前記第4ゲートと前記第6ゲート
とは、その材料及び膜厚が同一であることを特徴とする
請求項6記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001335993A JP2003141885A (ja) | 2001-11-01 | 2001-11-01 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001335993A JP2003141885A (ja) | 2001-11-01 | 2001-11-01 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003141885A true JP2003141885A (ja) | 2003-05-16 |
Family
ID=19150899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001335993A Pending JP2003141885A (ja) | 2001-11-01 | 2001-11-01 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003141885A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013257938A (ja) * | 2006-09-13 | 2013-12-26 | Mosaid Technologies Inc | フラッシュのマルチレベル閾値分布方式 |
JP2017228325A (ja) * | 2016-06-20 | 2017-12-28 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
JP2018181400A (ja) * | 2018-07-20 | 2018-11-15 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
-
2001
- 2001-11-01 JP JP2001335993A patent/JP2003141885A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013257938A (ja) * | 2006-09-13 | 2013-12-26 | Mosaid Technologies Inc | フラッシュのマルチレベル閾値分布方式 |
JP2017228325A (ja) * | 2016-06-20 | 2017-12-28 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
JP2018181400A (ja) * | 2018-07-20 | 2018-11-15 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
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