JP2001077365A - Ｍｏｓ電界効果トランジスタ及びその製造方法並びにメモリセル - Google Patents
Ｍｏｓ電界効果トランジスタ及びその製造方法並びにメモリセルInfo
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Abstract
(57)【要約】
【課題】 突き抜け現象を防止し、素子の集積度の向上
に必要なマージンを増大し得るＭＯＳ電界効果トランジ
スタ及びその製造方法とこれを利用したメモリセルを提
供することを目的とする。 【解決手段】 半導体基板100をフィールド絶縁膜103に
より活性領域A′,A″及び隔離領域B′に区分し、食刻さ
れていない第1面と、該第1面に平行して食刻された第2
面と、それら第1面及び第2面を連結する第3面とを有す
る多面状に形成して、該半導体基板100の多面上に第1ゲ
ート114a及び第2ゲート114bを形成し、その半導体基板1
00の上部にソース及びドレイン領域117を形成し、それ
らソース及びドレイン領域117の上面に導電性物質の第1
コンタクト119及び第2コンタクト121を形成してＭＯＳ
電界効果トランジスタを構成する。
に必要なマージンを増大し得るＭＯＳ電界効果トランジ
スタ及びその製造方法とこれを利用したメモリセルを提
供することを目的とする。 【解決手段】 半導体基板100をフィールド絶縁膜103に
より活性領域A′,A″及び隔離領域B′に区分し、食刻さ
れていない第1面と、該第1面に平行して食刻された第2
面と、それら第1面及び第2面を連結する第3面とを有す
る多面状に形成して、該半導体基板100の多面上に第1ゲ
ート114a及び第2ゲート114bを形成し、その半導体基板1
00の上部にソース及びドレイン領域117を形成し、それ
らソース及びドレイン領域117の上面に導電性物質の第1
コンタクト119及び第2コンタクト121を形成してＭＯＳ
電界効果トランジスタを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ電界効果ト
ランジスタに関するもので、特に、突き抜け現象を防止
し、素子の集積度向上に必要な素子のマージンを確保し
得るＭＯＳ電界効果トランジスタの構造及びその製造方
法並びに該ＭＯＳ電界効果トランジスタを用いたメモリ
セルの構造に関するものである。
ランジスタに関するもので、特に、突き抜け現象を防止
し、素子の集積度向上に必要な素子のマージンを確保し
得るＭＯＳ電界効果トランジスタの構造及びその製造方
法並びに該ＭＯＳ電界効果トランジスタを用いたメモリ
セルの構造に関するものである。
【０００２】
【従来の技術】近年、半導体素子の高集積化に従い、Ｍ
ＯＳ電界効果トランジスタのソースとドレイン間の距離
が漸次減少され、それらソースとドレイン間の距離が臨
界値以下に減少されると、ソースの空乏層の幅とドレイ
ンの空乏層の幅との和がソースとドレイン間の距離と同
等になって、突き抜け（punch through）現象が発生す
ることがあった。そして、その突き抜け現象が発生する
と、ソースとドレインとの空乏層が相互に当接されて、
ＭＯＳ電界効果トランジスタに流れる電流を調節するこ
とが不可能となる。
ＯＳ電界効果トランジスタのソースとドレイン間の距離
が漸次減少され、それらソースとドレイン間の距離が臨
界値以下に減少されると、ソースの空乏層の幅とドレイ
ンの空乏層の幅との和がソースとドレイン間の距離と同
等になって、突き抜け（punch through）現象が発生す
ることがあった。そして、その突き抜け現象が発生する
と、ソースとドレインとの空乏層が相互に当接されて、
ＭＯＳ電界効果トランジスタに流れる電流を調節するこ
とが不可能となる。
【０００３】即ち、この場合、前記空乏層の幅は、ドー
ピング濃度に反比例し、ドーピング濃度が高くなるほ
ど、空乏層の幅は減少するので、前記発生される突き抜
け現象を解決しようとすると、ソースとドレインの間に
形成されるチャンネル領域のドーピング濃度を上昇させ
る突き抜けストッパ（punch through stopper）の役
割をするものをイオン注入する必要がある。
ピング濃度に反比例し、ドーピング濃度が高くなるほ
ど、空乏層の幅は減少するので、前記発生される突き抜
け現象を解決しようとすると、ソースとドレインの間に
形成されるチャンネル領域のドーピング濃度を上昇させ
る突き抜けストッパ（punch through stopper）の役
割をするものをイオン注入する必要がある。
【０００４】そして、このような従来のＭＯＳ電界効果
トランジスタにおいては、図９に示したように、活性領
域Aと隔離領域Bとを備え、前記活性領域Aの長手方向に
第1ゲート14aが形成され、該第1ゲート14aに接続して前
記隔離領域Bの上面には第2ゲート14bが形成されてい
る。また、前記第1ゲート14aの両側方の活性領域Aに複
数の第1コンタクト19がそれぞれ配置され、前記隔離領
域Bの第2ゲート14bには複数の第2コンタクト21が形成さ
れているが、以下、図10(a),(b)を用いてその構造を詳
しく説明する。
トランジスタにおいては、図９に示したように、活性領
域Aと隔離領域Bとを備え、前記活性領域Aの長手方向に
第1ゲート14aが形成され、該第1ゲート14aに接続して前
記隔離領域Bの上面には第2ゲート14bが形成されてい
る。また、前記第1ゲート14aの両側方の活性領域Aに複
数の第1コンタクト19がそれぞれ配置され、前記隔離領
域Bの第2ゲート14bには複数の第2コンタクト21が形成さ
れているが、以下、図10(a),(b)を用いてその構造を詳
しく説明する。
【０００５】図10(a)は、図９のF-F′線縦断面図で、図
示されたように、p型の半導体基板1の上部にフィールド
絶縁膜3が形成されて、前記半導体基板1は中央部の活性
領域Aと両側部の隔離領域Bとに大別されている。前記活
性領域Aの上面中央部には、にゲート絶縁膜5a、多結晶
シリコン膜7a、シリサイド膜9a及びキャッピング（capp
ing）絶縁膜12aが順次積層されて第1ゲート14aが形成さ
れており、前記キャッピング絶縁膜12aは、酸化膜上面
に窒化膜が形成された多層構造になっている。
示されたように、p型の半導体基板1の上部にフィールド
絶縁膜3が形成されて、前記半導体基板1は中央部の活性
領域Aと両側部の隔離領域Bとに大別されている。前記活
性領域Aの上面中央部には、にゲート絶縁膜5a、多結晶
シリコン膜7a、シリサイド膜9a及びキャッピング（capp
ing）絶縁膜12aが順次積層されて第1ゲート14aが形成さ
れており、前記キャッピング絶縁膜12aは、酸化膜上面
に窒化膜が形成された多層構造になっている。
【０００６】且つ、前記第1ゲート14aの両側面にはサイ
ドウォールスペーサ15がそれぞれ形成され、前記第1ゲ
ート14aとフィールド絶縁膜3との間のp型の半導体基板1
の上部にはドナー（donor）の注入によりソース及びド
レイン領域17が形成されている。前記ソース及びドレイ
ン領域17は、高濃度のN＋領域17a及び低濃度のN-領域17
bがドーピングにより形成され、該ソース及びドレイン
領域17の上面には、導電性物質の第1コンタクト19が形
成されている。
ドウォールスペーサ15がそれぞれ形成され、前記第1ゲ
ート14aとフィールド絶縁膜3との間のp型の半導体基板1
の上部にはドナー（donor）の注入によりソース及びド
レイン領域17が形成されている。前記ソース及びドレイ
ン領域17は、高濃度のN＋領域17a及び低濃度のN-領域17
bがドーピングにより形成され、該ソース及びドレイン
領域17の上面には、導電性物質の第1コンタクト19が形
成されている。
【０００７】又、図10(b)は、図９のC-C′線縦断面図
で、図示されたように、p型の半導体基板の上面にフィ
ールド絶縁膜3が形成され、該フィールド絶縁膜3の上面
には多結晶シリコン膜7b、シリサイド膜9b、キャッピン
グ絶縁膜12bが順次積層されて第2ゲート14bが形成され
ている。該第2ゲート14bのキャッピング絶縁膜12bがパ
ターニングされてシリサイド膜9bが露出形成され、該シ
リサイド膜9bの上面に、導電性物質の第2コンタクト21
が形成されている。
で、図示されたように、p型の半導体基板の上面にフィ
ールド絶縁膜3が形成され、該フィールド絶縁膜3の上面
には多結晶シリコン膜7b、シリサイド膜9b、キャッピン
グ絶縁膜12bが順次積層されて第2ゲート14bが形成され
ている。該第2ゲート14bのキャッピング絶縁膜12bがパ
ターニングされてシリサイド膜9bが露出形成され、該シ
リサイド膜9bの上面に、導電性物質の第2コンタクト21
が形成されている。
【０００８】以下、このように構成された従来のＭＯＳ
電界効果トランジスタの製造工程について図11及び図12
を用いて説明する。先ず、図11(a)に示したように、p型
の半導体基板1にトレンチ(trench)2を形成した後、該ト
レンチ2にフィールド絶縁膜3を充填して、前記半導体基
板１を活性領域Aと隔離領域Bとに区分する。次いで、前
記半導体基板1の上面にバッファ酸化膜25を形成し、前
記半導体基板1の活性領域Aの上部に突き抜けストッパの
役割をするホウ素(B)イオンなどのアクセプタ（accepto
r）を注入して、前記バッファ酸化膜25を除去する。
電界効果トランジスタの製造工程について図11及び図12
を用いて説明する。先ず、図11(a)に示したように、p型
の半導体基板1にトレンチ(trench)2を形成した後、該ト
レンチ2にフィールド絶縁膜3を充填して、前記半導体基
板１を活性領域Aと隔離領域Bとに区分する。次いで、前
記半導体基板1の上面にバッファ酸化膜25を形成し、前
記半導体基板1の活性領域Aの上部に突き抜けストッパの
役割をするホウ素(B)イオンなどのアクセプタ（accepto
r）を注入して、前記バッファ酸化膜25を除去する。
【０００９】その後、図11(b)に示したように、前記半
導体基板1の上面にゲート絶縁膜5a、多結晶シリコン膜7
a及びシリサイド膜9aを順次形成し、該シリサイド膜9a
の上面に酸化膜と窒化膜とを積層してキャッピング絶縁
膜12aを形成する。次いで、図11(c)に示したように、前
記半導体基板1の上面の前記キャッピング絶縁膜12a、シ
リサイド膜9a及び多結晶シリコン膜7aを順次パターニン
グして、第1ゲート14aを形成した後、該第1ゲート14aを
マスクとして前記半導体基板1の活性領域Aにリン(P)イ
オンなどのドナー注入によりN＋領域17aを形成する。
導体基板1の上面にゲート絶縁膜5a、多結晶シリコン膜7
a及びシリサイド膜9aを順次形成し、該シリサイド膜9a
の上面に酸化膜と窒化膜とを積層してキャッピング絶縁
膜12aを形成する。次いで、図11(c)に示したように、前
記半導体基板1の上面の前記キャッピング絶縁膜12a、シ
リサイド膜9a及び多結晶シリコン膜7aを順次パターニン
グして、第1ゲート14aを形成した後、該第1ゲート14aを
マスクとして前記半導体基板1の活性領域Aにリン(P)イ
オンなどのドナー注入によりN＋領域17aを形成する。
【００１０】その後、図11(d)に示したように、前記第1
ゲート14aを包含する半導体基板1の上面全面に窒化膜を
形成した後、マスク無しで全面に異方性食刻を施して前
記第1ゲート14aの両側面にサイドウォールスペーサ15を
形成する。次いで、前記第1ゲート14a及びサイドウォー
ルスペーサ15をマスクとして前記半導体基板1の活性領
域Aにヒ素（As）イオンなどのドナー注入を行った後、
アニーリング（annealing）を施して、高濃度のN+領域1
7aと低濃度のN-領域17bとからなるLDD（Low Doped Dr
ain）構造のソース及びドレイン領域17を形成する。
ゲート14aを包含する半導体基板1の上面全面に窒化膜を
形成した後、マスク無しで全面に異方性食刻を施して前
記第1ゲート14aの両側面にサイドウォールスペーサ15を
形成する。次いで、前記第1ゲート14a及びサイドウォー
ルスペーサ15をマスクとして前記半導体基板1の活性領
域Aにヒ素（As）イオンなどのドナー注入を行った後、
アニーリング（annealing）を施して、高濃度のN+領域1
7aと低濃度のN-領域17bとからなるLDD（Low Doped Dr
ain）構造のソース及びドレイン領域17を形成する。
【００１１】その後、図12(a)に示したように、前記ソ
ース及びドレイン領域17の上面の所定領域が露出される
ように前記ゲート絶縁膜5aをパターニングし、前記露出
されたソース及びドレイン領域17の上面に導電性物質の
第1コンタクト19を形成する。次いで、図12(b)に示した
ように、フィールド絶縁膜3の上面に多結晶シリコン膜7
b、シリサイド膜9b、キャッピング絶縁膜12bが順次積層
されて第2ゲート14bが形成され、この形成された第2ゲ
ート14bのキャッピング絶縁膜12bをパターニングして、
所定領域のシリサイド膜9bを露出させた後、該露出され
たシリサイド膜9bの上面に第2コンタクト21を形成す
る。この場合、該第2ゲート14b及び前記第1ゲート14a
は、同一の工程により同時に形成される。
ース及びドレイン領域17の上面の所定領域が露出される
ように前記ゲート絶縁膜5aをパターニングし、前記露出
されたソース及びドレイン領域17の上面に導電性物質の
第1コンタクト19を形成する。次いで、図12(b)に示した
ように、フィールド絶縁膜3の上面に多結晶シリコン膜7
b、シリサイド膜9b、キャッピング絶縁膜12bが順次積層
されて第2ゲート14bが形成され、この形成された第2ゲ
ート14bのキャッピング絶縁膜12bをパターニングして、
所定領域のシリサイド膜9bを露出させた後、該露出され
たシリサイド膜9bの上面に第2コンタクト21を形成す
る。この場合、該第2ゲート14b及び前記第1ゲート14a
は、同一の工程により同時に形成される。
【００１２】
【発明が解決しようとする課題】然るに、このような従
来のＭＯＳ電界効果トランジスタにおいては、突き抜け
現象を防止するため、チャンネルの形成領域に突き抜け
ストッパの役割をするものをイオン注入しているが、こ
のような突き抜けストッパによりチャンネルの形成領域
のドーピング濃度を上昇するには限界があり、ソース及
びドレインが同等の高さに形成されて、素子の集積度が
高くなるほど突き抜け現象の防止に必要な素子のマージ
ンが減少されるため、素子の集積度向上が難しくなると
いう問題点があった。
来のＭＯＳ電界効果トランジスタにおいては、突き抜け
現象を防止するため、チャンネルの形成領域に突き抜け
ストッパの役割をするものをイオン注入しているが、こ
のような突き抜けストッパによりチャンネルの形成領域
のドーピング濃度を上昇するには限界があり、ソース及
びドレインが同等の高さに形成されて、素子の集積度が
高くなるほど突き抜け現象の防止に必要な素子のマージ
ンが減少されるため、素子の集積度向上が難しくなると
いう問題点があった。
【００１３】そこで、本発明は、このような従来の問題
点に鑑みてなされたもので、その目的は、突き抜け現象
を防止し、素子の集積度向上に必要な素子のマージンを
確保し得るＭＯＳ電界効果トランジスタ及びその製造方
法並びに該ＭＯＳ電界効果トランジスタを用いたメモリ
セルを提供しようとするものである。
点に鑑みてなされたもので、その目的は、突き抜け現象
を防止し、素子の集積度向上に必要な素子のマージンを
確保し得るＭＯＳ電界効果トランジスタ及びその製造方
法並びに該ＭＯＳ電界効果トランジスタを用いたメモリ
セルを提供しようとするものである。
【００１４】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るＭＯＳ電界効果トランジスタは、
フィールド絶縁膜により第1活性領域と隔離領域に区分
され、食刻されていない第1面と、該第1面と平行に食刻
された第2面と、それら第1面及び第2面を連結する第3面
とを有する多面状の半導体基板と、前記半導体基板の多
面上に亘って形成された第1ゲートと、該第1ゲートの下
面側部に連接して前記半導体基板の前記第1面及び第2面
の上部に形成されたソース及びドレイン領域と、それら
ソース及びドレイン領域の上面に形成された導電性物質
の第1コンタクトと、から構成されたものである。
るため、本発明に係るＭＯＳ電界効果トランジスタは、
フィールド絶縁膜により第1活性領域と隔離領域に区分
され、食刻されていない第1面と、該第1面と平行に食刻
された第2面と、それら第1面及び第2面を連結する第3面
とを有する多面状の半導体基板と、前記半導体基板の多
面上に亘って形成された第1ゲートと、該第1ゲートの下
面側部に連接して前記半導体基板の前記第1面及び第2面
の上部に形成されたソース及びドレイン領域と、それら
ソース及びドレイン領域の上面に形成された導電性物質
の第1コンタクトと、から構成されたものである。
【００１５】また、前記半導体基板の表面は、約1000〜
3000Åの深さに食刻されるものである。
3000Åの深さに食刻されるものである。
【００１６】さらに、前記第1ゲートは、ゲート絶縁膜
と、多結晶シリコン膜及びシリサイド膜からなるゲート
電極と、キャッピング絶縁膜とが順次積層して形成さ
れ、前記ソース及びドレイン領域は、高濃度の導電型不
純物領域と、低濃度の導電型不純物領域とから形成され
たものである。
と、多結晶シリコン膜及びシリサイド膜からなるゲート
電極と、キャッピング絶縁膜とが順次積層して形成さ
れ、前記ソース及びドレイン領域は、高濃度の導電型不
純物領域と、低濃度の導電型不純物領域とから形成され
たものである。
【００１７】さらにまた、前記半導体基板に第2活性領
域が形成されて、該第2活性領域の半導体基板の表面所
定部位が食刻されて前記第2面が形成され、該第2面に連
結して前記第1面及び第3面がそれぞれ形成され、前記半
導体基板の多面上に亘って、前記第1ゲートに連結して
第2ゲートが形成され、該第2ゲートのゲート電極上に導
電性物質の第2コンタクトが形成されたものである。
域が形成されて、該第2活性領域の半導体基板の表面所
定部位が食刻されて前記第2面が形成され、該第2面に連
結して前記第1面及び第3面がそれぞれ形成され、前記半
導体基板の多面上に亘って、前記第1ゲートに連結して
第2ゲートが形成され、該第2ゲートのゲート電極上に導
電性物質の第2コンタクトが形成されたものである。
【００１８】また、前記ＭＯＳ電界効果トランジスタの
製造方法は、フィールド絶縁膜を形成して導電型の半導
体基板を第1活性領域と隔離領域とに区分する工程と、
該半導体基板の前記第1活性領域の表面を、食刻されな
い第1面と、表面所定部位を該第1面と平行に食刻して形
成された第2面と、それら第1面及び第2面を連結する第3
面とからなる多面状の半導体基板に加工する工程と、前
記半導体基板の多面上に亘って第1導電型の突き抜けス
トッパを該半導体基板の第1面に垂直な方向から30゜〜5
0゜傾斜した角度に注入する工程と、前記半導体基板の
多面上に亘って第1ゲートを形成する工程と、該第1ゲー
トの下面側部に連接する第1面及び第2面に導電電不純物
を注入してソース及びドレイン領域を形成する工程と、
前記ソース及びドレイン領域の所定部位を露出させる工
程と、前記露出されたソース及びドレイン領域の上面に
第1コンタクトを形成する工程と、を順次行うものであ
る。
製造方法は、フィールド絶縁膜を形成して導電型の半導
体基板を第1活性領域と隔離領域とに区分する工程と、
該半導体基板の前記第1活性領域の表面を、食刻されな
い第1面と、表面所定部位を該第1面と平行に食刻して形
成された第2面と、それら第1面及び第2面を連結する第3
面とからなる多面状の半導体基板に加工する工程と、前
記半導体基板の多面上に亘って第1導電型の突き抜けス
トッパを該半導体基板の第1面に垂直な方向から30゜〜5
0゜傾斜した角度に注入する工程と、前記半導体基板の
多面上に亘って第1ゲートを形成する工程と、該第1ゲー
トの下面側部に連接する第1面及び第2面に導電電不純物
を注入してソース及びドレイン領域を形成する工程と、
前記ソース及びドレイン領域の所定部位を露出させる工
程と、前記露出されたソース及びドレイン領域の上面に
第1コンタクトを形成する工程と、を順次行うものであ
る。
【００１９】そして、上記製造方法において、前記半導
体基板上に第2活性領域を形成する工程と、前記第2活性
領域の半導体基板の表面を、食刻されない第1面と、表
面所定部位を該第1面と平行に食刻して形成された第2面
と、それら第1面及び第2面を連結する第3面とからなる
多面状の半導体基板に加工する工程と、前記半導体基板
の多面上に亘って第1ゲートと一体に連結される第2ゲー
トを形成する工程と、該第2ゲートを食刻して多面状の
ゲート電極を露出させる工程と、前記露出されたゲート
電極の上面に第2コンタクトを形成する工程と、を順次
行うものである。
体基板上に第2活性領域を形成する工程と、前記第2活性
領域の半導体基板の表面を、食刻されない第1面と、表
面所定部位を該第1面と平行に食刻して形成された第2面
と、それら第1面及び第2面を連結する第3面とからなる
多面状の半導体基板に加工する工程と、前記半導体基板
の多面上に亘って第1ゲートと一体に連結される第2ゲー
トを形成する工程と、該第2ゲートを食刻して多面状の
ゲート電極を露出させる工程と、前記露出されたゲート
電極の上面に第2コンタクトを形成する工程と、を順次
行うものである。
【００２０】また、前記第2活性領域の半導体基板の表
面所定部位を食刻する工程は、前記第1活性領域の半導
体基板の表面所定部位を食刻する工程と同時に行われ、
前記第2ゲート形成工程は、前記第1ゲート形成工程と同
時に行われるものである。
面所定部位を食刻する工程は、前記第1活性領域の半導
体基板の表面所定部位を食刻する工程と同時に行われ、
前記第2ゲート形成工程は、前記第1ゲート形成工程と同
時に行われるものである。
【００２１】さらに、前記ＭＯＳ電界効果トランジスタ
を利用したメモリセルは、基板表面を、食刻されていな
い第1面と、表面所定部位を該第1面と平行に食刻して形
成された第2面と、それら第1面及び第2面を連結する第3
面とを有して形成された多面状の半導体基板と、前記半
導体基板の多面上に亘って形成された複数のゲートと、
該ゲートの側面に形成されたサイドウォールスペーサ
と、前記各ゲート間の第1面及び第2面に該当する半導体
基板の上部に形成されたソース及びドレイン領域と、か
ら構成されたＭＯＳ電界効果トランジスタを用い、該Ｍ
ＯＳ電界効果トランジスタの前記ソース及びドレイン領
域の上面に形成されたストレージノードコンタクトプラ
グ及びビットラインプラグと、層間絶縁膜を介して前記
ストレージノードコンタクトプラグに連結されたストレ
ージノードコンタクトと、前記層間絶縁膜を介して前記
ビットラインプラグに連結されたビットラインと、を備
えて構成されるものである。
を利用したメモリセルは、基板表面を、食刻されていな
い第1面と、表面所定部位を該第1面と平行に食刻して形
成された第2面と、それら第1面及び第2面を連結する第3
面とを有して形成された多面状の半導体基板と、前記半
導体基板の多面上に亘って形成された複数のゲートと、
該ゲートの側面に形成されたサイドウォールスペーサ
と、前記各ゲート間の第1面及び第2面に該当する半導体
基板の上部に形成されたソース及びドレイン領域と、か
ら構成されたＭＯＳ電界効果トランジスタを用い、該Ｍ
ＯＳ電界効果トランジスタの前記ソース及びドレイン領
域の上面に形成されたストレージノードコンタクトプラ
グ及びビットラインプラグと、層間絶縁膜を介して前記
ストレージノードコンタクトプラグに連結されたストレ
ージノードコンタクトと、前記層間絶縁膜を介して前記
ビットラインプラグに連結されたビットラインと、を備
えて構成されるものである。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図1は、本発明に係るＭＯＳ
電界効果トランジスタを示した平面図で、図示されたよ
うに、半導体基板100が第1活性領域A′と、第2活性領域
A″と、隔離領域B′とに区分されており、前記第1活性
領域A′には、ソース及びドレイン領域が形成され、前
記第1活性領域A′の長手方向に亘って第1ゲート114aが
形成され、第2活性領域A″の上面には第2ゲート114bが
形成される。
て図面を用いて説明する。図1は、本発明に係るＭＯＳ
電界効果トランジスタを示した平面図で、図示されたよ
うに、半導体基板100が第1活性領域A′と、第2活性領域
A″と、隔離領域B′とに区分されており、前記第1活性
領域A′には、ソース及びドレイン領域が形成され、前
記第1活性領域A′の長手方向に亘って第1ゲート114aが
形成され、第2活性領域A″の上面には第2ゲート114bが
形成される。
【００２３】且つ、前記第1ゲート114aと第2ゲート114b
とは、隔離領域B′において相互に連結され、前記第1ゲ
ート114aの両側方の第1活性領域A′に複数の第1コンタ
クト119がそれぞれ配置されており、前記第2活性領域
A″の第2ゲート114bには複数の第2コンタクト121が形成
されている。
とは、隔離領域B′において相互に連結され、前記第1ゲ
ート114aの両側方の第1活性領域A′に複数の第1コンタ
クト119がそれぞれ配置されており、前記第2活性領域
A″の第2ゲート114bには複数の第2コンタクト121が形成
されている。
【００２４】図2(a)は、図1のG-G′線縦断面図で、図示
されたように、p型の半導体基板100の上部にフィールド
絶縁膜103が形成されて、前記半導体基板100は中央部の
第1活性領域A′と両側部の隔離領域B′とに区分されて
いる。前記第1活性領域A′の半導体基板100の表面は、
食刻されていない第1面と、該第1面に平行して所定部位
を約1000〜3000Åの深さにエッチングして食刻された第
2面と、それら第1面及び第2面を連結する第3面と、を有
する多面状の半導体基板に形成されている。
されたように、p型の半導体基板100の上部にフィールド
絶縁膜103が形成されて、前記半導体基板100は中央部の
第1活性領域A′と両側部の隔離領域B′とに区分されて
いる。前記第1活性領域A′の半導体基板100の表面は、
食刻されていない第1面と、該第1面に平行して所定部位
を約1000〜3000Åの深さにエッチングして食刻された第
2面と、それら第1面及び第2面を連結する第3面と、を有
する多面状の半導体基板に形成されている。
【００２５】又、前記多面状の半導体基板100の所定領
域に、ゲート絶縁膜105a、多結晶シリコン膜107a及びシ
リサイド膜109aを有するゲート電極と、キャッピング絶
縁膜113aと、が順次積層されて第1ゲート114aが形成さ
れている。
域に、ゲート絶縁膜105a、多結晶シリコン膜107a及びシ
リサイド膜109aを有するゲート電極と、キャッピング絶
縁膜113aと、が順次積層されて第1ゲート114aが形成さ
れている。
【００２６】この場合、キャッピング絶縁膜113aは、酸
化膜上面に窒化膜が順次積層されて多層構造に形成さ
れ、前記第1ゲート114aの両側面にはサイドウォールス
ペーサ115aが形成され、前記第1ゲート114aとフィール
ド絶縁膜103との間の第1面及び前記各第1ゲート114a間
の第2面に該当する半導体基板100の上部にはドナーの注
入によりソース及びドレイン領域117が形成されてい
る。このソース及びドレイン領域117は、高濃度の導電
型不純物領域としてのN＋領域117aと低濃度の導電型不
純物領域としてのN-領域117bとがドーピングして形成さ
れ、該ソース及びドレイン領域117の上面には導電性物
質の第1コンタクト119が形成されている。
化膜上面に窒化膜が順次積層されて多層構造に形成さ
れ、前記第1ゲート114aの両側面にはサイドウォールス
ペーサ115aが形成され、前記第1ゲート114aとフィール
ド絶縁膜103との間の第1面及び前記各第1ゲート114a間
の第2面に該当する半導体基板100の上部にはドナーの注
入によりソース及びドレイン領域117が形成されてい
る。このソース及びドレイン領域117は、高濃度の導電
型不純物領域としてのN＋領域117aと低濃度の導電型不
純物領域としてのN-領域117bとがドーピングして形成さ
れ、該ソース及びドレイン領域117の上面には導電性物
質の第1コンタクト119が形成されている。
【００２７】図2(b)は、図1のD-D′線縦断面図で、図示
されたように、前記第2活性領域A″の半導体基板100の
表面は、食刻されていない第1面と、該第1面に平行して
所定部位を約1000〜3000Åの深さにエッチングして食刻
された第2面と、それら第1面及び第2面を連結する第3面
と、を有する多面状の半導体基板に形成されている。更
に、図2(b)に示されたように、前記多面状の半導体基板
100の所定領域に、ゲート絶縁膜105b、多結晶シリコン
膜107b及びシリサイド膜109bを有するゲート電極と、キ
ャッピング絶縁膜113bと、が順次積層されて第2ゲート1
14bが形成されている。
されたように、前記第2活性領域A″の半導体基板100の
表面は、食刻されていない第1面と、該第1面に平行して
所定部位を約1000〜3000Åの深さにエッチングして食刻
された第2面と、それら第1面及び第2面を連結する第3面
と、を有する多面状の半導体基板に形成されている。更
に、図2(b)に示されたように、前記多面状の半導体基板
100の所定領域に、ゲート絶縁膜105b、多結晶シリコン
膜107b及びシリサイド膜109bを有するゲート電極と、キ
ャッピング絶縁膜113bと、が順次積層されて第2ゲート1
14bが形成されている。
【００２８】この場合、前記キャッピング絶縁膜113b
は、酸化膜上面に窒化膜が順次積層されて多層構造に形
成され、前記第2ゲート114bの一側面にはサイドウォー
ルスペーサ115bが形成され、前記キャッピング絶縁膜11
3bをパターニングして露出されたシリサイド膜109bの上
面に第2コンタクト121が形成されている。
は、酸化膜上面に窒化膜が順次積層されて多層構造に形
成され、前記第2ゲート114bの一側面にはサイドウォー
ルスペーサ115bが形成され、前記キャッピング絶縁膜11
3bをパターニングして露出されたシリサイド膜109bの上
面に第2コンタクト121が形成されている。
【００２９】以下、このように構成された本発明に係る
ＭＯＳ電界効果トランジスタの製造方法について説明す
る。図3〜図７の分図(a)の系統は、第1活性領域A′上に
本発明に係るＭＯＳ電界効果トランジスタを形成する方
法を示した工程縦断面であり、図3〜図７の分図(b)の系
統は、第2活性領域A″上に本発明に係る第2ゲート114b
を形成すると共に、第2コンタクト121をそれぞれ形成す
る工程を示した縦断面である。
ＭＯＳ電界効果トランジスタの製造方法について説明す
る。図3〜図７の分図(a)の系統は、第1活性領域A′上に
本発明に係るＭＯＳ電界効果トランジスタを形成する方
法を示した工程縦断面であり、図3〜図７の分図(b)の系
統は、第2活性領域A″上に本発明に係る第2ゲート114b
を形成すると共に、第2コンタクト121をそれぞれ形成す
る工程を示した縦断面である。
【００３０】先ず、図3(a)に示したように、前記半導体
基板100にトレンチ102を形成した後、前記トレンチ102
にフィールド絶縁膜103を充填して、該半導体基板100を
第1活性領域A′と隔離領域B′とに区分する。その後、
前記活性領域A′の半導体基板100の表面を、食刻されな
い第1面と、該第1面に平行して所定部位を約1000〜3000
Åの深さに食刻して形成された第2面と、それら第1面及
び第2面を連結する第3面と、を有する多面状の半導体基
板を形成する。
基板100にトレンチ102を形成した後、前記トレンチ102
にフィールド絶縁膜103を充填して、該半導体基板100を
第1活性領域A′と隔離領域B′とに区分する。その後、
前記活性領域A′の半導体基板100の表面を、食刻されな
い第1面と、該第1面に平行して所定部位を約1000〜3000
Åの深さに食刻して形成された第2面と、それら第1面及
び第2面を連結する第3面と、を有する多面状の半導体基
板を形成する。
【００３１】次いで、p型の半導体基板100の前記第１面
〜第３面の多面上に亘ってバッファ酸化膜125を形成し
た後、前記半導体基板100の活性領域A′上の全面に突き
抜けストッパの役割をするホウ素(B)イオンなどのアク
セプタを注入する。この場合、アクセプタの注入角度を
前記第1面に垂直な方向から30゜〜50゜だけ傾斜させ、
第1面及び第2面を包含し、それら第1面及び第2面に連結
される第3面にも前記アクセプタを注入させて、前記バ
ッファ酸化膜125を除去する。このとき、図3(b)に示し
たように、第2活性領域A″上にも図3(a)と同様な工程に
より同様なプロファイルが形成され、前記第1活性領域
A′の半導体基板100の上面にバッファ酸化膜125を形成
して除去する際に、第2活性領域A″の半導体基板100の
上面にもバッファ酸化膜125が形成されて除去される。
〜第３面の多面上に亘ってバッファ酸化膜125を形成し
た後、前記半導体基板100の活性領域A′上の全面に突き
抜けストッパの役割をするホウ素(B)イオンなどのアク
セプタを注入する。この場合、アクセプタの注入角度を
前記第1面に垂直な方向から30゜〜50゜だけ傾斜させ、
第1面及び第2面を包含し、それら第1面及び第2面に連結
される第3面にも前記アクセプタを注入させて、前記バ
ッファ酸化膜125を除去する。このとき、図3(b)に示し
たように、第2活性領域A″上にも図3(a)と同様な工程に
より同様なプロファイルが形成され、前記第1活性領域
A′の半導体基板100の上面にバッファ酸化膜125を形成
して除去する際に、第2活性領域A″の半導体基板100の
上面にもバッファ酸化膜125が形成されて除去される。
【００３２】その後、図4(a)及び図4(b)に示したよう
に、前記半導体基板100の前記第１面〜第３面の多面上
に亘ってゲート絶縁膜105a，105b、多結晶シリコン膜10
7a，107b及びシリサイド膜109a，109bを順次形成した
後、該シリサイド膜109a，109bの上面に酸化膜と窒化膜
とを順次積層してキャッピング絶縁膜113a，113bを形成
する。
に、前記半導体基板100の前記第１面〜第３面の多面上
に亘ってゲート絶縁膜105a，105b、多結晶シリコン膜10
7a，107b及びシリサイド膜109a，109bを順次形成した
後、該シリサイド膜109a，109bの上面に酸化膜と窒化膜
とを順次積層してキャッピング絶縁膜113a，113bを形成
する。
【００３３】次いで、図5(a)に示したように、前記半導
体基板100の上面の前記キャッピング絶縁膜113a、シリ
サイド膜109a及び多結晶シリコン膜107aを順次パターニ
ングして第1ゲート114aを形成した後、該第1ゲート114a
をマスクとして前記半導体基板100の第1活性領域A′に
リン（P）などのドナーを注入してN＋領域117aを形成す
る。この場合、図5(b)に示したように、第2活性領域A″
にも第2ゲート114bが形成される。
体基板100の上面の前記キャッピング絶縁膜113a、シリ
サイド膜109a及び多結晶シリコン膜107aを順次パターニ
ングして第1ゲート114aを形成した後、該第1ゲート114a
をマスクとして前記半導体基板100の第1活性領域A′に
リン（P）などのドナーを注入してN＋領域117aを形成す
る。この場合、図5(b)に示したように、第2活性領域A″
にも第2ゲート114bが形成される。
【００３４】その後、図6(a)に示したように、前記第1
ゲート114aを包含する半導体基板100の上面全体に窒化
膜を形成した後、マスク無しに全面異方性食刻を施して
前記第1ゲート114aの両側面にサイドウォールスペーサ1
15aを形成する。
ゲート114aを包含する半導体基板100の上面全体に窒化
膜を形成した後、マスク無しに全面異方性食刻を施して
前記第1ゲート114aの両側面にサイドウォールスペーサ1
15aを形成する。
【００３５】次いで、前記第1ゲート114a及びサイドウ
ォールスペーサ115aをマスクとして前記半導体基板100
の第1活性領域A′にヒ素（As）イオンなどのドナーを注
入した後、アニーリングを施して高濃度のN+領域117a及
び低濃度のN-領域117bからなるLDD構造のソース及びド
レイン領域117を形成する。この場合、前記第1活性領域
A′の第1ゲート114aの両側面に前記サイドウォールスペ
ーサ115aを形成するときに、図6(b)に示したように、第
2活性領域A″の第2ゲート114bの側面にもサイドウォー
ルスペーサ115bが形成される。
ォールスペーサ115aをマスクとして前記半導体基板100
の第1活性領域A′にヒ素（As）イオンなどのドナーを注
入した後、アニーリングを施して高濃度のN+領域117a及
び低濃度のN-領域117bからなるLDD構造のソース及びド
レイン領域117を形成する。この場合、前記第1活性領域
A′の第1ゲート114aの両側面に前記サイドウォールスペ
ーサ115aを形成するときに、図6(b)に示したように、第
2活性領域A″の第2ゲート114bの側面にもサイドウォー
ルスペーサ115bが形成される。
【００３６】その後、図7(a)に示したように、前記ソー
ス及びドレイン領域117の上面の所定部位が露出される
ように、前記ゲート絶縁膜105aをパターニングして、該
露出されたソース及びドレイン領域117の上面に導電性
物質の第1コンタクト119を形成する。
ス及びドレイン領域117の上面の所定部位が露出される
ように、前記ゲート絶縁膜105aをパターニングして、該
露出されたソース及びドレイン領域117の上面に導電性
物質の第1コンタクト119を形成する。
【００３７】次いで、図7(b)に示したように、第2ゲー
ト114bのキャッピング絶縁膜113bをパターニングして所
定領域のシリサイド膜109bを露出させる。この場合、前
記シリサイド膜109bの露出領域は、多面状になっている
ため、その後、前記露出された多面状のシリサイド膜10
9b上に導電性物質の第2コンタクト121を形成すると、該
第2コンタクト121はシリサイド膜109bと多面で接触され
て、本発明に係るＭＯＳ電界効果トランジスタの製造工
程が終了される。
ト114bのキャッピング絶縁膜113bをパターニングして所
定領域のシリサイド膜109bを露出させる。この場合、前
記シリサイド膜109bの露出領域は、多面状になっている
ため、その後、前記露出された多面状のシリサイド膜10
9b上に導電性物質の第2コンタクト121を形成すると、該
第2コンタクト121はシリサイド膜109bと多面で接触され
て、本発明に係るＭＯＳ電界効果トランジスタの製造工
程が終了される。
【００３８】図８は、このように製造された本発明に係
るＭＯＳ電界効果トランジスタを用いたメモリセルを示
した縦断面図である。このメモリセルは、図示されたよ
うに、p型の半導体基板200の上面の食刻されていない第
1面と、該第1面と平行して所定部位が食刻された第2面
と、それら第1面及び第2面を連結する第3面とを有する
多面状の半導体基板に形成されている。
るＭＯＳ電界効果トランジスタを用いたメモリセルを示
した縦断面図である。このメモリセルは、図示されたよ
うに、p型の半導体基板200の上面の食刻されていない第
1面と、該第1面と平行して所定部位が食刻された第2面
と、それら第1面及び第2面を連結する第3面とを有する
多面状の半導体基板に形成されている。
【００３９】且つ、前記多面状の半導体基板200の所定
領域にはゲート絶縁膜205、多結晶シリコン膜207、シリ
サイド膜209及びキャッピング絶縁膜211が順次積層され
て複数のゲート212が形成され、それらゲート212は、前
記半導体基板200の多面に接触され、それらゲート212の
側面には窒化膜のサイドウォールスペーサ213がそれぞ
れ形成され、それらゲート212間の第1面に該当する半導
体基板200の上部には、第1ソース及びドレイン領域215a
が形成され、第2面に該当する半導体基板200の上部に
は、第2ソース及びドレイン領域215bがそれぞれ形成さ
れている。これにより、前述のＭＯＳ電界効果トランジ
スタが構成される。
領域にはゲート絶縁膜205、多結晶シリコン膜207、シリ
サイド膜209及びキャッピング絶縁膜211が順次積層され
て複数のゲート212が形成され、それらゲート212は、前
記半導体基板200の多面に接触され、それらゲート212の
側面には窒化膜のサイドウォールスペーサ213がそれぞ
れ形成され、それらゲート212間の第1面に該当する半導
体基板200の上部には、第1ソース及びドレイン領域215a
が形成され、第2面に該当する半導体基板200の上部に
は、第2ソース及びドレイン領域215bがそれぞれ形成さ
れている。これにより、前述のＭＯＳ電界効果トランジ
スタが構成される。
【００４０】このとき、前記第1面に該当する半導体基
板200の上部に、第2ソース及びドレイン領域215bを形成
させ、前記第2面に該当する半導体基板200の上部に第1
ソース及びドレイン領域215aを形成させても良い。そし
て、上記ＭＯＳ電界効果トランジスタの前記第2ソース
及びドレイン領域215bの上面にはストレージノードコン
タクトプラグ（storage node contact plug）217aが
形成され、前記第1ソース及びドレイン領域215aの上面
にはビットラインプラグ（bit line plug）217bが形
成される。
板200の上部に、第2ソース及びドレイン領域215bを形成
させ、前記第2面に該当する半導体基板200の上部に第1
ソース及びドレイン領域215aを形成させても良い。そし
て、上記ＭＯＳ電界効果トランジスタの前記第2ソース
及びドレイン領域215bの上面にはストレージノードコン
タクトプラグ（storage node contact plug）217aが
形成され、前記第1ソース及びドレイン領域215aの上面
にはビットラインプラグ（bit line plug）217bが形
成される。
【００４１】更に、層間絶縁膜219をパターニングして
露出される前記ストレージノードコンタクトプラグ217a
の上面にストレージノードコンタクト（storage node
contact）221が形成され、多結晶シリコン膜223及びシ
リサイド膜225を積層して形成されるビットライン226
は、前記層間絶縁膜219をパターニングして形成された
ホール（hole）を通って前記ビットラインプラグ217bに
連結される。
露出される前記ストレージノードコンタクトプラグ217a
の上面にストレージノードコンタクト（storage node
contact）221が形成され、多結晶シリコン膜223及びシ
リサイド膜225を積層して形成されるビットライン226
は、前記層間絶縁膜219をパターニングして形成された
ホール（hole）を通って前記ビットラインプラグ217bに
連結される。
【００４２】なお、このような本発明に係るＭＯＳ電界
効果トランジスタは、ＮＭＯＳ電界効果トランジスタは
勿論、ＰＭＯＳ又はＣＭＯＳ電界効果トランジスタにも
適用することができる。
効果トランジスタは、ＮＭＯＳ電界効果トランジスタは
勿論、ＰＭＯＳ又はＣＭＯＳ電界効果トランジスタにも
適用することができる。
【００４３】
【発明の効果】以上説明したように、本発明のＭＯＳ電
界効果トランジスタによれば、ソースとドレインが相異
なる高さの段差を有し、半導体基板のトレンチの側壁に
もチャンネルが形成されて、突き抜け現象を抑制してい
るため、ゲートと半導体基板間の接触面積を増大させ
て、ゲートと半導体基板間のコンタクト抵抗を低減さ
せ、ゲートの長さを縮小し得るという効果がある。ま
た、ゲートとコンタクト間のコンタクト抵抗を低減し、
熱キャリアの発生を防止し得るものである。さらに、第
2コンタクトとゲート電極との接触面積が増大されて、
ゲートとコンタクト間のコンタクト抵抗を低減し得るも
のである。
界効果トランジスタによれば、ソースとドレインが相異
なる高さの段差を有し、半導体基板のトレンチの側壁に
もチャンネルが形成されて、突き抜け現象を抑制してい
るため、ゲートと半導体基板間の接触面積を増大させ
て、ゲートと半導体基板間のコンタクト抵抗を低減さ
せ、ゲートの長さを縮小し得るという効果がある。ま
た、ゲートとコンタクト間のコンタクト抵抗を低減し、
熱キャリアの発生を防止し得るものである。さらに、第
2コンタクトとゲート電極との接触面積が増大されて、
ゲートとコンタクト間のコンタクト抵抗を低減し得るも
のである。
【００４４】また、本発明のＭＯＳ電界効果トランジス
タの製造方法によれば、前記ＭＯＳ電界効果トランジス
タを効率良く製造することができる。
タの製造方法によれば、前記ＭＯＳ電界効果トランジス
タを効率良く製造することができる。
【００４５】さらに、本発明のメモリセルによれば、ソ
ースとドレインが相異なる高さの段差を有し、半導体基
板のトレンチの側壁にもチャンネルが形成されて、突き
抜け現象を抑制しているため、ゲートと半導体基板間の
接触面積を増大させて、ゲートと半導体基板間のコンタ
クト抵抗を低減させ、ゲートの長さを縮小できるＭＯＳ
電界効果トランジスタを用いてメモリセルを構成するこ
とができる。
ースとドレインが相異なる高さの段差を有し、半導体基
板のトレンチの側壁にもチャンネルが形成されて、突き
抜け現象を抑制しているため、ゲートと半導体基板間の
接触面積を増大させて、ゲートと半導体基板間のコンタ
クト抵抗を低減させ、ゲートの長さを縮小できるＭＯＳ
電界効果トランジスタを用いてメモリセルを構成するこ
とができる。
【図１】 本発明に係るＭＯＳ電界効果トランジスタの
構成を示した平面図である。
構成を示した平面図である。
【図２】 図１のG-G′線縦断面図(a)、及びD-D′線縦
断面図(b)である。
断面図(b)である。
【図３】 本発明に係るＭＯＳ電界効果トランジスタの
製造方法を示した工程縦断面図である。
製造方法を示した工程縦断面図である。
【図４】 同じく上記ＭＯＳ電界効果トランジスタの製
造方法を示した工程縦断面図である。
造方法を示した工程縦断面図である。
【図５】 同じく上記ＭＯＳ電界効果トランジスタの製
造方法を示した工程縦断面図である。
造方法を示した工程縦断面図である。
【図６】 同じく上記ＭＯＳ電界効果トランジスタの製
造方法を示した工程縦断面図である。
造方法を示した工程縦断面図である。
【図７】 同じく上記ＭＯＳ電界効果トランジスタの製
造方法を示した工程縦断面図である。
造方法を示した工程縦断面図である。
【図８】 本発明のＭＯＳ電界効果トランジスタを用い
たメモリセルを示した縦断面図である。
たメモリセルを示した縦断面図である。
【図９】 従来のＭＯＳ電界効果トランジスタの構成を
示した平面図である。
示した平面図である。
【図１０】 図９のF-F′線縦断面図(a)、及びC-C′線
縦断面図(b)である。
縦断面図(b)である。
【図１１】 従来のＭＯＳ電界効果トランジスタの製造
方法を示した工程縦断面図である。
方法を示した工程縦断面図である。
【図１２】 従来のＭＯＳ電界効果トランジスタの製造
方法を示した工程縦断面図である。
方法を示した工程縦断面図である。
100,200：半導体基板 102：トレンチ 103：フィールド絶縁膜 105a,105b,205：ゲート絶縁膜 107a,107b,207：多結晶シリコン膜 109a,109b,209：シリサイド膜 113a,113b,211：キャッピング絶縁膜 114a,212：第1ゲート 114b：第2ゲート 115a,115b,213：サイドウォールスペーサ 117,215a,215b：ソース及びドレイン領域 117a：N+領域 117b：N-領域 119：第1コンタクト 121：第2コンタクト 125：バッファ酸化膜 217a：ストレージノードコンタクトプラグ 217b：ビットラインプラグ 219：層間絶縁膜 221：ストレージノードコンタクト 226：ビットライン A′：第１活性領域 A″：第２活性領域 B′：隔離領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤン−ソー スン 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、フンダク−ク、ヒャンジェオ ン−ドン、50
Claims (8)
- 【請求項１】フィールド絶縁膜により第1活性領域と隔
離領域に区分され、食刻されていない第1面と、該第1面
と平行に食刻された第2面と、それら第1面及び第2面を
連結する第3面とを有する多面状の半導体基板と、 前記半導体基板の多面上に亘って形成された第1ゲート
と、 該第1ゲートの下面側部に連接して前記半導体基板の前
記第1面及び第2面の上部に形成されたソース及びドレイ
ン領域と、 それらソース及びドレイン領域の上面に形成された導電
性物質の第1コンタクトと、から構成されたことを特徴
とするＭＯＳ電界効果トランジスタ。 - 【請求項２】前記半導体基板の表面は、約1000〜3000Å
の深さに食刻されることを特徴とする請求項1記載のＭ
ＯＳ電界効果トランジスタ。 - 【請求項３】 前記第1ゲートは、ゲート絶縁膜と、多
結晶シリコン膜及びシリサイド膜からなるゲート電極
と、キャッピング絶縁膜とが順次積層して形成され、前
記ソース及びドレイン領域は、高濃度の導電型不純物領
域と、低濃度の導電型不純物領域とから形成された、も
のであることを特徴とする請求項1記載のＭＯＳ電界効
果トランジスタ。 - 【請求項４】前記半導体基板に第2活性領域が形成され
て、該第2活性領域の半導体基板の表面所定部位が食刻
されて前記第2面が形成され、該第2面に連結して前記第
1面及び第3面がそれぞれ形成され、 前記半導体基板の多面上に亘って、前記第1ゲートに連
結して第2ゲートが形成され、該第2ゲートのゲート電極
上に導電性物質の第2コンタクトが形成された、ことを
特徴とする請求項1記載のＭＯＳ電界効果トランジス
タ。 - 【請求項５】フィールド絶縁膜を形成して導電型の半導
体基板を第1活性領域と隔離領域とに区分する工程と、 該半導体基板の前記第1活性領域の表面を、食刻されな
い第1面と、表面所定部位を該第1面と平行に食刻して形
成された第2面と、それら第1面及び第2面を連結する第3
面とからなる多面状の半導体基板に加工する工程と、 前記半導体基板の多面上に亘って第1導電型の突き抜け
ストッパを該半導体基板の第1面に垂直な方向から30゜
〜50゜傾斜した角度に注入する工程と、 前記半導体基板の多面上に亘って第1ゲートを形成する
工程と、 該第1ゲートの下面側部に連接する第1面及び第2面に導
電電不純物を注入してソース及びドレイン領域を形成す
る工程と、 前記ソース及びドレイン領域の所定部位を露出させる工
程と、 前記露出されたソース及びドレイン領域の上面に第1コ
ンタクトを形成する工程と、を順次行うことを特徴とす
るＭＯＳ電界効果トランジスタの製造方法。 - 【請求項６】前記半導体基板上に第2活性領域を形成す
る工程と、 前記第2活性領域の半導体基板の表面を、食刻されない
第1面と、表面所定部位を該第1面と平行に食刻して形成
された第2面と、それら第1面及び第2面を連結する第3面
とからなる多面状の半導体基板に加工する工程と、前記
半導体基板の多面上に亘って第1ゲートと一体に連結さ
れる第2ゲートを形 成する工程と、 該第2ゲートを食刻して多面状のゲート電極を露出させ
る工程と、 前記露出されたゲート電極の上面に第2コンタクトを形
成する工程と、 を順次行うことを特徴とする請求項5記載のＭＯＳ電界
効果トランジスタの製造方法。 - 【請求項７】前記第2活性領域の半導体基板の表面所定
部位を食刻する工程は、前記第1活性領域の半導体基板
の表面所定部位を食刻する工程と同時に行われ、前記第
2ゲート形成工程は、前記第1ゲート形成工程と同時に行
われることを特徴とする請求項6記載のＭＯＳ電界効果
トランジスタの製造方法。 - 【請求項８】基板表面を、食刻されていない第1面と、
表面所定部位を該第1面と平行に食刻して形成された第2
面と、それら第1面及び第2面を連結する第3面とを有し
て形成された多面状の半導体基板と、 前記半導体基板の多面上に亘って形成された複数のゲー
トと、 該ゲートの側面に形成されたサイドウォールスペーサ
と、 前記各ゲート間の第1面及び第2面に該当する半導体基板
の上部に形成されたソース及びドレイン領域と、 から構成されたＭＯＳ電界効果トランジスタを用い、 該ＭＯＳ電界効果トランジスタの前記ソース及びドレイ
ン領域の上面に形成されたストレージノードコンタクト
プラグ及びビットラインプラグと、 層間絶縁膜を介して前記ストレージノードコンタクトプ
ラグに連結されたストレージノードコンタクトと、 前記層間絶縁膜を介して前記ビットラインプラグに連結
されたビットラインと、を備えて構成されることを特徴
とするメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990032551A KR100307531B1 (ko) | 1999-08-09 | 1999-08-09 | 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법 |
| KR32551/1999 | 1999-08-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077365A true JP2001077365A (ja) | 2001-03-23 |
| JP4450490B2 JP4450490B2 (ja) | 2010-04-14 |
Family
ID=19606564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000228184A Expired - Fee Related JP4450490B2 (ja) | 1999-08-09 | 2000-07-28 | Ｍｏｓ電界効果トランジスタ及びその製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP4450490B2 (ja) |
| KR (1) | KR100307531B1 (ja) |
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|---|---|---|---|---|
| JP2006041475A (ja) * | 2004-07-27 | 2006-02-09 | Hynix Semiconductor Inc | メモリ素子及びその製造方法 |
| JP2006165504A (ja) * | 2004-12-03 | 2006-06-22 | Hynix Semiconductor Inc | ゲートリセス構造及びその形成方法 |
| JP2006186303A (ja) * | 2004-12-24 | 2006-07-13 | Hynix Semiconductor Inc | 非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ及びその製造方法 |
| JP2006190952A (ja) * | 2004-12-30 | 2006-07-20 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2006210912A (ja) * | 2005-01-31 | 2006-08-10 | Hynix Semiconductor Inc | リセスゲートを有する半導体素子及びその製造方法 |
| JP2006210913A (ja) * | 2005-01-31 | 2006-08-10 | Hynix Semiconductor Inc | ステップゲートを有する半導体素子及びその製造方法 |
Families Citing this family (15)
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| KR100549010B1 (ko) * | 2004-06-17 | 2006-02-02 | 삼성전자주식회사 | 채널부 홀의 일 측벽에 채널 영역을 갖는 트랜지스터의형성방법들 |
| KR100668740B1 (ko) * | 2004-07-19 | 2007-01-26 | 주식회사 하이닉스반도체 | 셀 트랜지스터 및 그의 제조 방법 |
| KR100623591B1 (ko) * | 2004-07-27 | 2006-09-19 | 주식회사 하이닉스반도체 | 메모리소자 및 그의 제조 방법 |
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| KR100755058B1 (ko) * | 2005-04-04 | 2007-09-06 | 주식회사 하이닉스반도체 | 스텝게이트를 갖는 반도체소자 및 그 제조방법 |
| KR100648205B1 (ko) * | 2005-06-13 | 2006-11-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR100666932B1 (ko) * | 2005-06-28 | 2007-01-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR100600044B1 (ko) * | 2005-06-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 리세스게이트를 구비한 반도체소자의 제조 방법 |
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| KR100843855B1 (ko) * | 2007-01-18 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR100815190B1 (ko) * | 2007-03-29 | 2008-03-19 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| CN103022084A (zh) * | 2011-09-23 | 2013-04-03 | 中国科学院微电子研究所 | 场效应晶体管及其制备方法 |
| CN118039741A (zh) * | 2024-04-15 | 2024-05-14 | 浙江珏芯微电子有限公司 | 一种碲镉汞红外探测器接触电极的制备方法 |
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-
1999
- 1999-08-09 KR KR1019990032551A patent/KR100307531B1/ko not_active IP Right Cessation
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2000
- 2000-07-28 JP JP2000228184A patent/JP4450490B2/ja not_active Expired - Fee Related
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-
2002
- 2002-08-23 US US10/226,357 patent/US6649479B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041475A (ja) * | 2004-07-27 | 2006-02-09 | Hynix Semiconductor Inc | メモリ素子及びその製造方法 |
| JP2006165504A (ja) * | 2004-12-03 | 2006-06-22 | Hynix Semiconductor Inc | ゲートリセス構造及びその形成方法 |
| JP2006186303A (ja) * | 2004-12-24 | 2006-07-13 | Hynix Semiconductor Inc | 非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ及びその製造方法 |
| JP2006190952A (ja) * | 2004-12-30 | 2006-07-20 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP4634877B2 (ja) * | 2004-12-30 | 2011-02-16 | 株式会社ハイニックスセミコンダクター | 半導体素子の製造方法 |
| JP2006210912A (ja) * | 2005-01-31 | 2006-08-10 | Hynix Semiconductor Inc | リセスゲートを有する半導体素子及びその製造方法 |
| JP2006210913A (ja) * | 2005-01-31 | 2006-08-10 | Hynix Semiconductor Inc | ステップゲートを有する半導体素子及びその製造方法 |
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