KR100772717B1 - 비대칭셀트랜지스터를 갖는 반도체소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 셀문턱전압이 낮아지는 것을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판을 준비하는 단계, 상기 제1활성영역과 상기 제2활성영역의 경계 지역을 라운딩처리하는 단계, 상기 라운딩처리된 경계지역을 포함한 전면에 게이트절연막을 형성하는 단계, 상기 제1활성영역과 제2활성영역의 경계지역 상부의 게이트절연막 상에 일측면은 상기 제1활성영역의 일부분까지 연장되고 타측면은 상기 제2활성영역의 일부분까지 연장되어 스텝 구조를 갖는 게이트패턴을 형성하는 단계, 상기 게이트패턴의 양측벽에 게이트스페이서를 형성하는 단계, 및 상기 게이트스페이서 외측의 상기 제1활성영역에 제1셀접합을 형성함과 동시에 상기 제2활성영역에 제2셀접합을 형성하는 단계를 포함한다.
DRAM, 셀트랜지스터, 비대칭, 활성영역, 셀산화막, 리세스, 건식산화
Description
도 1은 종래기술에 따른 반도체소자의 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 비대칭셀트랜지스터를 갖는 반도체소자의 구조를 도시한 구조 단면도,
도 3a 내지 도 3g는 도 2에 도시된 비대칭셀트랜지스터를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 실시예에 따른 반사방지막 단독식각후 상태를 나타낸 사진,
도 5a 내지 도 5c는 본 발명의 실시예에 따른 리세스패턴의 형성 상태를 나타낸 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 24 : 트렌치
25 : 소자분리막 26 : 셀산화막
27 : 반사방지막 28 : 마스크
29 : 리세스패턴 30 : 희생산화막
31 : 게이트산화막 32 : 게이트전극
33 : 하드마스크 34 : 산화막스페이서
35 : 질화막스페이서
36a : 제1셀접합 36b : 제2셀접합
101a : 리세스된 제1활성영역 102 : 제2활성영역
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비대칭 셀트랜지스터를 포함하는 반도체소자 및 그의 제조 방법에 관한 것이다.
DRAM에서 리프레시타임(Refresh time)을 증가시켜 리프레시 특성을 향상시키기 위해 주로 캐패시터의 특성을 향상시키고 있으나, 소자가 집적화됨에 따라 캐패시터의 특성 향상만으로는 리프레시 타임을 증가시키는데 한계가 있다.
일반적으로 채널길이(channel length)에 따라 문턱전압이 변화하게 되며, 이에 따라 셀의 리프레시 특성이 변화한다. 리프레시 특성 향상을 위해서는 채널 길이를 증가시켜야 하고, 이를 위해 게이트전극의 선폭(Critical Dimension)을 증가시키는 방법을 이용하고 있다.
그러나, 채널길이를 증가시키기 위해 게이트전극의 선폭을 증가시키면 전기 장이 상대적으로 많이 걸려서 문턱전압(Threshold voltage, Vt)이 급격하게 줄어드는 문제가 발생하고, 또한 게이트전극의 선폭이 증가되면 셀의 집적도를 저하시키는 문제가 있다.
최근에 반도체 소자의 고집적화에 따라 게이트 전극의 선폭(CD) 감소를 불가피하며, 이로 인해 채널 길이도 감소하게 된다. 이와 같이 채널길이가 감소하게 되면 문턱전압이 급격하게 줄어드는 단채널효과(Short Channel Effect)를 유발하고, 이로 인해, 리프레시 특성이 저하되는 문제를 초래한다.
도 1은 종래기술에 따른 반도체소자의 구조를 도시한 도면이다.
도 1을 참조하면, 반도체 기판(11)에 STI 구조의 소자분리막(12)이 형성되고, 반도체 기판(11) 상부에 게이트절연막(13), 게이트전극(14) 및 하드마스크(15)의 순서로 적층된 게이트패턴이 형성된다. 그리고, 게이트패턴의 양측벽에는 산화막스페이서(16)와 질화막스페이서(17)로 이루어진 게이트스페이서가 형성된다.
그리고, 게이트패턴 사이의 반도체 기판(11)에 이온주입을 통해 제1접합층(18)과 제2접합층(19)이 형성되어 있는데, 제1접합층(18)은 비트라인이 콘택될 비트라인콘택지역이고, 제2접합층(19)은 스토리지노드가 콘택될 스토리지노드콘택지역이다.
도 1과 같이, 게이트전극(14)이 반도체 기판(11)의 표면 상에 직접 형성되어 게이트전극(14)의 선폭에 의해 채널길이가 한정되는 트랜지스터(이하, 평판 트랜지스터라고 약칭함)는 DRAM의 셀트랜지스터로 사용되는 경우 전기장(Electric field)이 상대적으로 많이 걸려서 최종적으로 셀트랜지스터의 문턱전압이 낮아지는 심각 한 불량이 발생한다.
예컨대, 평판트랜지스터를 셀트랜지스터를 이용하는 종래기술은, 셀트랜지스터의 문턱전압(C-VT)이 1.7E13이고, 전기장이 0.58MV/cm, 리프레시(S-tREF)가 190ms로 측정되었다.
이와 같이, 리프레시가 190ms로 현저히 떨어지면 DRAM 제조시 수율을 저하시키는 문제가 100nm급 DRAM에서는 심각하게 발생되고 있는 실정이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 셀문턱전압이 낮아지는 것을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판, 상기 제1활성영역과 제2활성영역의 경계지역 상부에 형성되되, 일측면은 상기 제1활성영역의 일부분까지 연장되고 타측면은 상기 제2활성영역의 일부분까지 연장되어 스텝 구조를 갖는 게이트패턴, 상기 게이트패턴의 양측벽에 형성된 게이트스페이서, 상기 게이트스페이서 일측의 상기 제1활성영역 내에 형성되며 스토리지노드콘택이 연결되는 제1셀접합, 및 상기 게이트스페이서 타측의 상기 제2활성영역 내에 형성되며 비트라인콘택이 연결되는 제2셀접합을 포함하고, 상기 제1활성영역과 상기 제2활성영역의 경계지역은 라운딩처리된 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판을 준비하는 단계, 상기 제1활성영역과 상기 제2활성영역의 경계 지역을 라운딩처리하는 단계, 상기 라운딩처리된 경계지역을 포함한 전면에 게이트절연막을 형성하는 단계, 상기 제1활성영역과 제2활성영역의 경계지역 상부의 게이트절연막 상에 일측면은 상기 제1활성영역의 일부분까지 연장되고 타측면은 상기 제2활성영역의 일부분까지 연장되어 스텝 구조를 갖는 게이트패턴을 형성하는 단계, 상기 게이트패턴의 양측벽에 게이트스페이서를 형성하는 단계, 및 상기 게이트스페이서 외측의 상기 제1활성영역에 제1셀접합을 형성함과 동시에 상기 제2활성영역에 제2셀접합을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 구조 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는, 리세스된 제1활성영역(101a)과 리세스된 제1활성영역(101a)에 비해 단차가 높은 제2활성영역(102)을 갖는 반도체 기판(21), 리세스된 제1활성영역(101a)에 접하는 소자분 리막(25), 리세스된 제1활성영역(101a)과 제2활성영역(102)의 경계지역 상부에 형성되되, 일측면은 리세스된 제1활성영역(101a)의 표면까지 연장되고 타측면은 제2활성영역(102)의 표면까지 연장되어 스텝(Step) 구조를 갖는 게이트패턴(200), 게이트패턴(200)의 양측벽에 형성된 게이트스페이서(34/35), 게이트스페이서(34/35) 일측의 리세스된 제1활성영역(101a) 내에 형성된 제1셀접합(36a), 게이트스페이서(34/35) 타측의 제2활성영역(102) 내에 형성된 제2셀접합(36b)을 포함한다. 여기서, 게이트패턴(200) 아래에는 게이트산화막(31)이 형성되고, 게이트패턴(200)을 구성하는 물질은 게이트산화막(31) 위에서 적층된 게이트전극(32)과 하드마스크(33)이다. 그리고, 제1셀접합(36a)과 제2셀접합(36b)은 N형 불순물이 도핑된 것이다.
도 2에서, 리세스된 제1활성영역(101a)과 제2활성영역(102)은 200Å∼600Å 범위의 단차를 갖고, 이 단차에 의해 게이트패턴(200) 아래에서 정의되는 채널의 길이가 길어진다. 즉, 게이트패턴(200)이 리세스된 제1활성영역(101a)과 제2활성영역(102)에 걸쳐서 형성되므로 채널 길이가 리세스된 제1활성영역(101a)과 제2활성영역(102)의 단차만큼 더욱 길어진다. 즉, 종래 평판 트랜지스터의 채널길이가 'CH1'이라고 하면, 본 발명의 실시예에 따른 트랜지스터의 채널길이는 'CH2'가 되고, 'CH2'는 'CH1'에 비해 리세스된 제1활성영역(101a)의 깊이만큼 더 길다.
그리고, 제2활성영역(102)에 비해 단차가 낮은 리세스된 제1활성영역(101a)에는 스토리지노드콘택이 연결될 제2셀접합(36b)이 형성되고, 제2활성영역(102)에는 비트라인콘택이 연결될 제1셀접합(36a)이 형성된다.
그리고, 리세스된 제1활성영역(101a)과 소자분리막(25)간에도 단차가 발생되는데, 이때 단차는 -50Å∼+150Å 범위이다. 여기서, 리세스된 제1활성영역(101a)과 소자분리막(25)간에 단차가 발생하는 이유는 후속 제조 방법에서 설명하겠지만, 리세스된 제1활성영역(101a)을 형성하기 위한 리세스패턴의 식각공정 및 후속으로 진행되는 여러번의 세정 공정에 의해 결정된다.
상술한 도 2에 따르면, 본 발명의 셀트랜지스터는 게이트패턴(200)이 스텝게이트 구조를 갖고, 소스(또는 드레인) 역할을 하는 제1셀접합(36a)과 드레인(또는 소스) 역할을 하는 제2셀접합(36b)이 단차를 갖는 리세스된 제1활성영역(101a)과 제2활성영역(102)에 각각 형성되어 비대칭(Asymmetric) 구조를 갖는다.
도 3a 내지 도 3f는 도 2에 도시된 비대칭셀트랜지스터를 포함하는 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 형성한다. 여기서, 패드질화막(23)은 이후의 식각 저지막의 역할을 하고 또한 이후의 화학적기계적연마(CMP) 공정시 연마 스톱층(stop layer)의 역할도 한다. 바람직하게 패드산화막(22)은 50Å∼100Å 두께를 갖는 실리콘산화막(SiO2)이고, 패드질화막(23)은 700Å∼1400Å 정도의 두께를 가지는 실리콘질화막(Si3N4)이다.
다음에, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리마스크(ISO mask, 도시 생략)를 형성한 후, 소자분리마스크를 식각배리 어로 하여 패드질화막(23)과 패드산화막(22)을 차례로 식각한다.
다음에, 소자분리마스크를 제거한 후, 패드질화막(23)을 하드마스크로 이용하여 패드산화막(22) 식각후 노출된 반도체 기판(21), 즉 소자분리지역을 소정 깊이로 식각하여 트렌치(24)를 형성한다.
다음으로, 트렌치(24)를 채울때까지 전면에 갭필절연막(25)을 증착하고, CMP 공정을 진행한다. 이때, 패드질화막(23)이 CMP 공정시 연마정지층 역할을 하고, 갭필절연막(25) 증착전에 잘 알려진 바와 같이 측벽산화, 라이너질화막 공정이 진행될 수 있으며, 갭필절연막(25)을 HDP(High Density Plasma) 방법으로 증착한 산화막(HDP 산화막)이다.
상기 갭필절연막(25)은 소자분리막 역할을 하므로, 이하 갭필절연막(25)을 '소자분리막(25)'이라고 약칭하기로 하며, 소자분리막(25)에 의해 나머지 반도체기판(21)은 활성영역(100)으로 정의되며, 활성영역(100)은 표면이 평판 형태이다.
도 3b에 도시된 바와 같이, 패드질화막(23)과 패드산화막(22)을 스트립한다. 이때, 패드질화막(23)은 인산용액(H3PO4)을 이용하여 스트립하고, 패드산화막(22)은 HF 용액을 이용하여 스트립한다.
이어서, 활성영역(100)의 표면 상에 셀산화(Cell oxidation) 공정을 진행하여 셀산화막(26)을 50Å∼100Å 두께로 형성한다.
다음으로, 셀산화막(26) 상부에 반사방지막(Organic Anti-Reflecitve Coating layer, 27)을 형성하고, 반사방지막(27) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크(28)를 형성한다.
이때, 마스크(28)는 스토리지노드가 연결될 활성영역을 일정 깊이로 리세스시키기 위한 리세스마스크 역할을 하는 것이다.
다음으로, 마스크(28)를 식각배리어로 하여 반사방지막(27)과 셀산화막(26)을 차례로 식각한다.
이때, 반사방지막(27)은 단독으로 식각하는데, CF4/CHF3/O2의 혼합가스를 이용하고, 소자분리막(25)으로 사용된 HDP 산화막과의 선택비를 1:1 수준으로 조절하여 소자분리막(25)과 활성영역(100)의 높이를 조절한다.
도 4는 본 발명의 실시예에 따른 반사방지막 단독식각후 상태를 나타낸 사진으로서, 반사방지막의 식각타겟을 600Å으로 하고, 셀산화막을 50Å 두께로 형성한 경우이다.
도 3c에 도시된 바와 같이, 마스크(28)를 식각배리어로 셀산화막(26) 식각후 노출된 활성영역(100)의 일정 부분을 소정 깊이로 식각하여 라인/스페이스(Line/Space) 형상의 리세스패턴(29)을 형성한다.
이때, 리세스패턴(29)의 깊이는 200Å∼600Å 범위로 조절하여, 스토리지노드콘택이 연결된 제1활성영역(101)과 비트라인콘택이 연결된 제2활성영역(102) 사이에 단차(d)가 200Å∼600Å 범위가 되도록 한다. 즉, 제2활성영역(102)에 비해 제1활성영역(101)이 200Å∼600Å 정도 더 낮은 위치에 형성된다.
위와 같이, 리세스패턴(29)을 형성하므로써 스토리지노드콘택이 연결될 제1 활성영역(101)은 리세스된 표면을 가져, 제1활성영역(101)과 제2활성영역(102)은 비대칭 구조를 갖는다. 이하, 리세스패턴(29)이 형성된 제1활성영역(101)을 '리세스된 제1활성영역(101a)'이라고 약칭하기로 한다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 리세스패턴의 형성 상태를 나타낸 사진이다.
도 5a를 참조하면, 1300W/275W(소스파워/바이어스파워) 조건의 레시피로 식각하여 리세스패턴의 깊이가 450Å∼460Å 정도로 형성되고 있다.
도 5b를 참조하면, 15mtorr/800W/275W(압력/소스파워/바이어스파워) 조건의 레시피로 식각하여 리세스패턴의 깊이가 360Å∼380Å 정도로 형성되고 있다. 도 5b에서는 리세스패턴 주변의 소자분리막이 리세스패턴과 동일 평면을 가짐을 알 수 있는데, 이는 마스크로 사용된 감광막과 소자분리막인 산화막간 선택비가 1:1이기 때문이다.
도 5c를 참조하면, 15mtorr/800W/175W(압력/소스파워/바이어스파워) 조건의 레시피로 식각하여 리세스패턴의 깊이가 270Å∼280Å 정도로 형성되고 있다.
도 3d에 도시된 바와 같이, 마스크(28)를 잔류시킨 상태에서 리세스된 제1활성영역(101a)에 대해 추가로 등방성식각 방법으로 식각하여 리세스된 제1활성영역(101a)의 탑코너(즉, 제1활성영역과 제2활성영역의 경계부분)를 라운딩(Rounding)처리한다. 이상의 공정을 CDE(Chemical Dry Etch) 공정이라고 한다.
이때, 리세스된 제1활성영역(101a)의 모서리를 라운딩 처리하기 위한 등방성 식각은 다운스트림(Down stream) 방식으로 하되, 플라즈마 방식을 마이크로웨이브 (Microwave) 또는 ICP 형태로 하여 소프트(soft) 식각한다. 예컨대, 등방성식각 조건은 CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하여 식각하며, 식각속도가 150Å/분(min)이 되도록 제어한다.
위와 같은 라운딩처리 공정시에 소자분리막(25)에 인접하는 리세스된 제1활성영역(101a)의 에지 부분에서 발생될 수 있는 측면 실리콘 스트링어(side silicon stringer)를 제거할 수 있는 부가적인 효과를 얻는다.
도 3e에 도시된 바와 같이, 마스크(28)와 반사방지막(27)을 스트립하고, 연속해서 셀산화막(26)을 제거한다. 여기서, 마스크(28)는 감광막으로 형성하므로 통상적인 산소플라즈마를 이용하여 스트립하는데 이때 반사방지막(27)도 동시에 스트립된다. 그리고, 셀산화막(26)은 습식케미컬을 이용하여 제거하는데, BOE(Buffered Oxide Etchant, NH4F:HF), HF 또는 SC-1(NH4OH:H2O2:H2
O) 용액을 이용한다.
이어서, 등방성식각이 진행되어 모서리(제1활성영역과 제2활성영역의 경계지역)가 라운딩처리된 리세스된 제1활성영역(101a)을 포함한 전면에 희생산화막(30)을 형성한다. 이때, 희생산화막(30)은 웰 및 문턱전압 조절을 위해 진행하는 이온주입공정들(well implant & Vt implant)에서 활성영역 표면에 결함이 발생되는 것을 방지하고자 도입된 것으로, 공지된 스크린산화막(screen oxide) 또는 Vt 산화막(Vt oxide)이다.
상기한 희생산화막(30)은 800℃∼1000℃ 온도 범위의 건식산화(Dry oxidation) 공정을 통해 형성하되, 50Å∼120Å 두께로 범위로 형성한다.
다음으로, 희생산화막(30)을 잔류시킨 상태에서 웰 및 문턱전압 조절을 위해 이온주입공정을 진행한다.
도 3f에 도시된 바와 같이, 희생산화막(30)을 스트립한 후, 게이트산화막 전세정 공정을 진행하고, 전면에 게이트산화막(31)을 형성한다. 이때, 게이트산화막(31)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.
이어서, 게이트산화막(31) 상에 게이트전극(32) 및 하드마스크(33)의 순서로 적층되는 게이트패턴(200)을 형성한다.
이와 같은 게이트패턴(200)은 활성영역 상부를 가로지르는 형태로 형성되는데, 단차가 발생된 리세스된 제1활성영역(101a)과 제2활성영역(102)에 모두 걸쳐서 형성되어 스텝게이트(Step-gate) 구조를 갖는다.
하나의 게이트패턴(200)을 중심으로 자세히 살펴보면, 게이트패턴(200)의 일측면은 리세스된 제1활성영역(101a)의 바닥에 이르고, 타측면은 제2활성영역(102)의 표면에 이르러 리세스된 제1활성영역(101a)과 제2활성영역(102)의 경계부분 상부에 형성되기 때문에, 게이트패턴(200)은 평판 형태가 아니라 스텝 구조를 갖는다.
위와 같이, 게이트패턴(200)은 리세스된 제1활성영역(101a)과 평평한 제2활성영역(102) 모두에 걸쳐서 형성되어 스텝게이트 구조를 가지므로 게이트패턴(200)에 의해 정의되는 채널은 종래 평판 트랜지스터의 채널길이에 비해 더 늘어난다.
즉, 종래 평판 트랜지스터의 채널길이가 'CH1'이라고 하면, 본 발명의 실시예에 따른 트랜지스터의 채널길이는 'CH2'가 되고, 'CH2'는 'CH1'에 비해 리세스 (29)의 깊이만큼 더 길다.
도 3g에 도시된 바와 같이, 게이트패턴(200)을 포함한 전면에 게이트스페이서 역할을 하는 절연막들(산화막과 질화막의 적층)을 증착한 후 스페이서 식각을 진행하여 게이트패턴(200)의 양측벽에 접하는 이중 게이트스페이서, 즉 산화막스페이서(34)와 질화막스페이서(35)를 형성한다.
다음으로, 게이트스페이서가 형성된 구조물의 전면에 대해 셀접합을 형성하기 위한 N형 불순물(인 또는 비소)의 이온주입을 진행하여 게이트패턴(200) 사이의 제2활성영역(102)에 제1셀접합(36a)을 형성하고, 게이트패턴(200)과 소자분리막(25) 사이에 제2셀접합(36b)을 형성한다. 즉, 제2셀접합(36b)은 리세스된 제1활성영역(101a)에 형성되고, 제1셀접합(36a)은 리세스된 제1활성영역(101a)보다 높은 단차를 갖는 제2활성영역(102)에 형성된다.
상기 제2활성영역(102)에 형성되는 제1셀접합(36a)은 비트라인콘택이 연결될 것이고, 리세스된 제1활성영역(101a)에 형성되는 제2셀접합(36b)은 스토리지노드콘택이 연결될 것이다.
상술한 실시예에 따르면, 본 발명의 셀트랜지스터는 게이트패턴(200)이 스텝게이트 구조를 갖고, 소스(또는 드레인) 역할을 하는 제2셀접합(36b)과 드레인(또는 소스) 역할을 하는 제1셀접합(36a)이 단차를 갖는 리세스된 제1활성영역(101a)과 제2활성영역(102)에 각각 형성되어 비대칭(Asymmetric) 구조를 갖는다. 즉, 비트라인콘택이 연결되는 제2활성영역(102)은 노리세스(No recess) 구조로 형성하고, 스토리지노드콘택이 연결되는 제1활성영역(101a)은 리세스(Recess) 구조로 형성한다.
위와 같이, 본 발명은 스텝게이트 및 비대칭 구조를 갖는 셀트랜지스터를 제공하도록 제1활성영역(101a)을 리세스 구조로 형성하므로써 즉, 게이트패턴(200) 아래에 정의되는 채널영역을 스텝 구조로 형성하고 이를 라운딩처리하므로써 제1셀접합(36a)에 이온주입된 불순물의 누설로 인한 누설전류를 억제하여 소자의 리프레시를 향상시킨다.
한편, 리세스된 제1활성영역(101a)과 소자분리막(25)간에도 단차가 발생되는데, 이때 단차는 -50Å∼+150Å 범위이다. 여기서, 리세스된 제1활성영역(101a)과 소자분리막(25)간에 단차가 발생하는 이유는 리세스패턴(29)을 형성하기 위한 식각공정 및 후속으로 진행되는 여러번의 세정 공정(CMP 후속 세정, 셀산화막 제거, 희생산화막 제거, 게이트산화막 전세정 등)의 시간 조절에 의해 결정된다. 즉, 게이트패턴을 형성하기 전에 게이트산화막 전세정(Gate oxide pre cleaning) 공정을 진행하되, 게이트산화막 전세정공정까지 진행된 제1활성영역과 상기 소자분리막간 단차가 -50Å∼+150Å 범위이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 스토리지노드콘택이 연결될 활성영역(리세스된 활성영역)과 비트라인콘택이 연결될 활성영역간에 단차를 주어 스텝게이트 구조를 구현하므로써 후속 공정에서 이온주입된 도펀트의 누설전류를 억제하여 소자의 리프레시 특성을 향상시킬 수 있는 효과가 있다.
Claims (18)
- 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판;상기 제1활성영역과 제2활성영역의 경계지역 상부에 형성되되, 일측면은 상기 제1활성영역의 일부분까지 연장되고 타측면은 상기 제2활성영역의 일부분까지 연장되어 스텝 구조를 갖는 게이트패턴;상기 게이트패턴의 양측벽에 형성된 게이트스페이서;상기 게이트스페이서 일측의 상기 제1활성영역 내에 형성되며 스토리지노드콘택이 연결되는 제1셀접합; 및상기 게이트스페이서 타측의 상기 제2활성영역 내에 형성되며 비트라인콘택이 연결되는 제2셀접합을 포함하고,상기 제1활성영역과 상기 제2활성영역의 경계지역은 라운딩처리된 반도체 소자.
- 제1항에 있어서,상기 제1활성영역과 상기 제2활성영역간 단차는,200Å∼600Å 범위인 것을 특징으로 하는 반도체 소자.
- 삭제
- 제1항에 있어서,상기 제1활성영역과 상기 소자분리막간 단차는,-50Å∼+150Å 범위인 것을 특징으로 하는 반도체 소자.
- 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판을 준비하는 단계;상기 제1활성영역과 상기 제2활성영역의 경계 지역을 라운딩처리하는 단계;상기 라운딩처리된 경계지역을 포함한 전면에 게이트절연막을 형성하는 단계;상기 제1활성영역과 제2활성영역의 경계지역 상부의 게이트절연막 상에 일측면은 상기 제1활성영역의 일부분까지 연장되고 타측면은 상기 제2활성영역의 일부분까지 연장되어 스텝 구조를 갖는 게이트패턴을 형성하는 단계;상기 게이트패턴의 양측벽에 게이트스페이서를 형성하는 단계; 및상기 게이트스페이서 외측의 상기 제1활성영역에 제1셀접합을 형성함과 동시 에 상기 제2활성영역에 제2셀접합을 형성하는 단계를 포함하는 반도체소자의 제조 방법.
- 제5항에 있어서,상기 반도체 기판을 준비하는 단계는,상기 반도체 기판의 소정영역에 소자분리막을 형성하는 단계; 및상기 소자분리막에 의해 정의되는 활성영역 중 상기 소자분리막에 인접하는 부분을 소정 깊이로 식각하여 리세스된 상기 제1활성영역을 정의하고, 상기 제1활성영역을 제외한 나머지 부분을 제2활성영역으로 정의하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제6항에 있어서,상기 제2활성영역과 상기 제1활성영역간 단차는200Å∼600Å 범위인 것을 특징으로 하는 반도체소자의 제조 방법.
- 제6항에 있어서,상기 리세스된 제1활성영역을 정의하기 위한 식각은,상기 소자분리막을 포함한 반도체 기판 상부에 제1절연막을 형성하는 단계;상기 제1절연막 상에 반사방지막을 형성하는 단계;상기 반사방지막 상에 감광막을 이용한 마스크를 형성하는 단계;상기 마스크를 식각배리어로 반사방지막을 단독으로 식각하는 단계;상기 마스크를 식각배리어로 제1절연막을 식각하는 단계;상기 마스크를 제거하는 단계; 및상기 식각처리된 반사방지막을 식각배리어로 상기 반도체 기판을 소정 깊이로 식각하여 상기 리세스된 제1활성영역을 정의하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 식각처리된 반사방지막을 식각배리어로 상기 반도체 기판을 소정 깊이로 식각하는 단계는,CF4/CHF3/O2의 혼합가스를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제9항에 있어서,상기 CF4/CHF3/O2의 혼합가스를 이용한 식각시, 상기 소자분리막과의 선택비를 1:1 수준으로 조절하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제5항에 있어서,상기 게이트패턴을 형성하는 단계는,상기 게이트패턴을 형성하기 전에 게이트산화막 전세정공정을 진행하되, 상기 게이트산화막 전세정공정까지 진행된 상기 제1활성영역과 상기 소자분리막간 단차가 -50Å∼+150Å 범위인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 제1활성영역과 상기 제2활성영역의 경계 지역을 라운딩처리하는 단계는,등방성 식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제12항에 있어서,상기 등방성 식각은, 다운스트림 방식으로 하되, 플라즈마 소스를 마이크로 웨이브 또는 ICP 형태로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제13항에 있어서상기 등방성식각은, CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제5항에 있어서,상기 라운딩처리 단계후에,상기 라운딩처리된 경계지역을 포함한 전면에 희생막을 형성하는 단계;상기 희생막을 잔류시킨 상태에서 상기 반도체 기판에 웰 및 문턱전압조절을 위한 이온주입을 진행하는 단계; 및상기 희생막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제15항에 있어서,상기 희생막은, 건식산화 공정으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제15항에 있어서,상기 희생막은 800℃∼900℃ 범위의 온도에서 50Å∼120Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제5항에 있어서,상기 게이트절연막은, 850℃∼1000℃ 범위의 온도에서 건식산화방법으로 100Å∼150Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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