JP2001119020A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 278
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 167
- 239000000758 substrate Substances 0.000 claims description 80
- 238000002955 isolation Methods 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 27
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000000630 rising effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 111
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 28
- 229910052814 silicon oxide Inorganic materials 0.000 description 28
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 19
- 229910052796 boron Inorganic materials 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 230000000694 effects Effects 0.000 description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910052698 phosphorus Inorganic materials 0.000 description 12
- 239000011574 phosphorus Substances 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 238000009826 distribution Methods 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 229910015900 BF3 Inorganic materials 0.000 description 9
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 101150000715 DA18 gene Proteins 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229930195181 polisin Natural products 0.000 description 1
- AAEVYOVXGOFMJO-UHFFFAOYSA-N prometryn Chemical compound CSC1=NC(NC(C)C)=NC(NC(C)C)=N1 AAEVYOVXGOFMJO-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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Abstract
(57)【要約】
【課題】 埋め込み型チャネルを有する半導体装置にお
いて、微細化されても、パンチスルー耐圧が高く、しき
い値電圧の上昇が抑制された半導体装置およびその製造
方法を得ることを目的とする。 【解決手段】 パンチスルーストッパ層６１およびカウ
ンタードープ層７に加えて、カウンタードープ層７より
も浅い部分に不純物濃度ピークを有するカウンタードー
プ層７１を形成する。
いて、微細化されても、パンチスルー耐圧が高く、しき
い値電圧の上昇が抑制された半導体装置およびその製造
方法を得ることを目的とする。 【解決手段】 パンチスルーストッパ層６１およびカウ
ンタードープ層７に加えて、カウンタードープ層７より
も浅い部分に不純物濃度ピークを有するカウンタードー
プ層７１を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ（Metal
Oxide Silicon）型半導体装置およびその製造方法に関
し、特に、埋め込みチャネル型の半導体装置およびその
製造方法に関するものである。
Oxide Silicon）型半導体装置およびその製造方法に関
し、特に、埋め込みチャネル型の半導体装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】近年、設計技術やプロセス技術の進歩に
より、従来は別々に製造されていた複数の集積回路を同
一チップ内に搭載した高度な集積回路の製造が可能にな
ってきており、集積回路の高集積化と同時に１チップ化
による高速化が図られている。ＳＲＡＭ（Static Rando
m Access Memory）やＤＲＡＭ（Dynamic Random Access
Memory）に代表される半導体記憶装置も、ＭＰＵ（Micr
o Processing Unit）を始めとする高度な集積論理回路
（ロジック回路）と同一チップ内に形成されるようにな
って来ており、このような集積回路を製造するために
は、目的によって構造の異なる複数のＭＯＳ型の電界効
果素子を一つのチップの中に作り込む必要がある。
より、従来は別々に製造されていた複数の集積回路を同
一チップ内に搭載した高度な集積回路の製造が可能にな
ってきており、集積回路の高集積化と同時に１チップ化
による高速化が図られている。ＳＲＡＭ（Static Rando
m Access Memory）やＤＲＡＭ（Dynamic Random Access
Memory）に代表される半導体記憶装置も、ＭＰＵ（Micr
o Processing Unit）を始めとする高度な集積論理回路
（ロジック回路）と同一チップ内に形成されるようにな
って来ており、このような集積回路を製造するために
は、目的によって構造の異なる複数のＭＯＳ型の電界効
果素子を一つのチップの中に作り込む必要がある。
【０００３】ＭＯＳ型の電界効果素子には、電子がキャ
リアとなるｎＭＯＳＦＥＴ（negative Metal Oxide Sil
icon field Effect Transistor）と、正孔がキャリアと
なるｐＭＯＳＦＥＴ（positive Metal Oxide Silicon f
ield Effect Transistor）があり、これらのトランジス
タの組み合わせで回路が構成されている。これらのトラ
ンジスタを同一チップ内に形成する際には、工程の簡略
化を図るためにゲート電極に含まれる不純物をともにｎ
型として、ｎＭＯＳＦＥＴは表面チャネル型にするとと
もに、ｐＭＯＳＦＥＴは埋め込みチャネル型として、ゲ
ート電極からの垂直電界によってさらに正孔の移動度が
低下するのを抑制している。このような埋め込みチャネ
ル型のｐＭＯＳＦＥＴは例えば、特開平１−２１４，１
６９号公報などに開示されており、２種類以上の不純物
の注入によって、チャネル領域の不純物濃度分布が、表
面へ行くほど高くなるように形成された半導体装置およ
びその製造方法が開示されている。さらに、素子の微細
化に伴って、ソース・ドレイン領域底部で、ソース領域
からドレイン領域へと、ゲート電極で制御できない、パ
ンチスルーと呼ばれる電流が発生するため、その抑制の
ために、ソース・ドレイン領域底部の半導体基板中に、
半導体基板と同一導電型で高濃度の不純物領域を形成し
た半導体装置が例えば、特開平２−２０３，５６６号公
報などに開示されている。また、パンチスルー抑制のた
めに、半導体基板表面をソース・ドレイン領域と同一導
電型で低濃度の不純物層としている半導体装置が特開平
４−１９２，３６１号公報などに開示されている。
リアとなるｎＭＯＳＦＥＴ（negative Metal Oxide Sil
icon field Effect Transistor）と、正孔がキャリアと
なるｐＭＯＳＦＥＴ（positive Metal Oxide Silicon f
ield Effect Transistor）があり、これらのトランジス
タの組み合わせで回路が構成されている。これらのトラ
ンジスタを同一チップ内に形成する際には、工程の簡略
化を図るためにゲート電極に含まれる不純物をともにｎ
型として、ｎＭＯＳＦＥＴは表面チャネル型にするとと
もに、ｐＭＯＳＦＥＴは埋め込みチャネル型として、ゲ
ート電極からの垂直電界によってさらに正孔の移動度が
低下するのを抑制している。このような埋め込みチャネ
ル型のｐＭＯＳＦＥＴは例えば、特開平１−２１４，１
６９号公報などに開示されており、２種類以上の不純物
の注入によって、チャネル領域の不純物濃度分布が、表
面へ行くほど高くなるように形成された半導体装置およ
びその製造方法が開示されている。さらに、素子の微細
化に伴って、ソース・ドレイン領域底部で、ソース領域
からドレイン領域へと、ゲート電極で制御できない、パ
ンチスルーと呼ばれる電流が発生するため、その抑制の
ために、ソース・ドレイン領域底部の半導体基板中に、
半導体基板と同一導電型で高濃度の不純物領域を形成し
た半導体装置が例えば、特開平２−２０３，５６６号公
報などに開示されている。また、パンチスルー抑制のた
めに、半導体基板表面をソース・ドレイン領域と同一導
電型で低濃度の不純物層としている半導体装置が特開平
４−１９２，３６１号公報などに開示されている。
【０００４】図２０は、従来の半導体装置を示す断面図
であり、図において、１０１はｐ型半導体基板、１０２
は分離酸化膜、１０３はゲート酸化膜、１０４はｎ型の
不純物を含むゲート電極、１０５１はＮウェル、 １０
５２はＰウェル、１０６１はｎ型の不純物を含むパンチ
スルーストッパ層、１０６２はｐ型の不純物を含むパン
チスルーストッパ層、１０７はｐ型の不純物を含むカウ
ンタードープ層、１０８１ないし１０８４はｐ型ソース
・ドレイン領域、１０９１ないし１０９４はｎ型ソース
・ドレイン領域、１０１０はサイドウォールスペーサ
ー、１０１１および１０１４は層間絶縁膜、１０１２お
よび１０１３は配線である。図を参照して、ｐＭＯＳＦ
ＥＴおよびｎＭＯＳＦＥＴのゲート電極１０４には、ｎ
型の不純物が導入されているため、ｐＭＯＳＦＥＴにボ
ロンなどのｐ型の不純物をイオン注入することによって
カウンタードープ層１０７を形成して、しきい値電圧の
上昇を抑制している。図２１は従来の半導体装置を示す
断面図であり、図２０に示したｐＭＯＳ領域を拡大した
ものである。図を参照して、パンチスルーストッパ層１
０６１は、ソース・ドレイン領域８１ないし８４底部
（図中ａ点）でのパンチスルーを抑制するために形成さ
れているが、半導体基板１の表面での濃度が高くなる
と、しきい値が上昇してしまうため、ソース・ドレイン
領域底部近傍に不純物濃度ピークを持つように形成され
ている。ここでは、ＬＤＤ構造のトランジスタを例示し
ているが、ＬＤＤ構造でないトランジスタの場合も同様
であり、ｎＭＯＳ領域のパンチスルーストッパ層１０６
２についても同様の構造となっている。
であり、図において、１０１はｐ型半導体基板、１０２
は分離酸化膜、１０３はゲート酸化膜、１０４はｎ型の
不純物を含むゲート電極、１０５１はＮウェル、 １０
５２はＰウェル、１０６１はｎ型の不純物を含むパンチ
スルーストッパ層、１０６２はｐ型の不純物を含むパン
チスルーストッパ層、１０７はｐ型の不純物を含むカウ
ンタードープ層、１０８１ないし１０８４はｐ型ソース
・ドレイン領域、１０９１ないし１０９４はｎ型ソース
・ドレイン領域、１０１０はサイドウォールスペーサ
ー、１０１１および１０１４は層間絶縁膜、１０１２お
よび１０１３は配線である。図を参照して、ｐＭＯＳＦ
ＥＴおよびｎＭＯＳＦＥＴのゲート電極１０４には、ｎ
型の不純物が導入されているため、ｐＭＯＳＦＥＴにボ
ロンなどのｐ型の不純物をイオン注入することによって
カウンタードープ層１０７を形成して、しきい値電圧の
上昇を抑制している。図２１は従来の半導体装置を示す
断面図であり、図２０に示したｐＭＯＳ領域を拡大した
ものである。図を参照して、パンチスルーストッパ層１
０６１は、ソース・ドレイン領域８１ないし８４底部
（図中ａ点）でのパンチスルーを抑制するために形成さ
れているが、半導体基板１の表面での濃度が高くなる
と、しきい値が上昇してしまうため、ソース・ドレイン
領域底部近傍に不純物濃度ピークを持つように形成され
ている。ここでは、ＬＤＤ構造のトランジスタを例示し
ているが、ＬＤＤ構造でないトランジスタの場合も同様
であり、ｎＭＯＳ領域のパンチスルーストッパ層１０６
２についても同様の構造となっている。
【０００５】
【発明が解決しようとする課題】しかしながら、さらに
微細化が進むにつれて、ソース・ドレイン間距離が短く
なり、パンチスルーが発生しやすくなって来ており、パ
ンチスルーストッパ層の不純物濃度を高くすることによ
ってその抑制を図っているが、パンチスルーストッパ層
の不純物濃度を高くすると、しきい値が上昇してしまう
という問題点があった。そして、このしきい値の上昇を
抑えるためにカウンタードープ層１０７の濃度を高くす
ると、カウンタードープ層１０７を通って（図２１中ｂ
点）、パンチスルーしてしまうという問題点があった。
微細化が進むにつれて、ソース・ドレイン間距離が短く
なり、パンチスルーが発生しやすくなって来ており、パ
ンチスルーストッパ層の不純物濃度を高くすることによ
ってその抑制を図っているが、パンチスルーストッパ層
の不純物濃度を高くすると、しきい値が上昇してしまう
という問題点があった。そして、このしきい値の上昇を
抑えるためにカウンタードープ層１０７の濃度を高くす
ると、カウンタードープ層１０７を通って（図２１中ｂ
点）、パンチスルーしてしまうという問題点があった。
【０００６】本発明は、上記した課題を解決するために
なされたもので、微細化されても、パンチスルーの発生
が抑制されるとともに、しきい値の上昇も防止されて駆
動能力の高い半導体装置およびその製造方法を得ること
を目的とするものである。
なされたもので、微細化されても、パンチスルーの発生
が抑制されるとともに、しきい値の上昇も防止されて駆
動能力の高い半導体装置およびその製造方法を得ること
を目的とするものである。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板の主表面に分離絶縁膜に囲まれて配設
された第１導電型の半導体領域と、半導体領域の主表面
に所定の距離を隔てて形成された第２導電型のソース領
域およびドレイン領域と、ソース領域およびドレイン領
域に挟まれる領域と対向するように半導体領域の主表面
上にゲート絶縁膜を介在して形成された第１導電型のゲ
ート電極と、ソース領域およびドレイン領域に挟まれた
半導体領域の主表面近傍内部に形成され、第１の濃度ピ
ークを有する第１導電型の第１の不純物領域と、第１の
濃度ピークよりも浅い半導体領域の主表面近傍内部に第
２の濃度ピークを有する第２導電型の第２の不純物領域
と、第２の濃度ピークよりも浅い半導体領域の主表面近
傍内部に第３の濃度ピークを有する第２導電型の第３の
不純物領域とを備えたものであり、微細化されても、第
１の不純物領域によってソース・ドレイン領域底部間で
のパンチスルーを抑制できるとともに、第２および第３
の不純物領域によって、第２の不純物領域内でのパンチ
スルーの発生も抑制することができる。
置は、半導体基板の主表面に分離絶縁膜に囲まれて配設
された第１導電型の半導体領域と、半導体領域の主表面
に所定の距離を隔てて形成された第２導電型のソース領
域およびドレイン領域と、ソース領域およびドレイン領
域に挟まれる領域と対向するように半導体領域の主表面
上にゲート絶縁膜を介在して形成された第１導電型のゲ
ート電極と、ソース領域およびドレイン領域に挟まれた
半導体領域の主表面近傍内部に形成され、第１の濃度ピ
ークを有する第１導電型の第１の不純物領域と、第１の
濃度ピークよりも浅い半導体領域の主表面近傍内部に第
２の濃度ピークを有する第２導電型の第２の不純物領域
と、第２の濃度ピークよりも浅い半導体領域の主表面近
傍内部に第３の濃度ピークを有する第２導電型の第３の
不純物領域とを備えたものであり、微細化されても、第
１の不純物領域によってソース・ドレイン領域底部間で
のパンチスルーを抑制できるとともに、第２および第３
の不純物領域によって、第２の不純物領域内でのパンチ
スルーの発生も抑制することができる。
【０００８】また、半導体基板の主表面に分離絶縁膜に
囲まれて配設された第１導電型の半導体領域と、半導体
領域の主表面に所定の距離を隔てて形成された第２導電
型の第１のソース領域およびドレイン領域と、第１のソ
ース領域およびドレイン領域に挟まれる領域と対向する
ように半導体領域の主表面上にゲート絶縁膜を介在して
形成された第１導電型のゲート電極と、第１のソース領
域およびドレイン領域に挟まれた半導体領域の主表面近
傍内部に形成され、第１の濃度ピークを有する第１導電
型の第１の不純物領域と、第１の濃度ピークよりも浅い
半導体領域の主表面近傍内部に第２の濃度ピークを有す
る第２導電型の第２の不純物領域と、第１のソース領域
およびドレイン領域に挟まれる半導体領域の主表面に所
定の距離を隔てて形成され、第２の不純物濃度ピークよ
りも浅い半導体領域の主表面近傍内部に濃度ピークを有
する第２導電型の第２のソースおよびドレイン領域とを
備えたものであり、第１のソース領域およびドレイン領
域底部間でのパンチスルーは第１の不純物領域によって
抑制されるとともに、第２のソース領域およびドレイン
領域が第２の不純物領域よりも浅く形成されていること
によって、この第２のソース領域およびドレイン領域底
部間でのパンチスルーが抑制される。
囲まれて配設された第１導電型の半導体領域と、半導体
領域の主表面に所定の距離を隔てて形成された第２導電
型の第１のソース領域およびドレイン領域と、第１のソ
ース領域およびドレイン領域に挟まれる領域と対向する
ように半導体領域の主表面上にゲート絶縁膜を介在して
形成された第１導電型のゲート電極と、第１のソース領
域およびドレイン領域に挟まれた半導体領域の主表面近
傍内部に形成され、第１の濃度ピークを有する第１導電
型の第１の不純物領域と、第１の濃度ピークよりも浅い
半導体領域の主表面近傍内部に第２の濃度ピークを有す
る第２導電型の第２の不純物領域と、第１のソース領域
およびドレイン領域に挟まれる半導体領域の主表面に所
定の距離を隔てて形成され、第２の不純物濃度ピークよ
りも浅い半導体領域の主表面近傍内部に濃度ピークを有
する第２導電型の第２のソースおよびドレイン領域とを
備えたものであり、第１のソース領域およびドレイン領
域底部間でのパンチスルーは第１の不純物領域によって
抑制されるとともに、第２のソース領域およびドレイン
領域が第２の不純物領域よりも浅く形成されていること
によって、この第２のソース領域およびドレイン領域底
部間でのパンチスルーが抑制される。
【０００９】さらに、第２の濃度ピークよりも浅い半導
体領域の主表面近傍内部に第３の濃度ピークを有する第
２導電型の第３の不純物領域とを備えたことを特徴とす
るものであり、ゲート電極による制御性および駆動能力
が向上する。
体領域の主表面近傍内部に第３の濃度ピークを有する第
２導電型の第３の不純物領域とを備えたことを特徴とす
るものであり、ゲート電極による制御性および駆動能力
が向上する。
【００１０】また、第３の濃度ピークが半導体領域主表
面に位置することを特徴とするものであり、さらに駆動
能力が向上する。
面に位置することを特徴とするものであり、さらに駆動
能力が向上する。
【００１１】加えて、第１の導電型がｎ型で、第２の導
電型がｐ型であり、半導体基板の主表面に配設され、分
離絶縁膜を介して第１導電型の半導体領域に隣接する第
２導電型の半導体領域と、第２導電型の半導体領域の主
表面に所定の距離を隔てて形成された第１導電型のソー
ス領域およびドレイン領域と、第１導電型のソース領域
およびドレイン領域に挟まれる領域と対向するように第
２導電型の半導体領域の主表面上にゲート絶縁膜を介在
して形成された第１導電型のゲート電極と、第１導電型
のソース領域およびドレイン領域に挟まれた第２導電型
の半導体領域の主表面近傍内部に形成された第２導電型
の不純物領域とをさらに備えたことを特徴とするもので
あり、しきい値の上昇とパンチスルーが抑制された埋め
込みチャネル型のｐＭＯＳトランジスタをＣＭＯＳトラ
ンジスタに適用しているので、ｎＭＯＳトランジスタと
ともにゲート電極をｎ型にすることができ、簡単な工程
で、しきい値の上昇およびパンチスルーが抑制されたＣ
ＭＯＳトランジスタを得ることができる。
電型がｐ型であり、半導体基板の主表面に配設され、分
離絶縁膜を介して第１導電型の半導体領域に隣接する第
２導電型の半導体領域と、第２導電型の半導体領域の主
表面に所定の距離を隔てて形成された第１導電型のソー
ス領域およびドレイン領域と、第１導電型のソース領域
およびドレイン領域に挟まれる領域と対向するように第
２導電型の半導体領域の主表面上にゲート絶縁膜を介在
して形成された第１導電型のゲート電極と、第１導電型
のソース領域およびドレイン領域に挟まれた第２導電型
の半導体領域の主表面近傍内部に形成された第２導電型
の不純物領域とをさらに備えたことを特徴とするもので
あり、しきい値の上昇とパンチスルーが抑制された埋め
込みチャネル型のｐＭＯＳトランジスタをＣＭＯＳトラ
ンジスタに適用しているので、ｎＭＯＳトランジスタと
ともにゲート電極をｎ型にすることができ、簡単な工程
で、しきい値の上昇およびパンチスルーが抑制されたＣ
ＭＯＳトランジスタを得ることができる。
【００１２】また、半導体基板の主表面に分離絶縁膜に
囲まれて配設された第１導電型の半導体領域と、半導体
領域の主表面に所定の距離を隔てて形成された第２導電
型のソース領域およびドレイン領域と、ソース領域およ
びドレイン領域に挟まれる領域と対向するように半導体
領域の主表面上にゲート絶縁膜を介在して形成された第
１導電型のゲート電極と、ソース領域およびドレイン領
域に挟まれた半導体領域の主表面近傍内部に形成され、
第１の濃度ピークを有する第１導電型の第１の不純物領
域と、第１の濃度ピークよりも浅い半導体領域の主表面
近傍内部に第２の濃度ピークを有する第２導電型の第２
の不純物領域と、ゲート電極の側表面上に形成され、半
導体基板に対して水平方向および垂直方向にほぼ同一の
膜厚を有するサイドウォールスペーサーとを備えたもの
であり、高さと幅の等しいサイドウォールスペーサーを
使って自己整合的に形成されたソース・ドレイン領域
は、ソース・ドレイン領域間で電界が最も強くなる下部
端部が離れた構造となるため、パンチスルー耐圧が向上
する。
囲まれて配設された第１導電型の半導体領域と、半導体
領域の主表面に所定の距離を隔てて形成された第２導電
型のソース領域およびドレイン領域と、ソース領域およ
びドレイン領域に挟まれる領域と対向するように半導体
領域の主表面上にゲート絶縁膜を介在して形成された第
１導電型のゲート電極と、ソース領域およびドレイン領
域に挟まれた半導体領域の主表面近傍内部に形成され、
第１の濃度ピークを有する第１導電型の第１の不純物領
域と、第１の濃度ピークよりも浅い半導体領域の主表面
近傍内部に第２の濃度ピークを有する第２導電型の第２
の不純物領域と、ゲート電極の側表面上に形成され、半
導体基板に対して水平方向および垂直方向にほぼ同一の
膜厚を有するサイドウォールスペーサーとを備えたもの
であり、高さと幅の等しいサイドウォールスペーサーを
使って自己整合的に形成されたソース・ドレイン領域
は、ソース・ドレイン領域間で電界が最も強くなる下部
端部が離れた構造となるため、パンチスルー耐圧が向上
する。
【００１３】また、この発明に係る半導体装置の製造方
法は、半導体基板の主表面に分離絶縁膜を形成する工程
と、分離絶縁膜に取り囲まれた半導体基板の主表面に第
１導電型の半導体領域を形成する工程と、半導体領域の
主表面近傍内部に第１の濃度ピークを有する第１導電型
の第１の不純物領域を形成する工程と、第１の濃度ピー
クよりも浅い半導体領域の主表面近傍内部に第２の濃度
ピークを有し、半導体基板の深さ方向に第１の不純物領
域と重なる第２導電型の第２の不純物領域を形成する工
程と、第２の濃度ピークよりも浅い半導体領域の主表面
近傍内部に第３の濃度ピークを有し、半導体基板の深さ
方向に第１および第２の不純物領域と重なる第２導電型
の第３の不純物領域を形成する工程と、半導体領域の第
１ないし第３の不純物領域が半導体基板の深さ方向に重
なって形成された領域の主表面上に、ゲート絶縁膜を介
して第１導電型のゲート電極を形成する工程と、半導体
領域のゲート電極と対向する領域を挟んだ主表面に所定
の距離を隔てた第２導電型のソース領域およびドレイン
領域を形成する工程とを備えたものであり、ソース領域
およびドレイン領域底部間でのパンチスルーを抑制する
第１の不純物領域と、第２および第３の不純物領域を形
成することができる。加えて、第１の不純物領域と、こ
の第１の不純物領域に接する第２の不純物領域の界面が
急峻なｐｎ接合となるように形成できるため、このｐｎ
接合部分での空乏層の延びを抑制することができる。
法は、半導体基板の主表面に分離絶縁膜を形成する工程
と、分離絶縁膜に取り囲まれた半導体基板の主表面に第
１導電型の半導体領域を形成する工程と、半導体領域の
主表面近傍内部に第１の濃度ピークを有する第１導電型
の第１の不純物領域を形成する工程と、第１の濃度ピー
クよりも浅い半導体領域の主表面近傍内部に第２の濃度
ピークを有し、半導体基板の深さ方向に第１の不純物領
域と重なる第２導電型の第２の不純物領域を形成する工
程と、第２の濃度ピークよりも浅い半導体領域の主表面
近傍内部に第３の濃度ピークを有し、半導体基板の深さ
方向に第１および第２の不純物領域と重なる第２導電型
の第３の不純物領域を形成する工程と、半導体領域の第
１ないし第３の不純物領域が半導体基板の深さ方向に重
なって形成された領域の主表面上に、ゲート絶縁膜を介
して第１導電型のゲート電極を形成する工程と、半導体
領域のゲート電極と対向する領域を挟んだ主表面に所定
の距離を隔てた第２導電型のソース領域およびドレイン
領域を形成する工程とを備えたものであり、ソース領域
およびドレイン領域底部間でのパンチスルーを抑制する
第１の不純物領域と、第２および第３の不純物領域を形
成することができる。加えて、第１の不純物領域と、こ
の第１の不純物領域に接する第２の不純物領域の界面が
急峻なｐｎ接合となるように形成できるため、このｐｎ
接合部分での空乏層の延びを抑制することができる。
【００１４】また、半導体領域の主表面近傍内部に第１
の濃度ピークを有する第１導電型の第１の不純物領域を
形成する工程と、第１の濃度ピークよりも浅い半導体領
域の主表面近傍内部に第２の濃度ピークを有し、半導体
基板の深さ方向に第１の不純物領域と重なる第２導電型
の第２の不純物領域を形成する工程と、半導体領域の第
１ないし第３の不純物領域が半導体基板の深さ方向に重
なって形成された領域の主表面上に、ゲート絶縁膜を介
して第１導電型のゲート電極を形成する工程と、半導体
領域のゲート電極と対向する領域を挟んだ主表面に所定
の距離を隔てて配設され、第２の濃度ピークよりも浅い
半導体領域の主表面近傍内部に濃度ピークを有する第２
導電型の第１のソース領域およびドレイン領域を形成す
る工程と、半導体領域のゲート電極と対向する領域およ
び第１のソース領域およびドレイン領域を挟んだ主表面
に所定の距離を隔てて配設され、第１の濃度ピークより
も深い半導体領域の主表面近傍内部に濃度ピークを有す
る第２導電型の第２のソース領域およびドレイン領域を
形成する工程とを備えたものであり、第２のソース領域
およびドレイン領域底部間でのパンチスルーを抑制する
第１の不純物領域を形成することができるとともに、第
１のソース領域およびドレイン領域を第２の不純物領域
よりも浅く形成できるため、このソース・ドレイン領域
底部間でのパンチスルーも抑制される。
の濃度ピークを有する第１導電型の第１の不純物領域を
形成する工程と、第１の濃度ピークよりも浅い半導体領
域の主表面近傍内部に第２の濃度ピークを有し、半導体
基板の深さ方向に第１の不純物領域と重なる第２導電型
の第２の不純物領域を形成する工程と、半導体領域の第
１ないし第３の不純物領域が半導体基板の深さ方向に重
なって形成された領域の主表面上に、ゲート絶縁膜を介
して第１導電型のゲート電極を形成する工程と、半導体
領域のゲート電極と対向する領域を挟んだ主表面に所定
の距離を隔てて配設され、第２の濃度ピークよりも浅い
半導体領域の主表面近傍内部に濃度ピークを有する第２
導電型の第１のソース領域およびドレイン領域を形成す
る工程と、半導体領域のゲート電極と対向する領域およ
び第１のソース領域およびドレイン領域を挟んだ主表面
に所定の距離を隔てて配設され、第１の濃度ピークより
も深い半導体領域の主表面近傍内部に濃度ピークを有す
る第２導電型の第２のソース領域およびドレイン領域を
形成する工程とを備えたものであり、第２のソース領域
およびドレイン領域底部間でのパンチスルーを抑制する
第１の不純物領域を形成することができるとともに、第
１のソース領域およびドレイン領域を第２の不純物領域
よりも浅く形成できるため、このソース・ドレイン領域
底部間でのパンチスルーも抑制される。
【００１５】さらに、ゲート電極を形成する工程の前
に、第２の濃度ピークよりも浅い半導体領域の主表面近
傍内部に第３の濃度ピークを有し、半導体基板の深さ方
向に第１の不純物領域および第２の不純物領域と重なる
第２導電型の第３の不純物領域を形成する工程を備えた
ことを特徴とするものであり、ゲート電極による制御性
がよく、駆動能力の高い半導体装置を製造することがで
きる。
に、第２の濃度ピークよりも浅い半導体領域の主表面近
傍内部に第３の濃度ピークを有し、半導体基板の深さ方
向に第１の不純物領域および第２の不純物領域と重なる
第２導電型の第３の不純物領域を形成する工程を備えた
ことを特徴とするものであり、ゲート電極による制御性
がよく、駆動能力の高い半導体装置を製造することがで
きる。
【００１６】また、第３の不純物濃度ピークが半導体領
域主表面に位置することを特徴とするものであり、より
駆動能力の向上した半導体装置を得ることができる。
域主表面に位置することを特徴とするものであり、より
駆動能力の向上した半導体装置を得ることができる。
【００１７】さらに、第３の不純物領域を、低エネルギ
ーイオン注入または斜め回転イオン注入で形成すること
を特徴とするものであり、不純物濃度ピークが浅い位置
にあっても制御性よく形成することができる。
ーイオン注入または斜め回転イオン注入で形成すること
を特徴とするものであり、不純物濃度ピークが浅い位置
にあっても制御性よく形成することができる。
【００１８】加えて、第１の導電型がｎ型で、第２の導
電型がｐ型であり、ゲート電極を形成する工程の前に、
半導体基板の主表面に、分離絶縁膜を介して第１導電型
の半導体領域に隣接する第２導電型の半導体領域を形成
する工程と、第２導電型の半導体領域の主表面近傍内部
に第２導電型の不純物領域を形成する工程とを備え、ゲ
ート電極を形成する工程は、第１導電型の半導体領域主
表面上にゲート絶縁膜を介してゲート電極を形成するの
と同時に、第２導電型の半導体領域主表面上にゲート絶
縁膜を介してゲート電極を形成するものであり、ゲート
電極を形成する工程の後に、第２導電型の半導体領域の
ゲート電極と対向する領域を挟んだ主表面に所定の距離
を隔てた第１導電型のソース領域およびドレイン領域を
形成する工程とをさらに備えたことを特徴とするもの
で、しきい値の上昇とパンチスルーが抑制された埋め込
みチャネル型のｐＭＯＳトランジスタをＣＭＯＳトラン
ジスタに適用しているので、ｎＭＯＳトランジスタとと
もにｎ型のゲート電極を形成することができ、簡単な工
程で、しきい値の上昇およびパンチスルーの抑制された
ＣＭＯＳトランジスタを得ることができる。
電型がｐ型であり、ゲート電極を形成する工程の前に、
半導体基板の主表面に、分離絶縁膜を介して第１導電型
の半導体領域に隣接する第２導電型の半導体領域を形成
する工程と、第２導電型の半導体領域の主表面近傍内部
に第２導電型の不純物領域を形成する工程とを備え、ゲ
ート電極を形成する工程は、第１導電型の半導体領域主
表面上にゲート絶縁膜を介してゲート電極を形成するの
と同時に、第２導電型の半導体領域主表面上にゲート絶
縁膜を介してゲート電極を形成するものであり、ゲート
電極を形成する工程の後に、第２導電型の半導体領域の
ゲート電極と対向する領域を挟んだ主表面に所定の距離
を隔てた第１導電型のソース領域およびドレイン領域を
形成する工程とをさらに備えたことを特徴とするもの
で、しきい値の上昇とパンチスルーが抑制された埋め込
みチャネル型のｐＭＯＳトランジスタをＣＭＯＳトラン
ジスタに適用しているので、ｎＭＯＳトランジスタとと
もにｎ型のゲート電極を形成することができ、簡単な工
程で、しきい値の上昇およびパンチスルーの抑制された
ＣＭＯＳトランジスタを得ることができる。
【００１９】また、半導体基板の主表面に分離絶縁膜を
形成する工程と、分離絶縁膜に取り囲まれた半導体基板
の主表面に第１導電型の半導体領域を形成する工程と、
半導体領域の主表面近傍内部に第１の濃度ピークを有す
る第１導電型の第１の不純物領域を形成する工程と、第
１の濃度ピークよりも浅い半導体領域の主表面近傍内部
に第２の濃度ピークを有し、半導体基板の深さ方向に第
１の不純物領域と重なる第２導電型の第２の不純物領域
を形成する工程と、半導体領域の第１および第２の不純
物領域が半導体基板の深さ方向に重なって形成された領
域の主表面上に、ゲート絶縁膜を介して第１導電型のゲ
ート電極を形成する工程と、全面に絶縁膜を形成し、等
方性エッチングでエッチバックしてゲート電極側表面上
にサイドウォールスペーサーを形成する工程と、全面に
第２導電型の不純物をイオン注入して、半導体領域の前
記ゲート電極と対向する領域を挟んだ主表面に所定の距
離を隔てたソース領域およびドレイン領域を形成する工
程とを備えたものであり、等方性エッチングによって、
高さと幅の等しいサイドウォールスペーサーを自己整合
的に形成することができ、さらにこのサイドウォールス
ペーサーを使って自己整合的に形成されたソース・ドレ
イン領域間の電界が最も強くなる下部端部が離れた構造
とすることができる。
形成する工程と、分離絶縁膜に取り囲まれた半導体基板
の主表面に第１導電型の半導体領域を形成する工程と、
半導体領域の主表面近傍内部に第１の濃度ピークを有す
る第１導電型の第１の不純物領域を形成する工程と、第
１の濃度ピークよりも浅い半導体領域の主表面近傍内部
に第２の濃度ピークを有し、半導体基板の深さ方向に第
１の不純物領域と重なる第２導電型の第２の不純物領域
を形成する工程と、半導体領域の第１および第２の不純
物領域が半導体基板の深さ方向に重なって形成された領
域の主表面上に、ゲート絶縁膜を介して第１導電型のゲ
ート電極を形成する工程と、全面に絶縁膜を形成し、等
方性エッチングでエッチバックしてゲート電極側表面上
にサイドウォールスペーサーを形成する工程と、全面に
第２導電型の不純物をイオン注入して、半導体領域の前
記ゲート電極と対向する領域を挟んだ主表面に所定の距
離を隔てたソース領域およびドレイン領域を形成する工
程とを備えたものであり、等方性エッチングによって、
高さと幅の等しいサイドウォールスペーサーを自己整合
的に形成することができ、さらにこのサイドウォールス
ペーサーを使って自己整合的に形成されたソース・ドレ
イン領域間の電界が最も強くなる下部端部が離れた構造
とすることができる。
【００２０】
【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１に係る半導体装置の断面図であり、図１に
おいて、１は半導体基板、２は分離酸化膜、３はゲート
絶縁膜、４はゲート電極、５１はＮウェル、５２はＰウ
ェル、６１および６２はパンチスルーストッパ層、７お
よび７１はカウンタードープ層、８１ないし８４はｐ型
ソース・ドレイン領域、９１ないし９４はｎ型ソース・
ドレイン領域、１０はサイドウォールスペーサー、１１
および１４は層間絶縁膜、１２および１３は配線、１５
および１５１はコンタクトホールである。また、 Ｎウ
ェル５１、 Ｐウェル５２、パンチスルーストッパ層６
１および６２、カウンタードープ層７および７１、ｐ型
ソース・ドレイン領域８１ないし８４、ｎ型ソース・ド
レイン領域９１ないし９４は、半導体基板１に不純物を
注入して形成されている。
実施の形態１に係る半導体装置の断面図であり、図１に
おいて、１は半導体基板、２は分離酸化膜、３はゲート
絶縁膜、４はゲート電極、５１はＮウェル、５２はＰウ
ェル、６１および６２はパンチスルーストッパ層、７お
よび７１はカウンタードープ層、８１ないし８４はｐ型
ソース・ドレイン領域、９１ないし９４はｎ型ソース・
ドレイン領域、１０はサイドウォールスペーサー、１１
および１４は層間絶縁膜、１２および１３は配線、１５
および１５１はコンタクトホールである。また、 Ｎウ
ェル５１、 Ｐウェル５２、パンチスルーストッパ層６
１および６２、カウンタードープ層７および７１、ｐ型
ソース・ドレイン領域８１ないし８４、ｎ型ソース・ド
レイン領域９１ないし９４は、半導体基板１に不純物を
注入して形成されている。
【００２１】図１を参照して、比抵抗で１０Ω・ｃｍ、
濃度換算では１×１０15／ｃｍ3程度のｐ型またはｎ型
の不純物を含んだ半導体基板１上に、トランジスタが形
成されている。このようなトランジスタは、ロジック回
路などに形成されて、センスアンプ（図示せず）を介し
てＤＲＡＭメモリセル（図示せず）に接続され、回路動
作を制御している。一般的に配置は、ＤＲＡＭメモリセ
ルとロジック回路が離れて形成され、その間にはセンス
アンプなどが形成されている。
濃度換算では１×１０15／ｃｍ3程度のｐ型またはｎ型
の不純物を含んだ半導体基板１上に、トランジスタが形
成されている。このようなトランジスタは、ロジック回
路などに形成されて、センスアンプ（図示せず）を介し
てＤＲＡＭメモリセル（図示せず）に接続され、回路動
作を制御している。一般的に配置は、ＤＲＡＭメモリセ
ルとロジック回路が離れて形成され、その間にはセンス
アンプなどが形成されている。
【００２２】例えば、ゲート長Ｌ＝２００ｎｍ程度の場
合、分離絶縁膜２の幅は２００ｎｍ〜５００ｎｍ程度で
あり、半導体基板１表面から１５０〜５００ｎｍ程度の
深さまで形成されて、それぞれの活性領域を分離してい
る。ただし、分離絶縁膜２によって形成される分離領域
の幅は、回路配置などの都合で場所によって異なり、５
０００ｎｍ程度になることもあるが、その場合は素子を
形成しない部分も、間に半導体基板１を残す（ダミーパ
ターン）などして幅を適度に調節し、分離絶縁膜の表面
の凹凸が少なくなるようにする。分離絶縁膜２と半導体
基板１との界面には、必要に応じて５〜３０ｎｍ程度の
膜厚を有するシリコン酸化膜（図示せず）が形成されて
いる場合もあるが、分離絶縁膜２を形成する工程などに
よって、半導体基板１に形成される欠陥が素子特性に及
ぼす影響が十分に小さい場合には、なくてもかまわな
い。そして、分離絶縁膜によって分離されたそれぞれの
活性領域は、リンやヒ素などのｎ型の不純物を１×１０
18／ｃｍ3程度含むＮウェル５１や、ボロンや弗化ボロ
ンなどのｐ型の不純物を３×１０18／ｃｍ3程度含むＰ
ウェル５２によって、その導電型が決定されている。
合、分離絶縁膜２の幅は２００ｎｍ〜５００ｎｍ程度で
あり、半導体基板１表面から１５０〜５００ｎｍ程度の
深さまで形成されて、それぞれの活性領域を分離してい
る。ただし、分離絶縁膜２によって形成される分離領域
の幅は、回路配置などの都合で場所によって異なり、５
０００ｎｍ程度になることもあるが、その場合は素子を
形成しない部分も、間に半導体基板１を残す（ダミーパ
ターン）などして幅を適度に調節し、分離絶縁膜の表面
の凹凸が少なくなるようにする。分離絶縁膜２と半導体
基板１との界面には、必要に応じて５〜３０ｎｍ程度の
膜厚を有するシリコン酸化膜（図示せず）が形成されて
いる場合もあるが、分離絶縁膜２を形成する工程などに
よって、半導体基板１に形成される欠陥が素子特性に及
ぼす影響が十分に小さい場合には、なくてもかまわな
い。そして、分離絶縁膜によって分離されたそれぞれの
活性領域は、リンやヒ素などのｎ型の不純物を１×１０
18／ｃｍ3程度含むＮウェル５１や、ボロンや弗化ボロ
ンなどのｐ型の不純物を３×１０18／ｃｍ3程度含むＰ
ウェル５２によって、その導電型が決定されている。
【００２３】ゲート絶縁膜３は、２〜１５ｎｍ程度の膜
厚を有するシリコン酸化膜などで形成され、その上にリ
ンなどのｎ型の不純物を１〜５×１０20／ｃｍ3程度含
み、２００ｎｍ〜３００ｎｍ程度の膜厚を有するポリシ
リコンからなるゲート電極４が形成されている。ゲート
電極４を、ポリシリコンとその上に形成されるコバルト
シリサイドなどの金属シリサイドの積層構造とする場合
は、ポリシリコンの膜厚を１５０〜２５０ｎｍ程度と
し、金属シリサイドの膜厚を４０〜６０ｎｍ程度となる
ようにする（図示せず）。
厚を有するシリコン酸化膜などで形成され、その上にリ
ンなどのｎ型の不純物を１〜５×１０20／ｃｍ3程度含
み、２００ｎｍ〜３００ｎｍ程度の膜厚を有するポリシ
リコンからなるゲート電極４が形成されている。ゲート
電極４を、ポリシリコンとその上に形成されるコバルト
シリサイドなどの金属シリサイドの積層構造とする場合
は、ポリシリコンの膜厚を１５０〜２５０ｎｍ程度と
し、金属シリサイドの膜厚を４０〜６０ｎｍ程度となる
ようにする（図示せず）。
【００２４】ｎ型ソース・ドレイン領域９１および９２
はリンやヒ素を１×１０19／ｃｍ3程度含み、ｎ型ソー
ス・ドレイン領域９３および９４は、リンやヒ素などの
不純物を１×１０20／ｃｍ3程度含んでいる。また、ｐ
型ソース・ドレイン領域８１および８２は、ボロンやフ
ッ化ボロンなどの不純物を１×１０19／ｃｍ3程度含
み、ｐ型ソース・ドレイン領域８３および８４は、ボロ
ンなどの不純物を１×１０20／ｃｍ3程度含んでいる。
そして、ｐ型ソース・ドレイン領域８１ないし８４、ｎ
型ソース・ドレイン領域９１ないし９４は、それぞれＬ
ＤＤ（Lightly Doped Drain）構造を構成している。
はリンやヒ素を１×１０19／ｃｍ3程度含み、ｎ型ソー
ス・ドレイン領域９３および９４は、リンやヒ素などの
不純物を１×１０20／ｃｍ3程度含んでいる。また、ｐ
型ソース・ドレイン領域８１および８２は、ボロンやフ
ッ化ボロンなどの不純物を１×１０19／ｃｍ3程度含
み、ｐ型ソース・ドレイン領域８３および８４は、ボロ
ンなどの不純物を１×１０20／ｃｍ3程度含んでいる。
そして、ｐ型ソース・ドレイン領域８１ないし８４、ｎ
型ソース・ドレイン領域９１ないし９４は、それぞれＬ
ＤＤ（Lightly Doped Drain）構造を構成している。
【００２５】パンチスルーストッパ層６１はリンやヒ素
などのｎ型の不純物を、その濃度ピークが１×１０17／
ｃｍ3 以上、平均濃度が３×１０18／ｃ
ｍ3以下となる程度に含み、パンチスルーストッパ層６
２は、ボロンや弗化ボロンなどのｐ型の不純物を、その
濃度ピークが１×１０17／ｃｍ3 以上、
平均濃度が３×１０18／ｃｍ3以下となる程度に含む。
また、カウンタードープ層７および７１は、それぞれボ
ロンや弗化ボロンなどのｐ型の不純物を、その濃度ピー
クが１×１０17／ｃｍ3 以上、それぞれの
領域での平均濃度が３×１０18／ｃｍ3以下となる程度
に含んでいる。パンチスルーストッパ層６１およびカウ
ンタードープ層７、７１は、不純物濃度ピークが同程度
の濃度となるように形成され、それぞれの平均濃度がソ
ース・ドレイン領域８１および８２を越えないように設
定される。また、パンチスルーストッパ層６２も、その
平均濃度がソース・ドレイン領域９１および９２を越え
ないように設定される。
などのｎ型の不純物を、その濃度ピークが１×１０17／
ｃｍ3 以上、平均濃度が３×１０18／ｃ
ｍ3以下となる程度に含み、パンチスルーストッパ層６
２は、ボロンや弗化ボロンなどのｐ型の不純物を、その
濃度ピークが１×１０17／ｃｍ3 以上、
平均濃度が３×１０18／ｃｍ3以下となる程度に含む。
また、カウンタードープ層７および７１は、それぞれボ
ロンや弗化ボロンなどのｐ型の不純物を、その濃度ピー
クが１×１０17／ｃｍ3 以上、それぞれの
領域での平均濃度が３×１０18／ｃｍ3以下となる程度
に含んでいる。パンチスルーストッパ層６１およびカウ
ンタードープ層７、７１は、不純物濃度ピークが同程度
の濃度となるように形成され、それぞれの平均濃度がソ
ース・ドレイン領域８１および８２を越えないように設
定される。また、パンチスルーストッパ層６２も、その
平均濃度がソース・ドレイン領域９１および９２を越え
ないように設定される。
【００２６】図２は、この発明に係る半導体装置に含ま
れる不純物濃度の分布を示すグラフであり、図１に示し
たＡ−Ａ断面におけるカウンタードープ層７、７１、パ
ンチスルーストッパ層６１および図１に示したＢ−Ｂ断
面におけるソース・ドレイン領域８４、ソース・ドレイ
ン領域８２の不純物濃度分布を示している。カウンター
ドープ層７１の不純物濃度ピークは半導体基板１表面か
ら１０ｎｍ程度の深さに形成され、カウンタードープ層
７の不純物濃度ピークは半導体基板１表面から３０ｎｍ
程度の深さに形成され、ソース・ドレイン領域８２の不
純物濃度ピークは半導体基板１表面から４０ｎｍ程度の
深さに形成されているが、これらの濃度ピークの位置
は、ソース・ドレイン領域８１および８２が形成される
深さによって変動し、ソース・ドレイン領域８１および
８２の深さが浅くなれば、カウンタードープ層７および
７１の不純物濃度ピークの位置も浅くなる。この図から
わかるように、カウンタードープ層７とパンチスルース
トッパ層６１の界面は、急峻なｐｎ接合を形成している
ため、この接合部分で空乏層が延びることによって発生
するパンチスルーの心配がなく、カウンタードープ層７
１が表面に形成されて高濃度を保っているため、しきい
値の上昇を抑制することができる。
れる不純物濃度の分布を示すグラフであり、図１に示し
たＡ−Ａ断面におけるカウンタードープ層７、７１、パ
ンチスルーストッパ層６１および図１に示したＢ−Ｂ断
面におけるソース・ドレイン領域８４、ソース・ドレイ
ン領域８２の不純物濃度分布を示している。カウンター
ドープ層７１の不純物濃度ピークは半導体基板１表面か
ら１０ｎｍ程度の深さに形成され、カウンタードープ層
７の不純物濃度ピークは半導体基板１表面から３０ｎｍ
程度の深さに形成され、ソース・ドレイン領域８２の不
純物濃度ピークは半導体基板１表面から４０ｎｍ程度の
深さに形成されているが、これらの濃度ピークの位置
は、ソース・ドレイン領域８１および８２が形成される
深さによって変動し、ソース・ドレイン領域８１および
８２の深さが浅くなれば、カウンタードープ層７および
７１の不純物濃度ピークの位置も浅くなる。この図から
わかるように、カウンタードープ層７とパンチスルース
トッパ層６１の界面は、急峻なｐｎ接合を形成している
ため、この接合部分で空乏層が延びることによって発生
するパンチスルーの心配がなく、カウンタードープ層７
１が表面に形成されて高濃度を保っているため、しきい
値の上昇を抑制することができる。
【００２７】また、ゲート電極に電圧を印加すると、チ
ャネルはゲート電極下の半導体基板表面に形成されるの
で、図３に示したように、カウンタードープ層７１の不
純物濃度ピークが、半導体基板１表面に位置するように
形成された方が、より駆動能力が高くなるという効果を
奏する。この時、カウンタードープ層７の不純物濃度ピ
ークは、半導体基板１表面から２０ｎｍ程度の深さとな
るように設定される。
ャネルはゲート電極下の半導体基板表面に形成されるの
で、図３に示したように、カウンタードープ層７１の不
純物濃度ピークが、半導体基板１表面に位置するように
形成された方が、より駆動能力が高くなるという効果を
奏する。この時、カウンタードープ層７の不純物濃度ピ
ークは、半導体基板１表面から２０ｎｍ程度の深さとな
るように設定される。
【００２８】そして、ＴＥＯＳ酸化膜（tetraethyl ort
hosilicate）などからなる層間絶縁膜１１に形成された
コンタクトホール１５を通ってソース・ドレイン領域９
１および９３やソース・ドレイン領域８１および８３な
どに接続する配線１２が形成され、さらに、ＴＥＯＳ酸
化膜などからなる層間絶縁膜１４に形成されたコンタク
トホール１５１を通ってソース・ドレイン領域９２およ
び９４やソース・ドレイン領域８２および８４などに接
続する配線１３が形成されている。この実施の形態にお
いては、配線１２および１３の配置についての一例を示
しているが、回路の構成によって、トランジスタとの間
に形成される層間絶縁膜の層数、配置などは異なるもの
である。
hosilicate）などからなる層間絶縁膜１１に形成された
コンタクトホール１５を通ってソース・ドレイン領域９
１および９３やソース・ドレイン領域８１および８３な
どに接続する配線１２が形成され、さらに、ＴＥＯＳ酸
化膜などからなる層間絶縁膜１４に形成されたコンタク
トホール１５１を通ってソース・ドレイン領域９２およ
び９４やソース・ドレイン領域８２および８４などに接
続する配線１３が形成されている。この実施の形態にお
いては、配線１２および１３の配置についての一例を示
しているが、回路の構成によって、トランジスタとの間
に形成される層間絶縁膜の層数、配置などは異なるもの
である。
【００２９】次に動作について説明する。ゲート電極
４、ソース・ドレイン領域８１ないし８４およびソース
・ドレイン領域９１ないし９４、半導体基板１（ウェル
５１および５２）に電圧をかけることによって、ゲート
電極４下の半導体基板１表面にチャネルが形成され、ソ
ース・ドレイン領域の一方がソース、他方がドレインと
なり、回路として動作する。例えばｎＭＯＳトランジス
タの場合、各電極に印加する電圧は、ＶG＝１Ｖ、ＶD＝
１Ｖ、ＶS＝０Ｖ、ＶB＝０Ｖ程度であり、ｐＭＯＳトラ
ンジスタの場合、各電極に印加する電圧は、ＶG＝０
Ｖ、ＶD＝０Ｖ、ＶS＝１Ｖ、ＶB＝１Ｖ程度である。し
かし、これらの電圧は一例であり、ゲート絶縁膜３の膜
厚やゲート長によって変動するものである。
４、ソース・ドレイン領域８１ないし８４およびソース
・ドレイン領域９１ないし９４、半導体基板１（ウェル
５１および５２）に電圧をかけることによって、ゲート
電極４下の半導体基板１表面にチャネルが形成され、ソ
ース・ドレイン領域の一方がソース、他方がドレインと
なり、回路として動作する。例えばｎＭＯＳトランジス
タの場合、各電極に印加する電圧は、ＶG＝１Ｖ、ＶD＝
１Ｖ、ＶS＝０Ｖ、ＶB＝０Ｖ程度であり、ｐＭＯＳトラ
ンジスタの場合、各電極に印加する電圧は、ＶG＝０
Ｖ、ＶD＝０Ｖ、ＶS＝１Ｖ、ＶB＝１Ｖ程度である。し
かし、これらの電圧は一例であり、ゲート絶縁膜３の膜
厚やゲート長によって変動するものである。
【００３０】ここでは、ＣＭＯＳトランジスタを例に説
明を行っているが、埋め込みチャネル型のｐＭＯＳトラ
ンジスタのみまたは、埋め込みチャネル型のｎＭＯＳト
ランジスタのみであってもかまわない。ｎＭＯＳトラン
ジスタの場合は、半導体基板１の導電型を除くすべての
導電型を、ｐＭＯＳトランジスタの場合と逆にすればよ
い。また、ゲート電極の低抵抗化のために、ゲート電極
４の材料としてタングステンなどの金属を用いる場合
は、ｎＭＯＳ領域およびｐＭＯＳ領域の両方でしきい値
電圧が上昇してしまうため、図４に示したように、ｎＭ
ＯＳトランジスタおよびｐＭＯＳトランジスタをともに
埋め込み型チャネル構造とし、ｎＭＯＳトランジスタ
に、カウンタードープ層７および７１を形成する。この
ｎＭＯＳ領域でのカウンタードープ層７および７１は、
それぞれリンやヒ素などのｎ型の不純物を、その濃度ピ
ークが１×１０17／ｃｍ3 以上、それぞれの領
域での平均濃度が３×１０18／ｃｍ3以下となる程度に
含んでいる。また、分離酸化膜２がトレンチ分離の例を
あげているが、ＬＯＣＯＳ（LocalOxidation of Silico
n）分離など、他の分離方法でもかまわない。
明を行っているが、埋め込みチャネル型のｐＭＯＳトラ
ンジスタのみまたは、埋め込みチャネル型のｎＭＯＳト
ランジスタのみであってもかまわない。ｎＭＯＳトラン
ジスタの場合は、半導体基板１の導電型を除くすべての
導電型を、ｐＭＯＳトランジスタの場合と逆にすればよ
い。また、ゲート電極の低抵抗化のために、ゲート電極
４の材料としてタングステンなどの金属を用いる場合
は、ｎＭＯＳ領域およびｐＭＯＳ領域の両方でしきい値
電圧が上昇してしまうため、図４に示したように、ｎＭ
ＯＳトランジスタおよびｐＭＯＳトランジスタをともに
埋め込み型チャネル構造とし、ｎＭＯＳトランジスタ
に、カウンタードープ層７および７１を形成する。この
ｎＭＯＳ領域でのカウンタードープ層７および７１は、
それぞれリンやヒ素などのｎ型の不純物を、その濃度ピ
ークが１×１０17／ｃｍ3 以上、それぞれの領
域での平均濃度が３×１０18／ｃｍ3以下となる程度に
含んでいる。また、分離酸化膜２がトレンチ分離の例を
あげているが、ＬＯＣＯＳ（LocalOxidation of Silico
n）分離など、他の分離方法でもかまわない。
【００３１】この実施の形態１に示した半導体装置によ
れば、埋め込み型チャネル構造の半導体装置において、
微細化されても、パンチスルーストッパ層６１によって
ソース・ドレイン領域８３および８４底部間でのパンチ
スルーを抑制できるとともに、カウンタードープ層７１
が形成されていることによって、カウンタードープ層７
内でのパンチスルーを発生させることなく、しきい値の
上昇を抑制することができるという効果を奏する。さら
に、ゲート電極に電圧を印加すると、チャネルはゲート
電極下の半導体基板表面側から形成されるので、カウン
タードープ層７１の不純物濃度ピークが、半導体基板１
表面に位置するように形成された方が、より駆動能力が
高くなるという効果を奏する。
れば、埋め込み型チャネル構造の半導体装置において、
微細化されても、パンチスルーストッパ層６１によって
ソース・ドレイン領域８３および８４底部間でのパンチ
スルーを抑制できるとともに、カウンタードープ層７１
が形成されていることによって、カウンタードープ層７
内でのパンチスルーを発生させることなく、しきい値の
上昇を抑制することができるという効果を奏する。さら
に、ゲート電極に電圧を印加すると、チャネルはゲート
電極下の半導体基板表面側から形成されるので、カウン
タードープ層７１の不純物濃度ピークが、半導体基板１
表面に位置するように形成された方が、より駆動能力が
高くなるという効果を奏する。
【００３２】次にこの発明の実施の形態１に係る半導体
装置の製造方法について説明する。図５〜図１０は、実
施の形態１に係る半導体装置の製造方法の一工程を示す
断面図であり、図５において、３１はシリコン酸化膜、
３２はシリコン窒化膜、４１は溝である。図を参照し
て、半導体基板１の表面上に５〜３０ｎｍ程度の膜厚を
有するシリコン酸化膜３１と、１００〜３００ｎｍ程度
の膜厚を有するシリコン窒化膜３２を形成し、フォトレ
ジストマスク（図示せず）を用いて分離領域上のシリコ
ン窒化膜３２およびシリコン酸化膜３１を異方性エッチ
ングにより選択的に除去する。そして、フォトレジスト
マスクを除去した後にシリコン窒化膜３２をマスクとし
て半導体基板１を異方性エッチングし半導体基板１の表
面に、幅が２００ｎｍ〜５００ｎｍ程度であり、深さが
１５０〜５００ｎｍ程度の溝４１を形成する。図５はこ
の工程が終わった段階での半導体装置の素子を示す断面
図である。溝４１を形成した際に、素子に影響を及ぼす
ような欠陥が形成されてしまう場合は、この段階で熱酸
化を行い、溝４１によって露出した半導体基板１の表面
に熱酸化によってシリコン酸化膜（図示せず）を形成す
るが、欠陥が素子特性に及ぼす影響が十分に小さい場合
には、なくてもかまわない。
装置の製造方法について説明する。図５〜図１０は、実
施の形態１に係る半導体装置の製造方法の一工程を示す
断面図であり、図５において、３１はシリコン酸化膜、
３２はシリコン窒化膜、４１は溝である。図を参照し
て、半導体基板１の表面上に５〜３０ｎｍ程度の膜厚を
有するシリコン酸化膜３１と、１００〜３００ｎｍ程度
の膜厚を有するシリコン窒化膜３２を形成し、フォトレ
ジストマスク（図示せず）を用いて分離領域上のシリコ
ン窒化膜３２およびシリコン酸化膜３１を異方性エッチ
ングにより選択的に除去する。そして、フォトレジスト
マスクを除去した後にシリコン窒化膜３２をマスクとし
て半導体基板１を異方性エッチングし半導体基板１の表
面に、幅が２００ｎｍ〜５００ｎｍ程度であり、深さが
１５０〜５００ｎｍ程度の溝４１を形成する。図５はこ
の工程が終わった段階での半導体装置の素子を示す断面
図である。溝４１を形成した際に、素子に影響を及ぼす
ような欠陥が形成されてしまう場合は、この段階で熱酸
化を行い、溝４１によって露出した半導体基板１の表面
に熱酸化によってシリコン酸化膜（図示せず）を形成す
るが、欠陥が素子特性に及ぼす影響が十分に小さい場合
には、なくてもかまわない。
【００３３】次に減圧ＣＶＤ法により全面にシリコン酸
化膜などの絶縁膜を３００ｎｍ〜８００ｎｍ程度の膜厚
で形成してから（図示せず）、シリコン窒化膜３２をス
トッパーとしたＣＭＰ（Chemical Mechanical Polisin
g）法によって、シリコン窒化膜３２表面上のシリコン
酸化膜を除去し、溝４１とシリコン窒化膜３２からなる
開口の内部のみにシリコン酸化膜を残す。その後、熱リ
ン酸によるウェットエッチングでシリコン窒化膜３２を
除去した後、シリコン酸化膜３１を除去して、分離絶縁
膜２が形成される。図６はこの工程が終わった段階での
半導体装置の素子を示す断面図である。
化膜などの絶縁膜を３００ｎｍ〜８００ｎｍ程度の膜厚
で形成してから（図示せず）、シリコン窒化膜３２をス
トッパーとしたＣＭＰ（Chemical Mechanical Polisin
g）法によって、シリコン窒化膜３２表面上のシリコン
酸化膜を除去し、溝４１とシリコン窒化膜３２からなる
開口の内部のみにシリコン酸化膜を残す。その後、熱リ
ン酸によるウェットエッチングでシリコン窒化膜３２を
除去した後、シリコン酸化膜３１を除去して、分離絶縁
膜２が形成される。図６はこの工程が終わった段階での
半導体装置の素子を示す断面図である。
【００３４】図７において、３０１はフォトレジストマ
スク、３３はシリコン酸化膜である。図を参照して、ま
ず、半導体基板１の表面に熱酸化によって、３０ｎｍ程
度の膜厚を有するシリコン酸化膜３３を形成する。そし
て、ｐＭＯＳ領域表面上に開口を有するフォトレジスト
マスク３０１を形成し、リンなどのｎ型の不純物を全面
にイオン注入して、ｐＭＯＳ領域にＮウェル５１を形成
する。そして、リンなどのｎ型の不純物を５０ＫｅＶ程
度、１×１０12／ｃｍ2以上で全面にイオン注入して、
ｐＭＯＳ領域にパンチスルーストッパ層６１を形成す
る。その後、ボロンまたは弗化ボロンなどのｐ型の不純
物を２０ＫｅＶ程度、１×１０12／ｃｍ2以上で全面に
イオン注入してカウンタードープ層７をｐＭＯＳ領域に
形成し、ボロンまたは弗化ボロンなどのｐ型の不純物を
１５ＫｅＶ程度、１×１０12／ｃｍ 2以上で全面にイオ
ン注入してカウンタードープ層７１をｐＭＯＳ領域に形
成する。カウンタードープ層７１の不純物濃度ピークが
半導体基板１表面に位置するようにするためには、注入
エネルギーを１０ＫｅＶ程度にすればよい。図７はこの
工程が終わった段階での半導体装置の素子を示す断面図
である。この後、フォトレジストマスク３０１を除去す
る。
スク、３３はシリコン酸化膜である。図を参照して、ま
ず、半導体基板１の表面に熱酸化によって、３０ｎｍ程
度の膜厚を有するシリコン酸化膜３３を形成する。そし
て、ｐＭＯＳ領域表面上に開口を有するフォトレジスト
マスク３０１を形成し、リンなどのｎ型の不純物を全面
にイオン注入して、ｐＭＯＳ領域にＮウェル５１を形成
する。そして、リンなどのｎ型の不純物を５０ＫｅＶ程
度、１×１０12／ｃｍ2以上で全面にイオン注入して、
ｐＭＯＳ領域にパンチスルーストッパ層６１を形成す
る。その後、ボロンまたは弗化ボロンなどのｐ型の不純
物を２０ＫｅＶ程度、１×１０12／ｃｍ2以上で全面に
イオン注入してカウンタードープ層７をｐＭＯＳ領域に
形成し、ボロンまたは弗化ボロンなどのｐ型の不純物を
１５ＫｅＶ程度、１×１０12／ｃｍ 2以上で全面にイオ
ン注入してカウンタードープ層７１をｐＭＯＳ領域に形
成する。カウンタードープ層７１の不純物濃度ピークが
半導体基板１表面に位置するようにするためには、注入
エネルギーを１０ＫｅＶ程度にすればよい。図７はこの
工程が終わった段階での半導体装置の素子を示す断面図
である。この後、フォトレジストマスク３０１を除去す
る。
【００３５】また、カウンタードープ層７１の形成は、
斜め回転イオン注入で行ってもよく、例えば、不純物濃
度ピークを半導体基板表面に設定する場合には、シリコ
ン酸化膜３３の膜厚を２０ｎｍ程度とした上で、１０Ｋ
ｅＶ、４５゜で、１×１０12／ｃｍ2以上のボロンを回
転イオン注入する。このようにすると、ボロンを単結晶
シリコンにイオン注入する場合の、垂直方向の飛程が２
９．８ｎｍであることから、２９．８ｎｍ×ｓｉｎ４５
゜＝２１ｎｍとなり、半導体基板１の表面に不純物濃度
ピークが位置するようにすることができる。同様にし
て、カウンタードープ層７１の不純物濃度ピークが半導
体基板１中にある場合も、その位置を設定することがで
きる。これらのイオン注入は、シリコン酸化膜３３など
のように表面に形成されている膜の膜厚によって、不純
物濃度ピークの深さが変動するので、必要に応じて調整
する。
斜め回転イオン注入で行ってもよく、例えば、不純物濃
度ピークを半導体基板表面に設定する場合には、シリコ
ン酸化膜３３の膜厚を２０ｎｍ程度とした上で、１０Ｋ
ｅＶ、４５゜で、１×１０12／ｃｍ2以上のボロンを回
転イオン注入する。このようにすると、ボロンを単結晶
シリコンにイオン注入する場合の、垂直方向の飛程が２
９．８ｎｍであることから、２９．８ｎｍ×ｓｉｎ４５
゜＝２１ｎｍとなり、半導体基板１の表面に不純物濃度
ピークが位置するようにすることができる。同様にし
て、カウンタードープ層７１の不純物濃度ピークが半導
体基板１中にある場合も、その位置を設定することがで
きる。これらのイオン注入は、シリコン酸化膜３３など
のように表面に形成されている膜の膜厚によって、不純
物濃度ピークの深さが変動するので、必要に応じて調整
する。
【００３６】図８において、３０２はフォトレジストマ
スクである。図を参照して、ｎＭＯＳ領域表面上に開口
を有するフォトレジストマスク３０２を形成し、ボロン
や弗化ボロンなどのｐ型の不純物を全面にイオン注入し
て、ｎＭＯＳ領域にＰウェル５２を形成する。そして、
ボロンや弗化ボロンなどのｐ型の不純物を５０ＫｅＶ程
度、１×１０12／ｃｍ2以上で全面にイオン注入して、
ｎＭＯＳ領域にパンチスルーストッパ層６２を形成す
る。図８はこの工程が終わった段階での半導体装置の素
子を示す断面図である。この後、フォトレジストマスク
３０１およびシリコン酸化膜３３を除去する。シリコン
酸化膜３３は、各イオン注入によるダメージから半導体
基板１表面を保護するものである。
スクである。図を参照して、ｎＭＯＳ領域表面上に開口
を有するフォトレジストマスク３０２を形成し、ボロン
や弗化ボロンなどのｐ型の不純物を全面にイオン注入し
て、ｎＭＯＳ領域にＰウェル５２を形成する。そして、
ボロンや弗化ボロンなどのｐ型の不純物を５０ＫｅＶ程
度、１×１０12／ｃｍ2以上で全面にイオン注入して、
ｎＭＯＳ領域にパンチスルーストッパ層６２を形成す
る。図８はこの工程が終わった段階での半導体装置の素
子を示す断面図である。この後、フォトレジストマスク
３０１およびシリコン酸化膜３３を除去する。シリコン
酸化膜３３は、各イオン注入によるダメージから半導体
基板１表面を保護するものである。
【００３７】図９において、３４はシリコン酸化膜、３
０３はフォトレジストマスクである。図を参照して、ゲ
ート絶縁膜３として、例えば、シリコン酸化膜を２〜１
５ｎｍ程度の膜厚で半導体基板１表面全体に熱酸化によ
って形成してから、リンをなどのｎ型の不純物を、１×
１０20〜５×１０20／ｃｍ3程度含むポリシリコン層
を、ＬＰＣＶＤ（減圧ＣＶＤ）法によって５０〜１５０
ｎｍ程度全面に形成した後、シリコン酸化膜３４および
フォトレジストマスク（図示せず）を用いた異方性エッ
チングによってパターニングすることで、ゲート電極４
を形成する。そして、このフォトレジストマスクを除去
してから、新たにｎＭＯＳ領域を覆うフォトレジストマ
スク３０３を形成し、全面にボロンなどのｐ型の不純物
を４０ＫｅＶ、１×１０14／ｃｍ2程度でイオン注入し
て、ソース・ドレイン領域８１および８２を形成する。
この時、ｎ型の不純物を含むゲート電極４の表面上には
シリコン酸化膜３４が残っているので、ゲート電極４内
やその下の半導体基板１中にボロンが注入されるのが防
止される。図９はこの工程が終わった段階での半導体装
置の素子を示す断面図である。この後、フォトレジスト
マスク３０３を除去してから、ｐＭＯＳ領域を覆うフォ
トレジストマスク（図示せず）を形成し、全面にリンや
ヒ素などのｎ型の不純物を４０ＫｅＶ、１×１０14／ｃ
ｍ2程度でイオン注入して、ソース・ドレイン領域９１
および９２を形成する。ソース・ドレイン領域をＬＤＤ
構造としない場合は、ソース・ドレイン領域８１、８
２、９１および９２を形成する際の注入条件を６０Ｋｅ
Ｖ、５×１０14／ｃｍ2程度として、この後のソース・
ドレイン領域８３、８４、９３および９４の形成を行わ
ない。
０３はフォトレジストマスクである。図を参照して、ゲ
ート絶縁膜３として、例えば、シリコン酸化膜を２〜１
５ｎｍ程度の膜厚で半導体基板１表面全体に熱酸化によ
って形成してから、リンをなどのｎ型の不純物を、１×
１０20〜５×１０20／ｃｍ3程度含むポリシリコン層
を、ＬＰＣＶＤ（減圧ＣＶＤ）法によって５０〜１５０
ｎｍ程度全面に形成した後、シリコン酸化膜３４および
フォトレジストマスク（図示せず）を用いた異方性エッ
チングによってパターニングすることで、ゲート電極４
を形成する。そして、このフォトレジストマスクを除去
してから、新たにｎＭＯＳ領域を覆うフォトレジストマ
スク３０３を形成し、全面にボロンなどのｐ型の不純物
を４０ＫｅＶ、１×１０14／ｃｍ2程度でイオン注入し
て、ソース・ドレイン領域８１および８２を形成する。
この時、ｎ型の不純物を含むゲート電極４の表面上には
シリコン酸化膜３４が残っているので、ゲート電極４内
やその下の半導体基板１中にボロンが注入されるのが防
止される。図９はこの工程が終わった段階での半導体装
置の素子を示す断面図である。この後、フォトレジスト
マスク３０３を除去してから、ｐＭＯＳ領域を覆うフォ
トレジストマスク（図示せず）を形成し、全面にリンや
ヒ素などのｎ型の不純物を４０ＫｅＶ、１×１０14／ｃ
ｍ2程度でイオン注入して、ソース・ドレイン領域９１
および９２を形成する。ソース・ドレイン領域をＬＤＤ
構造としない場合は、ソース・ドレイン領域８１、８
２、９１および９２を形成する際の注入条件を６０Ｋｅ
Ｖ、５×１０14／ｃｍ2程度として、この後のソース・
ドレイン領域８３、８４、９３および９４の形成を行わ
ない。
【００３８】そして、フォトレジストマスクおよびシリ
コン酸化膜３４を除去してから、全面にＣＶＤ法によ
り、シリコン酸化膜などの絶縁膜を３０〜１００ｎｍ程
度の膜厚で形成し、エッチバックすることによってサイ
ドウォールスペーサー１０を形成した後、フォトレジス
トマスクを用いて（図示せず）、ｐＭＯＳ領域にボロン
などのｐ型の不純物、ｎＭＯＳ領域にはリンやヒ素など
のｎ型の不純物を１００ＫｅＶ、１×１０15／ｃｍ2程
度でイオン注入してソース・ドレイン領域８３、８４、
９３および９５をそれぞれ形成する。図１０はこの工程
が終わった段階での半導体装置の素子を示す素子を示す
断面図である。サイドウォールスペーサー１０は、シリ
コン酸化膜とシリコン窒化膜の積層膜でもよく、その場
合は、シリコン酸化膜をＲＴＯ（Rapid Thermal Oxidat
ion）で形成してからシリコン窒化膜をＣＶＤ法で堆積
し、エッチバックして形成する。また、イオン注入につ
いては、ｎＭＯＳ領域とｐＭＯＳ領域が逆に行われる場
合もある。
コン酸化膜３４を除去してから、全面にＣＶＤ法によ
り、シリコン酸化膜などの絶縁膜を３０〜１００ｎｍ程
度の膜厚で形成し、エッチバックすることによってサイ
ドウォールスペーサー１０を形成した後、フォトレジス
トマスクを用いて（図示せず）、ｐＭＯＳ領域にボロン
などのｐ型の不純物、ｎＭＯＳ領域にはリンやヒ素など
のｎ型の不純物を１００ＫｅＶ、１×１０15／ｃｍ2程
度でイオン注入してソース・ドレイン領域８３、８４、
９３および９５をそれぞれ形成する。図１０はこの工程
が終わった段階での半導体装置の素子を示す素子を示す
断面図である。サイドウォールスペーサー１０は、シリ
コン酸化膜とシリコン窒化膜の積層膜でもよく、その場
合は、シリコン酸化膜をＲＴＯ（Rapid Thermal Oxidat
ion）で形成してからシリコン窒化膜をＣＶＤ法で堆積
し、エッチバックして形成する。また、イオン注入につ
いては、ｎＭＯＳ領域とｐＭＯＳ領域が逆に行われる場
合もある。
【００３９】ゲート電極４やソース・ドレイン領域８
３、８４、９３および９４表面に金属シリサイド層を形
成する場合は、この段階で、全面にコバルトを堆積して
ＲＴＡ（Rapid Thermal Anneal）処理すると、シリコン
が露出した部分で反応し、金属シリサイド層が形成され
る。その後、未反応のまま残ったコバルトを除去する
（図示せず）。そして、減圧ＣＶＤ法によって、層間絶
縁膜１１となるシリコン酸化膜を２００ｎｍ〜６００ｎ
ｍ程度堆積してから、ソース・ドレイン領域８１、８３
および９１、９３に到達するコンタクトホール１５をド
ライエッチング法で、０．１μｍ〜０．５μｍ径で開口
し、その内部にＣＶＤ法によって配線材料を埋め込んだ
後にパターニングし、配線１２を形成する。同様にし
て、層間絶縁膜１４を形成し、ソース・ドレイン領域８
２、８４および９２、９４に到達するコンタクトホール
１５１および配線１３を形成する。このようにして図１
に示した半導体装置が形成される。
３、８４、９３および９４表面に金属シリサイド層を形
成する場合は、この段階で、全面にコバルトを堆積して
ＲＴＡ（Rapid Thermal Anneal）処理すると、シリコン
が露出した部分で反応し、金属シリサイド層が形成され
る。その後、未反応のまま残ったコバルトを除去する
（図示せず）。そして、減圧ＣＶＤ法によって、層間絶
縁膜１１となるシリコン酸化膜を２００ｎｍ〜６００ｎ
ｍ程度堆積してから、ソース・ドレイン領域８１、８３
および９１、９３に到達するコンタクトホール１５をド
ライエッチング法で、０．１μｍ〜０．５μｍ径で開口
し、その内部にＣＶＤ法によって配線材料を埋め込んだ
後にパターニングし、配線１２を形成する。同様にし
て、層間絶縁膜１４を形成し、ソース・ドレイン領域８
２、８４および９２、９４に到達するコンタクトホール
１５１および配線１３を形成する。このようにして図１
に示した半導体装置が形成される。
【００４０】ここでは、配線の一例を示したが、それぞ
れのコンタクトホールおよび配線の接続関係は、回路配
置によって変わり、その形成順序も必要に応じて変更可
能である。また、さらに異なる層間絶縁膜を介して配線
が上層に形成され、多層配線となる場合もある。配線材
料としては、不純物が導入されたポリシリコンや金属な
どがあるが、金属が使われる場合は、各コンタクトホー
ルの内壁に、ＴｉＮなどのバリアメタルを形成して、ソ
ース・ドレイン領域へ金属が拡散するのを防止する。
れのコンタクトホールおよび配線の接続関係は、回路配
置によって変わり、その形成順序も必要に応じて変更可
能である。また、さらに異なる層間絶縁膜を介して配線
が上層に形成され、多層配線となる場合もある。配線材
料としては、不純物が導入されたポリシリコンや金属な
どがあるが、金属が使われる場合は、各コンタクトホー
ルの内壁に、ＴｉＮなどのバリアメタルを形成して、ソ
ース・ドレイン領域へ金属が拡散するのを防止する。
【００４１】この実施の形態１に示した半導体装置の製
造方法によれば、埋め込み型チャネルを有する半導体装
置において、微細化されても、ソース・ドレイン領域８
３および８４底部間でのパンチスルーを抑制するパンチ
スルーストッパ層６１と、カウンタードープ層７に加え
てカウンタードープ層７１を形成することができるの
で、カウンタードープ層７内でのパンチスルーを発生さ
せることなく、しきい値の上昇が抑制された半導体装置
の製造方法を得ることができるという効果を奏する。加
えて、パンチスルーストッパ層６１と、埋め込み型チャ
ネルのカウンタードープ層７の界面が急峻なｐｎ接合と
なるように形成できるため、このｐｎ接合部分で空乏層
が延びることによって発生するパンチスルーも抑制する
ことができる。さらに、カウンタードープ層７１の不純
物濃度ピークが、半導体基板１表面に位置するように形
成することができるので、より駆動能力の向上した半導
体装置を得ることができる。
造方法によれば、埋め込み型チャネルを有する半導体装
置において、微細化されても、ソース・ドレイン領域８
３および８４底部間でのパンチスルーを抑制するパンチ
スルーストッパ層６１と、カウンタードープ層７に加え
てカウンタードープ層７１を形成することができるの
で、カウンタードープ層７内でのパンチスルーを発生さ
せることなく、しきい値の上昇が抑制された半導体装置
の製造方法を得ることができるという効果を奏する。加
えて、パンチスルーストッパ層６１と、埋め込み型チャ
ネルのカウンタードープ層７の界面が急峻なｐｎ接合と
なるように形成できるため、このｐｎ接合部分で空乏層
が延びることによって発生するパンチスルーも抑制する
ことができる。さらに、カウンタードープ層７１の不純
物濃度ピークが、半導体基板１表面に位置するように形
成することができるので、より駆動能力の向上した半導
体装置を得ることができる。
【００４２】実施の形態２．図１１は実施の形態２に係
る半導体装置を示す断面図である。図を参照して、ｐＭ
ＯＳ領域のソース・ドレイン領域８１および８２は、カ
ウンタードープ層７よりも浅く形成されている。これ以
外に実施の形態１に示した半導体装置と異なる点は、カ
ウンタードープ層７１が形成されていないことであり、
それ以外については、実施の形態１に示した半導体装置
と同様の構造である。図１２は、この発明に係る半導体
装置に含まれる不純物濃度の分布を示すグラフであり、
図１１に示したＣ−Ｃ断面におけるカウンタードープ層
７、ソース・ドレイン領域８２、パンチスルーストッパ
層６１および図１１に示したＤ−Ｄ断面におけるソース
・ドレイン領域８４の不純物濃度分布を示している。カ
ウンタードープ層７の不純物濃度ピークは半導体基板１
表面から３０ｎｍ程度の深さに形成され、ソース・ドレ
イン領域８２の不純物濃度ピークは半導体基板１表面か
ら２０ｎｍ程度の深さに形成されているが、これらの濃
度ピークの位置は、ソース・ドレイン領域８３および８
４が形成される深さによって変動するものであり、ソー
ス・ドレイン領域８３および８４の形成される深さが浅
くなると、ソース・ドレイン領域８１および８２や、カ
ウンタードープ層７の不純物濃度ピークも浅くなる。ゲ
ート電極の低抵抗化のために、ゲート電極４の材料とし
てタングステンなどの金属を用いる場合は、ｎＭＯＳ領
域およびｐＭＯＳ領域の両方でしきい値電圧が上昇して
しまうため、実施の形態１と同様に、ｎＭＯＳトランジ
スタおよびｐＭＯＳトランジスタをともに埋め込み型チ
ャネル構造とする。
る半導体装置を示す断面図である。図を参照して、ｐＭ
ＯＳ領域のソース・ドレイン領域８１および８２は、カ
ウンタードープ層７よりも浅く形成されている。これ以
外に実施の形態１に示した半導体装置と異なる点は、カ
ウンタードープ層７１が形成されていないことであり、
それ以外については、実施の形態１に示した半導体装置
と同様の構造である。図１２は、この発明に係る半導体
装置に含まれる不純物濃度の分布を示すグラフであり、
図１１に示したＣ−Ｃ断面におけるカウンタードープ層
７、ソース・ドレイン領域８２、パンチスルーストッパ
層６１および図１１に示したＤ−Ｄ断面におけるソース
・ドレイン領域８４の不純物濃度分布を示している。カ
ウンタードープ層７の不純物濃度ピークは半導体基板１
表面から３０ｎｍ程度の深さに形成され、ソース・ドレ
イン領域８２の不純物濃度ピークは半導体基板１表面か
ら２０ｎｍ程度の深さに形成されているが、これらの濃
度ピークの位置は、ソース・ドレイン領域８３および８
４が形成される深さによって変動するものであり、ソー
ス・ドレイン領域８３および８４の形成される深さが浅
くなると、ソース・ドレイン領域８１および８２や、カ
ウンタードープ層７の不純物濃度ピークも浅くなる。ゲ
ート電極の低抵抗化のために、ゲート電極４の材料とし
てタングステンなどの金属を用いる場合は、ｎＭＯＳ領
域およびｐＭＯＳ領域の両方でしきい値電圧が上昇して
しまうため、実施の形態１と同様に、ｎＭＯＳトランジ
スタおよびｐＭＯＳトランジスタをともに埋め込み型チ
ャネル構造とする。
【００４３】この実施の形態２に示した半導体装置によ
れば、パンチスルーストッパ層６１によってソース・ド
レイン領域８３および８４底部間でのパンチスルーが抑
制されるとともに、ソース・ドレイン領域８１および８
２がカウンタドープ層７よりも浅く形成されているた
め、このソース・ドレイン領域８１および８２底部間で
のパンチスルーも抑制されるため、しきい値を上昇させ
ることなく、パンチスルー耐性が向上するという効果を
奏する。
れば、パンチスルーストッパ層６１によってソース・ド
レイン領域８３および８４底部間でのパンチスルーが抑
制されるとともに、ソース・ドレイン領域８１および８
２がカウンタドープ層７よりも浅く形成されているた
め、このソース・ドレイン領域８１および８２底部間で
のパンチスルーも抑制されるため、しきい値を上昇させ
ることなく、パンチスルー耐性が向上するという効果を
奏する。
【００４４】図１３は、実施の形態２に係る別の半導体
装置を示す断面図である。図を参照して、この半導体装
置においては、実施の形態１と同様、カウンタードープ
層７１をさらに備えたことを特徴としている。図１４
は、この発明に係る半導体装置に含まれる不純物濃度の
分布を示すグラフであり、図１３に示したＥ−Ｅ断面に
おけるカウンタードープ層７１および７、ソース・ドレ
イン領域８２、パンチスルーストッパ層６１および図１
３に示したＦ−Ｆ断面におけるソース・ドレイン領域８
４の不純物濃度分布を示している。カウンタードープ層
７１の不純物濃度ピークは実施の形態１同様、半導体基
板１表面から１０ｎｍ程度の深さに形成され、カウンタ
ードープ層７の不純物濃度ピークは、半導体基板１表面
から３０ｎｍ程度の深さに形成され、ソース・ドレイン
領域８２の不純物濃度ピークは半導体基板１表面から２
０ｎｍ程度の深さに形成されているが、これらの濃度ピ
ークの位置は、ソース・ドレイン領域８３および８４が
形成される深さによって変動するものである。また、実
施の形態１と同様、カウンタードープ層７１の不純物濃
度ピークが半導体基板１の表面に形成されていてもかま
わない。
装置を示す断面図である。図を参照して、この半導体装
置においては、実施の形態１と同様、カウンタードープ
層７１をさらに備えたことを特徴としている。図１４
は、この発明に係る半導体装置に含まれる不純物濃度の
分布を示すグラフであり、図１３に示したＥ−Ｅ断面に
おけるカウンタードープ層７１および７、ソース・ドレ
イン領域８２、パンチスルーストッパ層６１および図１
３に示したＦ−Ｆ断面におけるソース・ドレイン領域８
４の不純物濃度分布を示している。カウンタードープ層
７１の不純物濃度ピークは実施の形態１同様、半導体基
板１表面から１０ｎｍ程度の深さに形成され、カウンタ
ードープ層７の不純物濃度ピークは、半導体基板１表面
から３０ｎｍ程度の深さに形成され、ソース・ドレイン
領域８２の不純物濃度ピークは半導体基板１表面から２
０ｎｍ程度の深さに形成されているが、これらの濃度ピ
ークの位置は、ソース・ドレイン領域８３および８４が
形成される深さによって変動するものである。また、実
施の形態１と同様、カウンタードープ層７１の不純物濃
度ピークが半導体基板１の表面に形成されていてもかま
わない。
【００４５】この半導体装置によれば、パンチスルース
トッパ層６１を備え、さらにソース・ドレイン領域８１
および８２がカウンタドープ層７よりも浅く形成されて
いるため、パンチスルー耐性が向上するという効果に加
えて、半導体基板表面にカウンタードープ層７１を備え
ているため、ゲート電極による制御性がよく、駆動能力
の高い半導体装置を得ることができる。さらにカウンタ
ードープ層７１の不純物濃度ピークが半導体基板１表面
に位置する場合には、駆動能力およびゲート電極による
制御性が更に向上することは言うまでもない。
トッパ層６１を備え、さらにソース・ドレイン領域８１
および８２がカウンタドープ層７よりも浅く形成されて
いるため、パンチスルー耐性が向上するという効果に加
えて、半導体基板表面にカウンタードープ層７１を備え
ているため、ゲート電極による制御性がよく、駆動能力
の高い半導体装置を得ることができる。さらにカウンタ
ードープ層７１の不純物濃度ピークが半導体基板１表面
に位置する場合には、駆動能力およびゲート電極による
制御性が更に向上することは言うまでもない。
【００４６】次に、この発明の実施の形態２に係る半導
体装置の製造方法について説明する。図１５および図１
６は、実施の形態２に係る半導体装置の製造方法の一工
程を示す断面図である。まず、実施の形態１と同様にし
て、分離絶縁膜２してから、ｐＭＯＳ領域表面上に開口
を有するフォトレジストマスク（図示せず）を形成し、
Ｎウェル５１およびパンチスルーストッパ層６１を形成
する。その後、ボロンまたは弗化ボロンなどのｐ型の不
純物を２０ＫｅＶ程度、１×１０12／ｃｍ2以上で全面
にイオン注入してカウンタードープ層７をｐＭＯＳ領域
に形成してから、フォトレジストマスクを除去する。図
１５はこの工程が終わった段階での半導体装置の素子を
示す断面図である。カウンタードープ層７１を形成する
場合は、実施の形態１と同様、この段階で、同じ注入条
件を用いて行う（図示せず）。注入方法については、低
エネルギー注入でも斜め回転イオン注入でもよく、不純
物濃度ピークが半導体基板１表面に来るように設定して
もかまわない。
体装置の製造方法について説明する。図１５および図１
６は、実施の形態２に係る半導体装置の製造方法の一工
程を示す断面図である。まず、実施の形態１と同様にし
て、分離絶縁膜２してから、ｐＭＯＳ領域表面上に開口
を有するフォトレジストマスク（図示せず）を形成し、
Ｎウェル５１およびパンチスルーストッパ層６１を形成
する。その後、ボロンまたは弗化ボロンなどのｐ型の不
純物を２０ＫｅＶ程度、１×１０12／ｃｍ2以上で全面
にイオン注入してカウンタードープ層７をｐＭＯＳ領域
に形成してから、フォトレジストマスクを除去する。図
１５はこの工程が終わった段階での半導体装置の素子を
示す断面図である。カウンタードープ層７１を形成する
場合は、実施の形態１と同様、この段階で、同じ注入条
件を用いて行う（図示せず）。注入方法については、低
エネルギー注入でも斜め回転イオン注入でもよく、不純
物濃度ピークが半導体基板１表面に来るように設定して
もかまわない。
【００４７】そして、実施の形態１と同様にして、Ｐウ
ェル５２、パンチスルーストッパ層６２、ゲート電極４
を形成してから、ｎＭＯＳ領域を覆うフォトレジストマ
スク３０３を形成し、全面にボロンなどのｐ型の不純物
を１０ＫｅＶ、１×１０14／ｃｍ2程度でイオン注入し
て、ソース・ドレイン領域８１および８２を形成する。
この時、ｎ型の不純物を含むゲート電極４の表面上には
シリコン酸化膜３４が残っているので、ゲート電極４内
やその下の半導体基板１中にボロンが注入されるのが防
止される。図１６はこの工程が終わった段階での半導体
装置の素子を示す断面図である。この後、実施の形態１
と同様にして、ソース・ドレイン領域９１および９２、
サイドウォールスペーサー１０、ソース・ドレイン領域
８３、８４、９３および９５をそれぞれ形成する。サイ
ドウォールスペーサーは実施の形態１と同様、シリコン
酸化膜とシリコン窒化膜の積層膜でもよい。
ェル５２、パンチスルーストッパ層６２、ゲート電極４
を形成してから、ｎＭＯＳ領域を覆うフォトレジストマ
スク３０３を形成し、全面にボロンなどのｐ型の不純物
を１０ＫｅＶ、１×１０14／ｃｍ2程度でイオン注入し
て、ソース・ドレイン領域８１および８２を形成する。
この時、ｎ型の不純物を含むゲート電極４の表面上には
シリコン酸化膜３４が残っているので、ゲート電極４内
やその下の半導体基板１中にボロンが注入されるのが防
止される。図１６はこの工程が終わった段階での半導体
装置の素子を示す断面図である。この後、実施の形態１
と同様にして、ソース・ドレイン領域９１および９２、
サイドウォールスペーサー１０、ソース・ドレイン領域
８３、８４、９３および９５をそれぞれ形成する。サイ
ドウォールスペーサーは実施の形態１と同様、シリコン
酸化膜とシリコン窒化膜の積層膜でもよい。
【００４８】また、イオン注入についても実施の形態１
と同様、ｎＭＯＳ領域とｐＭＯＳ領域が逆に行われる場
合もあり、必要に応じて、ゲート電極４やソース・ドレ
イン領域８３、８４、９３および９４表面に金属シリサ
イド層を形成してもよい。そして、実施の形態１と同様
にして、層間絶縁膜１１、コンタクトホール１５、配線
１２、層間絶縁膜１４、コンタクトホール１５１および
配線１３を形成する。このようにして図１１に示した半
導体装置が形成される。
と同様、ｎＭＯＳ領域とｐＭＯＳ領域が逆に行われる場
合もあり、必要に応じて、ゲート電極４やソース・ドレ
イン領域８３、８４、９３および９４表面に金属シリサ
イド層を形成してもよい。そして、実施の形態１と同様
にして、層間絶縁膜１１、コンタクトホール１５、配線
１２、層間絶縁膜１４、コンタクトホール１５１および
配線１３を形成する。このようにして図１１に示した半
導体装置が形成される。
【００４９】この実施の形態２に示した半導体装置の製
造方法によれば、パンチスルーストッパ層６１を形成す
ることができるため、ソース・ドレイン領域８３および
８４底部間でのパンチスルーが抑制されるとともに、ソ
ース・ドレイン領域８１および８２をカウンタドープ層
７よりも浅く形成することができるため、このソース・
ドレイン領域８１および８２底部間でのパンチスルーが
抑制され、しきい値が上昇することなく、パンチスルー
耐性が向上した半導体装置の製造方法を得ることができ
るという効果を奏する。さらにカウンタードープ層７１
を形成することができるため、ゲート電極による制御性
がよく、駆動能力の高い半導体装置を製造することがで
きる。
造方法によれば、パンチスルーストッパ層６１を形成す
ることができるため、ソース・ドレイン領域８３および
８４底部間でのパンチスルーが抑制されるとともに、ソ
ース・ドレイン領域８１および８２をカウンタドープ層
７よりも浅く形成することができるため、このソース・
ドレイン領域８１および８２底部間でのパンチスルーが
抑制され、しきい値が上昇することなく、パンチスルー
耐性が向上した半導体装置の製造方法を得ることができ
るという効果を奏する。さらにカウンタードープ層７１
を形成することができるため、ゲート電極による制御性
がよく、駆動能力の高い半導体装置を製造することがで
きる。
【００５０】実施の形態３．図１７はこの実施の形態３
に係る半導体装置を示す断面図であり、サイドウォール
スペーサー１０の幅と高さが等しくなるように形成され
ている。図１８はこの実施の形態３に係る半導体装置を
示す断面図であり、図１７に示した半導体装置のｐＭＯ
Ｓ領域を拡大したものである。この図からわかるよう
に、サイドウォールスペーサー１０の幅と高さは等しく
なるように形成されている（図中ｃ）。そして、ソース
・ドレイン領域８３および８４は、このサイドウォール
スペーサー１０形成後に自己整合的に形成されている。
カウンタードープ層７１およびソース・ドレイン領域８
１、８２が形成されていないこと以外は、実施の形態１
と同様の構造となっている。また、ここでは図示しない
が、実施の形態１または実施の形態２に示した半導体装
置に適用してもよい。
に係る半導体装置を示す断面図であり、サイドウォール
スペーサー１０の幅と高さが等しくなるように形成され
ている。図１８はこの実施の形態３に係る半導体装置を
示す断面図であり、図１７に示した半導体装置のｐＭＯ
Ｓ領域を拡大したものである。この図からわかるよう
に、サイドウォールスペーサー１０の幅と高さは等しく
なるように形成されている（図中ｃ）。そして、ソース
・ドレイン領域８３および８４は、このサイドウォール
スペーサー１０形成後に自己整合的に形成されている。
カウンタードープ層７１およびソース・ドレイン領域８
１、８２が形成されていないこと以外は、実施の形態１
と同様の構造となっている。また、ここでは図示しない
が、実施の形態１または実施の形態２に示した半導体装
置に適用してもよい。
【００５１】この実施の形態３に係る半導体装置によれ
ば、高さと幅の等しいサイドウォールスペーサー１０を
使って自己整合的に形成されたソース・ドレイン領域８
３および８４は、電界が最も強くなる下部端部（図中ｄ
点）が離れた構造となるため、パンチスルー耐圧が向上
するという効果を奏する。
ば、高さと幅の等しいサイドウォールスペーサー１０を
使って自己整合的に形成されたソース・ドレイン領域８
３および８４は、電界が最も強くなる下部端部（図中ｄ
点）が離れた構造となるため、パンチスルー耐圧が向上
するという効果を奏する。
【００５２】図１９は、実施の形態２に係る半導体装置
の製造方法の一工程を示す素子の断面図である。図を参
照して、実施の形態１と同様に、半導体基板１の表面に
分離絶縁膜２、Ｎウェル５１、パンチスルーストッパ層
６１、カウンタードープ層７、Ｐウェル５２、パンチス
ルーストッパ層６２、ゲート絶縁膜３、ゲート電極４を
形成してから、全面にＣＶＤ法により、シリコン酸化膜
などの絶縁膜を３０〜１００ｎｍ程度の膜厚で形成し、
等方性エッチングでエッチバックすることによってサイ
ドウォールスペーサー１０を形成する。そして、実施の
形態１と同様にして、ｐＭＯＳ領域にボロンなどのｐ型
の不純物、ｎＭＯＳ領域にはリンやヒ素などのｎ型の不
純物を１００ＫｅＶ、１×１０ 15／ｃｍ2程度でイオン
注入してソース・ドレイン領域８３、８４、９３および
９５をそれぞれ形成する。図１９はこの工程が終わった
段階での半導体装置の素子を示す素子を示す断面図であ
る。
の製造方法の一工程を示す素子の断面図である。図を参
照して、実施の形態１と同様に、半導体基板１の表面に
分離絶縁膜２、Ｎウェル５１、パンチスルーストッパ層
６１、カウンタードープ層７、Ｐウェル５２、パンチス
ルーストッパ層６２、ゲート絶縁膜３、ゲート電極４を
形成してから、全面にＣＶＤ法により、シリコン酸化膜
などの絶縁膜を３０〜１００ｎｍ程度の膜厚で形成し、
等方性エッチングでエッチバックすることによってサイ
ドウォールスペーサー１０を形成する。そして、実施の
形態１と同様にして、ｐＭＯＳ領域にボロンなどのｐ型
の不純物、ｎＭＯＳ領域にはリンやヒ素などのｎ型の不
純物を１００ＫｅＶ、１×１０ 15／ｃｍ2程度でイオン
注入してソース・ドレイン領域８３、８４、９３および
９５をそれぞれ形成する。図１９はこの工程が終わった
段階での半導体装置の素子を示す素子を示す断面図であ
る。
【００５３】この後、実施の形態１と同様にして、層間
絶縁膜１１、コンタクトホール１５、配線１２、層間絶
縁膜１４、コンタクトホール１５１および配線１３を形
成する。このようにして図１７に示した半導体装置が形
成される。実施の形態１と同様、ゲート電極４やソース
・ドレイン領域８３、８４、９３および９４表面に金属
シリサイド層を形成してもよく、ソース・ドレイン領域
８１、８２、９１および９２を形成してＬＤＤ構造とし
てもよい。
絶縁膜１１、コンタクトホール１５、配線１２、層間絶
縁膜１４、コンタクトホール１５１および配線１３を形
成する。このようにして図１７に示した半導体装置が形
成される。実施の形態１と同様、ゲート電極４やソース
・ドレイン領域８３、８４、９３および９４表面に金属
シリサイド層を形成してもよく、ソース・ドレイン領域
８１、８２、９１および９２を形成してＬＤＤ構造とし
てもよい。
【００５４】この実施の形態３に係る半導体装置の製造
方法によれば、等方性エッチングによって、高さと幅の
等しいサイドウォールスペーサー１０を自己整合的に形
成することができ、さらにこのサイドウォールスペーサ
ー１０を使って自己整合的に形成されたソース・ドレイ
ン領域８３および８４の電界が最も強くなる下部端部
（図中ｄ点）が離れた構造とすることができるため、パ
ンチスルー耐圧が向上した半導体装置を得ることができ
るという効果を奏する。
方法によれば、等方性エッチングによって、高さと幅の
等しいサイドウォールスペーサー１０を自己整合的に形
成することができ、さらにこのサイドウォールスペーサ
ー１０を使って自己整合的に形成されたソース・ドレイ
ン領域８３および８４の電界が最も強くなる下部端部
（図中ｄ点）が離れた構造とすることができるため、パ
ンチスルー耐圧が向上した半導体装置を得ることができ
るという効果を奏する。
【００５５】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下のような効果を奏する。本発明は、埋
め込み型チャネル構造の半導体装置において、微細化さ
れてもパンチスルーストッパ層によって、ソース・ドレ
イン領域底部間でのパンチスルーを抑制できるととも
に、カウンタードープ層が２層に形成されていることに
よって、カウンタードープ層内でのパンチスルーを発生
させることなく、しきい値の上昇を抑制することができ
るという効果を奏する。
ているので、以下のような効果を奏する。本発明は、埋
め込み型チャネル構造の半導体装置において、微細化さ
れてもパンチスルーストッパ層によって、ソース・ドレ
イン領域底部間でのパンチスルーを抑制できるととも
に、カウンタードープ層が２層に形成されていることに
よって、カウンタードープ層内でのパンチスルーを発生
させることなく、しきい値の上昇を抑制することができ
るという効果を奏する。
【００５６】また、埋め込み型チャネル構造の半導体装
置において、ＬＤＤ構造のソース・ドレイン領域のう
ち、高濃度ソース・ドレイン領域底部間でのパンチスル
ーはパンチスルーストッパ層によって抑制されるととも
に、低濃度ソース・ドレイン領域がカウンタドープ層よ
りも浅く形成されていることによって、このソース・ド
レイン領域底部間でのパンチスルーが抑制されるため、
しきい値を上昇させることなく、パンチスルー耐性が向
上するという効果を奏する。
置において、ＬＤＤ構造のソース・ドレイン領域のう
ち、高濃度ソース・ドレイン領域底部間でのパンチスル
ーはパンチスルーストッパ層によって抑制されるととも
に、低濃度ソース・ドレイン領域がカウンタドープ層よ
りも浅く形成されていることによって、このソース・ド
レイン領域底部間でのパンチスルーが抑制されるため、
しきい値を上昇させることなく、パンチスルー耐性が向
上するという効果を奏する。
【００５７】加えて、半導体基板表面にさらに別のカウ
ンタードープ層を備えているため、ゲート電極による制
御性および駆動能力が向上する。
ンタードープ層を備えているため、ゲート電極による制
御性および駆動能力が向上する。
【００５８】また、表面側に形成された方のカウンター
ドープ層の不純物濃度ピークが、半導体基板表面に位置
するように形成されているので、さらに駆動能力が向上
するという効果を奏する。
ドープ層の不純物濃度ピークが、半導体基板表面に位置
するように形成されているので、さらに駆動能力が向上
するという効果を奏する。
【００５９】加えて、しきい値の上昇とパンチスルーが
抑制された埋め込みチャネル型のｐＭＯＳトランジスタ
をＣＭＯＳトランジスタに適用しているので、ｎＭＯＳ
トランジスタとともにゲート電極をｎ型にすることがで
き、しきい値の上昇およびパンチスルーの抑制されたＣ
ＭＯＳトランジスタを簡単な工程で得ることができる。
抑制された埋め込みチャネル型のｐＭＯＳトランジスタ
をＣＭＯＳトランジスタに適用しているので、ｎＭＯＳ
トランジスタとともにゲート電極をｎ型にすることがで
き、しきい値の上昇およびパンチスルーの抑制されたＣ
ＭＯＳトランジスタを簡単な工程で得ることができる。
【００６０】また、高さと幅の等しいサイドウォールス
ペーサーを使って自己整合的に形成されたソース・ドレ
イン領域は、ソース・ドレイン領域間で電界が最も強く
なる下部端部が離れた構造となるため、パンチスルー耐
圧が向上するという効果を奏する。
ペーサーを使って自己整合的に形成されたソース・ドレ
イン領域は、ソース・ドレイン領域間で電界が最も強く
なる下部端部が離れた構造となるため、パンチスルー耐
圧が向上するという効果を奏する。
【００６１】また、埋め込み型チャネルを有する半導体
装置において、微細化されても、ソース・ドレイン領域
底部間でのパンチスルーを抑制するパンチスルーストッ
パ層と、２層のカウンタードープ層を形成することがで
きるので、カウンタードープ層内でのパンチスルーを発
生させることなく、しきい値の上昇が抑制された半導体
装置の製造方法を得ることができるという効果を奏す
る。加えて、パンチスルーストッパ層と、このパンチス
ルーストッパ層に接するカウンタードープ層の界面が急
峻なｐｎ接合となるように形成できるため、このｐｎ接
合部分で空乏層が延びることによって発生するパンチス
ルーも抑制することができる。
装置において、微細化されても、ソース・ドレイン領域
底部間でのパンチスルーを抑制するパンチスルーストッ
パ層と、２層のカウンタードープ層を形成することがで
きるので、カウンタードープ層内でのパンチスルーを発
生させることなく、しきい値の上昇が抑制された半導体
装置の製造方法を得ることができるという効果を奏す
る。加えて、パンチスルーストッパ層と、このパンチス
ルーストッパ層に接するカウンタードープ層の界面が急
峻なｐｎ接合となるように形成できるため、このｐｎ接
合部分で空乏層が延びることによって発生するパンチス
ルーも抑制することができる。
【００６２】また、ＬＤＤ構造のソース・ドレイン領域
のうち、高濃度ソース・ドレイン領域底部間でのパンチ
スルーを抑制するパンチスルーストッパ層を形成するこ
とができるとともに、低濃度ソース・ドレイン領域をカ
ウンタドープ層よりも浅く形成できるため、このソース
・ドレイン領域底部間でのパンチスルーも抑制され、し
きい値を上昇させることなく、パンチスルー耐性が向上
した半導体装置を形成することができる。
のうち、高濃度ソース・ドレイン領域底部間でのパンチ
スルーを抑制するパンチスルーストッパ層を形成するこ
とができるとともに、低濃度ソース・ドレイン領域をカ
ウンタドープ層よりも浅く形成できるため、このソース
・ドレイン領域底部間でのパンチスルーも抑制され、し
きい値を上昇させることなく、パンチスルー耐性が向上
した半導体装置を形成することができる。
【００６３】さらに、半導体基板の表面にカウンタード
ープ層を形成することができるため、ゲート電極による
制御性がよく、駆動能力の高い半導体装置を製造するこ
とができる。
ープ層を形成することができるため、ゲート電極による
制御性がよく、駆動能力の高い半導体装置を製造するこ
とができる。
【００６４】また、半導体基板表面側のカウンタードー
プ層の不純物濃度ピークが、半導体基板表面に位置する
ように形成することができるので、より駆動能力の向上
した半導体装置を得ることができる。
プ層の不純物濃度ピークが、半導体基板表面に位置する
ように形成することができるので、より駆動能力の向上
した半導体装置を得ることができる。
【００６５】さらに、低エネルギーイオン注入または斜
め回転イオン注入で、半導体基板表面側のカウンタード
ープ層を形成しているので、不純物濃度ピークが浅い位
置にあっても制御性よく形成することができる。
め回転イオン注入で、半導体基板表面側のカウンタード
ープ層を形成しているので、不純物濃度ピークが浅い位
置にあっても制御性よく形成することができる。
【００６６】加えて、しきい値の上昇とパンチスルーが
抑制された埋め込みチャネル型のｐＭＯＳトランジスタ
をＣＭＯＳトランジスタに適用しているので、ｎＭＯＳ
トランジスタとともにｎ型のゲート電極を形成すること
ができ、簡単な工程で、しきい値の上昇およびパンチス
ルーの抑制されたＣＭＯＳトランジスタを得ることがで
きる。
抑制された埋め込みチャネル型のｐＭＯＳトランジスタ
をＣＭＯＳトランジスタに適用しているので、ｎＭＯＳ
トランジスタとともにｎ型のゲート電極を形成すること
ができ、簡単な工程で、しきい値の上昇およびパンチス
ルーの抑制されたＣＭＯＳトランジスタを得ることがで
きる。
【００６７】また、等方性エッチングによって、高さと
幅の等しいサイドウォールスペーサーを自己整合的に形
成することができ、さらにこのサイドウォールスペーサ
ーを使って自己整合的に形成されたソース・ドレイン領
域間の電界が最も強くなる下部端部が離れた構造とする
ことができるため、パンチスルー耐圧が向上した半導体
装置を得ることができるという効果を奏する。
幅の等しいサイドウォールスペーサーを自己整合的に形
成することができ、さらにこのサイドウォールスペーサ
ーを使って自己整合的に形成されたソース・ドレイン領
域間の電界が最も強くなる下部端部が離れた構造とする
ことができるため、パンチスルー耐圧が向上した半導体
装置を得ることができるという効果を奏する。
【図１】 本発明の実施の形態１に係る半導体装置を示
す断面図である。
す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置に含
まれる不純物の濃度分布を示すグラフである。
まれる不純物の濃度分布を示すグラフである。
【図３】 本発明の実施の形態１に係る半導体装置に含
まれる不純物の濃度分布を示すグラフである。
まれる不純物の濃度分布を示すグラフである。
【図４】 本発明の実施の形態１に係る半導体装置を示
す断面図である。
す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図８】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図９】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図１０】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１１】 本発明の実施の形態２に係る半導体装置を
示す断面図である。
示す断面図である。
【図１２】 本発明の実施の形態２に係る半導体装置に
含まれる不純物の濃度分布を示すグラフである。
含まれる不純物の濃度分布を示すグラフである。
【図１３】 本発明の実施の形態２に係る別の半導体装
置を示す断面図である。
置を示す断面図である。
【図１４】 本発明の実施の形態２に係る半導体装置に
含まれる不純物の濃度分布を示すグラフである。
含まれる不純物の濃度分布を示すグラフである。
【図１５】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１６】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１７】 本発明の実施の形態３に係る半導体装置を
示す断面図である。
示す断面図である。
【図１８】 本発明の実施の形態３に係る半導体装置を
示す断面図である。
示す断面図である。
【図１９】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図２０】 従来の半導体装置を示す断面図である。
【図２１】 従来の半導体装置を示す断面図である。
４ ゲート電極、 ５１ Ｎウェル、 ５２ Ｐウ
ェル、 ６１ パンチスルーストッパ層、 ６２ パ
ンチスルーストッパ層、 ７ カウンタードープ層、
７１ カウンタードープ層、 ８１ ソース・ドレイン
領域、 ８２ ソース・ドレイン領域
ェル、 ６１ パンチスルーストッパ層、 ６２ パ
ンチスルーストッパ層、 ７ カウンタードープ層、
７１ カウンタードープ層、 ８１ ソース・ドレイン
領域、 ８２ ソース・ドレイン領域
フロントページの続き (72)発明者 上野 修一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F040 DA05 DA06 DA18 DB03 EA08 EC01 EC04 EC07 EC08 EC13 EE05 EF02 EH02 EJ02 EJ04 EK01 EK05 EM01 EM02 EM03 FA03 FA05 FA07 FA10 FA16 FA19 FB02 FB04 FC00 FC10 FC13 FC19 5F048 AA08 AB01 AB03 AC03 BA12 BB06 BB08 BB12 BC06 BD05 BE03 BF03 BF06 BG12 BG14 DA18 DA25 DA27 DA30
Claims (13)
- 【請求項１】 半導体基板の主表面に分離絶縁膜に囲ま
れて配設された第１導電型の半導体領域と、 前記半導体領域の主表面に所定の距離を隔てて形成され
た第２導電型のソース領域およびドレイン領域と、 前記ソース領域およびドレイン領域に挟まれる領域と対
向するように前記半導体領域の主表面上にゲート絶縁膜
を介在して形成された第１導電型のゲート電極と、 前記ソース領域およびドレイン領域に挟まれた前記半導
体領域の主表面近傍内部に形成され、第１の濃度ピーク
を有する第１導電型の第１の不純物領域と、 前記第１の濃度ピークよりも浅い前記半導体領域の主表
面近傍内部に第２の濃度ピークを有する第２導電型の第
２の不純物領域と、 前記第２の濃度ピークよりも浅い前記半導体領域の主表
面近傍内部に第３の濃度ピークを有する第２導電型の第
３の不純物領域とを備えた半導体装置。 - 【請求項２】 半導体基板の主表面に分離絶縁膜に囲ま
れて配設された第１導電型の半導体領域と、 前記半導体領域の主表面に所定の距離を隔てて形成され
た第２導電型の第１のソース領域およびドレイン領域
と、 前記第１のソース領域およびドレイン領域に挟まれる領
域と対向するように前記半導体領域の主表面上にゲート
絶縁膜を介在して形成された第１導電型のゲート電極
と、 前記第１のソース領域およびドレイン領域に挟まれた前
記半導体領域の主表面近傍内部に形成され、第１の濃度
ピークを有する第１導電型の第１の不純物領域と、 前記第１の濃度ピークよりも浅い前記半導体領域の主表
面近傍内部に第２の濃度ピークを有する第２導電型の第
２の不純物領域と、 前記第１のソース領域およびドレイン領域に挟まれる前
記半導体領域の主表面に所定の距離を隔てて形成され、
前記第２の不純物濃度ピークよりも浅い前記半導体領域
の主表面近傍内部に濃度ピークを有する第２導電型の第
２のソースおよびドレイン領域とを備えた半導体装置。 - 【請求項３】 第２の濃度ピークよりも浅い半導体領域
の主表面近傍内部に第３の濃度ピークを有する第２導電
型の第３の不純物領域とを備えたことを特徴とする請求
項２に記載の半導体装置。 - 【請求項４】 第３の濃度ピークが半導体領域主表面に
位置することを特徴とする請求項１記載または請求項３
に記載の半導体装置。 - 【請求項５】 第１の導電型がｎ型で、第２の導電型が
ｐ型であり、 半導体基板の主表面に配設され、分離絶縁膜を介して第
１導電型の半導体領域に隣接する第２導電型の半導体領
域と、 前記第２導電型の半導体領域の主表面に所定の距離を隔
てて形成された第１導電型のソース領域およびドレイン
領域と、 前記第１導電型のソース領域およびドレイン領域に挟ま
れる領域と対向するように前記第２導電型の半導体領域
の主表面上にゲート絶縁膜を介在して形成された第１導
電型のゲート電極と、 前記第１導電型のソース領域およびドレイン領域に挟ま
れた前記第２導電型の半導体領域の主表面近傍内部に形
成された第２導電型の不純物領域とをさらに備えたこと
を特徴とする請求項１ないし請求項４のいずれか一項に
記載の半導体装置。 - 【請求項６】 半導体基板の主表面に分離絶縁膜に囲ま
れて配設された第１導電型の半導体領域と、 前記半導体領域の主表面に所定の距離を隔てて形成され
た第２導電型のソース領域およびドレイン領域と、 前記ソース領域およびドレイン領域に挟まれる領域と対
向するように前記半導体領域の主表面上にゲート絶縁膜
を介在して形成された第１導電型のゲート電極と、 前記ソース領域およびドレイン領域に挟まれた前記半導
体領域の主表面近傍内部に形成され、第１の濃度ピーク
を有する第１導電型の第１の不純物領域と、 前記第１の濃度ピークよりも浅い前記半導体領域の主表
面近傍内部に第２の濃度ピークを有する第２導電型の第
２の不純物領域と、 前記ゲート電極の側表面上に形成され、前記半導体基板
に対して水平方向および垂直方向にほぼ同一の膜厚を有
するサイドウォールスペーサーとを備えた半導体装置。 - 【請求項７】 半導体基板の主表面に分離絶縁膜を形成
する工程と、 前記分離絶縁膜に取り囲まれた前記半導体基板の主表面
に第１導電型の半導体領域を形成する工程と、 前記半導体領域の主表面近傍内部に第１の濃度ピークを
有する第１導電型の第１の不純物領域を形成する工程
と、 前記第１の濃度ピークよりも浅い前記半導体領域の主表
面近傍内部に第２の濃度ピークを有し、前記半導体基板
の深さ方向に前記第１の不純物領域と重なる第２導電型
の第２の不純物領域を形成する工程と、 前記第２の濃度ピークよりも浅い前記半導体領域の主表
面近傍内部に第３の濃度ピークを有し、前記半導体基板
の深さ方向に前記第１および第２の不純物領域と重なる
第２導電型の第３の不純物領域を形成する工程と、 前記半導体領域の前記第１ないし第３の不純物領域が前
記半導体基板の深さ方向に重なって形成された領域の主
表面上に、ゲート絶縁膜を介して第１導電型のゲート電
極を形成する工程と、 前記半導体領域の前記ゲート電極と対向する領域を挟ん
だ主表面に所定の距離を隔てた第２導電型のソース領域
およびドレイン領域を形成する工程とを備えた半導体装
置の製造方法。 - 【請求項８】 半導体領域の主表面近傍内部に第１の濃
度ピークを有する第１導電型の第１の不純物領域を形成
する工程と、 前記第１の濃度ピークよりも浅い前記半導体領域の主表
面近傍内部に第２の濃度ピークを有し、前記半導体基板
の深さ方向に前記第１の不純物領域と重なる第２導電型
の第２の不純物領域を形成する工程と、 前記半導体領域の前記第１ないし第３の不純物領域が前
記半導体基板の深さ方向に重なって形成された領域の主
表面上に、ゲート絶縁膜を介して第１導電型のゲート電
極を形成する工程と、 前記半導体領域の前記ゲート電極と対向する領域を挟ん
だ主表面に所定の距離を隔てて配設され、前記第２の濃
度ピークよりも浅い前記半導体領域の主表面近傍内部に
濃度ピークを有する第２導電型の第１のソース領域およ
びドレイン領域を形成する工程と、 前記半導体領域の前記ゲート電極と対向する領域および
前記第１のソース領域およびドレイン領域を挟んだ主表
面に所定の距離を隔てて配設され、前記第１の濃度ピー
クよりも深い前記半導体領域の主表面近傍内部に濃度ピ
ークを有する第２導電型の第２のソース領域およびドレ
イン領域を形成する工程とを備えた半導体装置の製造方
法。 - 【請求項９】 ゲート電極を形成する工程の前に、第２
の濃度ピークよりも浅い半導体領域の主表面近傍内部に
第３の濃度ピークを有し、半導体基板の深さ方向に第１
の不純物領域および前記第２の不純物領域と重なる第２
導電型の第３の不純物領域を形成する工程を備えたこと
を特徴とする請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 第３の不純物濃度ピークが半導体領域
主表面に位置することを特徴とする請求項７または請求
項９に記載の半導体装置の製造方法。 - 【請求項１１】 第３の不純物領域を、低エネルギーイ
オン注入または斜め回転イオン注入で形成することを特
徴とする請求項７、請求項９または請求項１０に記載の
半導体装置の製造方法。 - 【請求項１２】 第１の導電型がｎ型で、第２の導電型
がｐ型であり、 ゲート電極を形成する工程の前に、半導体基板の主表面
に、分離絶縁膜を介して第１導電型の半導体領域に隣接
する第２導電型の半導体領域を形成する工程と、 前記第２導電型の半導体領域の主表面近傍内部に第２導
電型の不純物領域を形成する工程とを備え、 前記ゲート電極を形成する工程は、前記第１導電型の半
導体領域主表面上にゲート絶縁膜を介して前記ゲート電
極を形成するのと同時に、前記第２導電型の半導体領域
主表面上に前記ゲート絶縁膜を介して前記ゲート電極を
形成するものであり、 前記ゲート電極を形成する工程の後に、前記第２導電型
の半導体領域の前記ゲート電極と対向する領域を挟んだ
主表面に所定の距離を隔てた第１導電型のソース領域お
よびドレイン領域を形成する工程とをさらに備えたこと
を特徴とする請求項７ないし請求項１１のいずれか一項
に記載の半導体装置の製造方法。 - 【請求項１３】 半導体基板の主表面に分離絶縁膜を形
成する工程と、 前記分離絶縁膜に取り囲まれた前記半導体基板の主表面
に第１導電型の半導体領域を形成する工程と、 前記半導体領域の主表面近傍内部に第１の濃度ピークを
有する第１導電型の第１の不純物領域を形成する工程
と、 前記第１の濃度ピークよりも浅い前記半導体領域の主表
面近傍内部に第２の濃度ピークを有し、前記半導体基板
の深さ方向に前記第１の不純物領域と重なる第２導電型
の第２の不純物領域を形成する工程と、 前記半導体領域の前記第１および第２の不純物領域が前
記半導体基板の深さ方向に重なって形成された領域の主
表面上に、ゲート絶縁膜を介して第１導電型のゲート電
極を形成する工程と、 全面に絶縁膜を形成し、等方性エッチングでエッチバッ
クして前記ゲート電極側表面上にサイドウォールスペー
サーを形成する工程と、 全面に第２導電型の不純物をイオン注入して、前記半導
体領域の前記ゲート電極と対向する領域を挟んだ主表面
に所定の距離を隔てたソース領域およびドレイン領域を
形成する工程とを備えた半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29787899A JP4671459B2 (ja) | 1999-10-20 | 1999-10-20 | 半導体装置およびその製造方法 |
| US09/553,487 US6469347B1 (en) | 1999-10-20 | 2000-04-20 | Buried-channel semiconductor device, and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29787899A JP4671459B2 (ja) | 1999-10-20 | 1999-10-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001119020A true JP2001119020A (ja) | 2001-04-27 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29787899A Expired - Fee Related JP4671459B2 (ja) | 1999-10-20 | 1999-10-20 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6469347B1 (ja) |
| JP (1) | JP4671459B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005294549A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | Ｍｏｓ型トランジスタ |
| JP2006502581A (ja) * | 2002-10-09 | 2006-01-19 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリーデバイスおよびそれの形成方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002050767A (ja) * | 2000-08-04 | 2002-02-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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| JP5038633B2 (ja) * | 2006-02-14 | 2012-10-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP5096055B2 (ja) * | 2007-07-02 | 2012-12-12 | ローム株式会社 | Ｃｍｏｓ型半導体集積回路の製造方法 |
| US9299698B2 (en) | 2012-06-27 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Semiconductor structure with multiple transistors having various threshold voltages |
| JP6095927B2 (ja) | 2012-09-27 | 2017-03-15 | エスアイアイ・セミコンダクタ株式会社 | 半導体集積回路装置 |
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| US9330983B1 (en) | 2015-02-16 | 2016-05-03 | International Business Machines Corporation | CMOS NFET and PFET comparable spacer width |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01214169A (ja) | 1988-02-23 | 1989-08-28 | Nec Corp | 半導体装置 |
| JPH0738447B2 (ja) | 1989-02-02 | 1995-04-26 | 松下電器産業株式会社 | Ｍｏｓ型半導体装置 |
| JP3014138B2 (ja) | 1990-11-26 | 2000-02-28 | 株式会社日立製作所 | 半導体装置 |
| JPH0575041A (ja) * | 1991-09-10 | 1993-03-26 | Sony Corp | Ｃｍｏｓ半導体装置 |
| US5744372A (en) * | 1995-04-12 | 1998-04-28 | National Semiconductor Corporation | Fabrication of complementary field-effect transistors each having multi-part channel |
| US5864163A (en) * | 1995-12-27 | 1999-01-26 | United Microelectrics Corp. | Fabrication of buried channel devices with shallow junction depth |
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| US6100568A (en) * | 1997-11-06 | 2000-08-08 | Motorola, Inc. | Semiconductor device including a memory cell and peripheral portion and method for forming same |
-
1999
- 1999-10-20 JP JP29787899A patent/JP4671459B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-20 US US09/553,487 patent/US6469347B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4671459B2 (ja) | 2011-04-20 |
| US6469347B1 (en) | 2002-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060307 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061010 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080616 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100713 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100823 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100914 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101210 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20101217 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110118 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110118 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140128 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |