JP2011204745A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】集積度が高くリソグラフィーコストが低いｎ型及びｐ型ＦＥＴの積層構造を有した半導体装置を提供すること。
【解決手段】半導体装置１００は、半導体基板１上にそれぞれ離隔しつつ列状に形成された第１グループの複数の柱状ゲート電極１０と、前記半導体基板１上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された第１導電型の第１半導体層１２と、前記第１半導体層の上であって前記第１グループの隣接する柱状ゲート電極間に形成された第１絶縁層２０と、前記第１絶縁層２０の上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された前記第１導電型と異なる第２導電型の第２半導体層１３とを備え、前記第１半導体層１２をチャネルとする前記第１導電型の第１ＭＯＳＦＥＴが形成され、前記第２半導体層１３をチャネルとする前記第２導電型の第２ＭＯＳＦＥＴが形成されている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に集積度が要求される半導体装置及びその製造方法に関する。
ダブルゲートＭＯＳＦＥＴは、半導体主面の表面をチャネルとして、その上面と下面にゲート電極を形成する方法以外にも、チャネルを半導体主面に対して垂直に（ひれ―fin―状に）形成して、その両側にゲートを形成した、ＦＩＮＦＥＴ構造が提案されている。しかし、従来のＦＩＮＦＥＴ構造のＭＯＳＦＥＴ、いわゆるダブルゲート構造のＭＯＳＦＥＴにおいては、ゲートパターンの合わせ余裕のためにソース・ドレイン領域に寄生抵抗の高い部分が生じてしまう問題があった。
これに対して、ダブルゲート構造の半導体装置のゲート電極の一部分を柱状ゲート電極により形成してチャネルを自己整合的に形成することにより、寄生抵抗の問題が生じないソース・ドレイン領域を有する半導体装置が既に提案されている（例えば、特許文献１参照。）。
一方、より小面積で多数のＭＩＳＦＥＴ（ＭＯＳＦＥＴ）素子を形成して、ＭＩＳＦＥＴ回路の集積度を上げることで、ＬＳＩの低価格化を実現する試みもなされてきた。集積度を上げる方法として微細化があるが、微細化の物理限界が存在するため、それ以外の方法としてｎ型とｐ型ＭＩＳＦＥＴの積層化により素子面積を低減する方法が提案されている（例えば、非特許文献１参照。）。
この方法では、ｎ型ＦＥＴを通常のＭＯＳＦＥＴ形成方法で形成し、その上層にｐ型ＦＥＴを通常の形成方法で形成し積層構造を実現している。これにより、ロジック（ＬＯＧＩＣ）回路の素子面積を７０％程度以下に縮小することが可能となっている。しかしながら、この方法では素子領域とゲート電極を形成するためのリソグラフィーは、ｎ型とｐ型のそれぞれで必要となり、通常のＣＭＯＳＦＥＴの形成工程の２倍を必要とし、リソグラフィーのコストが高くなってしまうという問題がある。
特開２００８−６６５６２号公報
P. Batude et al., 2009 symp. VLSI Tech. Dig., pp166-167
本発明は、集積度が高くリソグラフィーコストが低いｎ型及びｐ型ＦＥＴの積層構造を有した半導体装置及びその製造方法を提供することを目的とする。
本願発明の一態様によれば、半導体基板上にそれぞれ離隔しつつ列状に形成された第１グループの複数の柱状ゲート電極と、前記半導体基板上であって前記第１グループの隣接する柱状ゲート電極間に形成された第１導電型の第１半導体層と、前記第１半導体層の上であって前記第１グループの隣接する柱状ゲート電極間に形成された第１絶縁層と、前記第１絶縁層の上であって前記第１グループの隣接する柱状ゲート電極間に形成された前記第１導電型と異なる第２導電型の第２半導体層とを備え、前記第１半導体層をチャネルとする前記第１導電型の第１ＭＯＳＦＥＴが形成され、前記第２半導体層をチャネルとする前記第２導電型の第２ＭＯＳＦＥＴが形成されていることを特徴とする半導体装置が提供される。
本発明によれば、集積度が高くリソグラフィーコストが低いｎ型及びｐ型ＦＥＴの積層構造を有した半導体装置及びその製造方法を提供できるという効果を奏する。
図１は、本発明の第１の実施の形態にかかる半導体装置を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図２は、第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図３は、図２に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図４は、図３に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図５は、図４に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図６は、図５に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図７は、図６に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図８は、図７に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図９は、図８に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図１０は、図９に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図１１は、図１０に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図１２は、図１１に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図１３は、図１２に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図１４は、図１３に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図１５は、図１４に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図１６は、図１５に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図１７は、図１６に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図１８は、図１７に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図１９は、図１８に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図２０は、図１９に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図２１は、図２０に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図２２は、図２１に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図２３は、図２２に続く第１の実施の形態にかかる半導体装置の製造方法を示すＡ−Ａ’方向の断面図（ａ）、Ｂ−Ｂ’方向の断面図（ｂ）、及び上面図（ｃ）。 図２４は、従来のＣＭＯＳを構成する単体ＭＯＳＦＥＴの設計サイズを示す図。 図２５は、第１の実施の形態のｎ型／ｐ型ＭＯＳＦＥＴ積層構造の設計サイズを示す図。 図２６は、本発明の第２の実施の形態にかかるＮＡＮＤ回路を構成する半導体装置を示す上面図。 図２７は、第２の実施の形態にかかるＮＡＮＤ回路の回路図。 図２８は、本発明の第３の実施の形態にかかるＮＯＲ回路を構成する半導体装置を示す上面図。 図２９は、第３の実施の形態にかかるＮＯＲ回路の回路図。 図３０は、本発明の第４の実施の形態にかかるＳＲＡＭセル回路を構成する半導体装置を示す上面図。 図３１は、第４の実施の形態にかかるＳＲＡＭセル回路を構成する半導体装置を示すＡ−Ａ’方向の断面図。 図３２は、第４の実施の形態にかかるＳＲＡＭセル回路を構成する半導体装置を示すＢ−Ｂ’方向の断面図。 図３３は、第４の実施の形態にかかるＳＲＡＭセル回路の回路図。 図３４は、第４の実施の形態にかかるＳＲＡＭセル回路を構成する半導体装置の設計サイズを示す図。
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置及びその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体装置１００を示す、上面図（図１（ｃ））及び断面図（図１（ａ）、図１（ｂ））である。図１の半導体装置１００は、ＭＩＳＦＥＴの積層構造であり、ｐ型ＦＥＴとｎ型ＦＥＴが積層されており、ゲート電極１０はｐ型ＦＥＴのチャネル１２とｎ型ＦＥＴのチャネル１３を突き抜ける円柱状の形状をしている。柱状ゲート電極１０はｎ型ＦＥＴとｐ型ＦＥＴを貫通して共通であるため、この構造を形成した時点でインバータ（Inverter）回路の基本構造が形成されている。
図１の半導体装置１００の構成を更に詳細に説明する。半導体装置１００を上から見た図が上面図（図１（ｃ））であり、柱状電極であるゲート電極１０が列をなしている。ゲート電極１０の周りはゲート絶縁膜１１で覆われ、さらにゲート絶縁膜１１を含んだ柱状列全体がＳｉＮ等の側壁（ＳＷ）絶縁膜１５で覆われている。さらに、その外側はバリアＳｉＮ膜１４に覆われており、その周りは層間ＳｉＯ２膜１６で埋め込まれ平坦化されている。
そして、ゲート電極１０の列と平行な列をそれぞれ形成するように、ｎ型ＭＯＳＦＥＴのソース及びドレインへのコンタクト（以下、ｎ型ＦＥＴコンタクトと呼ぶ）１７の列、そしてさらにその外側の列を構成するｐ型ＭＯＳＦＥＴのソース及びドレインへのコンタクト（以下、ｐ型ＦＥＴコンタクトと呼ぶ）１８の列が並んでいる。
半導体装置１００の図１（ｃ）のＡ−Ａ’方向の断面図が図１（ａ）であり、Ｂ−Ｂ’方向の断面図が図１（ｂ）である。図１（ａ）からわかるように、半導体基板１の上にそれぞれ離隔しつつ列状に形成された複数の柱状ゲート電極１０及びそれを覆うゲート絶縁膜１１に挟まれて下層にｐ型ＦＥＴのチャネル層１２、その上層にｎ型ＦＥＴのチャネル層１３が形成されている。図１（ａ）の紙面垂直方向がチャネル長の方向になっている。
半導体（シリコン）基板１とｐ型ＦＥＴのチャネル層１２の間、及びｐ型ＦＥＴのチャネル層１２とｎ型ＦＥＴのチャネル層１３の間にはそれぞれ、ＳｉＯ２からなる熱酸化膜１９、２０が形成されており各層を分離している。また、バリアＳｉＮ膜１４及び側壁絶縁膜１５の下は、ＳｉＯ２からなる素子分離層（ＳＴＩ：Shallow Trench Isolation）２１となっている。
次に図１（ｂ）をみると、ｐ型ＦＥＴのチャネル層１２と同じ層はｐ+拡散層２２、ｎ型ＦＥＴのチャネル層１３と同じ層はｎ+拡散層２３となっていることがわかる。さらに、ｐ+拡散層２２の上部にはｐ型ＦＥＴ Ｓ（ソース）／Ｄ（ドレイン）シリサイド層３２、ｎ+拡散層２３の側面にはｎ型ＦＥＴ Ｓ（ソース）／Ｄ（ドレイン）シリサイド層３３が形成されている。
ｐ型ＦＥＴ Ｓ／Ｄシリサイド層３２はｐ型ＦＥＴコンタクト１８に接続され、ｎ型ＦＥＴ Ｓ／Ｄシリサイド層３３はｎ型ＦＥＴコンタクト１７に接続されており、それぞれショットキー接合による抵抗を低減する機能を果たす。また、ｎ型ＦＥＴコンタクト１７がｐ型ＦＥＴ領域に接触するのを防ぐために、コンタクトストッパー用の側壁酸化膜（ＳｉＯ２）４０も形成されている。
即ち、上記ｐ型とｎ型ＭＯＳＦＥＴの積層構造において、ソース・ドレインの拡散層の接続領域は、上層のｎ型ＭＯＳＦＥＴは側面に接続領域３３があり、下層のｐ型ＭＯＳＦＥＴは表面に接続領域３２がある構造となっている。また、上層のｎ型ＭＯＳＦＥＴの素子領域は、下層のｐ型ＭＯＳＦＥＴの素子領域より小さくなっている。
以上説明したように、半導体装置１００は、半導体基板１上にそれぞれ離隔しつつ列状に形成された第１グループの複数の柱状ゲート電極１０と、半導体基板１上であって隣接する２つの柱状ゲート電極１０の間に形成されたｐ型（第１導電型）のチャネル層１２（第１半導体層）と、チャネル層１２の上であって上記２つの柱状ゲート電極１０の間に形成された熱酸化膜２０（第１絶縁層）と、熱酸化膜２０の上であって上記２つの柱状ゲート電極１０の間に形成されたｎ型（第２導電型）のチャネル層１３（第２半導体層）とを備えている。これにより、柱状ゲート電極１０を共有したチャネル層１２を有するｐ型ＭＯＳＦＥＴ（第１ＭＯＳＦＥＴ）と、チャネル層１３を有するｎ型ＭＯＳＦＥＴ（第２ＭＯＳＦＥＴ）が積層された構造を形成している。
図１で示した半導体装置１００の製造方法を、図２乃至２３を用いて以下に説明する。まず、上面図である図２（ｃ）のＡ−Ａ’方向の断面図（図２（ａ））及びＢ−Ｂ’方向の断面図（図２（ｂ））に示すように、Ｓｉ基板１上に３０％以上のＧｅ濃度のＳｉＧｅ層４を１０ｎｍ程度エピタキシャル技術を用いて成膜する。なお、以下図２３まで、分図（ａ）は上面図（ｃ）のＡ−Ａ’方向の断面図であり、分図（ｂ）は上面図（ｃ）のＢ−Ｂ’方向の断面図である。
さらに連続してｐ型ＦＥＴのチャネル領域となるＳｉ層２、または、３０％以下程度のＧｅを含むＳｉＧｅ層２を例えば１００ｎｍ程度エピタキシャル成長で成膜する。さらに連続して、３０％以上の高濃度ＧｅのＳｉＧｅ層５、そしてｎ型ＦＥＴのチャネル領域となるＳｉ層３を例えば５０ｎｍ程度エピタキシャル成長させる。本膜構造はエピタキシャル成膜装置内で一度に行うのが望ましい。ＳｉＧｅ層４、５は、ＳｉＧｅ（またはＳｉ）層２、Ｓｉ層３と一貫してエピタキシャル成長させるために形成したものである。
なお、キャリア移動度のｐ型とｎ型の違いに起因して、インバータ構造を形成するためには、後にｐ型ＦＥＴのチャネル領域となるＳｉ又はＳｉＧｅ層２の膜厚は、後にｎ型ＦＥＴのチャネル領域となるＳｉ層３の膜厚より一般に厚くなるように形成する。すなわち、ｐ型ＦＥＴのチャネル領域となるＳｉ又はＳｉＧｅ層２の柱状ゲート電極１０の延伸方向（図２（ｃ）の紙面垂直方向）の幅は、ｎ型ＦＥＴのチャネル領域となるＳｉ層３の柱状ゲート電極１０の延伸方向（図２（ｃ）の紙面垂直方向）の幅より大きくなる。
次に、図３に示すように加工のハードマスクとなる例えばＳｉＮ膜６を成膜後、ＳｉＯ２からなる素子分離領域（ＳＴＩ）２１を形成する。この技術は従来の単層のＭＯＳＦＥＴ構造での形成方法で周知の技術である。
次に、図４に示すように後にゲート電極を埋め込むための穴（ゲートホール）７を、リソグラフィーとドライエッチング技術（例えば、ＲＩＥ：反応性イオンエッチングなどで形成する。
次に、図５に示すように、３０％以上の高濃度ＧｅのＳｉＧｅ層４、５を選択的に除去する。除去方法は種種提案されているが、ここでは例えばＨＣｌガスエッチング、ウェットエッチング等にて除去する。
次に、図６に示すように、熱酸化を行って、図４で高濃度ＧｅのＳｉＧｅ層４、５が成膜されていた領域をＳｉＯ２化する。Ｓｉを熱酸化すると約１．５倍の膜厚のＳｉＯ２が形成され、約０．５倍分の膜厚が元のＳｉ表面よりも厚くなることを利用する。本実施の形態では３０％ＧｅのＳｉＧｅ層４、５の膜厚は１０ｎｍであったので、１５ｎｍ以上の熱酸化を行うことで、ｎ型とｐ型のチャネルＳｉの間はＳｉＯ２で埋め込まれることになる。
次に、図７に示すように、図６で形成したＳｉＯ２をウェットエッチングなどの等方エッチングで１５ｎｍ程度エッチングすることで、図７（ａ）及び（ｂ）に示すような断面が形成される。
次に、図８に示すように、ゲート絶縁膜１１’とゲート電極１０’を埋め込む。ここでは、ゲート酸化膜１１’として窒化酸化膜をＣＶＤ或いは熱酸化で形成した後、ゲート電極１０’として多結晶（poly-）ＳｉをＣＶＤで埋め込む。
なお本発明では、ゲート電極１０’は、後に一度除去してメタルゲート電極を埋めなおしたダマシンゲートとするため、ここで形成するのはダミーのゲート電極１０’である。ゲート電極１０’の埋め込みは多結晶Ｓｉを全面に成膜後、ＣＭＰ技術で平坦化を行えばよい。
次に、図９に示すように、素子分離酸化膜２１の高さを下げるために、ウェット技術などで素子分離酸化膜２１をｎ型ＦＥＴのチャネル１３表面程度までエッチングする（図９（ａ）（ｂ））。後の側壁形成工程で、必要の無い領域に側壁が形成されないようにするためである。
次に、図１０に示すように、加工のハードマスクとして用いていたＳｉＮ膜６をホット燐酸などで除去する。
次に、図１１に示すように、ゲート電極１０’の側壁絶縁膜１５を例えばＳｉＮで形成する。このときに、側壁絶縁膜１５の厚みは隣接するゲート電極１０’とゲート電極１０’の間が埋まる以上の膜厚としなければならない。
次に、図１２に示すように、形成した側壁絶縁膜１５をマスクにｎ型チャネルのＳｉ層３をＲＩＥ（エッチバック）する。このときにダミーゲート電極１０’の多結晶Ｓｉもエッチングされてしまう。
次に、図１３に示すように、ゲート側壁絶縁膜１５のＳｉＮをホット燐酸で少しエッチングすることで、ゲート電極１０’がなくなった領域の側壁を除去する。
次に、図１４に示すように、プラズマ不純物ドーピング技術などを用いて、ｎ型ＦＥＴとなるＳｉ層３の側面にｎ型不純物、例えば砒素をドーピングする。
次に、図１５に示すように、ｎ型ＦＥＴとなるＳｉ層３とｐ型ＦＥＴとなるＳｉＧｅ（或いはＳｉ）層２を分離しているＳｉＯ２膜２０をＲＩＥエッチングして、ｐ型不純物、例えばボロンをｐ型ＦＥＴとなるＳｉＧｅ（或いはＳｉ）層２にイオン打ち込み（Ｉ/Ｉ）でドーピングする。
次に、図１６に示すように、不純物の活性化熱処理を行うことで、ｎ型のソース・ドレイン層２３とｐ型のソース・ドレイン層２２が形成される。
次に、図１７に示すように、Ｎｉ等のメタルのＣＶＤを用いた一般的なサリサイド（Salicide:Self-ALIgn siliCIDE）技術を用いて、例えばＮｉＳｉ（シリサイド）をｎ型のソース・ドレイン層２３の側面とｐ型のソース・ドレイン層２２の表面に形成する。これによりｎ型のソース・ドレイン層２３の側面には、ｎ型ＦＥＴ Ｓ／Ｄシリサイド層３３が、ｐ型のソース・ドレイン層２２の表面にはｐ型ＦＥＴ Ｓ／Ｄシリサイド層３２がそれぞれ形成される。
次に、図１８に示すように、後のｎ型ＭＯＳＦＥＴソース・ドレインのコンタクト電極加工のストッパーとなる、ＳｉＯ２膜４０を成膜する。
次に、図１９に示すように、ストッパーとなるＳｉＯ２膜４０を側壁加工して、ｎ型ＭＯＳＦＥＴソース・ドレインのコンタクト電極加工のストッパーとなる側壁４０を形成する。この側壁加工時に、素子分離層２１も同時にエッチングして、ｐ型ＭＯＳＦＥＴのチャネル表面高さ程度に素子分離層２１がなるようにする。
次に、図２０に示すように、コンタクト加工ストッパー４０、および、ｎ型ＭＯＳＦＥＴに応力を印可してチャネルの移動度を向上させるためのバリアＳｉＮ膜１４を成膜する。続いて層間ＳｉＯ２膜１６を成膜して、さらに平坦化を行ってゲート電極表面を露出させる。
次に、図２１に示すように、ダマシンゲート技術を用いて、ダミーのゲート電極１０’である多結晶Ｓｉとダミーゲート絶縁膜１１’を除去してゲート絶縁膜１１とメタルゲート電極１０を埋め込む。例えばメタルゲート電極１０としてＴｉＮを埋め込む。あるいは、既に形成されている多結晶Ｓｉゲート電極１０’をサリサイド技術を用いて完全にＮｉＳｉ化させて、メタルゲート電極１０を形成してもよい（ゲート電極１０’のＮｉ ＦＵＳＩ化）。
次に、図２２に示すように、ｎ型ＭＩＳＦＥＴのソースドレインコンタクトとなる穴５０を、ＲＩＥで加工する（図２２（ｂ））。コンタクトストッパー用の側壁酸化膜４０で加工は止るので、ｐ型ＦＥＴ領域には接触せずに、ｎ型ＦＥＴ Ｓ／Ｄシリサイド層３３まで貫通する。
次に、図２３に示すように、ｐ型ＭＩＳＦＥＴのソースドレインコンタクトとなる穴５１をＲＩＥで加工し、ｐ型ＦＥＴ Ｓ／Ｄシリサイド層３２まで貫通させる（図２３（ｂ））。
最後に、図２３のコンタクトの穴５０、５１にコンタクト電極となる金属、例えば、ＴｉとＷを埋め込み、ｎ型ＦＥＴコンタクト１７及びｐ型ＦＥＴコンタクト１８を形成する。これにより、図１に示した本実施の形態のＭＩＳＦＥＴ構造の半導体装置１００が形成される。
リソグラフィーの限界距離をＨＰ（ハーフピッチ）＝Ｆ、即ちライン／スペース＝Ｆ／Ｆ（合計２Ｆ）として、ＣＭＯＳ設計ルールを従来技術と本実施の形態とで比較してみる。従来のＣＭＯＳを構成する単体ＭＯＳＦＥＴはｎ型、ｐ型いずれも図２４に示すような設計サイズになるのに対し、本実施の形態のｎ型／ｐ型ＭＯＳＦＥＴ積層構造は図２５に示すような設計サイズとなる。
即ち、従来のＣＭＯＳ設計ルールでは、ｎ型ＭＯＳＦＥＴのｎウェル（Well）とｐ型ＭＯＳＦＥＴのｐウェルとの間は図２４に示すようにウェル分離層として２Ｆの距離が最低でも必要となるが、本実施の形態の場合はｎ型／ｐ型の積層構造であるためウェル間距離が不要となり、集積度が向上する。
以上説明した、本実施の形態にかかる半導体装置及びその製造方法の特徴は以下の通りである。
まず、ｎ型／ｐ型のＭＯＳＦＥＴの積層構造となっていることが挙げられる。さらには、ゲート長の微細化に対して動作上有利となるＦＩＮＦＥＴ構造のＭＯＳＦＥＴで積層することが可能である。即ち、２次元的な集積度を維持したまま、柱状ゲート電極の延伸方向（深さ方向）にＭＯＳＦＥＴ層の幅を広げることで電流量を増大させることができるという利点を有している。
そして、ｎ型及びｐ型ＭＯＳＦＥＴのそれぞれのゲート（Gate）配線は、あらかじめ接続された構造になる。従って、インバータ構成のために新たにｎ型及びｐ型ＭＯＳＦＥＴのゲート配線を接続する必要が無い。即ち、本実施の形態にかかる半導体装置１００はインバータ素子の基本構成要素となっている。
また、従来技術と異なり、素子領域形成とゲート電極形成のためのリソグラフィー工程はそれぞれ１回で、ｎ型及びｐ型ＭＯＳＦＥＴを形成することができる。従って、従来のＣＭＯＳプロセスに比べて、リソグラフィー工程の回数を削減できる。
なお、本実施の形態においては、図１の下層の第１半導体層であるチャネル層１２は導電型がｐ型で、上層の第２半導体層であるチャネル層１３は導電型がｎ型の場合について説明したが、導電型を上下逆にしても上記と同様な効果が得られる。
（第２の実施の形態）
図２６は、本発明の第２の実施の形態にかかるＮＡＮＤ回路を構成する半導体装置２００を示す上面図である。半導体装置２００は、インバータ素子の基本構成である第１の実施の形態の図１の半導体装置１００を２つ、それぞれの柱状のゲート電極２１１の列（第１グループ）とゲート電極２１２の列（第２グループ）が図２６に示すように例えば平行に並ぶように含んでいる。
従って図２６の上面図の紙面垂直下方向の下層及び上層に、ゲート電極２１１を共通とするｐ型（第１導電型）の第１ＭＯＳＦＥＴとｎ型（第２導電型）の第２ＭＯＳＦＥＴがそれぞれ積層して形成されている。同様に、紙面垂直下方向の下層及び上層に、ゲート電極２１２を共通とするｐ型の第３ＭＯＳＦＥＴとｎ型の第４ＭＯＳＦＥＴがそれぞれ積層して形成されている。
上記した構造を有する図２６に示した半導体装置２００は第１の実施の形態で説明したのと同様な製造方法で形成することができる。従って、第１及び第３ＭＯＳＦＥＴのｐ型チャネル層は同時に形成することができ、第２及び第４ＭＯＳＦＥＴのｎ型チャネル層も同時に形成することができる。
そして、半導体装置２００は、図２７の回路図で示したＮＡＮＤ回路を構成している。具体的には、図２６に示すように第１グループの隣接する柱状ゲート電極２１１がＮＡＮＤ回路の第１入力端子Ａに接続し、第２グループの隣接する柱状ゲート電極２１２がＮＡＮＤ回路の第２入力端子Ｂに接続している。
さらに、第１ＭＯＳＦＥＴの一方の拡散層に接続されたコンタクト２１３と第２ＭＯＳＦＥＴの一方の拡散層に接続されたコンタクト２１４とが共に出力端子ＯＵＴに接続し、第１ＭＯＳＦＥＴの他方の拡散層に接続されたコンタクト２１５と第３ＭＯＳＦＥＴの一方の拡散層に接続されたコンタクト２１６が共にＶＤＤに接続し、第２ＭＯＳＦＥＴの他方の拡散層に接続されたコンタクト２１７と第４ＭＯＳＦＥＴの一方の拡散層に接続されたコンタクト２１８が接続し、第３ＭＯＳＦＥＴの他方の拡散層がさらにコンタクト２１３を介して出力端子ＯＵＴに接続し、第４ＭＯＳＦＥＴの他方の拡散層に接続されたコンタクト２１９がＧＮＤに接続することによりＮＡＮＤ回路が形成されている。
上記では、下層に形成される第１及び第３ＭＯＳＦＥＴの導電型がｐ型、上層に形成される第２及び第４ＭＯＳＦＥＴの導電型がｎ型の場合について説明したが、導電型が上層と下層で逆、即ち第１及び第３ＭＯＳＦＥＴがｎ型、第２及び第４ＭＯＳＦＥＴがｐ型の場合もＮＡＮＤ回路を構成可能である。
即ち、第１グループの隣接する柱状ゲート電極がＮＡＮＤ回路の第１入力端子Ａに接続し、第２グループの隣接する柱状ゲート電極がＮＡＮＤ回路の第２入力端子Ｂに接続し、第１ＭＯＳＦＥＴの一方の拡散層と第２ＭＯＳＦＥＴの一方の拡散層とが共に出力端子ＯＵＴに接続し、第１ＭＯＳＦＥＴの他方の拡散層と第３ＭＯＳＦＥＴの一方の拡散層が接続し、第２ＭＯＳＦＥＴの他方の拡散層と第４ＭＯＳＦＥＴの一方の拡散層が共にＶＤＤに接続し、第４ＭＯＳＦＥＴの他方の拡散層がさらに出力端子ＯＵＴに接続し、第３ＭＯＳＦＥＴの他方の拡散層がＧＮＤに接続することによりＮＡＮＤ回路が構成することができる（図示せず）。
以上説明した本実施の形態にかかる半導体装置は、第１の実施の形態と同様の理由により従来に比べて集積度が高く、リソグラフィーコストの小さいＮＡＮＤ回路を形成することができる。
（第３の実施の形態）
図２８は、本発明の第３の実施の形態にかかるＮＯＲ回路を構成する半導体装置３００を示す上面図である。半導体装置３００は、インバータ素子の基本構成である第１の実施の形態の図１の半導体装置１００を２つ、それぞれの柱状のゲート電極３１１の列（第１グループ）とゲート電極３１２の列（第２グループ）が図２８に示すように例えば平行に並ぶように含んでいる。
従って図２８の上面図の紙面垂直下方向の下層及び上層に、ゲート電極３１１を共通とするｐ型（第１導電型）の第１ＭＯＳＦＥＴとｎ型（第２導電型）の第２ＭＯＳＦＥＴがそれぞれ積層して形成されている。同様に、紙面垂直下方向の下層及び上層に、ゲート電極３１２を共通とするｐ型の第３ＭＯＳＦＥＴとｎ型の第４ＭＯＳＦＥＴがそれぞれ積層して形成されている。
上記した構造を有する図２８に示した半導体装置３００は第１の実施の形態で説明したのと同様な製造方法で形成することができる。従って、第１及び第３ＭＯＳＦＥＴのｐ型チャネル層は同時に形成することができ、第２及び第４ＭＯＳＦＥＴのｎ型チャネル層も同時に形成することができる。
そして、半導体装置３００は、図２９の回路図で示したＮＯＲ回路を構成している。具体的には、図２８に示すように第１グループの隣接する柱状ゲート電極３１１がＮＯＲ回路の第１入力端子Ａに接続し、第２グループの隣接する柱状ゲート電極３１２がＮＯＲ回路の第２入力端子Ｂに接続している。
さらに、第１ＭＯＳＦＥＴの一方の拡散層に接続されたコンタクト３１３と第２ＭＯＳＦＥＴの一方の拡散層に接続されたコンタクト３１４とが共に出力端子ＯＵＴに接続し、第１ＭＯＳＦＥＴの他方の拡散層と第３ＭＯＳＦＥＴの一方の拡散層が紙面下方にて接続し（図示されず）、第２ＭＯＳＦＥＴの他方の拡散層に接続されたコンタクト３１５と第４ＭＯＳＦＥＴの一方の拡散層に接続されたコンタクト３１６が共にＧＮＤに接続し、第４ＭＯＳＦＥＴの他方の拡散層がさらにコンタクト３１７を介して出力端子ＯＵＴに接続し、第３ＭＯＳＦＥＴの他方の拡散層に接続されたコンタクト３１８がＶＤＤに接続することによりＮＯＲ回路が形成されている。
上記では、下層に形成される第１及び第３ＭＯＳＦＥＴの導電型がｐ型、上層に形成される第２及び第４ＭＯＳＦＥＴの導電型がｎ型の場合について説明したが、導電型が上層と下層で逆、即ち第１及び第３ＭＯＳＦＥＴがｎ型、第２及び第４ＭＯＳＦＥＴがｐ型の場合もＮＯＲ回路を構成可能である。
即ち、第１グループの隣接する柱状ゲート電極がＮＯＲ回路の第１入力端子Ａに接続し、第２グループの隣接する柱状ゲート電極がＮＯＲ回路の第２入力端子Ｂに接続し、第１ＭＯＳＦＥＴの一方の拡散層と第２ＭＯＳＦＥＴの一方の拡散層とが共に出力端子ＯＵＴに接続し、第１ＭＯＳＦＥＴの他方の拡散層と第３ＭＯＳＦＥＴの一方の拡散層が共にＧＮＤに接続し、第２ＭＯＳＦＥＴの他方の拡散層と第４ＭＯＳＦＥＴの一方の拡散層が接続し、第３ＭＯＳＦＥＴの他方の拡散層がさらに出力端子ＯＵＴに接続し、第４ＭＯＳＦＥＴの他方の拡散層がＶＤＤに接続することによりＮＯＲ回路が構成することができる（図示せず）。
以上説明した本実施の形態にかかる半導体装置は、第１の実施の形態と同様の理由により従来に比べて集積度が高く、リソグラフィーコストの小さいＮＯＲ回路を形成することができる。
（第４の実施の形態）
図３０は、本発明の第４の実施の形態にかかる６トランジスタのＳＲＡＭセル回路を構成する半導体装置４００を示す上面図である。半導体装置４００は、インバータ素子の基本構成である第１の実施の形態の図１の半導体装置１００を４つ備えている。
半導体装置４００は、４つの半導体装置１００それぞれに対応する柱状ゲート電極４０１の列（第１グループ）、柱状ゲート電極４０２の列（第２グループ）、柱状ゲート電極４０３の列（第３グループ）、柱状ゲート電極４０４の列（第４グループ）が図３０に示すように例えば平行に並ぶように構成されている。しかし、ゲート電極４０１の列（第１グループ）とゲート電極４０４の列（第４グループ）はずれて並んでおり、ゲート電極４０２の列（第２グループ）とゲート電極４０３の列（第３グループ）もずれて並んでいる。
即ち、図３０において素子分離領域（ＳＴＩ）４５０で分離された、ゲート電極４０１、４０３を含む長方形の構造とゲート電極４０２、４０４を含む長方形の構造は互いに左右にずれている。この１つの長方形の構造は、図１の半導体装置１００がゲート電極列を平行にして２個分並んだ構造である。
しかし、ゲート電極４０３の列（第３グループ）とゲート電極４０４の列（第４グループ）については、図３０の紙面垂直下方向にはそれぞれｎ型ＭＯＳＦＥＴが形成されていればよく、必ずしもｐ型ＭＯＳＦＥＴは形成されている必要はない。半導体装置４００が構成する図３３の回路図の６トランジスタのＳＲＡＭセル回路は、４つのｎ型ＭＯＳＦＥＴと２つのｐ型ＭＯＳＦＥＴで構成されるからである。
従って図３０の上面図の紙面垂直下方向の下層及び上層に、ゲート電極４０１を共通とするｐ型（第１導電型）の第１ＭＯＳＦＥＴとｎ型（第２導電型）の第２ＭＯＳＦＥＴがそれぞれ積層して形成されている。同様に、紙面垂直下方向の下層及び上層に、ゲート電極４０２を共通とするｐ型の第３ＭＯＳＦＥＴとｎ型の第４ＭＯＳＦＥＴがそれぞれ積層して形成されている。さらに、紙面垂直下方向の第２及び第４ＭＯＳＦＥＴと同じ層に、ゲート電極４０３及び４０４をそれぞれゲート電極とするｎ型の第５及び第６ＭＯＳＦＥＴが形成されている。
図３１及び３２に、図３０のゲート電極４０１、４０３を含む長方形の構造の紙面垂直方向の断面図を示す。図３１はＡ−Ａ’方向のゲート電極４０１、４０３を切断する面の断面図で、図３２はＢ−Ｂ’方向のｐ型チャネル層４１１、４１３、ｎ型チャネル層４２１、４２３を切断する面の断面図である。両図からわかるように、ゲート電極４０３が貫通しているｐ型拡散層４６０の一方（図３１のゲート電極４０３の左側）にはコンタクトが無いのでｐ型ＭＯＳＦＥＴは形成されていない。
上記した構造を有する図３０に示した半導体装置４００は第１の実施の形態で説明したのと同様な製造方法で形成することができる。従って、第１及び第３ＭＯＳＦＥＴのｐ型チャネル層は同時に形成することができ、第２、第４、第５及び第６ＭＯＳＦＥＴのｎ型チャネル層も同時に形成することができる。
そして、半導体装置４００は、図３３の回路図で示した６トランジスタのＳＲＡＭセル回路を構成している。具体的には、第３ＭＯＳＦＥＴの一方の拡散層と第４ＭＯＳＦＥＴの一方の拡散層と第６ＭＯＳＦＥＴの一方の拡散層とが図３０に示すコンタクト４７１を介して接続している。そのコンタクト４７１は第１グループの柱状ゲート電極４０１と図３０の破線で示した第１多層配線４７２によって接続されている。
さらに、第１ＭＯＳＦＥＴの一方の拡散層と第２ＭＯＳＦＥＴの一方の拡散層と第５ＭＯＳＦＥＴの一方の拡散層とが図３０乃至図３２に示すコンタクト４７３を介して接続している。そのコンタクト４７３は第２グループの柱状ゲート電極４０２と図３０の破線で示した第１多層配線４７４によって接続されている。実際の第１多層配線４７２、４７４は、図３０で示された層より紙面垂直上方に存在する。
そして、第１ＭＯＳＦＥＴの他方の拡散層は図３０乃至図３２に示すコンタクト４７５を介してＶＤＤに接続し、第３ＭＯＳＦＥＴの他方の拡散層は図３０に示すコンタクト４７６を介してＶＤＤに接続している。さらに、第２ＭＯＳＦＥＴの他方の拡散層は図３０乃至図３２に示すコンタクト４７７を介してＧＮＤに接続し、第４ＭＯＳＦＥＴの他方の拡散層は図３０に示すコンタクト４７８を介してＧＮＤに接続している。
さらに、第５ＭＯＳＦＥＴの他方の拡散層は図３０乃至図３２に示すコンタクト４７９を介して「￣付きのＱ」端子に接続し、第６ＭＯＳＦＥＴの他方の拡散層は図３０に示すコンタクト４８０を介して「Ｑ」端子に接続している。
そして、第３グループの柱状ゲート電極４０３と図３０の破線で示した第１多層配線４８１が接続し、第４グループの柱状ゲート電極４０４と図３０の破線で示した第１多層配線４８２が接続し、第１多層配線４８１、４８２が共にＷＬ（ワード線）に接続することにより図３３に示したＳＲＡＭセル回路を構成する。
なお、前述したように実際の第１多層配線４８１、４８２は、図３０で示された層より紙面垂直上方に存在する。また、図３０で示したＳＲＡＭセル構造が紙面２次元方向に周期的に複数形成されいて、第１多層配線４８１、４８２がそれぞれ別のｎ型ＭＯＳＦＥＴの柱状ゲート電極と接続していてもよい。
本実施の形態にかかる図３０のＳＲＡＭセル構造を例に、リソグラフィーの限界距離をＨＰ（ハーフピッチ）＝Ｆ、即ちライン／スペース＝Ｆ／Ｆ（合計２Ｆ）として回路の面積を見積もった設計サイズを示したのが図３４である。ラインアンドスペースが合計２Ｆの場合のセルの最小単位面積は４Ｆ２であるが、本実施の形態のＳＲＡＭセルのサイズは図３４に示すように６８Ｆ２となり、通常の積層しないＭＯＳＦＥＴ回路に比べて素子面積の低減が可能となる。
上記では、下層に形成される第１及び第３ＭＯＳＦＥＴの導電型がｐ型、上層に形成される第２、第４、第５、第６ＭＯＳＦＥＴの導電型がｎ型の場合について説明したが、導電型が上層と下層で逆、即ち下層に第１、第３、第５及び第６ＭＯＳＦＥＴがｎ型ＭＯＳＦＥＴ、上層に第２及び第４ＭＯＳＦＥＴがｐ型ＭＯＳＦＥＴとなるように形成した場合もＳＲＡＭセル回路を構成可能である。この場合、第５及び第６ＭＯＳＦＥＴは下層に形成されることになるが、ｎ型ＭＯＳＦＥＴであることに変わりはない。
即ち、第１グループの隣接する柱状ゲート電極と第３ＭＯＳＦＥＴの一方の拡散層と第４ＭＯＳＦＥＴの一方の拡散層と第６ＭＯＳＦＥＴの一方の拡散層とが接続し、第２グループの隣接する柱状ゲート電極と第１ＭＯＳＦＥＴの一方の拡散層と第２ＭＯＳＦＥＴの一方の拡散層と第５ＭＯＳＦＥＴの一方の拡散層とが接続し、第１ＭＯＳＦＥＴの他方の拡散層と第３ＭＯＳＦＥＴの他方の拡散層とが共にＧＮＤに接続し、第２ＭＯＳＦＥＴの他方の拡散層と第４ＭＯＳＦＥＴの他方の拡散層とが共にＶＤＤに接続し、第５ＭＯＳＦＥＴの他方の拡散層は「￣付きのＱ」端子に接続し、第６ＭＯＳＦＥＴの他方の拡散層は「Ｑ」端子に接続し、第３グループの隣接する柱状ゲート電極と第４グループの隣接する柱状ゲート電極とが共にＷＬ（ワード線）接続することによりＳＲＡＭセル回路を構成することができる（図示せず）。
以上説明した本実施の形態にかかる半導体装置は、第１の実施の形態と同様の理由により従来に比べて集積度が高く、リソグラフィーコストの小さいＳＲＡＭセル回路を形成することができる。
上記した実施の形態にかかる半導体装置及びその製造方法においては、素子領域とゲート電極のリソグラフィーをそれぞれ１回行うことによりｎ型とｐ型のＭＩＳＦＥＴ（ＭＯＳＦＥＴ）を積層させて回路集積度の向上を実現することが可能である。
具体的には、ｎ型とｐ型の積層した素子領域を加工後に例えば円柱状のゲート電極を素子領域を貫通させて形成する。これにより、ダブルゲート（Double Gate）動作のＦｉＮＦＥＴ構造を積層構造にて形成することができる。上記実施の形態においては、ｎ型及びｐ型ＦＥＴのゲート電極がＭＯＳＦＥＴ形成時に既に接続されているため、ＭＯＳＦＥＴ形成と同時にインバータ回路を形成することが可能となる。これにより、集積度の高いＮＡＮＤ回路、ＮＯＲ回路、６トランジスタのＳＲＡＭセル回路等を形成することが可能となる。
さらに、本願発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。更に、異なる実施の形態にわたる構成要素を適宜組み合わせてもよい。
１ 半導体基板、１０、２１１、２１２、３１１、３１２、４０１、４０２、４０３、４０４ 柱状ゲート電極、１０’ ダミーゲート電極、１１ ゲート絶縁膜、１１’ ダミーゲート絶縁膜、１２ ｐ型ＦＥＴのチャネル、１３ ｎ型ＦＥＴのチャネル、１４ バリアＳｉＮ膜、１５ 側壁絶縁膜、１６ 層間ＳｉＯ２膜、１７、１８、２１３、２１４、２１５、２１６、２１７、２１８、２１９、３１３、３１４、３１５、３１６、３１７、３１８ コンタクト、１９、２０ 熱酸化膜、２１ 素子分離層、２２ ｐ+拡散層、２３ ｎ+拡散層、３２ ｐ型ＦＥＴ Ｓ／Ｄシリサイド層、３３ ｎ型ＦＥＴ Ｓ／Ｄシリサイド層、４０ 側壁酸化膜、１００、２００、３００、４００ 半導体装置、４７２、４７４、４８１、４８２ 第１多層配線。

Claims (7)

  1. 半導体基板上にそれぞれ離隔しつつ列状に形成された第１グループの複数の柱状ゲート電極と、
    前記半導体基板上であって前記第１グループの隣接する柱状ゲート電極間に形成された第１導電型の第１半導体層と、
    前記第１半導体層の上であって前記第１グループの隣接する柱状ゲート電極間に形成された第１絶縁層と、
    前記第１絶縁層の上であって前記第１グループの隣接する柱状ゲート電極間に形成された前記第１導電型と異なる第２導電型の第２半導体層とを備え、
    前記第１半導体層をチャネルとする前記第１導電型の第１ＭＯＳＦＥＴが形成され、
    前記第２半導体層をチャネルとする前記第２導電型の第２ＭＯＳＦＥＴが形成されている
    ことを特徴とする半導体装置。
  2. 前記第１半導体層及び前記第２半導体層の前記柱状ゲート電極の延伸方向の幅は、導電型がｐ型の半導体層の幅が導電型がｎ型の半導体層の幅より大きい
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板上にそれぞれ離隔しつつ列状に形成された第２グループの複数の柱状ゲート電極と、
    前記半導体基板上であって前記第２グループの隣接する柱状ゲート電極間に形成された前記第１導電型の第３半導体層と、
    前記第３半導体層の上であって前記第２グループの隣接する柱状ゲート電極間に形成された第２絶縁層と、
    前記第２絶縁層の上であって前記第２グループの隣接する柱状ゲート電極間に形成された前記第２導電型の第４半導体層とをさらに備え、
    前記第３半導体層をチャネルとする前記第１導電型の第３ＭＯＳＦＥＴが形成され、
    前記第４半導体層をチャネルとする前記第２導電型の第４ＭＯＳＦＥＴが形成され、
    前記第１グループの隣接する柱状ゲート電極が第１入力端子に接続し、
    前記第２グループの隣接する柱状ゲート電極が第２入力端子に接続し、
    前記第１ＭＯＳＦＥＴの一方の拡散層と前記第２ＭＯＳＦＥＴの一方の拡散層とが共に出力端子に接続し、
    前記第１ＭＯＳＦＥＴの他方の拡散層と前記第３ＭＯＳＦＥＴの一方の拡散層が接続し、
    前記第２ＭＯＳＦＥＴの他方の拡散層と前記第４ＭＯＳＦＥＴの一方の拡散層が接続し、
    前記第３或いは第４ＭＯＳＦＥＴのうち導電型がｐ型である方のＭＯＳＦＥＴの他方の拡散層がさらに出力端子に接続することによりＮＡＮＤ回路を構成する
    ことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体基板上にそれぞれ離隔しつつ列状に形成された第２グループの複数の柱状ゲート電極と、
    前記半導体基板上であって前記第２グループの隣接する柱状ゲート電極間に形成された前記第１導電型の第３半導体層と、
    前記第３半導体層の上であって前記第２グループの隣接する柱状ゲート電極間に形成された第２絶縁層と、
    前記第２絶縁層の上であって前記第２グループの隣接する柱状ゲート電極間に形成された前記第２導電型の第４半導体層とをさらに備え、
    前記第３半導体層をチャネルとする前記第１導電型の第３ＭＯＳＦＥＴが形成され、
    前記第４半導体層をチャネルとする前記第２導電型の第４ＭＯＳＦＥＴが形成され、
    前記第１グループの隣接する柱状ゲート電極が第１入力端子に接続し、
    前記第２グループの隣接する柱状ゲート電極が第２入力端子に接続し、
    前記第１ＭＯＳＦＥＴの一方の拡散層と前記第２ＭＯＳＦＥＴの一方の拡散層とが共に出力端子に接続し、
    前記第１ＭＯＳＦＥＴの他方の拡散層と前記第３ＭＯＳＦＥＴの一方の拡散層が接続し、
    前記第２ＭＯＳＦＥＴの他方の拡散層と前記第４ＭＯＳＦＥＴの一方の拡散層が接続し、
    前記第３或いは第４ＭＯＳＦＥＴのうち導電型がｎ型である方のＭＯＳＦＥＴの他方の拡散層がさらに出力端子に接続することによりＮＯＲ回路を構成する
    ことを特徴とする請求項１または２に記載の半導体装置。
  5. 前記半導体基板上にそれぞれ離隔しつつ列状に形成された第２グループの複数の柱状ゲート電極と、
    前記半導体基板上であって前記第２グループの隣接する柱状ゲート電極間に形成された前記第１導電型の第３半導体層と、
    前記第３半導体層の上であって前記第２グループの隣接する柱状ゲート電極間に形成された第２絶縁層と、
    前記第２絶縁層の上であって前記第２グループの隣接する柱状ゲート電極間に形成された前記第２導電型の第４半導体層と、
    前記半導体基板上にそれぞれ離隔しつつ列状に形成された第３グループの複数の柱状ゲート電極と、
    前記半導体基板上であって前記第３グループの隣接する柱状ゲート電極間に形成された前記第１導電型の第５半導体層と、
    前記第５半導体層の上であって前記第３グループの隣接する柱状ゲート電極間に形成された第３絶縁層と、
    前記第３絶縁層の上であって前記第３グループの隣接する柱状ゲート電極間に形成された前記第２導電型の第６半導体層と、
    前記半導体基板上にそれぞれ離隔しつつ列状に形成された第４グループの複数の柱状ゲート電極と、
    前記半導体基板上であって前記第４グループの隣接する柱状ゲート電極間に形成された前記第１導電型の第７半導体層と、
    前記第７半導体層の上であって前記第４グループの隣接する柱状ゲート電極間に形成された第４絶縁層と、
    前記第４絶縁層の上であって前記第４グループの隣接する柱状ゲート電極間に形成された前記第２導電型の第８半導体層とをさらに備え、
    前記第３半導体層をチャネルとする前記第１導電型の第３ＭＯＳＦＥＴが形成され、
    前記第４半導体層をチャネルとする前記第２導電型の第４ＭＯＳＦＥＴが形成され、
    前記第５或いは第６半導体層のうち導電型がｎ型である方をチャネルとする第５ＭＯＳＦＥＴが形成され、
    前記第７或いは第８半導体層のうち導電型がｎ型である方をチャネルとする第６ＭＯＳＦＥＴが形成され、
    前記第１グループの隣接する柱状ゲート電極と前記第３ＭＯＳＦＥＴの一方の拡散層と前記第４ＭＯＳＦＥＴの一方の拡散層と前記第６ＭＯＳＦＥＴの一方の拡散層とが接続し、
    前記第２グループの隣接する柱状ゲート電極と前記第１ＭＯＳＦＥＴの一方の拡散層と前記第２ＭＯＳＦＥＴの一方の拡散層と前記第５ＭＯＳＦＥＴの一方の拡散層とが接続し、
    前記第１ＭＯＳＦＥＴの他方の拡散層と前記第３ＭＯＳＦＥＴの他方の拡散層とが接続し、
    前記第２ＭＯＳＦＥＴの他方の拡散層と前記第４ＭＯＳＦＥＴの他方の拡散層とが接続し、
    前記第３グループの隣接する柱状ゲート電極と前記第４グループの隣接する柱状ゲート電極とが接続することによりＳＲＡＭ回路を構成する
    ことを特徴とする請求項１または２に記載の半導体装置。
  6. 前記第１導電型がｐ型で、前記第２導電型がｎ型である
    ことを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
  7. 半導体基板の上に第１絶縁層を形成する工程と、
    前記第１絶縁層の上に第１半導体層を形成する工程と、
    前記第１半導体層の上に第２絶縁層を形成する工程と、
    前記第２絶縁層の上に前記第１半導体層と導電型が異なる第２半導体層を形成する工程と、
    前記第２半導体層と前記第２絶縁層と前記第１半導体層とを全て貫通し、少なくとも前記第１絶縁層の上面に達する複数の柱状ゲート電極を離隔しつつ列状に形成する工程とを具備する
    ことを特徴とする半導体装置の製造方法。
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