JP3196844B2 - 位相調整回路 - Google Patents
位相調整回路Info
- Publication number
- JP3196844B2 JP3196844B2 JP35958898A JP35958898A JP3196844B2 JP 3196844 B2 JP3196844 B2 JP 3196844B2 JP 35958898 A JP35958898 A JP 35958898A JP 35958898 A JP35958898 A JP 35958898A JP 3196844 B2 JP3196844 B2 JP 3196844B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- delay
- variable delay
- adjustment circuit
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003111 delayed effect Effects 0.000 claims description 25
- 101000868045 Homo sapiens Uncharacterized protein C1orf87 Proteins 0.000 description 6
- 102100032994 Uncharacterized protein C1orf87 Human genes 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 1
- 101100510617 Caenorhabditis elegans sel-8 gene Proteins 0.000 description 1
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
- H03K2005/00104—Avoiding variations of delay using feedback, e.g. controlled by a PLL using a reference signal, e.g. a reference clock
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/00247—Layout of the delay element using circuits having two logic levels using counters
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、論理ＩＣや論理カ
ード内のクロック分配系にて発生する遅延ばらつきを補
正する位相調整回路に関する。
ード内のクロック分配系にて発生する遅延ばらつきを補
正する位相調整回路に関する。
【０００２】
【従来の技術】一般的に、論理ＩＣや論理カード内のク
ロック分配系においては、遅延が発生するが、その遅延
量はチップによって異なるため、遅延ばらつきを補正す
る必要がある。
ロック分配系においては、遅延が発生するが、その遅延
量はチップによって異なるため、遅延ばらつきを補正す
る必要がある。
【０００３】そのため、従来より、このような論理ＩＣ
や論理カードにおいては、外部から供給される基準クロ
ックと、内部のクロック分配系において遅延が生じたフ
ィードバッククロックとの位相を比較し、該比較結果に
基づいて、フィードバッククロックの位相が基準クロッ
クの位相と一致するように内部のクロック分配系におけ
る遅延量を制御し、それにより、チップ間における遅延
ばらつきを補正する位相調整回路が用いられている。
や論理カードにおいては、外部から供給される基準クロ
ックと、内部のクロック分配系において遅延が生じたフ
ィードバッククロックとの位相を比較し、該比較結果に
基づいて、フィードバッククロックの位相が基準クロッ
クの位相と一致するように内部のクロック分配系におけ
る遅延量を制御し、それにより、チップ間における遅延
ばらつきを補正する位相調整回路が用いられている。
【０００４】近年、論理装置の性能の向上に伴って中央
処理装置とその周辺部のクロック周波数が高くなってい
るが、その一方で入出力装置や診断装置等のクロック周
波数は、中央処理装置とその周辺部のクロック周波数ほ
ど高くなっていない。
処理装置とその周辺部のクロック周波数が高くなってい
るが、その一方で入出力装置や診断装置等のクロック周
波数は、中央処理装置とその周辺部のクロック周波数ほ
ど高くなっていない。
【０００５】そのため、１つの論理ＩＣや論理カード内
で複数の種類のクロックを分配することを要求されるこ
とが多い。
で複数の種類のクロックを分配することを要求されるこ
とが多い。
【０００６】この要求に応えるためには、同一チップ内
において上述したような位相調整回路をクロックの種類
ごとに複数用意する方法が一般的である。
において上述したような位相調整回路をクロックの種類
ごとに複数用意する方法が一般的である。
【０００７】図３は、従来の位相調整回路の一構成例を
示す図であり、１つの論理カード内の構成を示してい
る。
示す図であり、１つの論理カード内の構成を示してい
る。
【０００８】本構成例は図３に示すように、３つのＰＬ
Ｌ回路１００ａ〜１００ｃと、ＰＬＬ回路１００ａと接
続された複数の論理部２０ａ−１〜２０ａ−ｎと、ＰＬ
Ｌ回路１００ｂと接続された複数の論理部２０ｂ−１〜
２０ｂ−ｎと、ＰＬＬ回路１００ｃと接続された複数の
論理部２０ｃ−１〜２０ｃ−ｎとから構成されている。
Ｌ回路１００ａ〜１００ｃと、ＰＬＬ回路１００ａと接
続された複数の論理部２０ａ−１〜２０ａ−ｎと、ＰＬ
Ｌ回路１００ｂと接続された複数の論理部２０ｂ−１〜
２０ｂ−ｎと、ＰＬＬ回路１００ｃと接続された複数の
論理部２０ｃ−１〜２０ｃ−ｎとから構成されている。
【０００９】ＰＬＬ回路１００ａは、所定の周期を有す
るクロックＣＫ０が入力され、クロックＣＫ０を設定さ
れた遅延量だけ遅延させて出力する可変遅延回路１０ａ
と、可変遅延回路１０ａから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックＣＦ
Ｂ０と外部から入力される基準クロックＣＲＥＦ０との
位相を比較する位相比較回路３０ａと、位相比較回路３
０ａにおける比較結果に基づいて、カウントアップある
いはカウントダウンを行うカウンタ４０ａとから構成さ
れており、可変遅延回路１０ａにおける遅延量は、カウ
ンタ４０ａにおけるカウンタ値に基づいて設定される。
るクロックＣＫ０が入力され、クロックＣＫ０を設定さ
れた遅延量だけ遅延させて出力する可変遅延回路１０ａ
と、可変遅延回路１０ａから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックＣＦ
Ｂ０と外部から入力される基準クロックＣＲＥＦ０との
位相を比較する位相比較回路３０ａと、位相比較回路３
０ａにおける比較結果に基づいて、カウントアップある
いはカウントダウンを行うカウンタ４０ａとから構成さ
れており、可変遅延回路１０ａにおける遅延量は、カウ
ンタ４０ａにおけるカウンタ値に基づいて設定される。
【００１０】また、ＰＬＬ回路１００ｂは、所定の周期
を有するクロックＣＫ１が入力され、クロックＣＫ１を
設定された遅延量だけ遅延させて出力する可変遅延回路
１０ｂと、可変遅延回路１０ｂから出力され、内部のク
ロック分配系にて遅延が発生したフィードバッククロッ
クＣＦＢ１と外部から入力される基準クロックＣＲＥＦ
１との位相を比較する位相比較回路３０ｂと、位相比較
回路３０ｂにおける比較結果に基づいて、カウントアッ
プあるいはカウントダウンを行うカウンタ４０ｂとから
構成されており、可変遅延回路１０ｂにおける遅延量
は、カウンタ４０ｂにおけるカウンタ値に基づいて設定
される。
を有するクロックＣＫ１が入力され、クロックＣＫ１を
設定された遅延量だけ遅延させて出力する可変遅延回路
１０ｂと、可変遅延回路１０ｂから出力され、内部のク
ロック分配系にて遅延が発生したフィードバッククロッ
クＣＦＢ１と外部から入力される基準クロックＣＲＥＦ
１との位相を比較する位相比較回路３０ｂと、位相比較
回路３０ｂにおける比較結果に基づいて、カウントアッ
プあるいはカウントダウンを行うカウンタ４０ｂとから
構成されており、可変遅延回路１０ｂにおける遅延量
は、カウンタ４０ｂにおけるカウンタ値に基づいて設定
される。
【００１１】また、ＰＬＬ回路１００ｃは、所定の周期
を有するクロックＣＫ２が入力され、クロックＣＫ２を
設定された遅延量だけ遅延させて出力する可変遅延回路
１０ｃと、可変遅延回路１０ｃから出力され、内部のク
ロック分配系にて遅延が発生したフィードバッククロッ
クＣＦＢ２と外部から入力される基準クロックＣＲＥＦ
２との位相を比較する位相比較回路３０ｃと、位相比較
回路３０ｃにおける比較結果に基づいて、カウントアッ
プあるいはカウントダウンを行うカウンタ４０ｃとから
構成されており、可変遅延回路１０ｃにおける遅延量
は、カウンタ４０ｃにおけるカウンタ値に基づいて設定
される。
を有するクロックＣＫ２が入力され、クロックＣＫ２を
設定された遅延量だけ遅延させて出力する可変遅延回路
１０ｃと、可変遅延回路１０ｃから出力され、内部のク
ロック分配系にて遅延が発生したフィードバッククロッ
クＣＦＢ２と外部から入力される基準クロックＣＲＥＦ
２との位相を比較する位相比較回路３０ｃと、位相比較
回路３０ｃにおける比較結果に基づいて、カウントアッ
プあるいはカウントダウンを行うカウンタ４０ｃとから
構成されており、可変遅延回路１０ｃにおける遅延量
は、カウンタ４０ｃにおけるカウンタ値に基づいて設定
される。
【００１２】上記のように構成された位相調整回路にお
いては、ＰＬＬ回路１００ａ〜１００ｃ内のクロック分
配系においてそれぞれ遅延が生じたクロックＣＦＢ０〜
ＣＦＢ２の位相が基準クロックＣＲＥＦ０〜ＣＲＥＦ２
の位相と一致するように可変遅延回路１０ａ〜１０ｃに
てクロックＣＫ０〜ＣＫ２が遅延され、それにより、ク
ロックＣＫ０〜ＣＫ２が論理部２０ａ−１〜２０ａ−
ｎ，２０ｂ−１〜２０ｂ−ｎ，２０ｃ−１〜２０ｃ−ｎ
に供給される時間が調整されている。
いては、ＰＬＬ回路１００ａ〜１００ｃ内のクロック分
配系においてそれぞれ遅延が生じたクロックＣＦＢ０〜
ＣＦＢ２の位相が基準クロックＣＲＥＦ０〜ＣＲＥＦ２
の位相と一致するように可変遅延回路１０ａ〜１０ｃに
てクロックＣＫ０〜ＣＫ２が遅延され、それにより、ク
ロックＣＫ０〜ＣＫ２が論理部２０ａ−１〜２０ａ−
ｎ，２０ｂ−１〜２０ｂ−ｎ，２０ｃ−１〜２０ｃ−ｎ
に供給される時間が調整されている。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の位相調整回路においては、同一チップ内
にて複数設けられた場合、その数分のＰＬＬ回路及び基
準クロック入力端子を設けなければならないため、ハー
ドウェアの規模が増大し、設計の工数が増大するととも
にチップが大型化してしまうという問題点がある。特
に、基準クロック入力端子においては、複数設けた場
合、そのハードウェアの規模が増大するため、チップの
大型化は顕著となる。
たような従来の位相調整回路においては、同一チップ内
にて複数設けられた場合、その数分のＰＬＬ回路及び基
準クロック入力端子を設けなければならないため、ハー
ドウェアの規模が増大し、設計の工数が増大するととも
にチップが大型化してしまうという問題点がある。特
に、基準クロック入力端子においては、複数設けた場
合、そのハードウェアの規模が増大するため、チップの
大型化は顕著となる。
【００１４】また、フィードバッククロックと比較する
ための基準クロックにおいては、複数のＰＬＬ回路のそ
れぞれに同一のクロックが入力されるものの、複数の入
力端子に入力されるとともに、複数の位相比較回路にて
フィードバッククロックとの位相が比較されるため、基
準クロックを供給する側となる回路の精度や位相比較回
路の特性のばらつきによっては基準クロック間にて若干
の誤差が生じてしまう虞れがある。また、基準クロック
を供給する側となる回路の設計の工数が増大してしまう
という問題点がある。
ための基準クロックにおいては、複数のＰＬＬ回路のそ
れぞれに同一のクロックが入力されるものの、複数の入
力端子に入力されるとともに、複数の位相比較回路にて
フィードバッククロックとの位相が比較されるため、基
準クロックを供給する側となる回路の精度や位相比較回
路の特性のばらつきによっては基準クロック間にて若干
の誤差が生じてしまう虞れがある。また、基準クロック
を供給する側となる回路の設計の工数が増大してしまう
という問題点がある。
【００１５】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、ハードウェ
アの規模を増大させずに複数の種類のクロックの位相を
調整することができる位相調整回路を提供することを目
的とする。
する問題点に鑑みてなされたものであって、ハードウェ
アの規模を増大させずに複数の種類のクロックの位相を
調整することができる位相調整回路を提供することを目
的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、所定の周期を具備するクロックが入力さ
れ、該クロックを設定された遅延量だけ遅延させて出力
する複数の可変遅延手段と、該可変遅延手段から出力さ
れたクロックによって動作する複数の論理部とを有し、
前記可変遅延手段から出力されたクロックを前記複数の
論理部に分配するクロック分配系にて生じる遅延ばらつ
きを補正する位相調整回路において、前記複数の可変遅
延手段のうち１つの可変遅延手段から出力され、前記ク
ロック分配系にて遅延が生じたクロックと外部から入力
される基準クロックとの位相を比較する比較手段と、該
比較手段における比較結果に基づいて前記複数の可変遅
延手段に設定される前記遅延量を制御する遅延量制御手
段とを有することを特徴とする。
に本発明は、所定の周期を具備するクロックが入力さ
れ、該クロックを設定された遅延量だけ遅延させて出力
する複数の可変遅延手段と、該可変遅延手段から出力さ
れたクロックによって動作する複数の論理部とを有し、
前記可変遅延手段から出力されたクロックを前記複数の
論理部に分配するクロック分配系にて生じる遅延ばらつ
きを補正する位相調整回路において、前記複数の可変遅
延手段のうち１つの可変遅延手段から出力され、前記ク
ロック分配系にて遅延が生じたクロックと外部から入力
される基準クロックとの位相を比較する比較手段と、該
比較手段における比較結果に基づいて前記複数の可変遅
延手段に設定される前記遅延量を制御する遅延量制御手
段とを有することを特徴とする。
【００１７】また、前記遅延量制御手段は、前記比較手
段における比較結果に基づいてカウント動作を行うカウ
ンタであり、前記複数の可変遅延手段は、前記カウンタ
におけるカウント値に基づいて遅延量が設定されること
を特徴とする。
段における比較結果に基づいてカウント動作を行うカウ
ンタであり、前記複数の可変遅延手段は、前記カウンタ
におけるカウント値に基づいて遅延量が設定されること
を特徴とする。
【００１８】また、前記カウンタは、前記比較手段にお
ける比較結果が、前記基準クロックに対して前記クロッ
ク分配系にて遅延が生じたクロックの位相が進んでいる
ものである場合はカウントアップを行い、前記基準クロ
ックに対して前記クロック分配系にて遅延が生じたクロ
ックの位相が遅れているものである場合はカウントダウ
ンを行い、前記基準クロックの位相と前記クロック分配
系にて遅延が生じたクロックの位相とがほぼ一致した場
合にカウント値をホールド出力することを特徴とする。
ける比較結果が、前記基準クロックに対して前記クロッ
ク分配系にて遅延が生じたクロックの位相が進んでいる
ものである場合はカウントアップを行い、前記基準クロ
ックに対して前記クロック分配系にて遅延が生じたクロ
ックの位相が遅れているものである場合はカウントダウ
ンを行い、前記基準クロックの位相と前記クロック分配
系にて遅延が生じたクロックの位相とがほぼ一致した場
合にカウント値をホールド出力することを特徴とする。
【００１９】また、前記可変遅延手段は、複数の遅延素
子から構成され、該遅延素子の組合せにより遅延量が設
定されることを特徴とする。
子から構成され、該遅延素子の組合せにより遅延量が設
定されることを特徴とする。
【００２０】また、前記複数の可変遅延手段に入力され
るクロックは、互いに周期が異なることを特徴とする。
るクロックは、互いに周期が異なることを特徴とする。
【００２１】
【００２２】（作用）上記のように構成された本発明に
おいては、外部から入力されたクロックを設定された遅
延量だけ遅延させて出力する複数の可変遅延手段のうち
１つの可変遅延手段から出力され、該クロックを分配す
るクロック分配系にて遅延が発生したクロックと外部か
ら入力される基準クロックとの位相が１つの比較手段に
て比較され、遅延量制御手段において該比較手段におけ
る比較結果に基づいて複数の可変遅延手段における遅延
量を制御するための制御信号が出力され、複数の可変遅
延手段において、遅延量制御手段から出力された制御信
号に基づいて遅延量が設定される。
おいては、外部から入力されたクロックを設定された遅
延量だけ遅延させて出力する複数の可変遅延手段のうち
１つの可変遅延手段から出力され、該クロックを分配す
るクロック分配系にて遅延が発生したクロックと外部か
ら入力される基準クロックとの位相が１つの比較手段に
て比較され、遅延量制御手段において該比較手段におけ
る比較結果に基づいて複数の可変遅延手段における遅延
量を制御するための制御信号が出力され、複数の可変遅
延手段において、遅延量制御手段から出力された制御信
号に基づいて遅延量が設定される。
【００２３】このように、１つの比較手段、遅延量制御
手段及び基準クロックによって複数の可変遅延手段にお
ける遅延量が設定されるので、複数の可変遅延手段によ
って複数のクロック分配系における遅延ばらつきを補正
する場合においても、ハードウェアが著しく増大するこ
とはない。
手段及び基準クロックによって複数の可変遅延手段にお
ける遅延量が設定されるので、複数の可変遅延手段によ
って複数のクロック分配系における遅延ばらつきを補正
する場合においても、ハードウェアが著しく増大するこ
とはない。
【００２４】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２５】図１は、本発明の位相調整回路の実施の一
形態を示す図である。
形態を示す図である。
【００２６】本形態は図１に示すように、互いに異なる
周期を有するクロックＣＫ０〜ＣＫ２がそれぞれ入力さ
れ、クロックＣＫ０〜ＣＫ２を設定された遅延量だけ遅
延させてそれぞれ出力する可変遅延回路１０ａ〜１０ｃ
と、可変遅延回路１０ａから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックＣＦ
Ｂと外部から入力される基準クロックＣＲＥＦとの位相
を比較する位相比較回路３０と、位相比較回路３０にお
ける比較結果に基づいて、カウントアップあるいはカウ
ントダウンを行う遅延量制御手段であるカウンタ４０
と、可変遅延回路１０ａから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックＣＦ
Ｂに基づいて動作する複数の論理部２０ａ−１〜２０ａ
−ｎと、可変遅延回路１０ｂから出力され、内部のクロ
ック分配系にて遅延が発生したクロックに基づいて動作
する複数の論理部２０ｂ−１〜２０ｂ−ｎと、可変遅延
回路１０ｃから出力され、内部のクロック分配系にて遅
延が発生したクロックに基づいて動作する複数の論理部
２０ｃ−１〜２０ｃ−ｎとから構成されており、可変遅
延回路１０ａ〜１０ｃにおける遅延量は、カウンタ４０
におけるカウンタ値に基づいて設定される。
周期を有するクロックＣＫ０〜ＣＫ２がそれぞれ入力さ
れ、クロックＣＫ０〜ＣＫ２を設定された遅延量だけ遅
延させてそれぞれ出力する可変遅延回路１０ａ〜１０ｃ
と、可変遅延回路１０ａから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックＣＦ
Ｂと外部から入力される基準クロックＣＲＥＦとの位相
を比較する位相比較回路３０と、位相比較回路３０にお
ける比較結果に基づいて、カウントアップあるいはカウ
ントダウンを行う遅延量制御手段であるカウンタ４０
と、可変遅延回路１０ａから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックＣＦ
Ｂに基づいて動作する複数の論理部２０ａ−１〜２０ａ
−ｎと、可変遅延回路１０ｂから出力され、内部のクロ
ック分配系にて遅延が発生したクロックに基づいて動作
する複数の論理部２０ｂ−１〜２０ｂ−ｎと、可変遅延
回路１０ｃから出力され、内部のクロック分配系にて遅
延が発生したクロックに基づいて動作する複数の論理部
２０ｃ−１〜２０ｃ−ｎとから構成されており、可変遅
延回路１０ａ〜１０ｃにおける遅延量は、カウンタ４０
におけるカウンタ値に基づいて設定される。
【００２７】以下に、上記のように構成された位相調整
回路の動作について説明する。
回路の動作について説明する。
【００２８】まず、所定の周期を有するクロックＣＫ０
〜ＣＫ２が可変遅延回路１０ａ〜１０ｃにそれぞれ入力
され、可変遅延回路１０ａ〜１０ｃにおいて、入力され
たクロックＣＫ０〜ＣＫ２が可変遅延回路１０ａ〜１０
ｃにて設定されている遅延量だけ遅延して出力される。
〜ＣＫ２が可変遅延回路１０ａ〜１０ｃにそれぞれ入力
され、可変遅延回路１０ａ〜１０ｃにおいて、入力され
たクロックＣＫ０〜ＣＫ２が可変遅延回路１０ａ〜１０
ｃにて設定されている遅延量だけ遅延して出力される。
【００２９】可変遅延回路１０ａ〜１０ｃから出力され
たクロックにおいてはそれぞれのクロック分配系にて遅
延が発生し、その後、該クロックが論理部２０ａ−１〜
２０ａ−ｎ，２０ｂ−１〜２０ｂ−ｎ，２０ｃ−１〜２
０ｃ−ｎにそれぞれ供給され、論理部２０ａ−１〜２０
ａ−ｎ，２０ｂ−１〜２０ｂ−ｎ，２０ｃ−１〜２０ｃ
−ｎは、供給されたクロックに基づいて動作する。
たクロックにおいてはそれぞれのクロック分配系にて遅
延が発生し、その後、該クロックが論理部２０ａ−１〜
２０ａ−ｎ，２０ｂ−１〜２０ｂ−ｎ，２０ｃ−１〜２
０ｃ−ｎにそれぞれ供給され、論理部２０ａ−１〜２０
ａ−ｎ，２０ｂ−１〜２０ｂ−ｎ，２０ｃ−１〜２０ｃ
−ｎは、供給されたクロックに基づいて動作する。
【００３０】可変遅延回路１０ａから出力され、クロッ
ク分配系にて遅延が発生したクロックは、論理部２０ａ
−１〜２０ａ−ｎに供給されるとともに、フィードバッ
ククロックＣＦＢとして位相比較回路３０に入力され
る。
ク分配系にて遅延が発生したクロックは、論理部２０ａ
−１〜２０ａ−ｎに供給されるとともに、フィードバッ
ククロックＣＦＢとして位相比較回路３０に入力され
る。
【００３１】位相比較回路３０においては、外部から基
準クロックＣＲＥＦが入力されており、フィードバック
クロックＣＦＢが入力されると、基準クロックＣＲＥＦ
とフィードバッククロックＣＲＥＦとの位相が比較さ
れ、比較結果が出力される。
準クロックＣＲＥＦが入力されており、フィードバック
クロックＣＦＢが入力されると、基準クロックＣＲＥＦ
とフィードバッククロックＣＲＥＦとの位相が比較さ
れ、比較結果が出力される。
【００３２】次に、カウンタ４０において、位相比較回
路３０から出力された比較結果が、基準クロックＣＲＥ
Ｆに対してフィードバッククロックＣＦＢの位相が進ん
でいるものである場合はカウントアップが行われ、ま
た、基準クロックＣＲＥＦに対してフィードバッククロ
ックＣＦＢの位相が遅れているものである場合はカウン
トダウンが行われ、基準クロックＣＲＥＦの位相とフィ
ードバッククロックＣＦＢの位相とがほぼ一致したとき
にその値がホールド出力される。
路３０から出力された比較結果が、基準クロックＣＲＥ
Ｆに対してフィードバッククロックＣＦＢの位相が進ん
でいるものである場合はカウントアップが行われ、ま
た、基準クロックＣＲＥＦに対してフィードバッククロ
ックＣＦＢの位相が遅れているものである場合はカウン
トダウンが行われ、基準クロックＣＲＥＦの位相とフィ
ードバッククロックＣＦＢの位相とがほぼ一致したとき
にその値がホールド出力される。
【００３３】カウンタ４０から出力されたカウント値は
可変遅延回路１０ａ〜１０ｃにそれぞれ入力され、可変
遅延回路１０ａ〜１０ｃにおいて、入力されたカウント
値に基づいて、クロックＣＫ０〜ＣＫ２の位相を遅延さ
せるための遅延量が設定される。
可変遅延回路１０ａ〜１０ｃにそれぞれ入力され、可変
遅延回路１０ａ〜１０ｃにおいて、入力されたカウント
値に基づいて、クロックＣＫ０〜ＣＫ２の位相を遅延さ
せるための遅延量が設定される。
【００３４】ここで、可変遅延回路１０ａ〜１０ｃにお
いては、同一のチップ内で互いに近接して構成すること
により、製造ばらつきの影響を受けずほとんど同一の遅
延量を得ることができる。そのため、フィードバックク
ロックＣＦＢの位相を基準クロックＣＲＥＦと一致させ
ることにより、入力クロックＣＫ０〜ＣＫ２が論理部２
０ａ−１〜２０ａ−ｎ，２０ｂ−１〜２０ｂ−ｎ，２０
ｃ−１〜２０ｃ−ｎにそれぞれ供給され、論理部２０ａ
−１〜２０ａ−ｎ，２０ｂ−１〜２０ｂ−ｎ，２０ｃ−
１〜２０ｃ−ｎに供給される時間を調整することができ
る。
いては、同一のチップ内で互いに近接して構成すること
により、製造ばらつきの影響を受けずほとんど同一の遅
延量を得ることができる。そのため、フィードバックク
ロックＣＦＢの位相を基準クロックＣＲＥＦと一致させ
ることにより、入力クロックＣＫ０〜ＣＫ２が論理部２
０ａ−１〜２０ａ−ｎ，２０ｂ−１〜２０ｂ−ｎ，２０
ｃ−１〜２０ｃ−ｎにそれぞれ供給され、論理部２０ａ
−１〜２０ａ−ｎ，２０ｂ−１〜２０ｂ−ｎ，２０ｃ−
１〜２０ｃ−ｎに供給される時間を調整することができ
る。
【００３５】図２は、図１に示した可変遅延回路１０ａ
〜１０ｃの構成例を示す図である。
〜１０ｃの構成例を示す図である。
【００３６】本形態における可変遅延回路１０ａ〜１０
ｃは図２に示すように、複数の遅延素子から構成されて
おり、カウンタ４０におけるカウント値に基づいてその
組合せが選択され、それにより、遅延量が設定される。
ｃは図２に示すように、複数の遅延素子から構成されて
おり、カウンタ４０におけるカウント値に基づいてその
組合せが選択され、それにより、遅延量が設定される。
【００３７】例えば、カウンタ４０が４ビットのカウン
タであり、そのカウント値“ＳＥＬ８，ＳＥＬ４，ＳＥ
Ｌ２，ＳＥＬ１”が“０，１，０，１”の場合は、可変
遅延回路１０ａ〜１０ｃにおける遅延量は５００ｐｓと
なる。
タであり、そのカウント値“ＳＥＬ８，ＳＥＬ４，ＳＥ
Ｌ２，ＳＥＬ１”が“０，１，０，１”の場合は、可変
遅延回路１０ａ〜１０ｃにおける遅延量は５００ｐｓと
なる。
【００３８】また、カウンタ４０がカウントアップして
カウント値が“０，１，１，０”になると遅延量は６０
０ｐｓとなる。
カウント値が“０，１，１，０”になると遅延量は６０
０ｐｓとなる。
【００３９】なお、本形態においては、可変遅延回路１
０ａ〜１０ｃにおける遅延量を制御するための遅延量制
御手段としてカウンタ４０を用いたが、本発明はこれに
限らず、位相比較回路３０における比較結果に基づいて
可変遅延回路１０ａ〜１０ｃにおける遅延量を制御する
ことができるものであればよい。
０ａ〜１０ｃにおける遅延量を制御するための遅延量制
御手段としてカウンタ４０を用いたが、本発明はこれに
限らず、位相比較回路３０における比較結果に基づいて
可変遅延回路１０ａ〜１０ｃにおける遅延量を制御する
ことができるものであればよい。
【００４０】また、本形態においては、３つのクロック
系が設けられたものについて説明したが、本発明はこれ
に限らず、複数のクロック系が設けられたものについて
適用することができる。
系が設けられたものについて説明したが、本発明はこれ
に限らず、複数のクロック系が設けられたものについて
適用することができる。
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【発明の効果】以上説明したように本発明においては、
外部から入力されたクロックを設定された遅延量だけ遅
延させて出力する複数の可変遅延手段のうち１つの可変
遅延手段から出力され、該クロックを分配するクロック
分配系にて遅延が発生したクロックと外部から入力され
る基準クロックとの位相を比較する比較手段と、該比較
手段における比較結果に基づいて複数の可変遅延手段に
おける遅延量を制御する遅延量制御手段とを設けたた
め、複数の可変遅延手段によって複数の分配系における
遅延ばらつきを補正する場合においても、１つの比較手
段、遅延量制御手段及び基準クロックによって複数の可
変遅延手段における遅延量が設定される。
外部から入力されたクロックを設定された遅延量だけ遅
延させて出力する複数の可変遅延手段のうち１つの可変
遅延手段から出力され、該クロックを分配するクロック
分配系にて遅延が発生したクロックと外部から入力され
る基準クロックとの位相を比較する比較手段と、該比較
手段における比較結果に基づいて複数の可変遅延手段に
おける遅延量を制御する遅延量制御手段とを設けたた
め、複数の可変遅延手段によって複数の分配系における
遅延ばらつきを補正する場合においても、１つの比較手
段、遅延量制御手段及び基準クロックによって複数の可
変遅延手段における遅延量が設定される。
【００５１】それにより、複数の可変遅延手段によって
複数のクロック分配系における遅延ばらつきを補正する
場合においても、設計の工数の増大やチップの大型化を
防ぐことができる。特に、基準クロック入力端子を複数
設ける必要がなくなるため、チップの小型化を図ること
ができる。
複数のクロック分配系における遅延ばらつきを補正する
場合においても、設計の工数の増大やチップの大型化を
防ぐことができる。特に、基準クロック入力端子を複数
設ける必要がなくなるため、チップの小型化を図ること
ができる。
【００５２】また、１つの基準クロックによって制御さ
れるため、複数の基準クロックを必要とせず、基準クロ
ック間における誤差が生じることがなくなる。
れるため、複数の基準クロックを必要とせず、基準クロ
ック間における誤差が生じることがなくなる。
【００５３】また、複数の基準クロックを供給する必要
がないため、基準クロック供給用の配線あるいはケーブ
ルの本数を削減することができ、ハードウェアの規模を
縮小することができるとともに、ノイズの発生を抑制す
ることができる。
がないため、基準クロック供給用の配線あるいはケーブ
ルの本数を削減することができ、ハードウェアの規模を
縮小することができるとともに、ノイズの発生を抑制す
ることができる。
【００５４】さらに、基準クロックを供給する側におい
ても、設計工数の削減及び回路規模の縮小を図ることが
できる。
ても、設計工数の削減及び回路規模の縮小を図ることが
できる。
【図１】本発明の位相調整回路の実施の一形態を示す図
である。
である。
【図２】図１に示した可変遅延回路の構成例を示す図で
ある。
ある。
【図３】従来の位相調整回路の一構成例を示す図であ
る。
る。
１０ａ〜１０ｃ 可変遅延回路 ２０ａ−１〜２０ａ−ｎ，２０ｂ−１〜２０ｂ−ｎ，２
０ｃ−１〜２０ｃ−ｎ論理部 ３０ 位相比較回路 ４０ カウンタ
０ｃ−１〜２０ｃ−ｎ論理部 ３０ 位相比較回路 ４０ カウンタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/00 - 7/14 H03K 5/00 G06F 1/04 G11C 11/34
Claims (5)
- 【請求項１】 所定の周期を具備するクロックが入力さ
れ、該クロックを設定された遅延量だけ遅延させて出力
する複数の可変遅延手段と、該可変遅延手段から出力さ
れたクロックによって動作する複数の論理部とを有し、
前記可変遅延手段から出力されたクロックを前記複数の
論理部に分配するクロック分配系にて生じる遅延ばらつ
きを補正する位相調整回路において、 前記複数の可変遅延手段のうち１つの可変遅延手段から
出力され、前記クロック分配系にて遅延が生じたクロッ
クと外部から入力される基準クロックとの位相を比較す
る比較手段と、 該比較手段における比較結果に基づいて前記複数の可変
遅延手段に設定される前記遅延量を制御する遅延量制御
手段とを有することを特徴とする位相調整回路。 - 【請求項２】 請求項１に記載の位相調整回路におい
て、 前記遅延量制御手段は、前記比較手段における比較結果
に基づいてカウント動作を行うカウンタであり、 前記複数の可変遅延手段は、前記カウンタにおけるカウ
ント値に基づいて遅延量が設定されることを特徴とする
位相調整回路。 - 【請求項３】 請求項２に記載の位相調整回路におい
て、 前記カウンタは、前記比較手段における比較結果が、前
記基準クロックに対して前記クロック分配系にて遅延が
生じたクロックの位相が進んでいるものである場合はカ
ウントアップを行い、前記基準クロックに対して前記ク
ロック分配系にて遅延が生じたクロックの位相が遅れて
いるものである場合はカウントダウンを行い、前記基準
クロックの位相と前記クロック分配系にて遅延が生じた
クロックの位相とがほぼ一致した場合にカウント値をホ
ールド出力することを特徴とする位相調整回路。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
位相調整回路において、 前記可変遅延手段は、複数の遅延素子から構成され、該
遅延素子の組合せにより遅延量が設定されることを特徴
とする位相調整回路。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
位相調整回路において、 前記複数の可変遅延手段に入力されるクロックは、互い
に周期が異なることを特徴とする位相調整回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35958898A JP3196844B2 (ja) | 1998-12-17 | 1998-12-17 | 位相調整回路 |
| US09/440,155 US6271696B1 (en) | 1998-12-17 | 1999-11-15 | Phase adjustment circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35958898A JP3196844B2 (ja) | 1998-12-17 | 1998-12-17 | 位相調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183730A JP2000183730A (ja) | 2000-06-30 |
| JP3196844B2 true JP3196844B2 (ja) | 2001-08-06 |
Family
ID=18465270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35958898A Expired - Fee Related JP3196844B2 (ja) | 1998-12-17 | 1998-12-17 | 位相調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6271696B1 (ja) |
| JP (1) | JP3196844B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456676B1 (en) * | 1999-08-27 | 2002-09-24 | Intel Corporation | Clock signal distribution and synchronization |
| JP2001068650A (ja) | 1999-08-30 | 2001-03-16 | Hitachi Ltd | 半導体集積回路装置 |
| US7027499B2 (en) * | 2001-06-20 | 2006-04-11 | Agere Systems Inc. | Detection and correction circuit for blind equalization convergence errors |
| JP4611015B2 (ja) | 2004-12-27 | 2011-01-12 | 富士通株式会社 | 半導体集積回路装置 |
| JP4940726B2 (ja) * | 2006-03-29 | 2012-05-30 | 日本電気株式会社 | クロック遅延補正回路 |
| JP2008092359A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 複数クロック間位相調整装置 |
| US7521973B1 (en) | 2008-06-17 | 2009-04-21 | International Business Machines Corporation | Clock-skew tuning apparatus and method |
| US20130002274A1 (en) * | 2010-03-29 | 2013-01-03 | Nec Corporation | Aging degradation diagnosis circuit and aging degradation diagnosis method for semiconductor integrated circuit |
| IL311431A (en) | 2017-02-23 | 2024-05-01 | Magic Leap Inc | Display system with variable power reflector |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2629028B2 (ja) * | 1988-08-10 | 1997-07-09 | 株式会社日立製作所 | クロック信号供給方法および装置 |
| JP2870839B2 (ja) | 1989-08-28 | 1999-03-17 | 株式会社リコー | 遅延回路装置 |
| KR970002949B1 (ko) * | 1994-05-25 | 1997-03-13 | 삼성전자 주식회사 | 디지탈 통신시스템의 클럭발생방법 및 그 회로 |
| JP2927273B2 (ja) | 1997-04-30 | 1999-07-28 | 日本電気株式会社 | クロックスキュー補正回路 |
| JPH11266218A (ja) * | 1998-03-17 | 1999-09-28 | Fujitsu Ltd | 位相制御装置及び位相制御方法 |
-
1998
- 1998-12-17 JP JP35958898A patent/JP3196844B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-15 US US09/440,155 patent/US6271696B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6271696B1 (en) | 2001-08-07 |
| JP2000183730A (ja) | 2000-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5771264A (en) | Digital delay lock loop for clock signal frequency multiplication | |
| US6292040B1 (en) | Internal clock signal generating circuit having function of generating internal clock signals which are multiplication of an external clock signal | |
| CA2057400C (en) | A clock buffer with adjustable delay and fixed duty cycle output | |
| JP3766741B2 (ja) | タイミングスキュー減少回路及びタイミングスキュー減少方法 | |
| US4494021A (en) | Self-calibrated clock and timing signal generator for MOS/VLSI circuitry | |
| US5506878A (en) | Programmable clock having programmable delay and duty cycle based on a user-supplied reference clock | |
| US7463099B2 (en) | Phase detector for reducing noise | |
| US6359482B1 (en) | Method and apparatus for digital delay locked loop circuits | |
| JP2636677B2 (ja) | 半導体集積回路 | |
| US6882196B2 (en) | Duty cycle corrector | |
| US20060290436A1 (en) | Apparatus for providing clock signals at different locations with minimal clock skew | |
| US20040239387A1 (en) | Digitally controlled delay cells | |
| US7151398B2 (en) | Clock signal generators having programmable full-period clock skew control | |
| JP3196844B2 (ja) | 位相調整回路 | |
| JP3426608B2 (ja) | クロック・デスキュー回路 | |
| US20040101079A1 (en) | Delay-lock-loop with improved accuracy and range | |
| US6556643B2 (en) | Majority filter counter circuit | |
| US7683683B1 (en) | Frequency doubler with duty-cycle correction and associated methods | |
| US8060665B2 (en) | Integrated circuit input/output interface with empirically determined delay matching | |
| WO1998038743A1 (en) | Temperature independent, wide range frequency clock multiplier | |
| US5666079A (en) | Binary relative delay line | |
| US7977987B2 (en) | System and method for signal adjustment | |
| CN115118252A (zh) | 占空比校正装置及占空比校正方法 | |
| EP1618461B1 (en) | Deskew system in a clock distribution network using a pll and a dll | |
| US6977539B1 (en) | Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |