JP2001068463A - Method for mass production of semiconductor integrated circuit device - Google Patents

Method for mass production of semiconductor integrated circuit device

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JP2001068463A
JP2001068463A JP24514399A JP24514399A JP2001068463A JP 2001068463 A JP2001068463 A JP 2001068463A JP 24514399 A JP24514399 A JP 24514399A JP 24514399 A JP24514399 A JP 24514399A JP 2001068463 A JP2001068463 A JP 2001068463A
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Abstract

PROBLEM TO BE SOLVED: To prevent a wafer from being contaminated with a transition metal in a semiconductor mass production process. SOLUTION: The mass production method of a semiconductor integrated circuit device comprises a step of depositing an Ru film on each of wafers flowing in a wafer process, a step of removing the Ru film on the periphery of a device surface of the wafer or the back side of the wafer about each wafer having the deposited Ru film using a water soln. contg. orthoperiodic acid and nitric acid, a lithography step having a common use relation to a plurality of wafers belonging to lower layer steps (an initial element forming step before forming a gate insulation film and a wiring step) about each wafer from which the Ru film has been removed, and a step of executing inspection steps or heat treating steps.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置の量産技術に関し、特に、大量のウエハを複数の工程
に渡って連続処理する際に、ルテニウム（Ｒｕ）などの
遷移金属を含有する膜を堆積したウエハに対するリソグ
ラフィ工程と、他の工程群に属するウエハに対するリソ
グラフィ工程とを共用する量産ラインで行われる半導体
製造プロセスに適用して有効な技術に関する。The present invention relates to a technique for mass-producing semiconductor integrated circuit devices, and more particularly to a film containing a transition metal such as ruthenium (Ru) when a large number of wafers are continuously processed over a plurality of steps. The present invention relates to a technique which is effective when applied to a semiconductor manufacturing process performed in a mass production line sharing a lithography process for a wafer on which is deposited and a lithography process for a wafer belonging to another process group.

【０００２】[0002]

【従来の技術】従来、半導体製造以外の産業分野におい
ては、廃棄物などに含まれる白金族元素の回収を目的と
して、白金族元素を溶解液に溶かして分離する技術が知
られている。2. Description of the Related Art Conventionally, in an industrial field other than semiconductor manufacturing, there is known a technique of dissolving a platinum group element in a solution for separation of the platinum group element contained in waste and the like.

【０００３】特開平７−１５７８３２号公報（伊藤等）
は、廃電子部品、貴金属含有廃触媒、廃宝飾品などに含
まれる金や白金族元素などの貴金属を溶解液に溶かして
回収する技術を開示している。貴金属の溶解には、２種
類のハロゲンからなるハロゲン間化合物（ＣｌＦ、Ｂｒ
Ｆ、ＢｒＣｌ、ＩＣｌ、ＩＣｌ3 、ＩＢｒなど）の水溶
液とハロゲン化オキソ酸（ヨウ素酸、臭素酸または塩素
酸）の水溶液とを１：９〜９：１の範囲で混合した溶解
液が使用される。この溶解液に溶解した貴金属は、まず
ハロゲン化錯体として分離され、次いでこのハロゲン化
錯体を分解する液（水酸化ナトリウム、水酸化ホウ素ナ
トリウム、ヒドラジンまたはその塩、亜硫酸またはその
塩、重亜硫酸など）を添加することにより、金属として
回収される。[0003] Japanese Patent Application Laid-Open No. 7-157732 (Ito et al.)
Discloses a technique for dissolving and recovering a noble metal such as gold or a platinum group element contained in a waste electronic component, a noble metal-containing waste catalyst, a waste jewelry, or the like in a solution. To dissolve the noble metal, an interhalogen compound composed of two kinds of halogens (ClF, Br)
A solution in which an aqueous solution of F, BrCl, ICl, ICl 3 , IBr, etc.) and an aqueous solution of a halogenated oxo acid (iodic acid, bromic acid or chloric acid) are mixed in a ratio of 1: 9 to 9: 1 is used. You. The noble metal dissolved in this solution is first separated as a halide complex, and then a solution that decomposes the halide complex (sodium hydroxide, sodium borohydride, hydrazine or a salt thereof, sulfurous acid or a salt thereof, bisulfite, etc.) Is recovered as a metal.

【０００４】特開平７−２２４３３３号公報（和田等）
は、使用済み核燃料の再処理工程で発生する不溶解残渣
中に含まれるルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、
パラジウム（Ｐｄ）などの貴金属を含む核***生成合金
を、ヨウ素単体（または臭素単体）を添加したヨウ化水
素酸（または臭化水素酸）の溶解液に浸漬することによ
り、液体金属抽出などの前処理を経ることなく水溶液と
して溶解させる技術を開示している。ここで、上記溶解
液は、ヨウ化水素酸（または臭化水素酸）の濃度を５〜
５７重量％の範囲、添加するヨウ素単体（または臭素単
体）の濃度を前者の水溶液１リットル当たり０．０１〜
０．５モルの範囲とすることが好ましいとされている。JP-A-7-224333 (Wada et al.)
Are ruthenium (Ru), rhodium (Rh) contained in the insoluble residue generated in the reprocessing step of spent nuclear fuel,
A fission alloy containing a noble metal such as palladium (Pd) is immersed in a solution of hydroiodic acid (or hydrobromic acid) to which simple iodine (or simple bromine) has been added, so that it can be used before liquid metal extraction. It discloses a technique of dissolving as an aqueous solution without undergoing treatment. Here, the solution has a concentration of hydroiodic acid (or hydrobromic acid) of 5 to 5.
The concentration of the added iodine alone (or bromine alone) in the range of 57% by weight is 0.01 to 1 / liter of the former aqueous solution.
It is preferred that the content be in the range of 0.5 mol.

【０００５】[0005]

【発明が解決しようとする課題】１Ｇbit 以降の大容量
ＤＲＡＭ(Dynamic Random Access Memory)は、微細化さ
れたメモリセルの蓄積電荷量を確保するために、情報蓄
積容量素子（キャパシタ）の容量絶縁膜を、比誘電率が
１００以上のＡＢＯ3 型複酸化物、すなわちペロブスカ
イト型複酸化物であるＢＳＴ（（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 ）などの高誘電体材料で構成する。また、さらに次
世代の容量絶縁膜材料として、ＰＺＴ（ＰｂＺｒX Ｔｉ
1-X Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬ
ＺＴ、ＳＢＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉ
Ｏ3 といったペロブスカイト型結晶構造を含む強誘電体
材料の導入も検討されている。A large-capacity DRAM (Dynamic Random Access Memory) of 1 Gbit or more is required to secure a storage charge amount of a miniaturized memory cell. To BST ((Ba, Sr) Ti which is an ABO 3 type double oxide having a relative dielectric constant of 100 or more, that is, a perovskite type double oxide.
It is made of a high dielectric material such as O 3 ). In addition, PZT (PbZr x Ti
1-X O 3 ), PLT (PbLa X Ti 1-X O 3 ), PL
ZT, SBT, PbTiO 3 , SrTiO 3 , BaTi
The introduction of a ferroelectric material having a perovskite-type crystal structure such as O 3 is also being studied.

【０００６】キャパシタの容量絶縁膜に上記のような高
／強誘電体材料を使用する場合は、容量絶縁膜を挟む上
下部電極用の導電膜も上記高／強誘電体材料に対して親
和性が高い金属、例えば白金族金属（Ｒｕ（ルテニウ
ム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ
（オスミウム）、Ｉｒ（イリジウム）、Ｐｔ（白金））
を主構成材料として含有する導電膜を使用する必要があ
る。特に、ルテニウム（Ｒｕ）は、エッチングの制御性
や膜の安定性に優れていることから、容量絶縁膜を前記
のような高／強誘電体材料で構成するキャパシタの電極
材料として有力視されている。When a high / ferroelectric material as described above is used for a capacitor insulating film of a capacitor, conductive films for upper and lower electrodes sandwiching the capacitor insulating film also have an affinity for the high / ferroelectric material. Metals such as platinum group metals (Ru (ruthenium), Rh (rhodium), Pd (palladium), Os
(Osmium), Ir (iridium), Pt (platinum))
It is necessary to use a conductive film containing as a main constituent material. In particular, ruthenium (Ru) is considered to be promising as an electrode material of a capacitor having a capacitor insulating film made of a high / ferroelectric material as described above because of its excellent controllability of etching and stability of the film. I have.

【０００７】一方、高速ロジックＬＳＩの分野では、配
線幅の微細化に伴う配線抵抗の増大および信頼性の低下
を防ぐ対策として、基板上に堆積した絶縁膜に配線溝
（およびスルーホール）を形成し、次いでこの配線溝
（およびスルーホール）の内部を含む絶縁膜上にＡｌ膜
よりも電気抵抗が低い銅（Ｃｕ）膜を堆積した後、配線
溝の外部の不要な銅膜を化学機械研磨（ＣＭＰ）法によ
って除去する、いわゆるダマシン(Damascene) 法による
埋め込み銅配線の導入が進められている。この埋め込み
銅配線は、ロジックＬＳＩのみならず、ＤＲＡＭなどの
メモリ分野においても導入が検討されている。On the other hand, in the field of high-speed logic LSI, wiring grooves (and through holes) are formed in an insulating film deposited on a substrate as a measure to prevent an increase in wiring resistance and a decrease in reliability due to a reduction in wiring width. Then, after depositing a copper (Cu) film having lower electric resistance than the Al film on the insulating film including the inside of the wiring groove (and the through hole), an unnecessary copper film outside the wiring groove is subjected to chemical mechanical polishing. The introduction of embedded copper wiring by the so-called Damascene method, which is removed by the (CMP) method, has been promoted. The introduction of the embedded copper wiring is being studied not only in logic LSIs but also in memory fields such as DRAMs.

【０００８】しかし、上記した白金族金属、ペロブスカ
イト型高／強誘電体あるいは銅のように、従来のウエハ
プロセスでは使用されていなかった新規な遷移金属やそ
れを含有する材料を半導体製造プロセスに導入するに際
しては、これらの遷移金属によるウエハの汚染を防止す
る対策が必要となる。特に、銅などの遷移金属はシリコ
ン（Ｓｉ）中での拡散係数が大きく、アニール工程（熱
処理工程）で容易に基板に到達するため、極めて低濃度
であってもデバイス特性に深刻な悪影響を及ぼす怖れが
ある。However, a novel transition metal or a material containing it, which has not been used in the conventional wafer process, such as the above-mentioned platinum group metal, perovskite-type high / ferroelectric or copper, is introduced into a semiconductor manufacturing process. In doing so, it is necessary to take measures to prevent contamination of the wafer by these transition metals. In particular, a transition metal such as copper has a large diffusion coefficient in silicon (Si) and easily reaches a substrate in an annealing step (heat treatment step), so that even a very low concentration has a serious adverse effect on device characteristics. There is fear.

【０００９】例えばＤＲＡＭなどの汎用ＬＳＩの製造プ
ロセスでは、設備投資を極力抑制して製造コストを低減
するために、リソグラフィ装置（光露光装置、ＥＢ露光
装置）、各種検査装置、アニール（熱処理）装置などを
ゲート絶縁膜形成前の初期素子形成工程および配線工程
で共用しており、前記のような新材料を使用するキャパ
シタ形成工程でもこれらの共用装置が使用される。すな
わち、これらの共用装置においては、キャパシタ形成工
程を実行するためのウエハが装置から搬出された後、初
期素子形成工程を実行するためのウエハや配線工程を実
行するためのウエハが装置に搬入される。また、キャパ
シタの上層の配線を前述したダマシン法による埋め込み
銅配線とする場合には、キャパシタの上層に堆積した銅
膜をアニール（熱処理）するためのウエハが他の工程を
実行するためのウエハと前後して共用装置に搬入され
る。For example, in a manufacturing process of a general-purpose LSI such as a DRAM, a lithography apparatus (light exposure apparatus, EB exposure apparatus), various inspection apparatuses, and an annealing (heat treatment) apparatus are used in order to minimize capital investment and reduce manufacturing costs. Are shared in the initial element forming step and the wiring step before the gate insulating film is formed, and these shared devices are also used in the capacitor forming step using a new material as described above. That is, in these shared devices, after a wafer for performing the capacitor forming process is carried out of the device, a wafer for performing the initial element forming process and a wafer for performing the wiring process are carried into the device. You. In the case where the wiring in the upper layer of the capacitor is a buried copper wiring by the above-described damascene method, a wafer for annealing (heat treatment) the copper film deposited on the upper layer of the capacitor is different from a wafer for performing another process. Before and after, they are carried into the shared device.

【００１０】スパッタリング法やＣＶＤ法を用いてウエ
ハのデバイス面に堆積した白金族金属、ペロブスカイト
型高／強誘電体あるいは銅などの遷移金属を含有する膜
は、ウエハの外縁部（エッジ部）や裏面にも堆積する。
そのため、ウエハの外縁部や裏面に堆積した遷移金属含
有膜を十分に除去せずにウエハを共用装置に搬入する
と、ウエハの外縁部や裏面と接触したウエハステージ、
ウエハキャリア、コンベアなどの表面に遷移金属含有膜
が付着し、その後に共用装置に搬入されてくる下層工程
（ゲート絶縁膜形成前の初期素子形成工程、配線工程）
を実行するためのウエハが遷移金属に汚染されてしま
う。A film containing a transition metal such as a platinum group metal, a perovskite-type high / ferroelectric substance, or copper deposited on a device surface of a wafer by a sputtering method or a CVD method may be used to form a film at the outer edge (edge) of the wafer. Also deposits on the back.
Therefore, when the wafer is carried into the shared device without sufficiently removing the transition metal-containing film deposited on the outer edge and the back surface of the wafer, the wafer stage in contact with the outer edge and the back surface of the wafer,
Lower layer process where transition metal-containing film adheres to the surface of wafer carrier, conveyor, etc., and then is carried into common equipment (initial element formation process before gate insulating film formation, wiring process)
Is contaminated with the transition metal.

【００１１】従って、上記のような遷移金属含有膜を堆
積したウエハに対するリソグラフィ工程と、下層工程を
含む他の工程群に属するウエハに対するリソグラフィ工
程とを共用装置を使って実行する量産ラインにおいて
は、遷移金属含有膜を堆積したウエハを共用装置に搬入
するに先だって、ウエハの外縁部や裏面に堆積した遷移
金属含有膜を除去するための洗浄工程が不可欠となる。Therefore, in a mass production line in which a lithography process for a wafer on which a transition metal-containing film is deposited as described above and a lithography process for a wafer belonging to another process group including a lower layer process are performed using a shared apparatus, Prior to loading the wafer on which the transition metal-containing film has been deposited into the shared apparatus, a cleaning step for removing the transition metal-containing film deposited on the outer edge and the back surface of the wafer is indispensable.

【００１２】しかしながら、前述した遷移金属の中に
は、例えばルテニウムなどのように、これを溶解する溶
液が見出されていないために有効な洗浄方法が確立され
ていないものもある。前記のように、半導体製造以外の
産業分野では白金族金属の溶解液が幾つか提案されてい
るが、これらの溶解液は、ルテニウムを溶解する速度が
極めて遅いことから、半導体の量産ラインで使用するこ
とができない。However, among the above-mentioned transition metals, for example, ruthenium and the like, there has been no effective cleaning method established because no solution for dissolving the transition metal has been found. As described above, some solutions of platinum group metals have been proposed in industrial fields other than semiconductor manufacturing.However, since these solutions are extremely slow in dissolving ruthenium, they are used in mass production lines of semiconductors. Can not do it.

【００１３】また、遷移金属によるウエハの汚染を防ぐ
別の対策として、遷移金属含有膜を堆積したウエハに対
するリソグラフィ工程を実行するための専用装置を前記
共用装置とは別に用意することは、製造コスト低減の観
点から現実的でない。As another measure for preventing the contamination of the wafer with the transition metal, it is necessary to provide a dedicated apparatus for performing a lithography step on the wafer on which the transition metal-containing film is deposited, separately from the above-mentioned shared apparatus. Not realistic from a reduction point of view.

【００１４】本発明の目的は、ゲート絶縁膜形成前の初
期素子形成工程、配線工程および遷移金属含有膜加工工
程でリソグラフィ装置、検査装置、アニール（熱処理）
装置などを共用する半導体量産プロセスにおいて、初期
素子形成工程や配線工程を実行するウエハが遷移金属に
よって汚染される不具合を確実に防止する技術を提供す
ることにある。An object of the present invention is to provide a lithography apparatus, an inspection apparatus, and an annealing (heat treatment) in an initial element forming step, a wiring step, and a processing step of a transition metal-containing film before forming a gate insulating film.
An object of the present invention is to provide a technique for reliably preventing a problem that a wafer for performing an initial element forming step and a wiring step is contaminated by a transition metal in a semiconductor mass production process in which devices and the like are shared.

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１６】[0016]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００１７】本発明の半導体集積回路装置の量産方法
は、以下の工程からなる； （ａ）ウエハプロセスを流れる各ウエハに対して、Ｒｕ
膜の堆積処理を行う工程、（ｂ）前記Ｒｕ膜が堆積され
た前記各ウエハに対して、前記ウエハのデバイス面の外
縁部または裏面の前記Ｒｕ膜を、オルト過ヨウ素酸を含
む溶液を用いて除去する工程、（ｃ）前記Ｒｕ膜が除去
された前記各ウエハに対して、下層工程群に属する複数
枚のウエハと共用関係にあるリソグラフィ工程、検査工
程または熱処理工程を実行する工程。A method for mass-producing a semiconductor integrated circuit device according to the present invention comprises the following steps: (a) Ru for each wafer flowing through a wafer process;
Performing a film deposition process, (b) applying a solution containing orthoperiodic acid to each of the wafers on which the Ru film has been deposited, by using the Ru film on the outer edge or back surface of the device surface of the wafer; (C) performing, on each of the wafers from which the Ru film has been removed, a lithography step, an inspection step, or a heat treatment step in a shared relationship with a plurality of wafers belonging to a lower layer step group.

【００１８】上記した発明以外の本願発明の概要を簡単
に項分けして記載すれば、以下の通りである。すなわ
ち、 １．以下の工程からなる半導体集積回路装置の量産方
法； （ａ）ウエハプロセスを流れる複数枚のウエハのうち、
第１のウエハのデバイス面上に白金族金属膜を堆積する
工程、（ｂ）前記白金族金属膜が堆積された前記第１の
ウエハのデバイス面の外縁部または裏面の前記白金族金
属膜を除去する工程、（ｃ）前記（ｂ）工程の後、前記
第１のウエハのデバイス面上の前記白金族金属膜を、リ
ソグラフィ工程により形成した耐エッチングマスクパタ
ーンを使ってパターニングする工程、（ｄ）前記ウエハ
プロセスを流れる複数枚のウエハのうち、第２のウエハ
のデバイス面上に前記白金族金属膜とは異なる被加工膜
を堆積する工程、（ｅ）前記リソグラフィ工程により、
前記第２のウエハの前記デバイス面上に堆積された前記
被加工膜をパターニングする工程。The outline of the present invention other than the above-mentioned invention will be briefly described below as follows. That is, 1. A mass production method of a semiconductor integrated circuit device comprising the following steps; (a) a plurality of wafers flowing through a wafer process;
Depositing a platinum group metal film on the device surface of the first wafer; and (b) removing the platinum group metal film on the outer edge or the back surface of the device surface of the first wafer on which the platinum group metal film is deposited. (C) after the step (b), patterning the platinum group metal film on the device surface of the first wafer by using an etching resistant mask pattern formed by a lithography step; (d) A) depositing a film to be processed different from the platinum group metal film on the device surface of the second wafer among the plurality of wafers flowing through the wafer process; and (e) performing the lithography step.
Patterning the film to be processed deposited on the device surface of the second wafer.

【００１９】２．前記１項において、前記白金族金属膜
は、ルテニウム膜であることを特徴とする半導体集積回
路装置の量産方法。2. 2. The method for mass-producing a semiconductor integrated circuit device according to claim 1, wherein the platinum group metal film is a ruthenium film.

【００２０】３．前記１項または２項において、前記被
加工膜をパターニングする工程は、前記白金族金属膜を
パターニングする工程よりも下層の工程であることを特
徴とする半導体集積回路装置の量産方法。3. 3. The method for mass-producing a semiconductor integrated circuit device according to claim 1 or 2, wherein the step of patterning the film to be processed is a step lower than the step of patterning the platinum group metal film.

【００２１】４．前記１項〜３項のいずれか一項におい
て、前記白金族金属膜の除去は、オルト過ヨウ素酸を含
む溶液を用いて行われることを特徴とする半導体集積回
路装置の量産方法。4. 4. The method for mass-producing a semiconductor integrated circuit device according to claim 1, wherein the removal of the platinum group metal film is performed using a solution containing orthoperiodic acid. 5.

【００２２】５．前記１項〜４項のいずれか一項におい
て、前記白金族金属膜の除去は、オルト過ヨウ素酸と第
２の酸とを含む溶液を用いて行われることを特徴とする
半導体集積回路装置の量産方法。5. 5. The semiconductor integrated circuit device according to any one of items 1 to 4, wherein the removal of the platinum group metal film is performed using a solution containing orthoperiodic acid and a second acid. Mass production method.

【００２３】６．前記５項において、前記第２の酸は、
硝酸であることを特徴とする半導体集積回路装置の量産
方法。6. In the said paragraph 5, the said 2nd acid is
A method for mass-producing a semiconductor integrated circuit device, wherein the method is nitric acid.

【００２４】７．前記６項において、前記溶液における
オルト過ヨウ素酸の濃度は、２０ｗｔ％から４０ｗｔ％
であり、硝酸の濃度は、２０ｗｔ％から４０ｗｔ％であ
ることを特徴とする半導体集積回路装置の量産方法。[7] In the above paragraph 6, the concentration of orthoperiodic acid in the solution is from 20 wt% to 40 wt%.
Wherein the concentration of nitric acid is 20 wt% to 40 wt%.

【００２５】８．前記６項において、前記溶液における
オルト過ヨウ素酸の濃度は、２５ｗｔ％から３５ｗｔ％
であり、硝酸の濃度は、２５ｗｔ％から３５ｗｔ％であ
ることを特徴とする半導体集積回路装置の量産方法。8. In the above paragraph 6, the concentration of orthoperiodic acid in the solution is from 25 wt% to 35 wt%.
Wherein the concentration of nitric acid is 25 wt% to 35 wt%.

【００２６】９．前記５項において、前記第２の酸は、
酢酸であることを特徴とする半導体集積回路装置の量産
方法。9. In the said paragraph 5, the said 2nd acid is
A method for mass-producing a semiconductor integrated circuit device, which is acetic acid.

【００２７】１０．前記１項〜９項のいずれか一項にお
いて、前記白金族金属膜の除去は、少なくとも前記各ウ
エハの前記裏面のほぼ全面および前記デバイス面の外縁
部について行われることを特徴とする半導体集積回路装
置の量産方法。10. 10. The semiconductor integrated circuit according to any one of Items 1 to 9, wherein the removal of the platinum group metal film is performed at least on substantially the entire back surface of each of the wafers and the outer edge of the device surface. Mass production method of equipment.

【００２８】１１．以下の工程からなる半導体集積回路
装置の量産方法； （ａ）ウエハプロセスを流れる複数枚のウエハのうち、
第１のウエハのデバイス面上に遷移金属含有膜を堆積す
る工程、（ｂ）前記遷移金属含有膜が堆積された前記第
１のウエハのデバイス面の外縁部または裏面の前記遷移
金属含有膜を除去する工程、（ｃ）前記（ｂ）工程の
後、前記第１のウエハのデバイス面上の前記遷移金属含
有膜を、リソグラフィ工程により形成した耐エッチング
マスクパターンを使ってパターニングする工程、（ｄ）
前記ウエハプロセスを流れる複数枚のウエハのうち、第
２のウエハのデバイス面上に前記遷移金属含有膜とは異
なる被加工膜を堆積する工程、（ｅ）前記リソグラフィ
工程により、前記第２のウエハの前記デバイス面上に堆
積された前記被加工膜をパターニングする工程。11. A mass production method of a semiconductor integrated circuit device comprising the following steps; (a) a plurality of wafers flowing through a wafer process;
Depositing a transition metal-containing film on the device surface of the first wafer; (b) removing the transition metal-containing film on the outer edge or the back surface of the device surface of the first wafer on which the transition metal-containing film is deposited. (C) after the step (b), patterning the transition metal-containing film on the device surface of the first wafer using an etching resistant mask pattern formed by a lithography step; (d) )
Depositing a film to be processed different from the transition metal-containing film on the device surface of the second wafer among the plurality of wafers flowing through the wafer process; and (e) performing the lithography step on the second wafer. Patterning the film to be processed deposited on the device surface.

【００２９】１２．前記１１項において、前記遷移金属
含有膜は、ペロブスカイト型高誘電体または強誘電体か
らなることを特徴とする半導体集積回路装置の量産方
法。12. 12. The method according to claim 11, wherein the transition metal-containing film is made of a perovskite-type high dielectric or a ferroelectric.

【００３０】１３．前記１２項において、前記ペロブス
カイト型高誘電体または強誘電体は、ＢＳＴであること
を特徴とする半導体集積回路装置の量産方法。13. 13. The method for mass-producing a semiconductor integrated circuit device according to claim 12, wherein the perovskite-type high dielectric or ferroelectric is BST.

【００３１】１４．前記１１項において、前記ペロブス
カイト型高誘電体または強誘電体は、ＰＺＴ、ＰＬＴ、
ＰＬＺＴ、ＳＢＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 または
ＢａＴｉＯ3 のいずれかであることを特徴とする半導体
集積回路装置の量産方法。14. In the above item 11, the perovskite-type high dielectric or ferroelectric is PZT, PLT,
A method for mass-producing a semiconductor integrated circuit device, which is any one of PLZT, SBT, PbTiO 3 , SrTiO 3, and BaTiO 3 .

【００３２】１５．前記１１項において、前記遷移金属
は、銅であることを特徴とする半導体集積回路装置の量
産方法。15. 12. The method for mass-producing a semiconductor integrated circuit device according to claim 11, wherein the transition metal is copper.

【００３３】１６．以下の工程からなる半導体集積回路
装置の量産方法； （ａ）ウエハプロセスを流れる複数枚のウエハのうち、
第１のウエハのデバイス面上にＲｕ膜を堆積する工程、
（ｂ）前記Ｒｕ膜が堆積された前記第１のウエハのデバ
イス面の外縁部または裏面の前記Ｒｕ膜を除去する工
程、（ｃ）前記（ｂ）工程の後、前記第１のウエハのデ
バイス面上の前記Ｒｕ膜を、リソグラフィ工程により形
成した耐エッチングマスクパターンを使ってパターニン
グすることによって、キャパシタの電極を形成する工
程、（ｄ）前記ウエハプロセスを流れる複数枚のウエハ
のうち、第２のウエハのデバイス面上に前記Ｒｕ膜とは
異なる被加工膜を堆積する工程、（ｅ）前記リソグラフ
ィ工程により、前記第２のウエハの前記デバイス面上に
堆積された前記被加工膜をパターニングする工程。16. A mass production method of a semiconductor integrated circuit device comprising the following steps; (a) a plurality of wafers flowing through a wafer process;
Depositing a Ru film on the device surface of the first wafer;
(B) removing the Ru film on the outer edge or the back surface of the device surface of the first wafer on which the Ru film is deposited; (c) after the (b) step, the device on the first wafer Forming an electrode of a capacitor by patterning the Ru film on the surface using an etching-resistant mask pattern formed by a lithography process, and (d) a second of a plurality of wafers flowing through the wafer process. Depositing a film to be processed different from the Ru film on the device surface of the wafer, and (e) patterning the film to be processed deposited on the device surface of the second wafer by the lithography step Process.

【００３４】１７．前記１６項において、前記被加工膜
をパターニングする工程は、前記Ｒｕ膜をパターニング
する工程よりも下層の工程であることを特徴とする半導
体集積回路装置の量産方法。17. 17. The mass production method of a semiconductor integrated circuit device according to claim 16, wherein the step of patterning the film to be processed is a step lower than the step of patterning the Ru film.

【００３５】１８．前記１６項または１７項において、
前記Ｒｕ膜の除去は、オルト過ヨウ素酸を含む溶液を用
いて行われることを特徴とする半導体集積回路装置の量
産方法。18. In the above item 16 or 17,
The mass production method of a semiconductor integrated circuit device, wherein the removal of the Ru film is performed by using a solution containing orthoperiodic acid.

【００３６】１９．前記１６項または１７項において、
前記Ｒｕ膜の除去は、オルト過ヨウ素酸と第２の酸とを
含む溶液を用いて行われることを特徴とする半導体集積
回路装置の量産方法。19. In the above item 16 or 17,
The mass production method of a semiconductor integrated circuit device, wherein the removal of the Ru film is performed using a solution containing orthoperiodic acid and a second acid.

【００３７】２０．前記１９項において、前記第２の酸
は、硝酸であることを特徴とする半導体集積回路装置の
量産方法。20. 20. The method for mass-producing a semiconductor integrated circuit device according to claim 19, wherein the second acid is nitric acid.

【００３８】２１．前記２０項において、前記溶液にお
けるオルト過ヨウ素酸の濃度は、２０ｗｔ％から４０ｗ
ｔ％であり、硝酸の濃度は、２０ｗｔ％から４０ｗｔ％
であることを特徴とする半導体集積回路装置の量産方
法。21. In the above paragraph 20, the concentration of orthoperiodic acid in the solution is from 20 wt% to 40 w%.
t%, and the concentration of nitric acid ranges from 20 wt% to 40 wt%.
A mass production method of a semiconductor integrated circuit device.

【００３９】２２．前記２０項において、前記溶液にお
けるオルト過ヨウ素酸の濃度は、２５ｗｔ％から３５ｗ
ｔ％であり、硝酸の濃度は、２５ｗｔ％から３５ｗｔ％
であることを特徴とする半導体集積回路装置の量産方
法。22. In the above paragraph 20, the concentration of orthoperiodic acid in the solution is from 25 wt% to 35 w%.
t%, and the concentration of nitric acid ranges from 25 wt% to 35 wt%.
A mass production method of a semiconductor integrated circuit device.

【００４０】２３．以下の工程からなる半導体集積回路
装置の量産方法； （ａ）ウエハプロセスを流れる複数枚のウエハのうち、
第１のウエハのデバイス面上にＲｕ膜を堆積する工程、
（ｂ）オルト過ヨウ素酸を含む溶液を用いて、前記Ｒｕ
膜が堆積された前記第１のウエハのデバイス面の外縁部
または裏面の前記Ｒｕ膜を除去する工程、（ｃ）前記
（ｂ）工程の後、前記第１のウエハのデバイス面上の前
記Ｒｕ膜を、リソグラフィ工程により形成した耐エッチ
ングマスクパターンを使ってパターニングすることによ
って、ＤＲＡＭのキャパシタの電極を形成する工程、
（ｄ）前記ウエハプロセスを流れる複数枚のウエハのう
ち、第２のウエハのデバイス面上に前記Ｒｕ膜とは異な
る被加工膜を堆積する工程、（ｅ）前記リソグラフィ工
程により、前記第２のウエハの前記デバイス面上に堆積
された前記被加工膜をパターニングする工程。23. A mass production method of a semiconductor integrated circuit device comprising the following steps; (a) a plurality of wafers flowing through a wafer process;
Depositing a Ru film on the device surface of the first wafer;
(B) using a solution containing orthoperiodic acid,
Removing the Ru film on the outer edge or the back surface of the device surface of the first wafer on which a film is deposited; (c) after the step (b), removing the Ru film on the device surface of the first wafer Forming a capacitor electrode of the DRAM by patterning the film using an etching-resistant mask pattern formed by a lithography process;
(D) depositing a film to be processed different from the Ru film on the device surface of the second wafer among the plurality of wafers flowing through the wafer process; (e) forming the second film by the lithography step; Patterning the film to be processed deposited on the device surface of a wafer.

【００４１】２４．前記２３項において、前記被加工膜
をパターニングする工程は、前記Ｒｕ膜をパターニング
する工程よりも下層の工程であることを特徴とする半導
体集積回路装置の量産方法。24. 24. The method for mass-producing a semiconductor integrated circuit device according to claim 23, wherein the step of patterning the film to be processed is a step lower than the step of patterning the Ru film.

【００４２】２５．前記２４項において、前記被加工膜
をパターニングする工程は、ゲート電極を形成する工程
またはビット線を形成する工程であることを特徴とする
半導体集積回路装置の量産方法。25. 25. The method for mass-producing a semiconductor integrated circuit device according to claim 24, wherein the step of patterning the film to be processed is a step of forming a gate electrode or a step of forming a bit line.

【００４３】２６．前記２３項から２５項のいずれか一
項において、前記Ｒｕ膜の除去は、オルト過ヨウ素酸と
硝酸とを含む溶液を用いて行われることを特徴とする半
導体集積回路装置の量産方法。26. 26. The method for mass-producing a semiconductor integrated circuit device according to any one of items 23 to 25, wherein the removal of the Ru film is performed using a solution containing orthoperiodic acid and nitric acid.

【００４４】２７．前記２６項において、前記溶液にお
けるオルト過ヨウ素酸の濃度は、２０ｗｔ％から４０ｗ
ｔ％であり、硝酸の濃度は、２０ｗｔ％から４０ｗｔ％
であることを特徴とする半導体集積回路装置の量産方
法。27. In the above paragraph 26, the concentration of orthoperiodic acid in the solution is from 20 wt% to 40 w%.
t%, and the concentration of nitric acid ranges from 20 wt% to 40 wt%.
A mass production method of a semiconductor integrated circuit device.

【００４５】２８．前記２７項において、前記溶液にお
けるオルト過ヨウ素酸の濃度は、２５ｗｔ％から３５ｗ
ｔ％であり、硝酸の濃度は、２５ｗｔ％から３５ｗｔ％
であることを特徴とする半導体集積回路装置の量産方
法。28. In the above paragraph 27, the concentration of orthoperiodic acid in the solution is from 25 wt% to 35 w%.
t%, and the concentration of nitric acid ranges from 25 wt% to 35 wt%.
A mass production method of a semiconductor integrated circuit device.

【００４６】２９．以下の工程からなる半導体集積回路
装置の量産方法； （ａ）ウエハプロセスを流れる複数枚のウエハのうち、
第１のウエハのデバイス面上にペロブスカイト型高誘電
体または強誘電体からな遷移金属含有膜を堆積する工
程、（ｂ）前記遷移金属含有膜が堆積された前記第１の
ウエハのデバイス面の外縁部または裏面の前記遷移金属
含有膜を除去する工程、（ｃ）前記（ｂ）工程の後、前
記第１のウエハのデバイス面上の前記遷移金属含有膜
を、リソグラフィ工程によりリソグラフィ工程により形
成した耐エッチングマスクパターンを使ってパターニン
グすることによって、ＤＲＡＭのキャパシタの容量絶縁
膜を形成する工程、（ｄ）前記ウエハプロセスを流れる
複数枚のウエハのうち、第２のウエハのデバイス面上に
前記遷移金属含有膜とは異なる被加工膜を堆積する工
程、（ｅ）前記リソグラフィ工程により、前記第２のウ
エハの前記デバイス面上に堆積された前記被加工膜をパ
ターニングする工程。29. A mass production method of a semiconductor integrated circuit device comprising the following steps; (a) a plurality of wafers flowing through a wafer process;
Depositing a transition metal-containing film made of a perovskite-type high dielectric or ferroelectric on the device surface of the first wafer; (b) depositing a transition metal-containing film on the device surface of the first wafer on which the transition metal-containing film is deposited; Removing the transition metal-containing film on the outer edge or the back surface; (c) after the step (b), forming the transition metal-containing film on the device surface of the first wafer by a lithography process by a lithography process Forming a capacitive insulating film of a DRAM capacitor by patterning using the etching-resistant mask pattern described above, and (d) forming a plurality of wafers flowing through the wafer process on a device surface of a second wafer. Depositing a film to be processed different from the transition metal-containing film, and (e) performing the lithography step on the device surface of the second wafer. It deposited the step of patterning the film to be processed.

【００４７】３０．前記２９項において、前記ペロブス
カイト型高誘電体または強誘電体は、ＢＳＴであること
を特徴とする半導体集積回路装置の量産方法。30. 29. The method for mass-producing a semiconductor integrated circuit device according to the item 29, wherein the perovskite-type high dielectric or ferroelectric is BST.

【００４８】以下、本願において使用する用語の一般的
意味について説明する。The general meaning of the terms used in the present application will be described below.

【００４９】１．「ＣＭＩＳ集積回路」とは、相補性絶
縁ゲート型ＦＥＴよりなる集積回路を示し、一般のＣＭ
ＯＳ集積回路の他、例えば窒化シリコンや酸化タンタル
のような酸化膜以外の誘電体材料からなるゲート絶縁膜
を有するデバイスを含む。1. “CMIS integrated circuit” refers to an integrated circuit composed of complementary insulated gate FETs,
In addition to the OS integrated circuit, for example, a device having a gate insulating film made of a dielectric material other than an oxide film such as silicon nitride or tantalum oxide is included.

【００５０】２．「デバイス面」とは、ウエハの主面で
あって、その面にフォトリソグラフィーにより、複数の
チップ領域に対応する集積回路パターンが形成される面
をいう。すなわち、「裏面」に対して、その反対側の主
面をいう。2. The “device surface” refers to a main surface of a wafer on which integrated circuit patterns corresponding to a plurality of chip regions are formed by photolithography. That is, it refers to the main surface on the opposite side to the “back surface”.

【００５１】３．「埋め込み配線」とは、シングルダマ
シン（Single Damascene）やデュアルダマシン（Dual D
amascene）などのように、絶縁膜に溝などを形成して、
そこに銅などの導電膜を埋め込み、その後に不要な導電
膜を除去する配線形成技術によりパターニングされた配
線をいう。3. "Embedded wiring" refers to single damascene (Single Damascene) and dual damascene (Dual D
amascene) to form grooves in the insulating film,
It refers to a wiring patterned by a wiring forming technique in which a conductive film such as copper is embedded therein and thereafter an unnecessary conductive film is removed.

【００５２】４．「半導体集積回路ウエハ」または「半
導体ウエハ」とは、半導体集積回路の製造に用いるシリ
コン単結晶基板（一般にほぼ円形）、サファイア基板、
ガラス基板その他の絶縁、反絶縁または半導体基板など
ならびにそれらの複合的基板をいう。また、「半導体集
積回路装置」（あるいは「電子装置」、「電子回路装
置」など）というときは、単結晶シリコン基板上に作ら
れるものだけでなく、特にそうでない旨が明示された場
合を除き、上記した各種基板、あるいはさらにＳＯＩ(S
ilicon On Insulator)基板、ＴＦＴ(Thin Film Transis
tor)液晶製造用基板、ＳＴＮ(Super Twisted Nematic)
液晶製造用基板などといった他の基板上に作られるもの
を含むものとする。4. “Semiconductor integrated circuit wafer” or “semiconductor wafer” refers to a silicon single crystal substrate (generally approximately circular), a sapphire substrate,
It refers to a glass substrate and other insulating, anti-insulating or semiconductor substrates, and composite substrates thereof. In addition, the term “semiconductor integrated circuit device” (or “electronic device”, “electronic circuit device”, etc.) refers not only to those made on a single crystal silicon substrate, but also to the extent that it is not explicitly stated otherwise. , The various substrates described above, or SOI (S
silicon On Insulator) substrate, TFT (Thin Film Transis
tor) LCD substrate, STN (Super Twisted Nematic)
It includes those made on other substrates such as a liquid crystal manufacturing substrate.

【００５３】５．「チップ形成部」とは、ウエハのデバ
イス面上の複数のチップ領域を含む部分であって、周辺
のチップを作ることを意図しない「外縁部」を除いた内
部領域をいう。5. The “chip forming portion” is a portion including a plurality of chip regions on a device surface of a wafer, and refers to an internal region excluding an “outer edge” that is not intended to form a peripheral chip.

【００５４】６．「高誘電体」とは、Ｔａ2 Ｏ5 のよう
な比誘電率が２０以上の高誘電体材料や、さらに比誘電
率が１００を越えるＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）
などの高誘電体材料などをいう。6. The term “high dielectric” refers to a high dielectric material such as Ta 2 O 5 having a relative dielectric constant of 20 or more, or BST ((Ba, Sr) TiO 3 ) having a relative dielectric constant of more than 100.
And other high dielectric materials.

【００５５】７．「強誘電体」とは常温で強誘電相にあ
るペロブスカイト構造を含むＰＺＴ、ＰＬＴ、ＰＬＺ
Ｔ、ＳＢＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 およびＢａＴ
ｉＯ3 などをいう。7. "Ferroelectric" means PZT, PLT, PLZ containing a perovskite structure in a ferroelectric phase at room temperature
T, SBT, PbTiO 3 , SrTiO 3 and BaT
iO 3 and the like.

【００５６】８．「遷移金属」とは、一般に周期律表の
イットリウム、ランタンなどの属する３族から銅などの
属する１１族までの元素をいう。「遷移金属含有膜」と
は、遷移金属または遷移金属を主要なまたは副次的な構
成要素として含む材料を含む膜をいう（例えばＲｕ、Ｒ
ｕＯ2 、Ｔａ2 Ｏ5 など）。「遷移金属含有膜堆積処
理」とは、前記遷移金属含有膜が意図的にまたは意図に
反して付着または堆積する処理をいう。従って、絶縁膜
や金属膜の堆積工程のほか、そのエッチング工程も含ま
れる。本願において、「有害遷移金属」とは、半導体プ
ロセスに使用される遷移金属のうち、現時点でコンタミ
ネーションとしての性質が十分に検証されていないもの
であって、例えば白金族および銅族のみからなる群から
選ばれたものをいう。また、本願において、「銅からな
る」という場合には、特に限定する旨の明示がない限り
純粋な銅に限定されるものではなく、その機能を損なわ
ない範囲で他の構成要素、添加物、不純物などを含んだ
ものを包含することはいうまでもない。8. The term "transition metal" generally refers to an element from Group 3 of the periodic table, such as yttrium or lanthanum, to Group 11, such as copper. The term “transition metal-containing film” refers to a film containing a transition metal or a material containing a transition metal as a main or secondary component (for example, Ru, R
uO 2 , Ta 2 O 5 and the like). The “transition metal-containing film deposition process” refers to a process in which the transition metal-containing film is intentionally or unintentionally attached or deposited. Therefore, in addition to the step of depositing an insulating film or a metal film, the step of etching the same is also included. In the present application, the "harmful transition metal", among the transition metals used in the semiconductor process, those whose properties as contamination have not been sufficiently verified at the present time, for example, consist only of the platinum group and the copper group It is selected from a group. Further, in the present application, the term "consisting of copper" is not limited to pure copper unless otherwise specified, and other components, additives, and the like within a range that does not impair its function. Needless to say, it includes those containing impurities and the like.

【００５７】９．「白金属元素」とは、一般に周期律表
８から１０族に属する元素のうち、ルテニウム、ロジウ
ム、パラジウム、オスミウム、イリジウム、白金をい
う。9. The “white metal element” generally refers to ruthenium, rhodium, palladium, osmium, iridium, and platinum among elements belonging to groups 8 to 10 of the periodic table.

【００５８】１０．ウエハプロセスについて「下層工程
群」とは、一つのウエハに注目した場合は当該工程より
先に通過する被加工膜形成、同レジスト膜形成工程、露
光、現像、前記膜のパターニングなどからなる一連の工
程の集合をいう。例えば下層配線工程群は上層配線工程
群より下層工程である。その逆を「上層工程群」とい
う。ただし、必ずしも物理的上下関係に限らない。10. Regarding the wafer process, the "lower layer process group" is a series of processes including forming a film to be processed that passes before the process concerned, forming the same resist film, exposing, developing, patterning the film, etc. A set of processes. For example, the lower wiring step group is a lower layer step than the upper wiring step group. The reverse is called “upper layer process group”. However, it is not necessarily limited to a physical hierarchical relationship.

【００５９】１１．「リソグラフィ工程」とは、例えば
光露光の場合、ある膜の形成工程の後、同ウエハに対し
てフォトレジストを塗布する工程から、そのフォトレジ
ストを露光して現像する工程（必要に応じてベーク工程
などを含む）までをいう。リソグラフィ工程について
「共用関係」とは、異なる工程群に属するウエハが同一
の設備からなるリソグラフィ工程を通過する関係をい
う。この場合、同一の設備といっても、すべての装置を
共有する必要はない。どれか一つの装置、例えば露光装
置（光露光装置、ＥＢ露光装置）を共有するだけでもよ
い。11. For example, in the case of light exposure, in the case of light exposure, a step of forming a film, a step of applying a photoresist to the wafer, and a step of exposing and developing the photoresist (baking as necessary) Process, etc.). In the lithography process, the “shared relationship” refers to a relationship in which wafers belonging to different process groups pass through a lithography process including the same equipment. In this case, it is not necessary to share all devices even if they are the same equipment. Any one device, for example, an exposure device (light exposure device, EB exposure device) may be shared.

【００６０】１２．ウエハラインについて「量産」と
は、一般にスループットがウエハで１０００枚／日程度
のものをいうが、本願においては、ウエハの大口径化を
考慮して、１００枚／日程度のものも含めるものとす
る。この場合、品種などが同一である必要はないことは
いうまでもない。12. The term "mass production" for a wafer line generally refers to a wafer line having a throughput of about 1000 wafers / day. However, in the present application, it is assumed that the wafer line includes a wafer line of about 100 wafers / day in consideration of a large diameter wafer. I do. In this case, it is needless to say that the varieties and the like do not need to be the same.

【００６１】１３．「化学機械研磨（Chemical Mechani
cal Polishing;ＣＭＰ）」とは、一般に被研磨面を相対
的に軟らかい布様のシート材料などからなる研磨パッド
に接触させた状態で、スラリを供給しながら面方向に相
対移動させて研磨を行うことをいい、本願においてはそ
の他、被研磨面を硬質の砥石面に対して相対移動させる
ことによって研磨を行うＣＭＬ(Chemical Mechanical L
apping) なども含むものとする。13. "Chemical Mechanical Polishing
In general, "polishing (CMP)" refers to a process in which a surface to be polished is brought into contact with a polishing pad made of a relatively soft cloth-like sheet material or the like, and polishing is performed by moving the surface relatively while supplying slurry. In the present application, in addition, in the present application, a CML (Chemical Mechanical Laser) that performs polishing by moving the surface to be polished relative to the surface of the hard grindstone is used.
apping).

【００６２】[0062]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、以下の実施の形態では、特に必要なとき以外は同一
または同様な部分の説明を原則として繰り返さない。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle except when necessary.

【００６３】さらに、以下の実施の形態では、便宜上そ
の必要があるときは、複数のセクションまたは実施の形
態に分割して説明するが、特に明示した場合を除き、そ
れらは互いに無関係なものではなく、一方は他方の一部
または全部の変形例、詳細、補足説明などの関係にあ
る。また、以下の実施の形態において、要素の数など
（個数、数値、量、範囲などを含む）に言及する場合、
特に明示したときおよび原理的に明らかに特定の数に限
定されるときを除き、その特定の数に限定されるもので
はなく、特定の数以上でも以下でもよい。さらに、以下
の実施の形態において、その構成要素（要素ステップな
どを含む）は、特に明示した場合および原理的に明らか
に必須であると考えられる場合を除き、必ずしも必須の
ものではないことは言うまでもない。Further, in the following embodiments, when it is necessary for convenience, the description will be made by dividing into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. One has a relationship of some or all of the other, such as modified examples, details, and supplementary explanations. In the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.),
The number is not limited to a specific number, and may be higher or lower than a specific number, unless otherwise specified and in principle, the number is clearly limited to a specific number. Furthermore, in the following embodiments, it is needless to say that the components (including element steps and the like) are not necessarily essential unless otherwise clearly specified and considered to be essential in principle. No.

【００６４】同様に、以下の実施の形態において、構成
要素などの形状、位置関係などに言及するときは、特に
明示した場合および原理的に明らかにそうでないと考え
られる場合を除き、実質的にその形状などに近似または
類似するものなどを含むものとする。このことは、上記
数値および範囲についても同様である。Similarly, in the following embodiments, when referring to the shapes, positional relationships, and the like of the constituent elements, etc., unless otherwise specified, and unless it is deemed in principle not to be so in principle, substantially, It shall include one that is similar or similar to its shape. This is the same for the above numerical values and ranges.

【００６５】本発明の実施形態であるＤＲＡＭの製造方
法を図１〜図２８を用いて工程順に説明する。A method of manufacturing a DRAM according to an embodiment of the present invention will be described in the order of steps with reference to FIGS.

【００６６】まず、図１に示すように、例えばｐ型で比
抵抗が１０Ωcm程度の単結晶シリコンからなる半導体基
板（ウエハ）１の主面に素子分離溝２を形成した後、基
板１にｐ型ウエル３を形成する。素子分離溝２は、素子
分離領域の基板１をドライエッチングして溝を形成した
後、溝の内部を含む基板１上にＣＶＤ法で酸化シリコン
膜４を堆積し、続いて酸化シリコン膜４を化学機械研磨
(Chemical MechanicalPolishing; ＣＭＰ) 法で研磨し
て溝の内部に残すことにより形成する。また、ｐ型ウエ
ル３は、基板１にｎ型不純物、例えばＰ（リン）をイオ
ン打ち込みし、続いて基板１をアニール（熱処理）して
ｎ型不純物を拡散させることにより形成する。First, as shown in FIG. 1, an element isolation groove 2 is formed on a main surface of a semiconductor substrate (wafer) 1 made of, for example, a p-type single crystal silicon having a specific resistance of about 10 Ωcm. A mold well 3 is formed. The element isolation groove 2 is formed by dry etching the substrate 1 in the element isolation region to form a groove, and then depositing a silicon oxide film 4 on the substrate 1 including the inside of the groove by a CVD method. Chemical mechanical polishing
(Chemical Mechanical Polishing; CMP) is formed by polishing and leaving the inside of the groove. The p-type well 3 is formed by ion-implanting an n-type impurity, for example, P (phosphorus) into the substrate 1 and subsequently annealing (heat-treating) the substrate 1 to diffuse the n-type impurity.

【００６７】次に、ｐ型ウエル３の表面をフッ酸（Ｈ
Ｆ）系の洗浄液を使って洗浄した後、基板１をウェット
酸化してｐ型ウエル３の表面に清浄なゲート酸化膜５を
形成する。Next, the surface of the p-type well 3 is cleaned with hydrofluoric acid (H
F) After cleaning using a cleaning solution of the type, the substrate 1 is wet-oxidized to form a clean gate oxide film 5 on the surface of the p-type well 3.

【００６８】次に、図２に示すように、ゲート酸化膜５
の上部にゲート電極６（ワード線ＷＬ）を形成し、続い
てゲート電極６の両側のｐ型ウエル３に低不純物濃度の
ｎ型半導体領域７を形成する。Next, as shown in FIG.
A gate electrode 6 (word line WL) is formed on the upper part of the gate electrode 6, and then an n-type semiconductor region 7 having a low impurity concentration is formed in the p-type well 3 on both sides of the gate electrode 6.

【００６９】ゲート電極６（ワード線ＷＬ）は、例えば
Ｐなどのｎ型不純物をドープした多結晶シリコン膜を基
板１上にＣＶＤ法で堆積し、次いでその上部にＷＮ（窒
化タングステン）膜とＷ（タングステン）膜とをスパッ
タリング法で堆積し、さらにその上部に窒化シリコン膜
８をＣＶＤ法で堆積した後、フォトレジスト膜をマスク
にしてこれらの膜をドライエッチングすることにより形
成する。また、ｎ型半導体領域７は、ｐ型ウエル３にｎ
型不純物、例えばヒ素（Ａｓ）をイオン打ち込みして形
成する。For the gate electrode 6 (word line WL), a polycrystalline silicon film doped with an n-type impurity such as P is deposited on the substrate 1 by a CVD method, and then a WN (tungsten nitride) film and a W A (tungsten) film is deposited by a sputtering method, a silicon nitride film 8 is further deposited thereon by a CVD method, and then these films are dry-etched using a photoresist film as a mask. Further, the n-type semiconductor region 7 has n-type
A type impurity, for example, arsenic (As) is ion-implanted.

【００７０】次に、図３に示すように、基板１上にＣＶ
Ｄ法で窒化シリコン膜９および酸化シリコン膜１０を堆
積し、続いて酸化シリコン膜１０の表面を化学機械研磨
法で平坦化する。Next, as shown in FIG.
The silicon nitride film 9 and the silicon oxide film 10 are deposited by the method D, and then the surface of the silicon oxide film 10 is planarized by a chemical mechanical polishing method.

【００７１】次に、図４に示すように、フォトレジスト
膜（図示せず）をマスクにしてｎ型半導体領域７の上部
の酸化シリコン膜１０および窒化シリコン膜９をドライ
エッチングしてコンタクトホール１１、１２を形成した
後、図５に示すように、コンタクトホール１１、１２の
内部に多結晶シリコン膜からなるプラグ１３を形成す
る。プラグ１３は、例えばコンタクトホール１１、１２
の内部および酸化シリコン膜１０の上部にＰなどのｎ型
不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、酸化シリコン膜１０の上部の多結晶シリコン膜
を化学機械研磨（またはエッチバック）法で除去してコ
ンタクトホール１１、１２の内部に残すことにより形成
する。Next, as shown in FIG. 4, using a photoresist film (not shown) as a mask, the silicon oxide film 10 and the silicon nitride film 9 on the n-type semiconductor region 7 are dry-etched to form contact holes 11. , 12 are formed, a plug 13 made of a polycrystalline silicon film is formed inside the contact holes 11 and 12, as shown in FIG. The plugs 13 are, for example, contact holes 11, 12
After depositing a polycrystalline silicon film doped with an n-type impurity such as P inside the silicon oxide film 10 and above the silicon oxide film 10 by a CVD method, the polycrystalline silicon film on the silicon oxide film 10 is chemically mechanically polished (or etched back). ) And removed inside the contact holes 11 and 12.

【００７２】続いて、基板１をアニール（熱処理）し、
プラグ１３を構成する多結晶シリコン膜中のｎ型不純物
を基板１（ｎ型半導体領域７）に拡散させることによ
り、高不純物濃度のｎ型半導体領域１４（ソース、ドレ
イン）を形成する。ここまでの工程により、ＤＲＡＭの
メモリセルの一部を構成するｎチャネル型のメモリセル
選択用ＭＩＳＦＥＴＱｓが完成する。Subsequently, the substrate 1 is annealed (heat treated),
By diffusing the n-type impurity in the polycrystalline silicon film forming the plug 13 into the substrate 1 (n-type semiconductor region 7), an n-type semiconductor region 14 (source, drain) having a high impurity concentration is formed. Through the steps so far, an n-channel type memory cell selecting MISFET Qs constituting a part of the memory cell of the DRAM is completed.

【００７３】次に、図６に示すように、酸化シリコン膜
１０の上部にＣＶＤ法で酸化シリコン膜１５を堆積し、
続いて酸化シリコン膜１５をドライエッチングしてコン
タクトホール１１の上部にスルーホール１６を形成した
後、スルーホール１６の内部にプラグ１７を形成し、さ
らにプラグ１７の上部にビット線ＢＬを形成する。Next, as shown in FIG. 6, a silicon oxide film 15 is deposited on the silicon oxide film 10 by the CVD method.
Subsequently, the silicon oxide film 15 is dry-etched to form a through hole 16 above the contact hole 11, a plug 17 is formed inside the through hole 16, and a bit line BL is formed above the plug 17.

【００７４】プラグ１７は、例えばスルーホール１６の
内部および酸化シリコン膜１５の上部にＣＶＤ法または
スパッタリング法でＴｉＮ（窒化タングステン）膜およ
びＷ膜を堆積した後、酸化シリコン膜１５の上部のＴｉ
Ｎ膜およびＷ膜を化学機械研磨法で除去してスルーホー
ル１６の内部に残すことにより形成する。また、ビット
線ＢＬは、例えば酸化シリコン膜１５の上部にスパッタ
リング法でＷ膜を堆積した後、フォトレジスト膜をマス
クにしてＷ膜をドライエッチングすることにより形成す
る。ビット線ＢＬは、スルーホール１６内のプラグ１７
およびコンタクトホール１１内のプラグ１３を介してメ
モリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの
一方（ｎ型半導体領域１４）と電気的に接続される。The plug 17 is formed, for example, by depositing a TiN (tungsten nitride) film and a W film on the inside of the through hole 16 and on the silicon oxide film 15 by CVD or sputtering.
It is formed by removing the N film and the W film by the chemical mechanical polishing method and leaving the film inside the through hole 16. The bit line BL is formed, for example, by depositing a W film on the silicon oxide film 15 by a sputtering method and then dry-etching the W film using the photoresist film as a mask. The bit line BL is connected to the plug 17 in the through hole 16.
Also, it is electrically connected to one of the source and the drain (the n-type semiconductor region 14) of the memory cell selecting MISFET Qs via the plug 13 in the contact hole 11.

【００７５】次に、図７に示すように、酸化シリコン膜
１５の上部にＣＶＤ法で酸化シリコン膜１８を堆積し、
酸化シリコン膜１８の上部にスパッタリング法でＴｉＮ
膜１９を堆積した後、ＴｉＮ膜１９および酸化シリコン
膜１８をドライエッチングしてコンタクトホール１２の
上部にスルーホール２０を形成し、さらにスルーホール
２０の内部にプラグ２１を形成する。プラグ２１は、例
えばスルーホール２０の内部およびＴｉＮ膜１９の上部
にＰなどのｎ型不純物をドープした多結晶シリコン膜を
ＣＶＤ法で堆積した後、ＴｉＮ膜１９の上部の多結晶シ
リコン膜をエッチバック法で除去してスルーホール２０
の内部に残すことにより形成する。このとき、プラグ２
１を構成する多結晶シリコン膜をオーバーエッチング
し、プラグ２１の表面をＴｉＮ膜１９の表面よりも下方
に後退させておく。Next, as shown in FIG. 7, a silicon oxide film 18 is deposited on the silicon oxide film 15 by CVD.
TiN is formed on the silicon oxide film 18 by sputtering.
After depositing the film 19, the TiN film 19 and the silicon oxide film 18 are dry-etched to form a through hole 20 above the contact hole 12, and a plug 21 is formed inside the through hole 20. The plug 21 is formed, for example, by depositing a polycrystalline silicon film doped with an n-type impurity such as P inside the through hole 20 and on the TiN film 19 by a CVD method, and then etching the polycrystalline silicon film on the TiN film 19. Removed by backing method and removed through hole 20
It is formed by leaving inside. At this time, plug 2
1 is over-etched so that the surface of the plug 21 is recessed below the surface of the TiN film 19.

【００７６】次に、図８に示すように、プラグ２１の上
部にバリアメタル２２を形成する。バリアメタル２２
は、例えばスルーホール２０の内部およびＴｉＮ膜１９
の上部にスパッタリング法でＷＮ膜を堆積した後、Ｔｉ
Ｎ膜１９の上部のＷＮ膜を化学機械研磨（またはエッチ
バック）法で除去してスルーホール２０の内部に残すこ
とにより形成する。Next, as shown in FIG. 8, a barrier metal 22 is formed on the plug 21. Barrier metal 22
For example, the inside of the through hole 20 and the TiN film 19
After depositing a WN film on top of
The WN film on the N film 19 is formed by removing it by a chemical mechanical polishing (or etch back) method and leaving it inside the through hole 20.

【００７７】プラグ２１の上部のバリアメタル２２は、
次の工程でＴｉＮ膜１９の上部に堆積する情報蓄積容量
素子の下部電極材料（Ｒｕ）とプラグ２１（多結晶シリ
コン膜）との反応を防止したり、容量絶縁膜材料（ＢＳ
Ｔ）中の酸素によるプラグ２１（多結晶シリコン膜）の
酸化を防止したりする目的で形成する。バリアメタル２
２は、ＷＮの他、ＴｉＮ、ＴａＮ（窒化タンタル）、Ｔ
ａＳｉＮ、ＷＳｉＮ、ＴｉＳｉＮなどによって構成する
こともできる。The barrier metal 22 above the plug 21
In the next step, the reaction between the lower electrode material (Ru) of the information storage capacitor element deposited on the TiN film 19 and the plug 21 (polycrystalline silicon film) is prevented, and the capacity insulating film material (BS
It is formed for the purpose of preventing oxidation of the plug 21 (polycrystalline silicon film) due to oxygen in T). Barrier metal 2
2 is WN, TiN, TaN (tantalum nitride), TN
It can also be made of aSiN, WSiN, TiSiN, or the like.

【００７８】次に、図９に示すように、ＴｉＮ膜１９の
上部に情報蓄積容量素子の下部電極材料であるＲｕ膜２
３をスパッタリング法で堆積する。Next, as shown in FIG. 9, a Ru film 2 serving as a lower electrode material of the information storage capacitor is formed on the TiN film 19.
3 is deposited by a sputtering method.

【００７９】ところで、ＤＲＡＭのような汎用ＬＳＩの
製造プロセスでは、設備投資を極力抑制して製造コスト
を低減するために、図１０に示すように、リソグラフィ
装置（光露光装置、ＥＢ露光装置）、各種検査装置、ア
ニール（熱処理）装置などをゲート絶縁膜形成前の初期
素子形成工程および配線工程で共用しており、上記Ｒｕ
膜２３や後述するＢＳＴ膜など、従来のウエハプロセス
で使用されていない新規な遷移金属やそれを含有する材
料を加工する情報蓄積用容量素子の形成工程において
も、これらの共用装置が使用される。そのため、これら
の共用装置においては、上記Ｒｕ膜２３やＢＳＴ膜が堆
積されたウエハ（基板）１が装置から搬出された後、初
期素子形成工程あるいは配線工程を実行するためのウエ
ハ１が装置に搬入される。なお、ここで配線工程とは、
前記図２〜図８に示したゲート電極６およびビット線Ｂ
Ｌの形成工程と、後述する情報蓄積容量素子の上部の配
線形成工程とをいう。In the process of manufacturing a general-purpose LSI such as a DRAM, a lithography apparatus (light exposure apparatus, EB exposure apparatus) as shown in FIG. Various inspection devices, annealing (heat treatment) devices, etc. are shared in the initial element forming process and the wiring process before the gate insulating film is formed.
These shared devices are also used in the process of forming a new transition metal that is not used in the conventional wafer process, such as the film 23 or a BST film to be described later, or an information storage capacitor for processing a material containing the same. . Therefore, in these common apparatuses, after the wafer (substrate) 1 on which the Ru film 23 and the BST film are deposited is unloaded from the apparatus, the wafer 1 for executing the initial element forming step or the wiring step is transferred to the apparatus. It is carried in. Here, the wiring process means
The gate electrode 6 and the bit line B shown in FIGS.
L and a wiring forming step on the upper part of the information storage capacitor element, which will be described later.

【００８０】図１１は、Ｒｕ膜２３が堆積されたウエハ
１の周辺部を示す断面図である。図示のように、スパッ
タリング法を用いてＲｕ膜２３をウエハ（基板）１のデ
バイス面（主面）上に堆積すると、Ｒｕ膜２３は、デバ
イス面のチップ形成部および外縁部のみならず側面（エ
ッジ部）にも堆積し、その一部はウエハ１の裏面にも付
着する。そのため、側面や裏面のＲｕ膜２３を十分に除
去せずにウエハ１を共用装置に搬入すると、ウエハ１の
側面や裏面と接触したウエハステージ、ウエハキャリ
ア、コンベアなどの表面にＲｕ膜２３が付着し、その後
に共用装置に搬入されてくる下層工程群（ゲート絶縁膜
形成前の初期素子形成工程、配線工程）のウエハ１がＲ
ｕに汚染されてしまう。FIG. 11 is a sectional view showing a peripheral portion of the wafer 1 on which the Ru film 23 is deposited. As shown in the figure, when the Ru film 23 is deposited on the device surface (main surface) of the wafer (substrate) 1 by using the sputtering method, the Ru film 23 is formed not only on the chip forming portion and the outer edge portion on the device surface but also on the side surface ( Edge portion), and a part thereof also adheres to the back surface of the wafer 1. Therefore, when the wafer 1 is carried into the shared device without sufficiently removing the Ru film 23 on the side surface and the back surface, the Ru film 23 adheres to the surface of the wafer stage, the wafer carrier, the conveyor, etc., which are in contact with the side surface and the back surface of the wafer 1. Then, the wafer 1 of the lower layer process group (initial element forming process before forming the gate insulating film, the wiring process) carried into the shared device is R
u.

【００８１】そこで、本実施形態では、Ｒｕ膜２３が堆
積されたウエハ１を共用装置に搬入して下部電極を形成
する工程に先だち、ウエハ１の側面や裏面に堆積した不
要なＲｕ膜２３を次のような方法によって除去する。Therefore, in the present embodiment, prior to the step of carrying the wafer 1 on which the Ru film 23 has been deposited into the shared device to form the lower electrode, the unnecessary Ru film 23 deposited on the side and back surfaces of the wafer 1 is removed. It is removed by the following method.

【００８２】図１２は、ウエハ１の側面や裏面に堆積し
たＲｕ膜２３の除去に用いる洗浄装置の一例を示す概略
断面図、図１３は、この洗浄装置のステージを示す平面
図である。FIG. 12 is a schematic cross-sectional view showing an example of a cleaning apparatus used for removing the Ru film 23 deposited on the side and back surfaces of the wafer 1, and FIG. 13 is a plan view showing a stage of the cleaning apparatus.

【００８３】洗浄装置１００の処理室１０１の中央部に
は、ウエハ１を載置するステージ１０２が設置されてい
る。ステージ１０２の上面にはウエハ１の側面と接触す
る４本のピン１０３が等間隔で配置されている。これら
のピン１０３は、それ自体が水平面内で回転できるよう
になっている。ウエハ１は、これらのピン１０３に挟ま
れることにより、その裏面を上に向けた状態で水平に保
持される。ピン１０３によって支持されたウエハ１は、
ピン１０３と接触している側面の４点を除き、ステージ
１０２とは非接触状態となる。At the center of the processing chamber 101 of the cleaning apparatus 100, a stage 102 on which the wafer 1 is mounted is provided. On the upper surface of the stage 102, four pins 103 that are in contact with the side surface of the wafer 1 are arranged at equal intervals. These pins 103 are themselves capable of rotating in a horizontal plane. The wafer 1 is held horizontally with its back surface facing upward by being sandwiched between the pins 103. The wafer 1 supported by the pins 103 is
Except for the four points on the side surface that are in contact with the pins 103, the stage 102 is in a non-contact state.

【００８４】処理室１０１の下方には、ステージ１０２
を水平面内で回転させる駆動部１０４と、窒素などの不
活性ガスが充填されたガス供給部１０５とが設置されて
いる。ガス供給部１０５内の窒素ガスは、ステージ１０
２の下部の配管１０６を通ってステージ１０２の上面に
供給される。A stage 102 is provided below the processing chamber 101.
And a gas supply unit 105 filled with an inert gas such as nitrogen. The nitrogen gas in the gas supply unit 105 is supplied to the stage 10
2 is supplied to the upper surface of the stage 102 through the lower pipe 106.

【００８５】図１４に示すように、ステージ１０２の上
面に配置された４本のピン１０３は、ウエハ１から離れ
る方向に水平移動できるようになっている。ウエハ１を
４本のピン１０３で保持するときは、あらかじめこれら
のピン１０３をウエハ１から離れる位置に移動させてお
き、まずウエハ１の下面に前記窒素ガスを供給すること
によってウエハ１を浮遊させ、この状態でウエハ１の側
面にピン１０３を押し付ける。As shown in FIG. 14, the four pins 103 arranged on the upper surface of the stage 102 can move horizontally in a direction away from the wafer 1. When the wafer 1 is held by the four pins 103, the pins 103 are moved to a position away from the wafer 1 in advance, and the wafer 1 is first floated by supplying the nitrogen gas to the lower surface of the wafer 1. In this state, the pins 103 are pressed against the side surfaces of the wafer 1.

【００８６】ステージ１０２の上方には、洗浄槽１０８
が設置されている。洗浄槽１０８の内部には、ウエハ１
の側面や裏面に堆積したＲｕ膜２３を除去するための洗
浄液１０７が充填されている。この洗浄液１０７は、ノ
ズル１０９を通じてウエハ１の上面（裏面）に供給さ
れ、ピン１０３に保持された状態で回転するウエハ１の
裏面と側面とを洗浄する。このとき、ステージ１０２の
回転速度を制御することにより、ウエハ１の下面（デバ
イス面）の外縁部に洗浄液１０７を回り込ませることも
できる。Above the stage 102, a cleaning tank 108
Is installed. Inside the cleaning tank 108, the wafer 1
Is filled with a cleaning liquid 107 for removing the Ru film 23 deposited on the side surface and the back surface. The cleaning liquid 107 is supplied to the upper surface (back surface) of the wafer 1 through the nozzle 109 and cleans the back surface and side surfaces of the rotating wafer 1 while being held by the pins 103. At this time, by controlling the rotation speed of the stage 102, the cleaning liquid 107 can also flow around the outer edge of the lower surface (device surface) of the wafer 1.

【００８７】次に、上記洗浄液１０７の組成について説
明する。まず、半導体製造プロセスで使用されている各
種洗浄液によるＲｕのエッチングレートを図１５に示
す。試料は、膜厚１００nmのＲｕ膜を堆積した３cm×４
cm角のシリコンチップを使用し、１分間当たりにエッチ
ングされるＲｕ膜の厚さを測定した。図示のように、い
ずれの洗浄液を使用した場合も、Ｒｕのエッチングレー
トは０．１nm／分以下であった。なお、０．１nm／分
は、ここで使用した機器の測定限界値である。この結果
から、半導体製造プロセスで使用されている既知の洗浄
液では、Ｒｕを除去できないことが判る。Next, the composition of the cleaning liquid 107 will be described. First, FIG. 15 shows the etching rates of Ru by various cleaning liquids used in the semiconductor manufacturing process. The sample was 3 cm × 4 on which a Ru film having a thickness of 100 nm was deposited.
Using a silicon chip of cm square, the thickness of the Ru film etched per minute was measured. As shown in the drawing, the Ru etching rate was 0.1 nm / min or less when any of the cleaning liquids was used. In addition, 0.1 nm / min is a measurement limit value of the instrument used here. From this result, it can be seen that Ru cannot be removed by the known cleaning liquid used in the semiconductor manufacturing process.

【００８８】次に、Ｒｕの溶解メカニズムについて説明
する。Ｒｕ膜２３を除去するためには、Ｒｕを溶解する
ことのできる薬液を用いる必要があるが、Ｒｕを溶解す
るためには、Ｒｕを酸化する必要がある。Ｒｕの酸化反
応は、次式に示すとおりであり、 Ｒｕ＋４Ｈ2 Ｏ→ＲｕＯ4 ＋８Ｈ+ ＋８ｅ- （ｐＨ＝
０） Ｒｕ＋８ＯＨ- →ＲｕＯ4 ＋４Ｈ2 Ｏ＋８ｅ- （ｐＨ＝
１４） このとき必要な酸化還元電位（Ｅ）は、酸性水溶液（ｐ
Ｈ＝０）中で１．１３Ｖ、アルカリ性水溶液（ｐＨ＝１
４）中で０．３０Ｖである。従って、Ｒｕを酸化するた
めには、酸性水溶液中で１．１３Ｖ以上、またはアルカ
リ性水溶液中で０．３０Ｖ以上の酸化還元電位を持った
酸化剤が必要である。Next, the dissolution mechanism of Ru will be described. To remove the Ru film 23, it is necessary to use a chemical solution that can dissolve Ru, but to dissolve Ru, it is necessary to oxidize Ru. The oxidation reaction of Ru is as shown in the following formula: Ru + 4H 2 O → RuO 4 + 8H + + 8e − (pH =
0) Ru + 8OH − → RuO 4 + 4H 2 O + 8e − (pH =
14) At this time, the required oxidation-reduction potential (E) is an acidic aqueous solution (p
H = 0) in an aqueous alkaline solution (pH = 1)
It is 0.30V in 4). Therefore, in order to oxidize Ru, an oxidizing agent having a redox potential of 1.13 V or more in an acidic aqueous solution or 0.30 V or more in an alkaline aqueous solution is required.

【００８９】図１６は、上記の値より大きい酸化還元電
位を持った各種酸化剤（ヨウ素を除く）の所定濃度にお
けるＲｕのエッチングレートを示している。なお、使用
した試料およびエッチングレートの測定方法は、前記図
１５と同じである。FIG. 16 shows the etching rate of Ru at a predetermined concentration of various oxidizing agents (excluding iodine) having an oxidation-reduction potential higher than the above value. The sample used and the method of measuring the etching rate are the same as those in FIG.

【００９０】図示のように、酸性で大きいエッチングレ
ートを示す酸化剤は、オルト過ヨウ素酸（Ｈ5 ＩＯ6 ）
のみである。また、アルカリ性で大きいエッチングレー
トを示す酸化剤は、次亜塩素酸、メタ過ヨウ素酸および
オルト過ヨウ素酸の３種である。しかし、アルカリ性で
大きいエッチングレートを示す酸化剤のうち、次亜塩素
酸およびメタ過ヨウ素酸は、ナトリウム（Ｎａ）のよう
なアルカリ金属の塩であるため、アルカリ金属による汚
染を嫌う半導体製造プロセスでは使用できない。従っ
て、これらの酸化剤のうち、Ｒｕ膜２３の洗浄液１０７
として使用できる酸化剤は、実質的にオルト過ヨウ素酸
のみといえる。酸性で使用される酸化剤の利点として
は、アルカリ性で使用される酸化剤と異なり、溶質との
間で塩を生成することがない点が挙げられる。As shown in the figure, the oxidizing agent which is acidic and has a large etching rate is orthoperiodic acid (H 5 IO 6 ).
Only. The oxidizing agents which are alkaline and exhibit a large etching rate are three kinds of hypochlorous acid, metaperiodic acid and orthoperiodic acid. However, among oxidizing agents which are alkaline and exhibit a high etching rate, hypochlorous acid and metaperiodic acid are salts of alkali metals such as sodium (Na), and therefore, in a semiconductor manufacturing process which is liable to be contaminated by alkali metals. I can not use it. Therefore, of these oxidizing agents, the cleaning solution 107 for the Ru film 23 is used.
It can be said that the oxidizing agent that can be used as is substantially only orthoperiodic acid. An advantage of the oxidizing agent used in the acidic state is that unlike the oxidizing agent used in the alkaline state, no salt is formed with the solute.

【００９１】図１７は、各種濃度のオルト過ヨウ素酸水
溶液（温度６０℃）とＲｕのエッチングレート（nm／mi
n ）との関係を示すグラフである。図示のように、水溶
液中のオルト過ヨウ素酸濃度が約１０wt％以上の場合、
Ｒｕのエッチングレートはオルト過ヨウ素酸の濃度にほ
ぼ比例して増加することが判る。従って、オルト過ヨウ
素酸水溶液をＲｕ膜２３の洗浄液１０７として使用する
場合は、オルト過ヨウ素酸の濃度を約１０wt％〜飽和濃
度の範囲とすればよい。FIG. 17 shows an aqueous solution of orthoperiodic acid of various concentrations (temperature 60 ° C.) and an etching rate of Ru (nm / mi).
6 is a graph showing the relationship with n). As shown, when the concentration of orthoperiodic acid in the aqueous solution is about 10% by weight or more,
It can be seen that the etching rate of Ru increases almost in proportion to the concentration of orthoperiodic acid. Therefore, when using the aqueous solution of orthoperiodic acid as the cleaning solution 107 for the Ru film 23, the concentration of orthoperiodic acid may be in the range of about 10 wt% to the saturation concentration.

【００９２】また、本発明者らは、上記オルト過ヨウ素
酸水溶液に硝酸を混合することによって、Ｒｕのエッチ
ングレートがさらに大きくなるという知見を得た。Further, the present inventors have found that by mixing nitric acid with the above-mentioned aqueous solution of orthoperiodic acid, the etching rate of Ru is further increased.

【００９３】図１８は、濃度４７wt％のオルト過ヨウ素
酸水溶液に硝酸を添加した水溶液（温度６０℃）を使っ
てＲｕをエッチングしたときの硝酸濃度とエッチングレ
ートとの関係を示すグラフである（試料は前記図１５で
使用したものと同じ）。図示のように、硝酸濃度が〜２
mol ／ｌの範囲では、硝酸の添加量にほぼ比例してＲｕ
のエッチングレートが増加した。FIG. 18 is a graph showing the relationship between the nitric acid concentration and the etching rate when Ru is etched using an aqueous solution (temperature: 60 ° C.) obtained by adding nitric acid to a 47 wt% aqueous solution of orthoperiodic acid. The sample is the same as that used in FIG. 15). As shown, the nitric acid concentration was ~ 2.
In the range of mol / l, Ru is almost proportional to the amount of nitric acid added.
Etching rate increased.

【００９４】また、図１９は、４種類の濃度（２０wt
％、３０wt％、４０wt％、５０wt％）のオルト過ヨウ素
酸水溶液１０に対し、濃度６９wt％の硝酸水溶液を０
（無添加）、１、２、５、１０の比率で添加した水溶液
（温度６０℃）を使ってＲｕをエッチングしたときの硝
酸混合比率とエッチングレートとの関係を示すグラフで
ある（試料は前記図１５で使用したものと同じ）。いず
れの場合も、硝酸を添加することにより、オルト過ヨウ
素酸単独の場合に比べてＲｕのエッチングレートが大幅
に増加した。FIG. 19 shows four types of concentrations (20 wt.
%, 30% by weight, 40% by weight, 50% by weight) of an aqueous solution of orthoperiodic acid and 10% by weight of an aqueous solution of nitric acid having a concentration of 69% by weight.
7 is a graph showing the relationship between the nitric acid mixing ratio and the etching rate when Ru was etched using an aqueous solution (temperature: 60 ° C.) added at a ratio of 1, 2, 5, and 10 (without addition) (the sample was the aforementioned). Same as used in FIG. 15). In each case, the addition of nitric acid significantly increased the etching rate of Ru as compared with the case of orthoperiodic acid alone.

【００９５】図２０は、上記図１９の例において、オル
ト過ヨウ素酸および硝酸の濃度を重量％として計算し直
し、Ｒｕのエッチングレートを等高線（単位：nm／分）
で表示したグラフである。図示のように、オルト過ヨウ
素酸濃度が２０wt％〜４０wt％、かつ硝酸濃度が２０wt
％〜４０wt％の水溶液は、Ｒｕのエッチングレートの変
動が少ない。特に、図の破線で示すオルト過ヨウ素酸濃
度が２５wt％〜３５wt％、かつ硝酸濃度が２５wt％〜３
５wt％の水溶液は、Ｒｕのエッチングレートの変動が１
０％程度と小さいことが判る。FIG. 20 shows a case where the concentration of orthoperiodic acid and nitric acid in the example of FIG. 19 is recalculated on the basis of weight%, and the etching rate of Ru is set to a contour line (unit: nm / min).
It is the graph displayed by. As shown, the concentration of orthoperiodic acid is 20 wt% to 40 wt%, and the concentration of nitric acid is 20 wt%.
% To 40 wt% aqueous solution has little variation in the Ru etching rate. In particular, the concentration of orthoperiodic acid shown by the broken line in the figure is 25 wt% to 35 wt%, and the concentration of nitric acid is 25 wt% to 3 wt%.
In a 5 wt% aqueous solution, the variation in Ru etching rate is 1%.
It turns out that it is as small as about 0%.

【００９６】このことから、Ｒｕ膜２３の洗浄液１０７
として、オルト過ヨウ素酸と硝酸とを含んだ水溶液を使
う場合は、オルト過ヨウ素酸濃度および硝酸濃度がそれ
ぞれ２０wt％〜４０wt％の範囲、好ましくはオルト過ヨ
ウ素酸濃度および硝酸濃度がそれぞれ２５wt％〜３５wt
％の範囲の水溶液を使うことにより、洗浄液１０７の濃
度変化によるＲｕのエッチングレートの変動を抑制する
ことができ、プロセスマージンを広く取ることが可能と
なる。すなわち、上記濃度範囲のオルト過ヨウ素酸＋硝
酸混合水溶液は、大量のウエハを連続処理する量産プロ
セスに好適な洗浄液である。Thus, the cleaning solution 107 for the Ru film 23 is
When an aqueous solution containing orthoperiodic acid and nitric acid is used, the concentration of orthoperiodic acid and the concentration of nitric acid are each in the range of 20 wt% to 40 wt%, preferably, the concentration of ortho periodate and nitric acid is 25 wt%. ~ 35wt
By using the aqueous solution in the range of%, a change in the Ru etching rate due to a change in the concentration of the cleaning liquid 107 can be suppressed, and a process margin can be widened. That is, the mixed solution of orthoperiodic acid and nitric acid in the above concentration range is a cleaning solution suitable for a mass production process for continuously processing a large number of wafers.

【００９７】オルト過ヨウ素酸水溶液に硝酸を混合する
ことによって、Ｒｕのエッチングレートが大きくなる理
由は、次のようであると推定される。すなわち、オルト
過ヨウ素酸（Ｈ5 ＩＯ6 ）は、水溶液中で次式で示され
る電離平衡状態にある。The reason why the etching rate of Ru is increased by mixing nitric acid with the aqueous solution of orthoperiodic acid is presumed to be as follows. That is, orthoperiodic acid (H 5 IO 6 ) is in an ionization equilibrium state represented by the following formula in an aqueous solution.

【００９８】 Ｈ5 ＩＯ6 ⇔ Ｈ4 ＩＯ6 - ＋Ｈ+ Ｈ4 ＩＯ6 - ⇔ Ｈ3 ＩＯ6 2- ＋Ｈ+ Ｈ3 ＩＯ6 2- ⇔ Ｈ2 ＩＯ6 3- ＋Ｈ+ Ｈ4 ＩＯ6 - ⇔ ＩＯ4 - ＋Ｈ2 Ｏ ２Ｈ3 ＩＯ6 2- ⇔ Ｈ2 Ｉ2 Ｏ10 4-＋２Ｈ2 Ｏ 水溶液中に含まれるこれらの分子やイオン種のうち、Ｒ
ｕを酸化する能力を備えているのはオルト過ヨウ素酸
（Ｈ5 ＩＯ6 ）のみである。このオルト過ヨウ素酸水溶
液に硝酸を加えると、水溶液中には硝酸に由来するプロ
トン（Ｈ+ ）の濃度が高くなるために、上記の平衡が左
辺側に進む。その結果、Ｒｕを酸化することのできるオ
ルト過ヨウ素酸（Ｈ5 ＩＯ6 ）の濃度が高くなり、Ｒｕ
のエッチングレートが大きくなるものと推定される。[0098] H 5 IO 6 ⇔ H 4 IO 6 - + H + H 4 IO 6 - ⇔ H 3 IO 6 2- + H + H 3 IO 6 2- ⇔ H 2 IO 6 3- + H + H 4 IO 6 - ⇔ Of these molecules and ionic species contained in the aqueous solution of IO 4 − + H 2 O 2H 3 IO 6 2 -⇔H 2 I 2 O 10 4 + 2H 2 O, R
Only orthoperiodic acid (H 5 IO 6 ) has the ability to oxidize u. When nitric acid is added to this aqueous solution of orthoperiodic acid, the equilibrium proceeds to the left side because the concentration of protons (H + ) derived from nitric acid in the aqueous solution increases. As a result, the concentration of orthoperiodic acid (H 5 IO 6 ) capable of oxidizing Ru increases, and Ru
It is estimated that the etching rate becomes higher.

【００９９】従って、硝酸に限らず上記の平衡を左辺側
に進めるような酸を添加することにより、Ｒｕのエッチ
ングレートを大きくすることができる。例えば図２１
は、オルト過ヨウ素酸水溶液に市販の各種酸を添加した
場合のＲｕのエッチングレートの変化を示している。図
示のように、硝酸だけでなく酢酸を添加した場合でもＲ
ｕのエッチングレートが大きくなることが分かる。Therefore, the etching rate of Ru can be increased by adding not only nitric acid but also an acid that promotes the above-mentioned equilibrium to the left side. For example, FIG.
Shows the change in the etching rate of Ru when various commercially available acids are added to the aqueous solution of orthoperiodic acid. As shown, even when acetic acid is added in addition to nitric acid, R
It can be seen that the etching rate of u increases.

【０１００】Ｒｕのエッチングレートを大きくする酸と
しては、例えば上記酢酸やＨＣＯＯＨ（ギ酸）に代表さ
れるカルボン酸；ＨＦ（フッ化水素）、ＨＢｒ（臭化水
素）、ＨＩ（ヨウ化水素）などのハロゲン化水素酸；Ｈ
ＣｌＯ3 （塩素酸）、ＨＣｌＯ4 （過塩素酸）、ＨＢｒ
Ｏ3 （臭素酸）、ＨＢｒＯ4 （過臭素酸）などのハロゲ
ン化オキソ酸；Ｈ2 Ｓ（硫化水素）、Ｈ2 Ｓ3 、Ｈ2 Ｓ
4 などのポリ硫化水素、Ｈ2 Ｓｅ（セレン化水素）、Ｈ
2 Ｔｅ（テルル化水素）などの６族元素水素化物；Ｈ2
Ｓ2 Ｏ3 （チオ硫酸）、Ｈ2 Ｓ2 Ｏ7 （二硫酸）、Ｈ2
ＳＯ6 （ポリチオン酸）、Ｈ2 ＳＯ5 （ペルオキソ硫
酸）、Ｈ2 Ｓ2 Ｏ8 （ペルオキソ二硫酸）などの硫黄の
オキソ酸；Ｈ2 ＳｅＯ4 （セレン酸）、Ｈ6 ＴｅＯ
6 （テルル酸）；Ｈ3 ＰＯ4 （オルトリン酸）、Ｈ4 Ｐ
2 Ｏ7 （ピロリン酸）、Ｈ5 Ｐ3 Ｏ10（三リン酸）、Ｈ
6 Ｐ4 Ｏ13（四リン酸）などのポリリン酸、( ＨＰＯ3)
n （cyclo-リン酸）に代表されるリンのオキソ酸；Ｈ3
ＡｓＯ4 （ヒ酸）、ＨＮ3 （アジ化水素）、Ｈ2 ＣＯ3
（炭酸）、Ｈ3 ＢＯ3 （ホウ酸）などを例示することが
できる。Examples of the acid for increasing the etching rate of Ru include a carboxylic acid represented by acetic acid and HCOOH (formic acid); HF (hydrogen fluoride), HBr (hydrogen bromide), and HI (hydrogen iodide). Hydrohalic acid; H
ClO 3 (chloric acid), HClO 4 (perchloric acid), HBr
Halogenated oxo acids such as O 3 (bromate) and HBrO 4 (perbromate); H 2 S (hydrogen sulfide), H 2 S 3 , H 2 S
Polyhydrogen sulfide such as 4 , H 2 Se (hydrogen selenide), H
Group 6 element hydride such as 2 Te (hydrogen telluride); H 2
S 2 O 3 (thiosulfuric acid), H 2 S 2 O 7 (disulfuric acid), H 2
Sulfur oxo acids such as SO 6 (polythionic acid), H 2 SO 5 (peroxosulfuric acid), H 2 S 2 O 8 (peroxodisulfuric acid); H 2 SeO 4 (selenic acid), H 6 TeO
6 (telluric acid); H 3 PO 4 (orthophosphoric acid), H 4 P
2 O 7 (pyrophosphate), H 5 P 3 O 10 (triphosphate), H
Polyphosphoric acid such as 6 P 4 O 13 (tetraphosphoric acid), (HPO 3 )
oxo acid of phosphorus represented by n (cyclo-phosphoric acid); H 3
AsO 4 (arsenic acid), HN 3 (hydrogen azide), H 2 CO 3
(Carbonic acid), H 3 BO 3 (boric acid) and the like.

【０１０１】次に、オルト過ヨウ素酸水溶液またはこれ
に上記の各種酸を混合した水溶液からなる洗浄液１０７
を使ったウエハ１の洗浄方法を前記図１２〜図１４を参
照しながら説明する。Next, a cleaning solution 107 comprising an aqueous solution of orthoperiodic acid or an aqueous solution obtained by mixing the above various acids with the aqueous solution.
A method of cleaning the wafer 1 using the method will be described with reference to FIGS.

【０１０２】まず、Ｒｕ膜２３が堆積されたウエハ１を
洗浄装置１００の処理室１０１に搬入し、ガス供給部１
０５からステージ１０２の上面に窒素ガスを供給するこ
とによってウエハ１を浮遊させ（図１４）、次いでウエ
ハ１の側面にピン１０３を押し付けることによって、ウ
エハ１を水平に保持する（図１２、図１３）。First, the wafer 1 on which the Ru film 23 has been deposited is loaded into the processing chamber 101 of the cleaning apparatus 100 and the gas supply unit 1
The wafer 1 is floated by supplying nitrogen gas from 05 to the upper surface of the stage 102 (FIG. 14), and the wafer 1 is held horizontally by pressing the pins 103 against the side surfaces of the wafer 1 (FIGS. 12 and 13). ).

【０１０３】続いて、ステージ１０２を回転させながら
ウエハ１の上面（裏面）にノズル１０９を通じて洗浄槽
１０８内の洗浄液１０７を供給し、ウエハ１の裏面と側
面とを洗浄する。また、必要に応じてウエハ１の下面
（デバイス面）の外縁部も洗浄する。洗浄液１０７は、
例えば６０℃に加温したオルト過ヨウ素酸（濃度３０wt
％）と硝酸（濃度３０wt％）の混合水溶液を使用する。Subsequently, the cleaning liquid 107 in the cleaning tank 108 is supplied to the upper surface (back surface) of the wafer 1 through the nozzle 109 while rotating the stage 102, and the back surface and side surfaces of the wafer 1 are cleaned. Further, if necessary, the outer edge of the lower surface (device surface) of the wafer 1 is also cleaned. The cleaning liquid 107
For example, orthoperiodic acid heated to 60 ° C. (concentration 30 wt.
%) And nitric acid (concentration: 30 wt%).

【０１０４】洗浄中は、ウエハ１と接触しているピン１
０３を水平面内で回転させる。これにより、ピン１０３
との摩擦力によってウエハ１が回転し、ピン１０３と接
触している側面の位置が変わるために、ウエハ１の側面
全体を洗浄することができる。なお、ここで用いた洗浄
装置１００については、本発明者らによる特願平１１−
１１７６９０号に詳細な記載がある。During cleaning, the pins 1 that are in contact with the wafer 1
03 is rotated in the horizontal plane. Thereby, the pin 103
The wafer 1 rotates due to the frictional force between the pins 103 and the position of the side surface in contact with the pins 103 changes, so that the entire side surface of the wafer 1 can be cleaned. Note that the cleaning apparatus 100 used here is described in Japanese Patent Application No.
No. 117690 has a detailed description.

【０１０５】本実施形態の洗浄液１０７を使ったウエハ
１の裏面および側面洗浄は、例えば公知のベルヌーイチ
ャック式スピンエッチング装置など、上記洗浄装置１０
０以外の装置を使って行うこともできる。また、本実施
形態の洗浄に先だって、ウエハ１の裏面をブラシ洗浄し
てもよい。The cleaning of the back and side surfaces of the wafer 1 using the cleaning liquid 107 of this embodiment is performed by using the cleaning apparatus 10 such as a well-known Bernoulli chuck type spin etching apparatus.
It can also be performed using a device other than 0. Prior to the cleaning of the present embodiment, the back surface of the wafer 1 may be brush-cleaned.

【０１０６】上記オルト過ヨウ素酸＋硝酸混合水溶液
（６０℃）を使用したＲｕ膜２３のエッチングレート
は、重量換算で２．２４４×１０-3ｇ／分であった。こ
れに対し、前記特開平７−１５７８３２号公報の場合、
３３％ＨＩＯ3 ：２０％ＩＣｌ＝１：１の溶液（１００
℃）を使用したときのＲｕのエッチングレートは、１．
５６７×１０-6ｇ／分、また前記特開平７−２２４３３
３号公報の場合、３７％ＨＩ＋０．０１mol ／l Ｉ2 溶
液（７０℃）を使用したときのＲｕのエッチングレート
は、０．９６２５×１０-6ｇ／分といずれも極めて小さ
く、定性的には実質的に溶解しないということができ
る。すなわち、本発明方法によれば、これらの従来技術
に比べて１０００倍以上の高いエッチングレートでＲｕ
を溶解することができる。しかも、本発明方法は、従来
技術の溶液よりも低い温度でＲｕを溶かすことができ
る、という利点もある。The etching rate of the Ru film 23 using the above-mentioned mixed solution of orthoperiodic acid and nitric acid (60 ° C.) was 2.244 × 10 −3 g / min in terms of weight. On the other hand, in the case of the above-mentioned JP-A-7-157732,
33% HIO 3 : 20% ICl = 1: 1 solution (100
° C), the etching rate of Ru is 1.
567 × 10 −6 g / min.
In the case of JP-A No. 3 (KOKAI), the etching rate of Ru when using a 37% HI + 0.01 mol / l I 2 solution (70 ° C.) is extremely small at 0.9625 × 10 −6 g / min, and is qualitatively small. Can be said to be substantially insoluble. That is, according to the method of the present invention, Ru is used at an etching rate 1000 times or more higher than those of the conventional techniques.
Can be dissolved. Moreover, the method of the present invention has an advantage that Ru can be dissolved at a lower temperature than the solution of the prior art.

【０１０７】次に、Ｒｕ膜２３を電極材料に使った下部
電極の形成方法を説明する。まず、上記の洗浄処理が終
わったウエハ１を前記図１０に示す共用の検査装置に搬
入し、裏面や側面の汚染度をチェックした後、共用のア
ニール（熱処理）装置を使い、７００℃程度の窒素雰囲
気中でウエハ１をアニール（熱処理）することにより、
Ｒｕ膜２３の応力を緩和する。Next, a method of forming a lower electrode using the Ru film 23 as an electrode material will be described. First, the wafer 1 after the above-mentioned cleaning process is carried into the common inspection apparatus shown in FIG. 10 and the degree of contamination on the back and side surfaces is checked. By annealing (heat treating) the wafer 1 in a nitrogen atmosphere,
The stress of the Ru film 23 is reduced.

【０１０８】次に、ウエハ１をＣＶＤ装置（図示せず）
に搬送し、図２２に示すように、Ｒｕ膜２３の上部に酸
化シリコン膜２４を堆積する。Ｒｕ膜２３のドライエッ
チングには酸素系のガスが使用されるので、エッチング
のマスクには酸化シリコン膜２４のような耐酸化性の材
料が使用される。Next, the wafer 1 is placed in a CVD apparatus (not shown).
Then, as shown in FIG. 22, a silicon oxide film 24 is deposited on the Ru film 23. Since an oxygen-based gas is used for dry etching of the Ru film 23, an oxidation-resistant material such as the silicon oxide film 24 is used for an etching mask.

【０１０９】次に、上記ウエハ１に対し、前記図１０に
示す共用装置を使ってリソグラフィ工程を実行する。す
なわち、図２３に示すように、酸化シリコン膜２４の上
部に堆積したフォトレジスト膜２５をマスクにして酸化
シリコン膜２４をドライエッチングすることにより、Ｒ
ｕ膜２３をドライエッチングするためのハードマスクを
形成する。Next, a lithography process is performed on the wafer 1 by using the shared apparatus shown in FIG. That is, as shown in FIG. 23, the silicon oxide film 24 is dry-etched using the photoresist film 25 deposited on the silicon oxide
A hard mask for dry-etching the u film 23 is formed.

【０１１０】次に、上記フォトレジスト膜２５をアッシ
ングで除去した後、図２４に示すように、酸化シリコン
膜２４をマスクにしてＲｕ膜２３をドライエッチングす
ることにより、情報蓄積用容量素子の下部電極２３Ａを
形成する。Ｒｕ膜２３のエッチングには、例えば酸素ガ
スと塩素ガスとの混合ガスを使用する。また、エッチン
グ装置は、誘導結合プラズマエッチング装置、ＥＣＲ(E
lectron Cyclotron Resonance)プラズマエッチング装
置、ＩＣＰ(Inductively Coupled Plasma)エッチング装
置、マグネトロンＲＩＥ(Reactive Ion Etching)プラズ
マエッチング装置、ヘリコン波プラズマエッチング装置
などを使用する。Ｒｕ膜２３のエッチングは、下層のＴ
ｉＮ膜１９をエッチングのストッパに用い、例えばＴｉ
の発光ピークである波長４０６nmの光をモニタしながら
行う。Next, after the photoresist film 25 is removed by ashing, the Ru film 23 is dry-etched using the silicon oxide film 24 as a mask as shown in FIG. An electrode 23A is formed. For the etching of the Ru film 23, for example, a mixed gas of oxygen gas and chlorine gas is used. The etching apparatus is an inductively coupled plasma etching apparatus, ECR (E
An electron cyclotron resonance (ICP) etching device, an inductively coupled plasma (ICP) etching device, a reactive ion etching (RIE) plasma etching device, a helicon wave plasma etching device, and the like are used. The etching of the Ru film 23 is performed by etching the underlying T
Using the iN film 19 as an etching stopper, for example, Ti
This is performed while monitoring light having a wavelength of 406 nm, which is the light emission peak.

【０１１１】次に、Ｒｕ膜２３のエッチング残渣を除去
するために、前記図１２〜図１４に示す洗浄装置を使っ
てウエハ１を洗浄する。このとき、洗浄液として前述し
たオルト過ヨウ素酸＋硝酸混合水溶液を使用することに
より、ウエハ１の側面や裏面に付着したＲｕ残渣を十分
に除去することができる。Next, in order to remove the etching residue of the Ru film 23, the wafer 1 is cleaned using the cleaning apparatus shown in FIGS. At this time, by using the above-described mixed solution of ortho-periodic acid and nitric acid as the cleaning liquid, the Ru residue attached to the side surface and the back surface of the wafer 1 can be sufficiently removed.

【０１１２】次に、図２５に示すように、酸化シリコン
膜２４をマスクにしてＴｉＮ膜１９をドライエッチング
する。ＴｉＮ膜１９のエッチングには、例えば三塩化ホ
ウ素（ＢＣｌ3 ）と塩素との混合ガスを使用する。ま
た、エッチング装置は、例えばＥＣＲプラズマエッチン
グ装置を使用する。Next, as shown in FIG. 25, the TiN film 19 is dry-etched using the silicon oxide film 24 as a mask. For etching the TiN film 19, for example, a mixed gas of boron trichloride (BCl 3 ) and chlorine is used. As an etching apparatus, for example, an ECR plasma etching apparatus is used.

【０１１３】次に、酸化シリコン膜２４をドライエッチ
ングで除去した後、図２６に示すように、下部電極２３
Ａの上部に容量絶縁膜材料であるＢＳＴ膜２６をＣＶＤ
法でを堆積する。続いて、前記図１２〜図１４に示す洗
浄装置を使ってウエハ１を洗浄することにより、ウエハ
１の側面や裏面に堆積したＢＳＴ膜２６を除去する。こ
のときの洗浄液は、例えばフッ酸を使用する。Next, after removing the silicon oxide film 24 by dry etching, as shown in FIG.
A BST film 26, which is a material for a capacitive insulating film, is
Deposit by method. Subsequently, the BST film 26 deposited on the side surface and the back surface of the wafer 1 is removed by cleaning the wafer 1 using the cleaning apparatus shown in FIGS. As the cleaning liquid at this time, for example, hydrofluoric acid is used.

【０１１４】容量絶縁膜材料には、上記ＢＳＴ膜２６の
他、Ｔａ2 Ｏ5 （酸化タンタル）のような高誘電体材料
や、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＳＢＴ、ＰｂＴｉ
Ｏ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 といったペロブスカ
イト型結晶構造を含む強誘電体材料を使用することもで
きる。この場合も、前記図１２〜図１４に示す洗浄装置
を使ってウエハ１を洗浄することにより、ウエハ１の側
面や裏面に堆積した不要な高／強誘電体膜を除去する。
これらの材料の洗浄液には、例えば高濃度フッ酸を使用
する。As the material of the capacitor insulating film, in addition to the BST film 26, a high dielectric material such as Ta 2 O 5 (tantalum oxide), PZT, PLT, PLZT, SBT, PbTi
A ferroelectric material having a perovskite-type crystal structure such as O 3 , SrTiO 3 , or BaTiO 3 can also be used. Also in this case, the unnecessary high / ferroelectric film deposited on the side surface and the back surface of the wafer 1 is removed by cleaning the wafer 1 using the cleaning apparatus shown in FIGS.
For example, high-concentration hydrofluoric acid is used as a cleaning solution for these materials.

【０１１５】次に、ＢＳＴ膜２６の結晶欠陥を除去する
ために、７００℃程度の酸素雰囲気中でウエハ１をアニ
ール（熱処理）する。また、前記Ｔａ2 Ｏ5 のような高
誘電体材料や、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＳＢＴ、Ｐ
ｂＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 といったペロ
ブスカイト型結晶構造を含む強誘電体材料を使用する場
合も、結晶欠陥を除去するために酸素雰囲気中でウエハ
１をアニール（熱処理）する。Next, in order to remove crystal defects in the BST film 26, the wafer 1 is annealed (heat treated) in an oxygen atmosphere at about 700 ° C. Further, a high dielectric material such as Ta 2 O 5 , PZT, PLT, PLZT, SBT, P
Even when a ferroelectric material having a perovskite crystal structure such as bTiO 3 , SrTiO 3 , or BaTiO 3 is used, the wafer 1 is annealed (heat-treated) in an oxygen atmosphere to remove crystal defects.

【０１１６】次に、図２７に示すように、ＢＳＴ膜２６
の上部に上部電極材料であるＲｕ膜２７をＣＶＤ法で堆
積する。この場合も、Ｒｕ膜２７の成膜後に前記図１２
〜図１４に示す洗浄装置を使ってウエハ１を洗浄する。
このとき、洗浄液として前述したオルト過ヨウ素酸＋硝
酸混合水溶液を使用することにより、ウエハ１の側面や
裏面に付着したＲｕ膜２７を十分に除去することができ
る。Next, as shown in FIG.
A Ru film 27 as an upper electrode material is deposited on the upper surface of the substrate by a CVD method. In this case as well, after the formation of the Ru film 27 as shown in FIG.
The wafer 1 is cleaned using the cleaning apparatus shown in FIGS.
At this time, by using the above-mentioned aqueous solution of orthoperiodic acid + nitric acid as the cleaning liquid, the Ru film 27 attached to the side and back surfaces of the wafer 1 can be sufficiently removed.

【０１１７】これにより、Ｒｕ膜２３からなる下部電極
２３Ａ、ＢＳＴ膜２６からなる容量絶縁膜およびＲｕ膜
２７からなる上部電極２９によって構成される情報蓄積
用容量素子Ｃが完成する。また、ここまでの工程によ
り、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に
接続された情報蓄積容量素子Ｃとで構成されるＤＲＡＭ
のメモリセルが完成する。As a result, the information storage capacitive element C composed of the lower electrode 23A made of the Ru film 23, the capacitive insulating film made of the BST film 26, and the upper electrode 29 made of the Ru film 27 is completed. Also, by the steps up to this point, the DRAM composed of the memory cell selecting MISFET Qs and the information storage capacitance element C connected in series thereto
Is completed.

【０１１８】その後、図２８に示すように、情報蓄積容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜２８、窒化
シリコン膜２９および酸化シリコン膜３０を順次堆積し
た後、窒化シリコン膜２９をエッチングのストッパにし
たドライエッチングで酸化シリコン膜３０に配線溝３１
を形成し、続いて配線溝３１の内部にバリアメタル膜３
２を介して埋め込みＣｕ配線３３を形成する。Thereafter, as shown in FIG. 28, a silicon oxide film 28, a silicon nitride film 29 and a silicon oxide film 30 are sequentially deposited on the information storage capacitor C by the CVD method, and then the silicon nitride film 29 is etched. The wiring groove 31 is formed in the silicon oxide film 30 by dry etching using a stopper.
Then, the barrier metal film 3 is formed inside the wiring groove 31.
Then, a buried Cu wiring 33 is formed through the wiring 2.

【０１１９】埋め込みＣｕ配線３３を形成するには、例
えば配線溝３１の内部および酸化シリコン膜３０の上部
にスパッタリング法（またはＣＶＤ法）でＴｉＮ膜、Ｔ
ａＮ膜などからなるバリアメタル膜３２を堆積し、続い
てバリアメタル膜３２の上部にスパッタリング法でＣｕ
膜（３３）を堆積する。In order to form the buried Cu wiring 33, for example, a TiN film and a TN film are formed in the wiring groove 31 and on the silicon oxide film 30 by sputtering (or CVD).
A barrier metal film 32 made of an aN film or the like is deposited, and then Cu is formed on the barrier metal film 32 by sputtering.
A film (33) is deposited.

【０１２０】次に、ウエハ１の側面や裏面に付着したＣ
ｕ膜を除去するために、前記図１２〜図１４に示す洗浄
装置を使ってウエハ１を洗浄する。洗浄液には、例えば
硝酸または濃硫酸などを使用する。この洗浄を行うこと
により、下層工程群（ゲート絶縁膜形成前の初期素子形
成工程、配線工程）のウエハ１のＣｕ汚染を防止するこ
とができる。Next, C adhered to the side and back surfaces of the wafer 1
In order to remove the u film, the wafer 1 is cleaned using the cleaning apparatus shown in FIGS. As the cleaning solution, for example, nitric acid or concentrated sulfuric acid is used. By performing this cleaning, Cu contamination of the wafer 1 in the lower layer process group (initial element forming process before forming the gate insulating film, wiring process) can be prevented.

【０１２１】次に、Ｃｕ膜（３３）をアニール（熱処
理）して配線溝３１の内部にＣｕ膜（３３）を十分に埋
め込んだ後、配線溝３１の外部の不要なＣｕ膜（３３）
を化学機械研磨法によって除去する、いわゆるダマシン
法によって埋め込みＣｕ配線３３を形成する。なお、埋
め込みＣｕ配線３３の形成方法については、特願平１１
−１１７６９０号（田辺）に詳細な記載がある。Next, after the Cu film (33) is annealed (heat-treated) to sufficiently bury the Cu film (33) inside the wiring groove 31, an unnecessary Cu film (33) outside the wiring groove 31 is formed.
Is formed by a chemical mechanical polishing method, that is, a buried Cu wiring 33 is formed by a so-called damascene method. The method of forming the buried Cu wiring 33 is described in Japanese Patent Application
No. 117690 (Tanabe) has a detailed description.

【０１２２】以上、本発明者によってなされた発明をそ
の実施形態に基づき具体的に説明したが、本発明は前記
実施形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることは言うまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment and can be variously modified without departing from the gist of the invention. Needless to say, there is.

【０１２３】前記実施の形態では、洗浄液として、溶質
との反応やウエハへの汚染が問題とならない水を溶媒と
する水溶液を使用した場合について説明したが、それに
限定されるものではなく、例えば有機溶媒や水以外の無
機溶媒を使用したものであってもよい。In the above embodiment, the case where an aqueous solution using water as a solvent which does not cause a problem with reaction with solutes or contamination of wafers as a cleaning liquid has been described. However, the present invention is not limited to this. A solvent or an inorganic solvent other than water may be used.

【０１２４】前記実施の形態では、キャパシタの電極を
Ｒｕで構成した場合について説明したが、本発明のウエ
ハ洗浄方法は、キャパシタの電極をＲｕ以外の白金属金
属、例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｈ
（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウ
ム）などで構成する場合にも適用することができる。電
極をＩｒで構成する場合の洗浄液には、オルト過ヨウ素
酸などを使用する。また、Ｐｔの洗浄液には王水を使用
し、Ｐｄの洗浄液には王水や濃硝酸を使用する。In the above embodiment, the case where the electrode of the capacitor is made of Ru has been described. However, in the wafer cleaning method of the present invention, the electrode of the capacitor is made of a white metal other than Ru, for example, Pt (platinum), Ir ( Iridium), Rh
(Rhodium), Pd (palladium), Os (osmium) and the like can also be applied. Orthoperiodic acid or the like is used as a cleaning liquid when the electrode is made of Ir. Aqua regia is used for the Pt cleaning solution, and aqua regia or concentrated nitric acid is used for the Pd cleaning solution.

【０１２５】本発明は、キャパシタ材料に遷移金属含有
膜を使用するＤＲＡＭのみならず、例えばＭＩＳＦＥＴ
のゲート絶縁膜をＴａ2 Ｏ5 （酸化タンタル）のような
高誘電体材料で構成するＣＭＩＳ集積回路などにも適用
することができる。The present invention is applicable not only to a DRAM using a transition metal-containing film as a capacitor material but also to a MISFET, for example.
The present invention can also be applied to a CMIS integrated circuit or the like in which the gate insulating film is made of a high dielectric material such as Ta 2 O 5 (tantalum oxide).

【０１２６】[0126]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【０１２７】本発明によれば、ゲート絶縁膜形成前の初
期素子形成工程、配線工程および遷移金属含有膜加工工
程でリソグラフィ装置、検査装置、アニール（熱処理）
装置などを共用する半導体量産プロセスにおいて、上記
装置を使用して初期素子形成工程や配線工程を実行する
ウエハの遷移金属汚染を確実に防止することができる。According to the present invention, the lithography apparatus, the inspection apparatus, and the annealing (heat treatment) are used in the initial element forming step, the wiring step, and the processing step of the transition metal-containing film before forming the gate insulating film.
In a semiconductor mass production process in which a device or the like is shared, transition metal contamination of a wafer for performing an initial element forming step and a wiring step using the above-described device can be reliably prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施の形態である半導体集積回路装
置の量産方法を示す半導体基板の要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図２】本発明の一実施の形態である半導体集積回路装
置の量産方法を示す半導体基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図３】本発明の一実施の形態である半導体集積回路装
置の量産方法を示す半導体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図４】本発明の一実施の形態である半導体集積回路装
置の量産方法を示す半導体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図５】本発明の一実施の形態である半導体集積回路装
置の量産方法を示す半導体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図６】本発明の一実施の形態である半導体集積回路装
置の量産方法を示す半導体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図７】本発明の一実施の形態である半導体集積回路装
置の量産方法を示す半導体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図８】本発明の一実施の形態である半導体集積回路装
置の量産方法を示す半導体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図９】本発明の一実施の形態である半導体集積回路装
置の量産方法を示す半導体基板の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図１０】半導体集積回路装置の量産プロセスにおける
リソグラフィ工程の共用概念を説明する図である。FIG. 10 is a diagram illustrating a concept of sharing a lithography step in a mass production process of a semiconductor integrated circuit device.

【図１１】Ｒｕ膜が堆積されたウエハの周辺部を示す断
面図である。FIG. 11 is a cross-sectional view showing a peripheral portion of a wafer on which a Ru film is deposited.

【図１２】本発明の一実施の形態で使用する洗浄装置の
一例を示す概略断面図である。FIG. 12 is a schematic sectional view showing an example of a cleaning device used in one embodiment of the present invention.

【図１３】図１２に示す洗浄装置のステージを示す平面
図である。13 is a plan view showing a stage of the cleaning device shown in FIG.

【図１４】図１２に示す洗浄装置のウエハ保持方法を示
す概略断面図である。FIG. 14 is a schematic sectional view showing a wafer holding method of the cleaning apparatus shown in FIG.

【図１５】半導体製造プロセスで使用されている各種洗
浄液によるＲｕのエッチングレートを示す図である。FIG. 15 is a diagram showing an etching rate of Ru by various cleaning liquids used in a semiconductor manufacturing process.

【図１６】各種酸化剤におけるＲｕのエッチングレート
を示す図である。FIG. 16 is a diagram showing an etching rate of Ru in various oxidizing agents.

【図１７】各種濃度のオルト過ヨウ素酸水溶液とＲｕの
エッチングレートとの関係を示すグラフである。FIG. 17 is a graph showing the relationship between the aqueous solution of orthoperiodic acid having various concentrations and the etching rate of Ru.

【図１８】オルト過ヨウ素酸水溶液に硝酸を添加した水
溶液を使ってＲｕをエッチングしたときの硝酸濃度とエ
ッチングレートとの関係を示すグラフである。FIG. 18 is a graph showing a relationship between a nitric acid concentration and an etching rate when Ru is etched using an aqueous solution obtained by adding nitric acid to an aqueous solution of orthoperiodic acid.

【図１９】（ａ）〜（ｄ）は、オルト過ヨウ素酸水溶液
に硝酸水溶液を添加した溶液を使ってＲｕをエッチング
したときの硝酸混合比率とエッチングレートとの関係を
示すグラフである。FIGS. 19A to 19D are graphs showing the relationship between the nitric acid mixing ratio and the etching rate when Ru is etched using a solution obtained by adding a nitric acid aqueous solution to an orthoperiodic acid aqueous solution.

【図２０】オルト過ヨウ素酸水溶液に硝酸水溶液を添加
した溶液におけるＲｕのエッチングレートを等高線で表
示したグラフである。FIG. 20 is a graph showing contours of Ru etching rates in a solution obtained by adding a nitric acid aqueous solution to an orthoperiodic acid aqueous solution.

【図２１】オルト過ヨウ素酸水溶液に市販の各種酸を添
加した場合のＲｕのエッチングレートの変化を示す図で
ある。FIG. 21 is a diagram showing a change in the etching rate of Ru when various commercially available acids are added to an aqueous solution of orthoperiodic acid.

【図２２】本発明の一実施の形態である半導体集積回路
装置の量産方法を示す半導体基板の要部断面図である。FIG. 22 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図２３】本発明の一実施の形態である半導体集積回路
装置の量産方法を示す半導体基板の要部断面図である。FIG. 23 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図２４】本発明の一実施の形態である半導体集積回路
装置の量産方法を示す半導体基板の要部断面図である。FIG. 24 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図２５】本発明の一実施の形態である半導体集積回路
装置の量産方法を示す半導体基板の要部断面図である。FIG. 25 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図２６】本発明の一実施の形態である半導体集積回路
装置の量産方法を示す半導体基板の要部断面図である。FIG. 26 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図２７】本発明の一実施の形態である半導体集積回路
装置の量産方法を示す半導体基板の要部断面図である。FIG. 27 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【図２８】本発明の一実施の形態である半導体集積回路
装置の量産方法を示す半導体基板の要部断面図である。FIG. 28 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating a method for mass-producing a semiconductor integrated circuit device according to an embodiment of the present invention;

【符号の説明】[Explanation of symbols]

１ 半導体基板（ウエハ） ２ 素子分離溝 ３ ｐ型ウエル ４ 酸化シリコン膜 ５ ゲート酸化膜 ６ ゲート電極 ７ ｎ型半導体領域 ８ 窒化シリコン膜 ９ 窒化シリコン膜 １０ 酸化シリコン膜 １１、１２ コンタクトホール １３ プラグ １４ ｎ型半導体領域（ソース、ドレイン） １５ 酸化シリコン膜 １６ スルーホール １７ プラグ １８ 酸化シリコン膜 １９ ＴｉＮ膜 ２０ スルーホール ２１ プラグ ２２ バリアメタル ２３ Ｒｕ膜 ２３Ａ 下部電極 ２４ 酸化シリコン膜 ２５ フォトレジスト膜 ２６ ＢＳＴ膜 ２７ Ｒｕ膜 ２８ 酸化シリコン膜 ２９ 窒化シリコン膜 ３０ 酸化シリコン膜 ３１ 配線溝 ３２ バリアメタル膜 ３３ 埋め込みＣｕ配線 １００ 洗浄装置 １０１ 処理室 １０２ ステージ １０３ ピン １０４ 駆動部 １０５ ガス供給部 １０６ 配管 １０７ 洗浄液 １０８ 洗浄槽 １０９ ノズル ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線 Reference Signs List 1 semiconductor substrate (wafer) 2 element isolation groove 3 p-type well 4 silicon oxide film 5 gate oxide film 6 gate electrode 7 n-type semiconductor region 8 silicon nitride film 9 silicon nitride film 10 silicon oxide film 11, 12 contact hole 13 plug 14 n-type semiconductor region (source, drain) 15 silicon oxide film 16 through hole 17 plug 18 silicon oxide film 19 TiN film 20 through hole 21 plug 22 barrier metal 23 Ru film 23A lower electrode 24 silicon oxide film 25 photoresist film 26 BST film 27 Ru film 28 silicon oxide film 29 silicon nitride film 30 silicon oxide film 31 wiring groove 32 barrier metal film 33 buried Cu wiring 100 cleaning device 101 processing chamber 102 stage 103 pin 104 driving unit 105 gas supply unit 106 Piping 107 Cleaning liquid 108 Cleaning tank 109 Nozzle BL Bit line C Information storage capacitance element Qs Memory cell selection MISFET WL Word line

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐伯 智則 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 菓子 未映子 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 5F043 AA22 AA26 BB18 EE22 EE23 EE33 GG04 GG10 5F083 AD10 AD42 AD48 AD49 GA25 JA06 JA13 JA14 JA15 JA37 JA38 JA39 JA40 KA20 MA03 MA06 MA17 MA20 PR01 PR03 PR05 PR07 PR29 PR40 ZA20 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Tomonori Saeki 292, Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside the Hitachi, Ltd. Production Technology Research Laboratory (72) Inventor Confectionery Mieko 292, Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Address F-term in Hitachi, Ltd. Production Technology Laboratory (reference)

Claims (30)

【特許請求の範囲】[Claims] 【請求項１】 以下の工程からなる半導体集積回路装置
の量産方法； （ａ）ウエハプロセスを流れる各ウエハに対して、遷移
金属含有膜の堆積処理を行う工程、（ｂ）前記遷移金属
含有膜が堆積された前記各ウエハに対して、そのデバイ
ス面の外縁部または裏面の前記遷移金属含有膜を除去す
る工程、（ｃ）前記遷移金属含有膜が除去された前記各
ウエハに対して、下層工程群に属する複数枚のウエハと
共用関係にあるリソグラフィ工程、検査工程または熱処
理工程を実行する工程。1. A method for mass-producing a semiconductor integrated circuit device comprising the following steps: (a) a step of depositing a transition metal-containing film on each wafer flowing through a wafer process; (b) the transition metal-containing film Removing the transition metal-containing film on the outer edge or back surface of the device surface of each of the wafers on which is deposited, and (c) forming a lower layer on each of the wafers on which the transition metal-containing film has been removed. A step of performing a lithography step, an inspection step, or a heat treatment step that is in a shared relationship with a plurality of wafers belonging to the step group. 【請求項２】 請求項１記載の半導体集積回路装置の量
産方法であって、前記遷移金属含有膜の除去は、少なく
とも前記各ウエハの前記裏面のほぼ全面について行われ
ることを特徴とする半導体集積回路装置の量産方法。2. The method for mass-producing a semiconductor integrated circuit device according to claim 1, wherein the removal of the transition metal-containing film is performed on at least substantially the entire back surface of each wafer. Mass production method for circuit devices. 【請求項３】 請求項１記載の半導体集積回路装置の量
産方法であって、前記遷移金属含有膜の除去は、少なく
とも前記各ウエハの前記デバイス面の外縁部について行
われることを特徴とする半導体集積回路装置の量産方
法。3. The method for mass-producing a semiconductor integrated circuit device according to claim 1, wherein the removal of the transition metal-containing film is performed at least on an outer edge of the device surface of each of the wafers. Mass production method for integrated circuit devices. 【請求項４】 請求項１記載の半導体集積回路装置の量
産方法であって、前記遷移金属含有膜の除去は、少なく
とも前記各ウエハの前記裏面のほぼ全面および前記デバ
イス面の外縁部について行われることを特徴とする半導
体集積回路装置の量産方法。4. The method for mass-producing a semiconductor integrated circuit device according to claim 1, wherein the removal of the transition metal-containing film is performed on at least substantially the entire back surface of each of the wafers and an outer edge of the device surface. A method for mass-producing a semiconductor integrated circuit device, comprising: 【請求項５】 請求項１記載の半導体集積回路装置の量
産方法であって、前記遷移金属は、白金族金属であるこ
とを特徴とする半導体集積回路装置の量産方法。5. The method for mass-producing a semiconductor integrated circuit device according to claim 1, wherein said transition metal is a platinum group metal. 【請求項６】 請求項５記載の半導体集積回路装置の量
産方法であって、前記遷移金属は、ルテニウムであるこ
とを特徴とする半導体集積回路装置の量産方法。6. The method for mass-producing a semiconductor integrated circuit device according to claim 5, wherein said transition metal is ruthenium. 【請求項７】 請求項１記載の半導体集積回路装置の量
産方法であって、前記遷移金属含有膜は、銅であること
を特徴とする半導体集積回路装置の量産方法。7. The method for mass-producing a semiconductor integrated circuit device according to claim 1, wherein said transition metal-containing film is made of copper. 【請求項８】 請求項１記載の半導体集積回路装置の量
産方法であって、前記遷移金属含有膜は、ペロブスカイ
ト型高誘電体または強誘電体からなるものであることを
特徴とする半導体集積回路装置の量産方法。8. The method for mass-producing a semiconductor integrated circuit device according to claim 1, wherein said transition metal-containing film is made of a perovskite-type high dielectric substance or a ferroelectric substance. Mass production method of equipment. 【請求項９】 請求項８記載の半導体集積回路装置の量
産方法であって、前記ペロブスカイト型高誘電体または
強誘電体は、ＢＳＴであることを特徴とする半導体集積
回路装置の量産方法。9. The method for mass-producing a semiconductor integrated circuit device according to claim 8, wherein said perovskite-type high-dielectric or ferroelectric is BST. 【請求項１０】 請求項１記載の半導体集積回路装置の
量産方法であって、前記遷移金属含有膜は、タンタルで
あることを特徴とする半導体集積回路装置の量産方法。10. The method for mass-producing a semiconductor integrated circuit device according to claim 1, wherein said transition metal-containing film is made of tantalum. 【請求項１１】 請求項６記載の半導体集積回路装置の
量産方法であって、前記遷移金属含有膜の除去は、ハロ
ゲン化オキソ酸を含む溶液を用いて行われることを特徴
とする半導体集積回路装置の量産方法。11. The method for mass-producing a semiconductor integrated circuit device according to claim 6, wherein the removal of the transition metal-containing film is performed by using a solution containing a halogenated oxo acid. Mass production method of equipment. 【請求項１２】 請求項１１記載の半導体集積回路装置
の量産方法であって、前記ハロゲン化オキソ酸は、オル
ト過ヨウ素酸であることを特徴とする半導体集積回路装
置の量産方法。12. The method for mass-producing a semiconductor integrated circuit device according to claim 11, wherein the halogenated oxo acid is orthoperiodic acid. 【請求項１３】 請求項１２記載の半導体集積回路装置
の量産方法であって、前記溶液は、酸性水溶液であるこ
とを特徴とする半導体集積回路装置の量産方法。13. The method for mass-producing a semiconductor integrated circuit device according to claim 12, wherein the solution is an acidic aqueous solution. 【請求項１４】 請求項１３記載の半導体集積回路装置
の量産方法であって、前記溶液は、オルト過ヨウ素酸と
硝酸を含むことを特徴とする半導体集積回路装置の量産
方法。14. The method for mass-producing a semiconductor integrated circuit device according to claim 13, wherein said solution contains orthoperiodic acid and nitric acid. 【請求項１５】 請求項１４記載の半導体集積回路装置
の量産方法であって、前記溶液におけるオルト過ヨウ素
酸の濃度は、２０ｗｔ％から４０ｗｔ％であり、硝酸の
濃度は、２０ｗｔ％から４０ｗｔ％であることを特徴と
する半導体集積回路装置の量産方法。15. The method for mass-producing a semiconductor integrated circuit device according to claim 14, wherein the concentration of orthoperiodic acid in the solution is 20 wt% to 40 wt%, and the concentration of nitric acid is 20 wt% to 40 wt%. A mass production method of a semiconductor integrated circuit device. 【請求項１６】 請求項１５記載の半導体集積回路装置
の量産方法であって、前記溶液におけるオルト過ヨウ素
酸の濃度は、２５ｗｔ％から３５ｗｔ％であり、硝酸の
濃度は、２５ｗｔ％から３５ｗｔ％であることを特徴と
する半導体集積回路装置の量産方法。16. The method for mass-producing a semiconductor integrated circuit device according to claim 15, wherein the concentration of orthoperiodic acid in the solution is 25 wt% to 35 wt%, and the concentration of nitric acid is 25 wt% to 35 wt%. A mass production method of a semiconductor integrated circuit device. 【請求項１７】 以下の工程からなる半導体集積回路装
置の量産方法； （ａ）ウエハプロセスを流れる第１の工程群に属する各
ウエハに対して、ルテニウム含有膜の堆積処理を行う工
程、（ｂ）前記ルテニウム含有膜が堆積された前記各ウ
エハに対して、そのデバイス面の外縁部または裏面の前
記ルテニウム含有膜を除去する工程、（ｃ）前記ルテニ
ウム含有膜が除去された前記各ウエハに対して、前記ウ
エハプロセスを流れる大量のウエハのうち、前記第１の
工程群と比較して、下層工程群に属するウエハ群と共用
関係にあるリソグラフィ工程、検査工程または熱処理工
程を実行する工程。17. A method for mass-producing a semiconductor integrated circuit device comprising the following steps: (a) a step of depositing a ruthenium-containing film on each wafer belonging to a first step group flowing in a wafer process; (b) A) removing the ruthenium-containing film on the outer edge or the back surface of the device surface of each of the wafers on which the ruthenium-containing film is deposited; and (c) removing the ruthenium-containing film from the respective wafers. Performing a lithography step, an inspection step, or a heat treatment step, which has a shared relationship with a wafer group belonging to a lower layer step group, compared with the first step group, among a large number of wafers flowing through the wafer process. 【請求項１８】 請求項１７記載の半導体集積回路装置
の量産方法であって、前記下層工程群における各ウエハ
に対する最高熱処理温度は、前記第１の工程群における
各ウエハに対する最高熱処理温度と比較して高いことを
特徴とする半導体集積回路装置の量産方法。18. The mass production method of a semiconductor integrated circuit device according to claim 17, wherein a maximum heat treatment temperature for each wafer in said lower step group is compared with a maximum heat treatment temperature for each wafer in said first step group. And a mass production method for a semiconductor integrated circuit device. 【請求項１９】 請求項１８記載の半導体集積回路装置
の量産方法であって、前記ルテニウム含有膜の除去は、
ハロゲン化オキソ酸を含む溶液を用いて行われることを
特徴とする半導体集積回路装置の量産方法。19. The method for mass-producing a semiconductor integrated circuit device according to claim 18, wherein the removal of the ruthenium-containing film is performed by:
A method for mass-producing semiconductor integrated circuit devices, which is performed using a solution containing a halogenated oxo acid. 【請求項２０】 請求項１９記載の半導体集積回路装置
の量産方法であって、前記ハロゲン化オキソ酸はオルト
過ヨウ素酸であることを特徴とする半導体集積回路装置
の量産方法。20. The method for mass-producing a semiconductor integrated circuit device according to claim 19, wherein the halogenated oxo acid is orthoperiodic acid. 【請求項２１】 請求項２０記載の半導体集積回路装置
の量産方法であって、前記溶液は酸性水溶液であること
を特徴とする半導体集積回路装置の量産方法。21. The method according to claim 20, wherein said solution is an acidic aqueous solution. 【請求項２２】 請求項２１記載の半導体集積回路装置
の量産方法であって、前記溶液はオルト過ヨウ素酸と硝
酸を含むことを特徴とする半導体集積回路装置の量産方
法。22. The method for mass-producing a semiconductor integrated circuit device according to claim 21, wherein the solution contains orthoperiodic acid and nitric acid. 【請求項２３】 請求項２２記載の半導体集積回路装置
の量産方法であって、前記溶液におけるオルト過ヨウ素
酸の濃度は２０ｗｔ％から４０ｗｔ％であり、硝酸の濃
度は２０ｗｔ％から４０ｗｔ％であることを特徴とする
半導体集積回路装置の量産方法。23. The method for mass-producing a semiconductor integrated circuit device according to claim 22, wherein the concentration of orthoperiodic acid in the solution is 20 wt% to 40 wt%, and the concentration of nitric acid is 20 wt% to 40 wt%. A method for mass-producing a semiconductor integrated circuit device, comprising: 【請求項２４】 請求項２３記載の半導体集積回路装置
の量産方法であって、前記溶液におけるオルト過ヨウ素
酸の濃度は２５ｗｔ％から３５ｗｔ％であり、硝酸の濃
度は２５ｗｔ％から３５ｗｔ％であることを特徴とする
半導体集積回路装置の量産方法。24. The method for mass-producing a semiconductor integrated circuit device according to claim 23, wherein the concentration of orthoperiodic acid in the solution is 25 wt% to 35 wt%, and the concentration of nitric acid is 25 wt% to 35 wt%. A method for mass-producing a semiconductor integrated circuit device, comprising: 【請求項２５】 以下の工程からなる半導体集積回路装
置の量産方法； （ａ）ウエハプロセスを流れる第１の工程群に属する各
ウエハに対して、有害遷移金属含有膜の堆積処理を行う
工程、（ｂ）前記有害遷移金属含有膜が堆積された前記
各ウエハに対して、そのデバイス面の外縁部または裏面
の前記有害遷移金属含有膜を除去する工程、（ｃ）前記
有害遷移金属含有膜が除去された前記各ウエハに対し
て、前記ウエハプロセスを流れる大量のウエハのうち、
前記第１の工程群と比較して、下層工程群に属するウエ
ハ群と共用関係にあるリソグラフィ工程、検査工程また
は熱処理工程を実行する工程。25. A method for mass-producing a semiconductor integrated circuit device comprising the following steps: (a) a step of depositing a harmful transition metal-containing film on each wafer belonging to a first process group flowing through a wafer process; (B) a step of removing the harmful transition metal-containing film on the outer edge or back surface of the device surface of each wafer on which the harmful transition metal-containing film is deposited; For each of the removed wafers, of a large number of wafers flowing through the wafer process,
A step of performing a lithography step, an inspection step, or a heat treatment step which is in common relation with the wafer group belonging to the lower layer step group as compared with the first step group. 【請求項２６】 請求項２５記載の半導体集積回路装置
の量産方法であって、前記有害遷移金属は白金族および
銅族のみからなる群から選ばれたものであることを特徴
とする半導体集積回路装置の量産方法。26. The method for mass-producing a semiconductor integrated circuit device according to claim 25, wherein said harmful transition metal is selected from the group consisting of platinum group and copper group only. Mass production method of equipment. 【請求項２７】 以下の工程からなる半導体集積回路装
置の量産方法； （ａ）ウエハプロセスを流れる第１の工程群に属する各
ウエハに対して、アルカリ土類金属含有膜の堆積処理を
行う工程、（ｂ）前記アルカリ土類金属含有膜が堆積さ
れた前記各ウエハに対して、そのデバイス面の外縁部ま
たは裏面の前記アルカリ土類金属含有膜を除去する工
程、（ｃ）前記アルカリ土類金属含有膜が除去された前
記各ウエハに対して、前記ウエハプロセスを流れる大量
のウエハのうち、前記第１の工程群と比較して、下層工
程群に属するウエハ群と共用関係にあるリソグラフィ工
程、検査工程または熱処理工程を実行する工程。27. A mass production method for a semiconductor integrated circuit device comprising the following steps: (a) a step of depositing an alkaline earth metal-containing film on each wafer belonging to a first step group flowing in a wafer process; (B) removing the alkaline earth metal-containing film on the outer edge or back surface of the device surface of each of the wafers on which the alkaline earth metal-containing film is deposited, (c) the alkaline earth For each of the wafers from which the metal-containing film has been removed, a lithography process having a shared relationship with a wafer group belonging to a lower layer process group as compared with the first process group among a large number of wafers flowing through the wafer process Performing an inspection step or a heat treatment step. 【請求項２８】 請求項２７記載の半導体集積回路装置
の量産方法であって、前記アルカリ土類金属含有膜はペ
ロブスカイト型高誘電体または強誘電体からなるもので
あることを特徴とする半導体集積回路装置の量産方法。28. The method for mass-producing a semiconductor integrated circuit device according to claim 27, wherein said alkaline earth metal-containing film is made of a perovskite-type high dielectric substance or a ferroelectric substance. Mass production method for circuit devices. 【請求項２９】 以下の工程からなる半導体集積回路装
置の量産方法； （ａ）ウエハプロセスを流れる第１の工程群に属する各
ウエハに対して、鉛含有膜の堆積処理を行う工程、
（ｂ）前記鉛含有膜が堆積された前記各ウエハに対し
て、そのデバイス面の外縁部または裏面の前記鉛含有膜
を除去する工程、（ｃ）前記鉛含有膜が除去された前記
各ウエハに対して、前記ウエハプロセスを流れる大量の
ウエハのうち、前記第１の工程群と比較して、下層工程
群に属するウエハ群と共用関係にあるリソグラフィ工
程、検査工程または熱処理工程を実行する工程。29. A method of mass-producing a semiconductor integrated circuit device comprising the following steps: (a) a step of depositing a lead-containing film on each wafer belonging to a first step group flowing in a wafer process;
(B) removing the lead-containing film on the outer edge or back surface of the device surface of each of the wafers on which the lead-containing film has been deposited; (c) each of the wafers from which the lead-containing film has been removed Performing a lithography step, an inspection step, or a heat treatment step in a shared relationship with a wafer group belonging to a lower layer step group as compared with the first step group among a large number of wafers flowing through the wafer process . 【請求項３０】 請求項２９記載の半導体集積回路装置
の量産方法であって、前記鉛含有膜はペロブスカイト型
高誘電体または強誘電体からなるものであることを特徴
とする半導体集積回路装置の量産方法。30. The method for mass-producing a semiconductor integrated circuit device according to claim 29, wherein said lead-containing film is made of a perovskite-type high dielectric substance or a ferroelectric substance. Mass production method.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060163A (en) * 2001-08-14 2003-02-28 Hitachi Ltd Method for manufacturing semiconductor integrated circuit device
US6537461B1 (en) * 2000-04-24 2003-03-25 Hitachi, Ltd. Process for treating solid surface and substrate surface
JP2003158115A (en) * 2001-08-08 2003-05-30 Agilent Technol Inc Contamination control method for buried ferroelectric device manufacturing process
KR100445790B1 (en) * 2000-02-24 2004-08-25 엔이씨 일렉트로닉스 가부시키가이샤 Process for manufacturing a semiconductor device
US7442652B2 (en) 2002-02-04 2008-10-28 Nec Electronics Corporation Method for removing contamination and method for fabricating semiconductor device
JP2018121086A (en) * 2018-05-10 2018-08-02 富士フイルム株式会社 Removing liquid for removing ruthenium deposit on substrate with ruthenium-containing film formed thereon
JPWO2020204121A1 (en) * 2019-04-02 2020-10-08
CN112792036A (en) * 2020-12-31 2021-05-14 至微半导体(上海)有限公司 System and method for recycling wafer cleaning solution in semiconductor wet process

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6613242B2 (en) 1998-10-26 2003-09-02 Hitachi Ltd Process for treating solid surface and substrate surface
KR100445790B1 (en) * 2000-02-24 2004-08-25 엔이씨 일렉트로닉스 가부시키가이샤 Process for manufacturing a semiconductor device
US6537461B1 (en) * 2000-04-24 2003-03-25 Hitachi, Ltd. Process for treating solid surface and substrate surface
US7264677B2 (en) 2000-04-24 2007-09-04 Renesas Technology Corp. Process for treating solid surface and substrate surface
KR100880109B1 (en) * 2001-08-08 2009-01-21 애질런트 테크놀로지스, 인크. Contamination control for embedded ferroelectric device fabrication processes
JP2003158115A (en) * 2001-08-08 2003-05-30 Agilent Technol Inc Contamination control method for buried ferroelectric device manufacturing process
JP2003060163A (en) * 2001-08-14 2003-02-28 Hitachi Ltd Method for manufacturing semiconductor integrated circuit device
US7442652B2 (en) 2002-02-04 2008-10-28 Nec Electronics Corporation Method for removing contamination and method for fabricating semiconductor device
JP2018121086A (en) * 2018-05-10 2018-08-02 富士フイルム株式会社 Removing liquid for removing ruthenium deposit on substrate with ruthenium-containing film formed thereon
JPWO2020204121A1 (en) * 2019-04-02 2020-10-08
WO2020204121A1 (en) * 2019-04-02 2020-10-08 東京エレクトロン株式会社 Substrate processing method and substrate processing device
JP7159456B2 (en) 2019-04-02 2022-10-24 東京エレクトロン株式会社 Substrate processing method and substrate processing apparatus
CN112792036A (en) * 2020-12-31 2021-05-14 至微半导体(上海)有限公司 System and method for recycling wafer cleaning solution in semiconductor wet process

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