JPH10222460A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】 【課題】異なるアクセス単位のメモリ間データ転送にお
いて、供給側メモリの任意のバイト位置からの任意長の
データを、格納側メモリの任意のバイト位置から始まる
エリアへ高速に転送する。 【解決手段】転送データを中断する複数のバッファ１の
それぞれにバッファ読出し制御情報を持たせ、バッファ
読出し時のシフト動作により供給側メモリと格納側メモ
リのアクセス単位の差を吸収する。また、バッファ単位
の個別の制御情報によるバッファ読出し時のシフト動作
により書込みバッファ数と読出しバッファ数に差が生じ
た場合、バッファ読出し制御情報による後続バッファの
制御を中止し、データ転送を終了する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ転送制御装置
に関し、特にアクセス単位が異なる２種類のメモリ間に
おけるデータ転送を処理するデータ転送制御装置に関す
る。

【０００２】

【従来の技術】情報処理システムにおいては、通常、メ
モリ間のデータ転送は種々な機会に行なわれている。た
とえば、図７の例では、データ転送制御装置７２に接続
された拡張記憶装置７４と主記憶装置７１間のデータ転
送を行なう為に、主記憶装置７１のデータをデータバス
７３を介してデータ転送制御装置７２が読取って内部の
バッファ７２０に一時的に格納し拡張記憶装置７４に書
き込み、或いはその逆にバッファ７２０に書込まれた拡
張記憶装置７４からのデータを主記憶装置７１に転送し
たりすることが行われる。

【０００３】一般に、高速のメモリ転送を可能とするた
めに、主記憶装置７１は複数バイト例えば４バイトや８
バイトで一つのアクセス単位（ワード等と呼ばれる）が
構成されると共にデータバス７３のデータバス幅も１単
位アクセス幅に等しくなっており、中央処理装置７０か
らはアクセス単位でデータのアクセスが可能である。従
って、データの供給側（読出し側）メモリの一つのアク
セス単位の全てのバイトを、データの格納側（書込み
側）メモリの一つのアクセス単位に全て書込む通常の転
送では、それぞれのメモリに対する１回のアクセスによ
るムーブ命令等を使用した通常の転送方法で済む。しか
し、供給側メモリのアクセス単位の途中のバイト位置か
らのデータを格納側メモリのアクセス単位の途中のバイ
ト位置からのエリアへ転送することは、通常の方法では
実現できない。

【０００４】たとえば図５（ａ）は、アクセス単位が８
バイト境界および２５６バイト境界から始まり且つ４バ
イト単位でアクセス可能なメモリ間で、８バイト境界お
よび２５６バイト境界からでなく途中のバイト位置から
データを読出し、途中のバイト位置へデータを書込む一
例を示している。このような転送を実現する方式として
は、次のような方式がある。

【０００５】すなわち、供給側および格納側のメモリの
アクセス単位を４バイト化し、中央処理装置７０の命令
によりデータ転送制御装置７２が、特定バイトのみ有効
とする部分書込み機能を使用して４バイト単位でデータ
を読出して書込む。図５（ａ）のデータ転送を行う場
合、供給側のメモリからデータを読み出すと共に格納側
メモリから格納エリアを含む供給側メモリのアクセス単
位のデータを読み出しバッファに格納する。ここで、デ
ータを格納するバッファのアクセス単位がデータ転送の
アクセス単位と同様であるとすれば、供給側メモリのア
クセス単位のデータを格納側メモリの格納開始アドレス
に合わせた位置に書き込み、格納側メモリのアクセス単
位に合わせたデータを生成する。このようにして部分的
に書き換えられたデータを再び拡張記憶装置に戻す。

【０００６】

【発明が解決しようとする課題】上記のような従来のデ
ータ転送制御装置は、４バイト転送を行なうために転送
速度が非常に遅くなり、また供給側および格納側メモリ
に対するアクセスが頻繁に行なわれデータバス７３を専
有する時間が長くなる。したがってデータバス７３を共
有している他の処理部に性能上大きな悪影響を与えると
いう欠点がある。

【０００７】また、格納側メモリの一つのアクセス単位
について２回のアクセスが必要となり、１回のメモリ間
転送で２回のメモリ間転送を行うことになり、また転送
速度は低く他の処理部に与える悪影響も少なくない。

【０００８】本発明の目的は、供給側メモリの任意のバ
イト位置からの任意長のデータを、格納側メモリの任意
のバイト位置からのエリアへ高速に転送し得るデータ転
送制御装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明のデータ転送制御
装置は、アクセス単位が異なる二種類のメモリの間でデ
ータ転送を行なうデータ転送制御装置において、データ
の供給側メモリの任意のアドレスを開始アドレスとして
順次に任意のデータ長のデータを読出し、前記任意のデ
ータ長のデータをデータの格納側メモリの任意のアドレ
スを開始アドレスとして順次に書込むようにして構成さ
れる。

【００１０】また、本発明のデータ転送制御装置におい
て、前記供給側メモリの転送開始位置および前記格納側
メモリの格納開始位置はそれぞれのメモリのアクセス単
位内の任意の最小転送バイト単位の位置にシフトされる
ようにして構成される。

【００１１】また、本発明のデータ転送制御装置は、デ
ータの供給側メモリの単位アクセス分の読出しデータを
格納する複数個のバッファと、前記バッファからのデー
タの読出しをバッファごとに制御するアドレスレジスタ
と、データの格納側メモリの格納開始位置に前記バッフ
ァに格納されたデータをシフトするシフト量を設定する
シフト制御レジスタと、前記シフト制御レジスタの指示
に従って前記バッファに格納されたデータをシフトする
シフト回路と、前記バッファから連続してデータを読出
すとき現バッファの制御情報と同一の制御情報で次バッ
ファを制御するか否かを示すフラグと、上位装置が指示
する転送データのデータ長と前記供給側メモリの転送開
始アドレスと前記格納側メモリの格納開始アドレスとに
従って前記バッファの書込みアドレスと前記シフト量と
前記フラグとを設定し，前記供給側メモリから前記バッ
ファに順次にデータを書込み，前記バッファから読出し
たデータを前記シフト量に従ってシフトして前記格納側
メモリにそのアクセス単位で順次に送出し，前記フラグ
によって次バッファの制御情報を無効とする制御回路と
を有して構成される。

【００１２】また、本発明のデータ転送制御装置におい
て、前記制御回路は供給側メモリのデータの読出しを指
示するデータ読出し制御部と、前記供給側メモリの開始
アドレスを設定する第一のレジスタと、格納側メモリへ
データの書込みを指示するデータ書込み制御部と、前記
格納側メモリの開始アドレスを設定する第二のレジスタ
と、前記第一のレジスタの内容および前記第二のレジス
タの内容に従って前記シフト量を決定する減算回路と、
転送すべきデータのバイト数を設定する第三のレジスタ
と、前記第一のレジスタの内容に従ってバッファの読出
し開始アドレスを設定するバッファリードアドレス制御
部と、前記第三のレジスタの内容に従って転送中のデー
タが最終ブロックか否かを判断する最終ブロック判定部
と、後続するバッファの制御情報を設定するフラグを生
成するフラグ生成部とを具備して構成される。

【００１３】すなわち、本発明によるデータ転送制御装
置は、供給側メモリのデータを格納するｎ個のバッファ
と、各バッファ毎に設けられたｎ個のバッファ制御情報
とによるハードウェアの動作により、供給側メモリの転
送開始位置および格納側メモリの格納開始位置が、最小
転送バイト単位のどのような位置であっても、バッファ
制御情報をもとに供給側メモリの読み出しデータを所望
のアドレス位置から前記バッファに書き込み、該バッフ
ァ制御情報より定められたシフト量に従いデータをシフ
トして読み出すことによって転送開始位置と格納開始位
置の差分を吸収する。また、前記バッファの読みだし時
のシフト動作により書き込みバッファ数と読みだしバッ
ファ数に差が生じた場合、バッファ単位に設けた読みだ
し制御情報中の後続バッファ制御無効化指示により後続
バッファの制御を中止し、先行するバッファ読み出し制
御情報により後続バッファの読み出し制御を行うことに
よって余計なバッファ操作を削除する。したがって、格
納側メモリの不要なアクセスをすること無く、供給側メ
モリの最小転送単位の転送開始位置から任意の最小転送
単位長のデータを、格納側メモリの最小転送単位の格納
開始位置からのエリアへ転送する事が可能となる。

【００１４】

【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。

【００１５】図１は本発明の実施の一形態を示すブロッ
ク図である。同図において、本発明によるデータ転送制
御装置１０は、バッファ１，レジスタ２，レジスタ３，
アドレスレジスタ４，シフト制御レジスタ５，シフト回
路６，フラグ７，および制御回路８で構成され、たとえ
ば図７における制御部７２１中に組込まれ、制御部７２
１の他の部分で構成される主制御部から必要な情報が設
定され、また起動されることにより動作を開始する。こ
こで供給側メモリのアクセス単位は２５６バイト，格納
側メモリのアクセス単位は８バイトであり、メモリ間の
最小転送単位は４バイトであるとする。

【００１６】バッファ１は３２バイト×２５６ワードで
構成され、供給側メモリから読み出されたデータを格納
する。そして２５６バイト容量を１単位として制御され
る。このバッファ１には、主制御部から与えられた格納
メモリ先頭アドレスを含む２５６バイト境界から２５６
バイトの連続したデータが格納される。

【００１７】レジスタ２はバッファ１のライトデータレ
ジスタである。

【００１８】アドレスレジスタ４は、バッファ１のリー
ドアドレスレジスタである。その上位３ビットは３２バ
イト×８ワードを１単位として構成される複数のバッフ
ァのバッファ番号であり、下位３ビットは１単位として
構成されるバッファの読みだし開始アドレスである。ア
ドレスレジスタ４の下位３ビットの読みだし開始アドレ
スは該レジスタにより指定されたワード数だけ連続アド
レスを生成する。

【００１９】シフト回路６は、バッファ１に格納された
２５６バイト単位のデータを、シフト制御レジスタ５に
設定された値に対応するシフト量だけ４バイト単位にシ
フトして読み出す。図２にこのシフト制御レジスタ５に
設定される値に対応してシフト回路６がどのようにシフ
トしてバッファのデータを読み出すかを示す。

【００２０】レジスタ３はシフト回路６の出力を一時格
納し、格納側メモリへ書込む為の３２バイトのレジスタ
である。そして格納側メモリのアクセス単位である８バ
イト単位に順次格納側メモリにデータを転送する。

【００２１】アドレスレジスタ４の下位３ビットには、
供給側メモリの供給開始アドレスおよび格納側メモリの
格納開始アドレスから一義的に定まる情報が保持され
る。すなわち、アドレスレジスタ４の下位３ビットは供
給側メモリの供給開始アドレスの２５６バイト境界内３
２バイト境界アドレスが指定される。図３に供給側メモ
リの供給開始アドレス，格納側メモリの格納開始アドレ
スに応じてシフト制御レジスタ５にどのような値が設定
されるかを示す。換言すれば、図３（ａ）に示すバッフ
ァ内のデータが図３（ｂ）に示すようにシフト量に応じ
てシフト回路から送出される。

【００２２】フラグ７は、３２バイト×８ワードを１単
位とするバッファの読み出し時のシフト動作により書き
込みバッファ数と読み出しバッファ数に差が生じた場
合、一連のバッファ単位に生成される制御情報にたいし
て後続バッファの制御の中止を示す。そのとき該フラグ
より先行するバッファ読み出し制御情報により後続バッ
ファの読み出し制御を行う。

【００２３】制御回路８は、上位制御部から転送すべき
データ長，供給開始アドレス，格納開始アドレスが設定
されて起動されると、本データ転送制御装置１０の制御
を開始する。

【００２４】図４は上記の制御回路８の詳細を示すブロ
ック図である。同図において、制御回路８は、供給側メ
モリに対するデータ読出し制御を行なうデータ読出し制
御部４１，格納側メモリに対するデータ書込み制御を行
なうデータ書込み制御部４２，格納側アドレスが設定さ
れるレジスタ４３，供給側アドレスが設定されるレジス
タ４４，後続バッファの制御を無効化するフラグ７の値
を決定するフラグ生成部４５，シフト制御レジスタ５の
値を決定する為の減算回路４６，転送バイト数が設定さ
れるレジスタ４７，レジスタ４７に保持されたバイト数
に従い一単位のバッファ読出しワード数を決定しこの読
みだしワード数と供給側メモリの供給開始アドレスから
決定される一単位のバッファ読出し開始ワードからバッ
ファリードアドレスを決定する一単位のバッファリード
アドレス制御部４８，レジスタ４７に保持されたバイト
数が２５６バイト以下か否かを検出する最終ブロック判
定部４９，一単位に区切られたバッファを管理するバッ
ファ管理部５０を含んでいる。

【００２５】まず、メモリ間転送に先立って上位制御部
からレジスタ４７に転送バイト数が，レジスタ３に供給
側メモリの開始アドレスが，レジスタ４４に格納側メモ
リの開始アドレスがそれぞれ設定され、その後、制御回
路８が起動される。

【００２６】減算回路４６は５ビットの減算回路であ
り、図２からもわかるように供給開始アドレスの３２バ
イト境界内アドレスである下位５ビットから格納開始ア
ドレスの８バイト境界内アドレスである下位３ビットを
減算してバッファ読出し時のシフト量を決定し、シフト
制御レジスタ５へ設定すべき値を出力する。

【００２７】フラグ生成部４５は、転送バイト数が設定
されるレジスタ４７の値と，一単位のバッファ読出し開
始ワードを示す供給開始アドレス２５６バイト境界内３
２バイト境界アドレスである下位６ビット目から３ビッ
トの値と，減算回路４６により生成されたバッファ読出
しシフト量とからフラグ値を決定する。すなわち、最終
ブロック判定部４９により最終ブロックであると判定さ
れたならば、転送バイト数が保持されているレジスタ４
７の値と供給開始アドレス２５６バイト境界内３２バイ
ト境界アドレスとを加算し、さらにシフト量を減算した
値が２５６バイトであったならばフラグ７へ設定される
べき値を出力する。

【００２８】バッファリードアドレス制御部４８は一単
位のバッファ読出し開始ワードから順に８ワードの読出
しを実行するリードアドレスの生成を行なう。そして最
終ブロック判定部４９により最終ブロックが検出された
ならば、レジスタ４７に保持されている残転送バイト数
から最終ブロックの読出しワード数を算出し、最終ブロ
ックのリードアドレスの生成を行ない、アドレスレジス
タ４の下位３ビットに設定されるべき値を出力する。

【００２９】バッファ管理部５０は、レジスタ４４に設
定された供給側開始アドレス，レジスタ４３に設定され
た格納側開始アドレス，およびレジスタ４７に設定され
た転送サイズから、そのデータ転送におけるバッファ数
を求め、使用バッファの管理を行い、アドレスレジスタ
４の上位３ビットに設定されるべき値を出力する。

【００３０】次に、上記のデータ転送制御装置１０の動
作について説明する。

【００３１】図５はフラグ７の値が０、即ち一単位で定
められたバッファの使用方法において、供給側メモリか
らの書込みバッファ数と格納側メモリへデータ転送する
為の読出しバッファ数に差が生じない場合の例を示す。
また、図６はフラグ７の値が１、即ち供給側メモリから
の書込みバッファ数と格納側メモリへデータ転送する為
の読出しバッファ数に差が生じ、次バッファ制御を無効
化する場合の例を示している。

【００３２】なお、図５では転送バイト数が３２０バイ
ト（０ｘ１４０）、図６では転送バイト数が２５６バイ
ト（０ｘ１００）である。いずれも供給開始アドレスＳ
ＳＡは２８４バイト（０ｘ１５Ｃ）、格納開始アドレス
ＳＤＡは２５６バイト（０ｘ１００）である。さらに、
図５（ａ）および図６（ａ）は供給側メモリおよび格納
側メモリのアクセス単位を示し、各アクセス単位中に記
述されたＡ０〜Ｌ６は４バイトのデータである。

【００３３】図５（ａ）は、供給側メモリのアクセス単
位ＷＳ１の供給開始アドレス２８４バイトの８バイトデ
ータｄ１から転送サイズ３２０バイトのデータを、格納
側メモリの格納開始アドレス２５６バイトから転送サイ
ズ３２０バイトのエリアへ転送する場合を示している。

【００３４】上位制御部から制御回路８が起動される
と、設定された供給開始アドレスおよび格納開始アドレ
スに従い指定の転送サイズのデータ転送が開始される。
まず、データ読出し制御部４１は上位制御部から設定さ
れた供給開始アドレスおよびバッファ管理部５０から指
定されたバッファ番号に従い、供給側メモリの読出しデ
ータを保持する。

【００３５】ここで、供給側メモリのアクセス単位は２
５６バイトであるので、レジスタ４４に設定された供給
開始アドレスの２５６バイト境界アドレス（この場合ア
ドレスは２５６バイト）から、レジスタ４４に設定され
た供給開始アドレス（この場合２８４バイト）にレジス
タ４７に設定された転送サイズ（この場合３２０バイ
ト）が加算された供給側メモリのアドレス（この場合、
２８４バイト＋３２０バイト）を含むデータが、供給側
メモリから２５６バイト単位で読みだされる。すなわ
ち、図５（ａ）に示すＷＳ１およびＷＳ２に相当するワ
ードが順次読出され、図５（ｂ）に示すバッファ番号ｎ
およびｎ＋１に保持される。

【００３６】使用バッファは予めバッファ管理部５０に
より確保が行われ、供給開始アドレスと転送サイズから
決定された連続した２つのバッファ番号で指定される。
ここで、バッファの書込みは２５６バイト単位で行われ
るが、同様にバッファの読出しも２５６バイト単位で制
御される。上記のように供給側メモリから読み出された
ＷＳ１およびＷＳ２に対し、格納側メモリに書き込むデ
ータはＢＷＳ１およびＢＷＳ２で表され、バッファを読
出す制御単位も２となり、フラグ７の値は０である。

【００３７】次に、データ書込み制御部４２は格納側メ
モリへの書込みを行なう為のバッファ読出しを行なうバ
ッファ制御情報を生成する。まず、レジスタ４４に設定
された供給側開始アドレスから、バッファリードアドレ
ス制御部４８により有効転送データが保持されているバ
ッファリード開始アドレス下位３ビットＢＳＡを求め
る。

【００３８】バッファリード開始アドレス上位３ビット
は供給側メモリからのデータを読出す際に求められた一
単位に分割されたバッファ番号ＢＮＯを示し、バッファ
管理部５０により書込みバッファ番号として出力された
値が保持される。すなわち、図５（ｂ）に示すようにア
ドレスレジスタ４に設定される値はＢＮＯ＋ＢＳＡとな
る。このバッファ番号が設定されるタイミングは、シフ
ト制御レジスタ５に値が設定されるタイミングと同等で
ある。

【００３９】このバッファの１ワードは３２バイトで構
成されているので、ＢＳＡは供給側開始アドレスの２５
６バイト境界内アドレスを１ワードのバイト数３２で割
った値である。この場合、ＢＮＯは任意、ＢＳＡは上位
制御部からレジスタ４３に事前に設定される供給側開始
アドレスＳＳＡの下位１バイトが０００１１１００であ
ることから、バッファリードアドレス制御部４８により
バッファ読出し開始ワード値−０が出力される。ここ
で、ＢＳＡは１バッファ読出し単位の２５６バイトに対
し３２バイト単位のポインタを表している。

【００４０】次に、供給側開始アドレスと格納側開始ア
ドレスの差分からバッファ読出し時のシフト量ＢＳＰを
決定する。ＢＳＰはＢＳＡに対し、１ワード当たりのバ
ッファリードポインタを表し、レジスタ４４の供給側ア
ドレスの３２バイト境界内アドレスで与えられ、データ
転送単位の最小単位が４バイトであるとすると、４バイ
ト単位のシフト量として求められる。格納側メモリのア
クセス単位は８バイトであるので、格納側開始アドレス
が４バイト境界で与えられた場合、減算回路４６により
その差分が吸収される。この場合、供給側開始アドレス
ＳＳＡの下位５ビットは１１１００（供給開始アドレス
３２バイト境界内アドレス）を４で割った値７，格納側
開始アドレスＤＳＡの下位３ビットは０００（格納側ア
ドレス８バイト境界内アドレス）を４で割った値０であ
り、図２から４バイト単位のシフト量ＢＳＰは７とな
る。

【００４１】求められたバッファリード開始アドレスＢ
ＳＡおよび４バイト単位のシフト量ＢＳＰは各々アドレ
スレジスタ４およびシフト制御レジスタ５に設定され、
一単位のバッファサイズである２５６バイトの制御デー
タとして使用される。

【００４２】図５（ｂ）に示すようにＢＳＡとＢＳＰか
らバッファの読出し処理が開始され、最初の３２バイト
がシフト制御レジスタ５に設定された値に従いシフト回
路６によりシフトされ、レジスタ３に格納される。この
時、レジスタ３に格納される３２バイトのデータはバッ
ファ１ワードに跨り読出されるが、シフト制御レジスタ
５の値からバッファリードアドレス制御部４８により２
ワード目のアドレスが生成され、２ワード間に跨った連
続３２バイトのデータをバッファから読出す。但し、シ
フト量が０の場合、２ワードに跨らずに読出しが可能な
ためアドレスのインクリメントは行なわれない。

【００４３】以降、８回の読みだしが行なわれ一単位の
バッファ（２５６バイト）の読出しが完了し、バッファ
管理部５０にバッファの解放指示を行い、次のバッファ
の読出し制御に移行する。ここで、フラグ７の値が０
で、且つ、最終ブロック判定部４９において最終ブロッ
クと判定されたならば、レジスタ４７に設定されている
残りの転送サイズからバッファ読出しワード数を算出
し、算出されたワード数だけ読出しを行いバッファの解
放を行う。

【００４４】図６（ａ）は、供給側メモリのアクセス単
位ＷＳ１の供給開始アドレス２８４バイトの８バイトデ
ータｄ１から転送サイズ２５６バイトのデータを、格納
側メモリの格納開始アドレス２５６バイトから転送サイ
ズ２５６バイトのエリアへ転送する場合を示している。

【００４５】上位制御部から制御回路８が起動される
と、設定された供給開始アドレスおよび格納開始アドレ
スに従い指定の転送サイズのデータ転送が開始される。
まず、図５と同様に供給開始アドレスから指定の転送サ
イズのデータ読出し、図６（ａ）のＷＳ１およびＷＳ２
に相当するワードが順次読出され、バッファ番号ｎおよ
びｎ＋１の２つのバッファに保持される。ここで、バッ
ファの読出しも２５６バイト単位で制御されるが、供給
側メモリから読出されたＷＳ１およびＷＳ２に対し、格
納側メモリに書込むデータはＢＷＳ１で表され、バッフ
ァを読出す制御単位を１つ求めれば、バッファからの読
出しが終了する。したがって、書込みバッファ数と読出
しバッファ数に差分が生じ、フラグ７の値は１となる。

【００４６】次に、データ書込み制御部４２は図５の場
合とまったく同様にして格納側メモリへの書込みを行な
う為のバッファ読出しを行なうバッファ制御情報を生成
する。上記のようにして求められたバッファ制御情報に
より８回の読出しが行なわれ一単位のバッファ（２５６
バイト）の読出しが完了する。そしてバッファ管理部５
０にバッファの解放指示を行い、最終ブロック判定部４
９において最終ブロックと判定されるまで、次のバッフ
ァの読出し制御に移行して行く。

【００４７】ここでフラグ７の値が１であるので、図６
（ｂ）に示すように、書込み時の最終バッファ番号の読
出しを待たずに転送データの読出しが完了する。したが
って、フラグ７により最終バッファの読出しが無効化さ
れバッファの解放を行う。

【００４８】以上、本発明の実施の形態について具体的
に説明したが、本発明はこれのみに限定されるものでは
ない。たとえば、データ転送制御装置１０内に設けた一
単位に定められたバッファの構成を供給側メモリおよび
格納側メモリのアクセス単位に合わせて変更する事もで
きる。また、制御回路８に付加した供給アドレス，格納
アドレス，および転送バイト数の管理、並びにデータ読
出しおよび書込み機能を上位制御部側に持たせる構成に
することもできる。

【００４９】

【発明の効果】以上、詳細に説明したように、本発明に
よるデータ転送制御装置は供給側メモリおよび格納側メ
モリのそれぞれのアクセス単位の差を、バッファの書込
みおよび読出しを制御することによって吸収しているの
で、供給側メモリの任意のバイト位置からの任意長のデ
ータを格納側メモリの任意のバイト位置からのエリアへ
高速に転送することができる。したがって、メモリを共
有する他の処理装置への影響を最小限に抑えることがで
きる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態を示すブロック図。

【図２】転送データ格納時のシフト量を示す説明図。

【図３】バッファとシフト量の関係を示す説明図。

【図４】制御回路の細部を示すブロック図。

【図５】本発明の動作例を示す説明図。

【図６】本発明の他の動作例を示す説明図。

【図７】メモリ間データ転送の例を示すブロック図。

【符号の説明】

１ バッファ ２，３ レジスタ ４ アドレスレジスタ ５ シフト制御レジスタ ６ シフト回路 ７ フラグ ８ 制御回路 １０ データ転送制御装置 ４１ データ読出し制御部 ４２ データ書込み制御部 ４３，４４，４７ レジスタ ４５ フラグ生成部 ４６ 減算回路 ４８ バッファリードアドレス制御部 ４９ 最終ブロック判定部 ５０ バッファ管理部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 アクセス単位が異なる二種類のメモリの
   間でデータ転送を行なうデータ転送制御装置において、
   データの供給側メモリの任意のアドレスを開始アドレス
   として順次に任意のデータ長のデータを読出し、前記任
   意のデータ長のデータをデータの格納側メモリの任意の
   アドレスを開始アドレスとして順次に書込むことを特徴
   とするデータ転送制御装置。
2. 【請求項２】 請求項１記載のデータ転送制御装置にお
   いて、前記供給側メモリの転送開始位置および前記格納
   側メモリの格納開始位置はそれぞれのメモリのアクセス
   単位内の任意の最小転送バイト単位の位置にシフトされ
   ることを特徴とするデータ転送制御装置。
3. 【請求項３】 アクセス単位が異なる二種類のメモリの
   間でデータ転送を行なうデータ転送制御装置において、
   データの供給側メモリの単位アクセス分の読出しデータ
   を格納する複数個のバッファと、前記バッファからのデ
   ータの読出しをバッファごとに制御するアドレスレジス
   タと、データの格納側メモリの格納開始位置に前記バッ
   ファに格納されたデータをシフトするシフト量を設定す
   るシフト制御レジスタと、前記シフト制御レジスタの指
   示に従って前記バッファに格納されたデータをシフトす
   るシフト回路と、前記バッファから連続してデータを読
   出すとき現バッファの制御情報と同一の制御情報で次バ
   ッファを制御するか否かを示すフラグと、上位装置が指
   示する転送データのデータ長と前記供給側メモリの転送
   開始アドレスと前記格納側メモリの格納開始アドレスと
   に従って前記バッファの書込みアドレスと前記シフト量
   と前記フラグとを設定し，前記供給側メモリから前記バ
   ッファに順次にデータを書込み，前記バッファから読出
   したデータを前記シフト量に従ってシフトして前記格納
   側メモリにそのアクセス単位で順次に送出し，前記フラ
   グによって次バッファの制御情報を無効とする制御回路
   とを有することを特徴とするデータ転送制御装置。
4. 【請求項４】 請求項３記載のデータ転送制御装置にお
   いて、前記制御回路は供給側メモリのデータの読出しを
   指示するデータ読出し制御部と、前記供給側メモリの開
   始アドレスを設定する第一のレジスタと、格納側メモリ
   へデータの書込みを指示するデータ書込み制御部と、前
   記格納側メモリの開始アドレスを設定する第二のレジス
   タと、前記第一のレジスタの内容および前記第二のレジ
   スタの内容に従って前記シフト量を決定する減算回路
   と、転送すべきデータのバイト数を設定する第三のレジ
   スタと、前記第一のレジスタの内容に従ってバッファの
   読出し開始アドレスを設定するバッファリードアドレス
   制御部と、前記第三のレジスタの内容に従って転送中の
   データが最終ブロックか否かを判断する最終ブロック判
   定部と、後続するバッファの制御情報を設定するフラグ
   を生成するフラグ生成部とを具備することを特徴とする
   データ転送制御装置。