JP4327144B2 - Ｐｌｌ回路におけるアクティブフィルタ。 - Google Patents

Description

本発明はＰＬＬ（フェーズ・ロックド・ループ）回路において用いられるループフィルタとしてのローパスフィルタに関し、さらに詳しくはこのローパスフィルタを構成する静電容量の値を小さくすることによってＰＬＬ回路を搭載するチップの微小化を実現するとともに、フィルタとしての特性の微調整を可能とするアクティブフィルタに関する。

ＰＬＬ（フェーズ・ロックド・ループ、位相同期ループ）回路は、例えばテレビ受信機の同期信号発生回路、ＦＭ放送のステレオ復調回路などの各種の民生機器を始めとして、業務用の衛星通信機器や測定器などで、同期信号検出、あるいは信号復調などに広範囲に利用されている。

本発明は、ＰＬＬ回路の内部の位相比較器によるリファレンス信号と電圧制御発振器の出力信号との位相差の検出結果に応じたチャージポンプ回路からの電流に対応して、電圧制御発振器の入力電圧における高周波成分を除去するためのローパスフィルタに関するものである。

近年、携帯電話を始めとする通信端末機器の小型化に伴い、ＰＬＬ回路を搭載するモジュールの微小化の要求が強まっている。そのような微小化のためには、ＰＬＬ回路をチップ内に内蔵化する必要があるが、ＰＬＬ回路を構成するローパスフィルタの微小化は困難であるという問題点がある。このようなフィルタとして従来型のパッシブフィルタを用いると、比較的大きな値の静電容量や抵抗を必要とし、従来型のパッシブフィルタをチップ内にそのまま内蔵化すると、チップの面積が大きくなってしまうという問題点がある。

図１０は、従来型のパッシブフィルタの構成例である。パッシブフィルタ１００は、チャージポンプ回路からの入力に対して、静電容量Ｃ_１１０２、および抵抗Ｒ_２１０３と静電容量Ｃ_２１０４との直列回路がアースとの間に並列に接続され、またチャージポンプからの入力とパッシブフィルタ１００の出力端子との間に抵抗Ｒ_３１０５、パッシブフィルタ１００の出力端子とアースとの間に静電容量Ｃ_３１０６が接続された形式となっている。

このパッシブフィルタ１００には、概念的に電流源１１０、２つのスイッチ１１１、１１２、および電流源１１３によって構成されるチャージポンプ回路が接続されている。このチャージポンプ回路は、ＰＬＬ回路内で、その前段にある位相比較器によるリファレンス信号と電圧制御発振器の出力信号との位相差に応じて、例えば基準信号の位相の方が進んでいる場合には、電流源１１０、スイッチ１１１によってパッシブフィルタ側に充電電流を流し（チャージ）、逆に基準信号の位相の方が遅れている場合には、スイッチ１１２と電流源１１３とによってパッシブフィルタ側からの放電電流を吸い出す（ポンプ）動作を実行することによって、パッシブフィルタ１００の後段にある電圧制御発振器に対する入力電圧を制御するものである。

図１０のパッシブフィルタは、いわゆる３次のフィルタであり、ＰＬＬ回路用のフィルタとしては好適なものであるが、このパッシブフィルタ１００をそのままチップに内蔵化すると、特に静電容量の面積が大きくなり、チップのレイアウトが困難になるという問題点がある。またこのパッシブフィルタ１００においては、各回路素子の値は一般に単一のアプリケーションに対して最適化され、フィルタの特性を調整することはできず、例えば周波数の異なる他のアプリケーションに利用することは困難であるという問題点もあった。

このようなＰＬＬ回路に関する従来技術としての特許文献１では、位相比較器から出力される位相誤差信号に対する出力電流の線形性を保持するとともに、位相比較器との接続に特別な回路を必要とせずに、リファレンスリークを低減することができるチャージポンプ回路が開示されている。

次に特許文献２では、電源が供給されてから動作が安定状態になるまでの時間だけ、ＰＬＬがロック状態である時の平均的な電圧をＰＬＬのＶＣＯ（電圧制御発振器）に供給することによって、ＰＬＬシンセサイザの起動時における突入電流を抑え、低消費電力を実現するＰＬＬシンセサイザが開示されている。

しかしながらこのような従来技術を用いても、従来型のパッシブ・ローパスフィルタでは、特に静電容量の値が大きいため、ローパスフィルタをチップに内蔵化することは困難であり、また従来型のパッシブフィルタが単一のアプリケーションのみにしか利用できないという問題点を解決することもできなかった。
特開平１１−６８５６０号 「ＰＬＬ周波数シンセサイザおよびチャージポンプ回路」 特許第２９１９３２１号 「ＰＬＬシンセサイザ」

本発明の課題は、上述の問題点に鑑み、ＰＬＬ回路の内部のローパスフィルタを構成する回路素子、特に静電容量の値を小さくすることによってローパスフィルタをチップに内蔵化可能とするとともに、回路素子の値を変更することなく、フィルタの特性の微調整を可能にすることである。

図１は、本発明のアクティブフィルタの原理構成ブロック図である。同図は位相比較器の後段側に、２つのチャージポンプ回路２、３を備えるＰＬＬ回路内のアクティブフィルタ１の原理構成ブロック図である。

アクティブフィルタ１は、２つのチャージポンプ回路２、３のうちの一方、すなわち第１のチャージポンプ回路２の出力とアースとの間に接続される第１の回路要素４と、他方のチャージポンプ回路、すなわち第２のチャージポンプ回路３の出力とアースとの間に接続される第２の回路要素５と、第１の回路要素４の両端の電圧と、第２の回路要素５の両端の電圧とを加算する電圧加算器６とを備える。

ここで第１の回路要素４は、例えば静電容量と抵抗との並列回路であり、第２の回路要素５は１つの静電容量である。
発明の実施の形態においては、位相比較器の後段側に、３つ以上のチャージポンプ回路を備え、３つ以上のチャージポンプ回路のうちの２つを前述の第１のチャージポンプ回路と第２のチャージポンプ回路として用いることによって、２つのチャージポンプ回路の出力する電流の比を変化可能とするアクティブフィルタを実現することもできる。

以上のように本発明によれば、ＰＬＬ回路の内部のローパスフィルタ（ループフィルタ）として、電圧加算器を備えるアクティブフィルタが用いられる。またチャージポンプ回路を３つ以上備えておき、２つのチャージポンプ回路を選択して用いることによって、２つのチャージポンプ回路の出力する電流の比を変化可能とすることもできる。

本発明によれば、ＰＬＬ回路内のローパスフィルタとして電圧加算器を備えるアクティブフィルタを用いることによって、従来型のパッシブフィルタと比較してフィルタを構成する回路素子、特に静電容量の値を小さくすることが可能となり、フィルタのチップ内蔵化が容易となる。

図２は、本発明のアクティブフィルタが用いられるＰＬＬ回路の全体構成図である。同図において、ＰＬＬ回路は基準信号（リファレンス信号）が入力される分周器１０、ＰＬＬ回路の出力信号を生成するための電圧制御発振器（ＶＣＯ）１５の出力が入力される分周器１１、分周器１０の出力としての周波数ｆ_１の信号（以下、信号ｆ_１と略称する）と分周器１１の出力としての信号ｆ_２とが入力され、信号ｆ_１とｆ_２との位相差を検出する位相比較器１２、位相比較器１２の位相比較結果に応じて、基本的にはローパスフィルタ（ＬＰＦ）に対して充電電流を与えるチャージポンプ回路１３、チャージポンプ回路１３の出力のうちの高周波成分をカットするローパスフィルタ（ループフィルタ）１４、ローパスフィルタ１４の出力によって発振周波数が制御される電圧制御発振器（ＶＣＯ）１５によって構成されている。

本発明のアダプティブフィルタは、図２のローパスフィルタ（ＬＰＦ）１４に相当する。位相比較器１２は２つの信号ｆ_１とｆ_２との位相差を検出し、例えば信号ｆ_１の位相が信号ｆ_２の位相より進んでいる場合には、チャージポンプ回路１３に対してＬＰＦ１４に対する充電電流を流させるように制御する。また逆に信号ｆ_１の位相が信号ｆ_２の位相より遅れている場合には、チャージポンプ回路１３がＬＰＦ１４の内部に蓄えられている電荷をポンプする、すなわちディスチャージさせるように、チャージポンプ回路１３を制御する。

図３は、チャージポンプ回路１３の構成例を示す。本実施形態においては、基本的に２つのチャージポンプ回路が用いられるが、その２つのチャージポンプ回路の構成は同様であり、例えばＭＯＳトランジスタの面積などを変化させることによって、ＬＰＦ１４側へのチャージ電流、またはＬＰＦ１４からのディスチャージ電流を変化させた２つのチャージポンプ回路が用いられる。

図３において位相比較器１２は、例えば基準信号の分周器１０による分周後の信号ｆ_１の位相が、ＶＣＯ１５の出力信号の分周器１１による分周後の信号ｆ_２の位相より進んでいる場合には、信号φ_ＣとしてＰ型ＭＯＳトランジスタ１７をオンさせるための電圧“Ｈ”をある時間だけ出力し、その結果Ｐ型トランジスタ１７がオンすることによって、電源電圧ＶＤＤ側からＬＰＦ１４側にチャージ（充電）電流Ｉ_Ｐが流れる。

逆に信号ｆ_１の位相が信号ｆ_２の位相より遅れている場合には、位相比較器１２はＮ型トランジスタ１８をオンさせるために信号φ_Ｄをある時間だけ“Ｌ”とし、その結果Ｎ型トランジスタ１８がオンし、ＬＰＦ１４側に蓄えられた電荷がディスチャージ（放電）電流としてＬＰＦ１４からＮ型トランジスタ１８を介してアース側に流れることになる。

図４は、本実施形態におけるアクティブフィルタの構成例である。同図においてアクティブフィルタ１９に対しては、アクティブフィルタ１９側に対する充電電流としてＩ_ＰとαＩ_Ｐとの、それぞれ一定電流を流す２つのチャージポンプ回路が接続されている。ここでαは２つのチャージポンプ回路の電流値の比を表すものであり、例えばαは“１”より小さいものとする。

充電電流Ｉ_Ｐを流すチャージポンプ回路は、図３のＰ型トランジスタ１７に相当する電流源２０とスイッチ２１、およびＮ型トランジスタ１８に相当するスイッチ２２と電流源２３によって構成されている。またαＩ_Ｐを流すチャージポンプ回路は同様にＰ型トランジスタ１７に相当する電流源２６とスイッチ２７、Ｎ型トランジスタ１８に相当するスイッチ２８と電流源２９とによって構成されている。

アクティブフィルタ１９は、充電電流Ｉ_Ｐを流すチャージポンプ回路の出力とアースとの間に接続されている並列の抵抗Ｒ_２２４と静電容量Ｃ_２２５、充電電流αＩ_Ｐを流すチャージポンプ回路の出力とアースとの間に接続されている静電容量Ｃ_１３０、ボルテージアダー３２、ボルテージアダー３２の出力とアクティブフィルタ１９の出力端子との間に接続されている抵抗Ｒ_３３３、およびアクティブフィルタ１９の出力端子とアースとの間に接続されている静電容量Ｃ_３３４を備えている。そしてボルテージアダー３２に対する２つの入力としては、２つのチャージポンプ回路の出力が接続される形式となっている。

図４のアクティブフィルタ１９を、従来例としての図１０のパッシブフィルタと比較すると、ボルテージアダー３２の後段側、すなわち抵抗Ｒ_３３３と静電容量Ｃ_３３４とによって構成されるフィルタ（アディショナルフィルタ）の部分の構成は同じであり、ボルテージアダー３２までの構成が本実施形態に特有の構成である。このように２つのチャージポンプ回路の出力を利用したアクティブフィルタ１９を用いることによって、後述するように図１０で説明したパッシブフィルタの従来例と同一の特性を、より小さい値を持つ静電容量によって実現することが可能となる。

また２つのチャージポンプ回路における充電電流の値の比を示すαの値を変化させることによって、同一の回路定数を用いてもフィルタの特性を調整することが可能となり、プロセスのばらつきに対応し、また異なるアプリケーションにフィルタをフィッティングさせることも可能となる。

この電流比αの値を変化させるためには、図５に示すように、位相比較器１２の後段にあらかじめＰ−ＭＯＳ５１、５２、Ｎ−ＭＯＳ５３、５４から成る２つ以上の電流値の異なるチャージポンプ回路を備えておき、その内１つのチャージポンプ回路をスイッチ６１、６２、６３、６４から成る制御回路で選択するように、図４の電流Ｉ_２を流すチャージポンプ回路を変更すればよい。

このような静電容量の値の低減や、フィルタの特性調整について説明するために、アクティブフィルタの伝達関数を計算し、例えば静電容量Ｃ_１の値が、２つのチャージポンプ回路の電流比αの設定によって変化可能であることについて説明する。

まず図４で上側のチャージポンプ回路からの電流をＩ_１（＝Ｉ_Ｐ）、下側のチャージポンプ回路からの電流をＩ_２（＝αＩ_Ｐ）とし、ボルテージアダー３２への入力電圧Ｖ_１、Ｖ_２を求め、その和としてボルテージアダー３２の出力電圧Ｖ_Ｃを求める。

これにＩ_２＝αＩ_１を代入して

そこでＩ_１からＶ_Ｃまでの伝達関数は

後段のアディショナルフィルタの伝達関数を乗算することにより、アクティブフィルタ全体の伝達関数Ｆ（ｓ）は次式で与えられる。

この伝達関数Ｆ（ｓ）と図１０におけるパッシブフィルタの伝達関数とを比較する。前述のようにアディショナルフィルタの部分は同じであり、その前の部分（Ｃ_１とＲ_２−Ｃ_２直列回路との並列回路）の伝達関数は次式となる。

そこで

とおくことにより、アディショナルフィルタを追加した時の伝達関数は、定数の値は異なるものの、Ｆ（ｓ）と同一形式の関数となる。従って本発明のアクティブフィルタは、図１０のパッシブフィルタと比較して、フィルタとして同様の性能、効果を持つものとなる。

ここでアクティブフィルタの伝達関数Ｆ（ｓ）とＰＬＬ回路の全体のオープンループ伝達関数とを関連させて静電容量Ｃ_１の値を求めるために、図６のＰＬＬ回路の詳細構成を用いてＰＬＬ回路のオープンループ伝達関数Ｇ（ｓ）を求めることにする。

図６においては、周波数を位相角に変換した後に位相比較を行うために、２つのｆ／θ変換器４１、４６が用いられ、リファレンス周波数ｆ_ｒと、ＶＣＯ４５から出力される信号の周波数ｆ_ＶＣＯはそれぞれ位相角θに変換され、必要に応じて分周された後に位相比較器４２によって比較される。ここでこの変換に用いられる周波数ｆと位相角θとの関係は次式によって与えられる。なお、図６ではＰＬＬのロック状態においてＮ_ｆｒの周波数の信号がＶＣＯ４５から出力されるものとする。

図６におけるループフィルタ４４は本発明のアクティブフィルタに相当し、その伝達関数はブロックの下のＦ（ｓ）であり、チャージポンプ４３の伝達関数はＩ_Ｐ／２πであり、ＶＣＯ４５の伝達関数はＫ_ＶＣＯである。

その結果、チャージポンプ４３、ループフィルタ４４、ＶＣＯ４５、ｆ／θ変換器４６、および分周器４８の各ブロックの伝達関数の積としてのオープンループ伝達関数Ｇ（ｓ）は、次式によって与えられる。

Ｆ（ｓ）を代入して、Ｇ（ｓ）は次式となる。

静電容量Ｃ_１の値は、オープンループ伝達関数Ｇ（ｓ）のゲイン特性において、

となるループ帯域角周波数ω_ｐによって決定される。
図７は、このループ帯域角周波数ω_Ｐの説明図である。一般にＰＬＬ回路のノイズ特性測定時には、スペクトラムアナライザなどによって図７内のスペクトラム波形が測定されるが、ループ帯域角周波数ω_Ｐはこのスペクトラム波形が急激に低下し始めるところで、

が“１”、すなわちゲインが０ｄＢになる角周波数として決定される。
従って、静電容量Ｃ_１は、ループ帯域角周波数ω_Ｐを用いて次式によって与えられる。

ここで静電容量Ｃ_１３０の計算式においては、その分子にαが含まれており、このαの値を変化させることによって静電容量Ｃ_１の値を可変とすることができる。またボルテージアダー３２の入力側の抵抗Ｒ_２２４と静電容量Ｃ_２２５の値は時定数Ｔ_１とＴ_２を用いることによって
Ｒ_２＝α（Ｔ_２−Ｔ_１）／Ｃ_１、Ｃ_２＝Ｔ_１／Ｒ_２
によって計算することができる。アディショナルフィルタを構成する抵抗Ｒ_３３３と静電容量Ｃ_３３４の値については、従来例の図１０におけると同様に計算することができるが、これらの値は本発明と直接の関連はないため、その説明を省略する。

図８は、フィルタの特性を一定に保った場合の、本発明のアクティブフィルタと、図１０で説明した従来例のパッシブフィルタにおける定数の比較結果を示す。フィルタ内の静電容量の総和を示す総容量の値は、例えばαの値として“０．１”を用いることによって、ＰＣＳ（パーソナル・コミュニケーション・システム）帯においても、ＧＰＳ（グローバル・ポジショニング・システム）帯においても、従来例の約１／５程度になることがわかる。またＰＣＳ帯において、αの値を“０．１”から“０．０１”に変化させることによって、静電容量Ｃ_１の値を１桁小さくすることができることがわかる。

なお、図８内のＡＴＴの値はアディショナルフィルタの効果を示すものであり、アディショナルフィルタを構成するＲ_３とＣ_３によって決定される時定数に対応してオープンループ伝達関数の漸近ゲイン特性が折れ曲がる周波数におけるゲインの値から、基準信号の周波数におけるゲインの値がどれだけ低下するかを示すアッテネートというパラメータであるが、このパラメータも本発明のアクティブフィルタの特性とは直接の関係がないため、その詳細な説明を省略する。

図９は、本発明のアクティブフィルタにおいて回路定数の値を固定したまま、αの値を変化させた場合のアクティブフィルタの特性比較結果を示す。αを“０．０１”から“０．０１５”に変化させることによって、フィルタの特性として重要なパラメータ、例えばオープンループ・バンド幅（小さくするとノイズが減り、大きくするとロックアップが速くなる）を７．８から８．７ｋＨｚに、また位相余裕（フェーズマージン）を４５度から３８度に変化させることができる。このようにフィルタを構成する回路素子の定数値を固定したまま、αの値をわずかに変化させることによって、フィルタの特性を微調整することが可能となり、プロセスのばらつきを補正したり、異なるアプリケーションに対してフィルタをフィッティングさせることも可能となる。

本発明のアクティブフィルタの原理構成図である。 ＰＬＬ回路の全体構成図である。 チャージポンプ回路の構成例である。 本実施形態におけるアクティブフィルタの構成図である。 チャージポンプ電流値切り替え方式の説明図である。 ＰＬＬ回路のオープンループ伝達関数を求めるための構成例の説明図である。 ループ帯域角周波数を説明する図である。 本発明のアクティブフィルタと従来例のパッシブフィルタとの回路定数の比較結果である。 ２つのチャージポンプ回路の電流比を変化させた場合のフィルタの特性比較結果である。 ＰＬＬ回路のローパスフィルタの従来例の構成図である。

符号の説明

１、１９ アクティブフィルタ
２ 第１のチャージポンプ回路
３ 第２のチャージポンプ回路
４ 第１の回路要素
５ 第２の回路要素
６ 電圧加算器
１０、１１ 分周器
１２ 位相比較器
１３ チャージポンプ回路
１４ ローパスフィルタ（ＬＰＦ）
１５ 電圧制御発振器（ＶＣＯ）
１７ Ｐ型ＭＯＳトランジスタ
１８ Ｎ型ＭＯＳトランジスタ
３２ ボルテージアダー

Claims (4)

1. ２つのチャージポンプ回路からの出力を受けるフィルタであって、
   前記２つのチャージポンプ回路のうちの一方のチャージポンプ回路の出力とアースとの間に接続される第１の回路要素と、
   他方のチャージポンプ回路の出力とアースとの間に接続される第２の回路要素と、
   該第１の回路要素の両端の電圧と、第２の回路要素の両端の電圧とを加算する電圧加算器と、を備えるアクティブフィルタの後段に、
   前記電圧加算器の出力端子に一方の端子が接続される抵抗と、
   該抵抗の他方の端子とアースとの間に接続される容量とを備え、
   該容量の両端の電圧を出力電圧とするアディショナルフィルタを接続され、
   前記フィルタが、３つ以上のチャージポンプ回路のうちで、前記一方のチャージポンプ回路が出力する電流に対する出力電流の電流比が互いに異なる複数のチャージポンプ回路から選択されたチャージポンプ回路を前記他方のチャージポンプ回路として、前記一方のチャージポンプ回路および前記他方のチャージポンプ回路の２つのチャージポンプ回路からの出力を受けることを特徴とするアクティブフィルタ。
2. 請求項１記載のアクティブフィルタを備えることを特徴とするＰＬＬ回路。
3. ２つのチャージポンプ回路からの出力を受けるフィルタであって、
   前記２つのチャージポンプ回路のうちの一方のチャージポンプ回路の出力とアースとの間に接続される第１の回路要素と、
   他方のチャージポンプ回路の出力とアースとの間に接続される第２の回路要素と、
   該第１の回路要素の両端の電圧と、第２の回路要素の両端の電圧とを加算する電圧加算器と、を備えるアクティブフィルタの後段に、
   前記電圧加算器の出力端子に一方の端子が接続される抵抗と、
   該抵抗の他方の端子とアースとの間に接続される容量とを備え、
   該容量の両端の電圧を出力電圧とするアディショナルフィルタを接続され、
   前記フィルタがＰＬＬ回路内で用いられるとともに、
   前記２つのチャージポンプ回路は、前記ＰＬＬ回路内の位相比較器の位相比較結果であって前記第１、第２の回路要素側に電流を流すことを示す第１位相比較結果が共通に入力された場合に、前記第１位相比較結果に対応した期間、それぞれ前記第１、第２の回路要素側に電流を流すことを特徴とするアクティブフィルタ。
4. 請求項１または３記載のアクティブフィルタと他の回路とがワンチップ上に形成されていることを特徴とする半導体集積回路。

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