JP2001035747A - Laminated ceramic capacitor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば、内部電極
パターンとセラミック層との積層体を有し、この積層体
の端部に前記内部電極に導通するように外部電極を設け
た積層セラミックコンデンサに関し、特に内部電極層が
３μｍ以下と薄いタイプのものであって、焼成時に、積
層体内部でのクラックが生じにくい積層セラミックコン
デンサに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer ceramic capacitor having, for example, a laminate of an internal electrode pattern and a ceramic layer, and an external electrode provided at an end of the laminate so as to conduct to the internal electrode. In particular, the present invention relates to a multilayer ceramic capacitor in which an internal electrode layer is of a thin type of 3 μm or less and hardly causes cracks inside the laminate during firing.
【０００２】[0002]
【従来の技術】積層セラミックコンデンサは、内部電極
を有する誘電体からなるセラミック層が多数層に積層さ
れ、この積層体の内部で内部電極が対向し、この積層体
の対向する端面に前記の内部電極が交互に引き出されて
いる。そして、これらの内部電極が引き出された積層体
の端面を含む端部に外部電極が形成され、この外部電極
が積層体の内部で対向している前記内部電極にそれぞれ
接続されている。2. Description of the Related Art In a multilayer ceramic capacitor, a number of ceramic layers made of a dielectric material having internal electrodes are laminated in layers, and the internal electrodes are opposed inside the laminated body. The electrodes are drawn out alternately. An external electrode is formed at an end including the end face of the laminate from which these internal electrodes are drawn, and the external electrodes are connected to the internal electrodes facing each other inside the laminate.
【０００３】このような積層セラミックコンデンサの前
記積層体３は、例えば、図３に示すような層構造を有す
る。すなわち、内部電極５、６を有する誘電体からなる
セラミック層７、７…が図３で示す順序に積層され、さ
らにその両側に内部電極５、６が形成されていないセラ
ミック層７、７…が各々複数層積み重ねられる。そし
て、このような層構造を有する積層体３の端部には内部
電極５、６が交互に露出しており、図１に示すように、
この積層体３の端部に前記の外部電極２、２が形成され
る。[0003] The laminate 3 of such a multilayer ceramic capacitor has, for example, a layer structure as shown in FIG. That is, ceramic layers 7, 7,... Made of a dielectric having internal electrodes 5, 6 are laminated in the order shown in FIG. 3, and ceramic layers 7, 7,. Each is stacked in multiple layers. Then, internal electrodes 5 and 6 are alternately exposed at the ends of the laminate 3 having such a layer structure, and as shown in FIG.
The external electrodes 2 and 2 are formed at the end of the laminate 3.
【０００４】このような積層セラミックコンデンサは、
通常図３に示すような部品１個単位が個々に製造される
訳ではなく、実際は次に示すような製造方法がとられ
る。すなわち、まず微細化したセラミック粉末と有機バ
インダーとを混練してスラリーを作り、これをドクター
ブレード法によってポリエチレンテレフタレートフィル
ム等からなるキャリアフィルム上に薄く展開し、乾燥
し、セラミックグリーンシートを支持フィルムの上に載
ったままカッティングヘッドで所望の大きさに切断し、
その片面にスクリーン印刷法によって導電ペーストを印
刷し、乾燥する。これにより、図６に示すように、縦横
に複数組分の内部電極パターン２ａ、２ｂが配列された
セラミックグリーンシート１ａ、１ｂが得られる。[0004] Such a multilayer ceramic capacitor is
Normally, a single unit as shown in FIG. 3 is not manufactured individually, but the following manufacturing method is actually used. That is, first, a slurry is prepared by kneading a finely divided ceramic powder and an organic binder, and this is spread thinly on a carrier film made of a polyethylene terephthalate film or the like by a doctor blade method, dried, and the ceramic green sheet is used as a support film. Cut it to the desired size with the cutting head while resting on it,
The conductive paste is printed on one side by a screen printing method and dried. As a result, as shown in FIG. 6, ceramic green sheets 1a and 1b in which a plurality of sets of internal electrode patterns 2a and 2b are arranged vertically and horizontally are obtained.
【０００５】次に、前記内部電極パターン２ａ、２ｂを
有する複数枚のセラミックグリーンシート１ａ、１ｂを
積層し、さらに、内部電極パターン２ａ、２ｂを有しな
い何枚かのセラミックグリーンシート１、１…を上下に
積み重ね、これらを圧着し、積層体を作る。ここで、前
記セラミックグリーンシート１ａ、１ｂは、内部電極パ
ターン２ａ、２ｂが長手方向に半分の長さ分だけずれた
ものを交互に積み重ねる。その後、この積層体を所望の
個別チップのサイズに切断して、積層生チップを制作
し、この生チップを焼成する。こうして図１及び図３に
示すような積層体が得られる。Next, a plurality of ceramic green sheets 1a, 1b having the internal electrode patterns 2a, 2b are laminated, and some ceramic green sheets 1, 1,. Are stacked one on top of the other, and they are pressed together to form a laminate. Here, the ceramic green sheets 1a and 1b are alternately stacked such that the internal electrode patterns 2a and 2b are shifted by a half length in the longitudinal direction. Thereafter, the laminated body is cut into a size of a desired individual chip to produce a laminated raw chip, and the raw chip is fired. Thus, a laminate as shown in FIGS. 1 and 3 is obtained.
【０００６】次に、この焼成済みの積層体３の両端に導
電ペーストを塗布し、焼付け、焼付けた導体膜の表面に
メッキを施すことにより、両端に外部電極２、２が形成
された図１に示すような積層セラミックコンデンサが完
成する。例えば、上記の積層セラミックコンデンサ積層
体の断面図を表すと、図２のようになる。積層体の断面
図は、導体粒子と導体粒子との間の孔部にはセラミック
粒子が入り込み、孔部を埋めていた。Next, a conductive paste is applied to both ends of the fired laminate 3 and baked, and the surface of the baked conductor film is plated to form external electrodes 2 and 2 at both ends, as shown in FIG. A multilayer ceramic capacitor as shown in FIG. For example, FIG. 2 shows a cross-sectional view of the multilayer ceramic capacitor laminate. In the cross-sectional view of the laminate, the ceramic particles entered the holes between the conductive particles and filled the holes.
【０００７】[0007]
【発明が解決しようとする課題】前記のような積層セラ
ミックコンデンサにおけるセラミック層７の積層体３で
は、セラミック層７と内部電極５、６とでは、温度変化
による収縮挙動に相違がある為、積層体３の内部で微細
なクラック（マイクロクラック）が生じ易い。特に、１
００層以上の高積層になるとその傾向が顕著である。In the multilayer body 3 of the ceramic layers 7 in the multilayer ceramic capacitor as described above, since the ceramic layer 7 and the internal electrodes 5 and 6 have different shrinkage behavior due to temperature change, Fine cracks (microcracks) easily occur inside the body 3. In particular, 1
This tendency is remarkable when the number of layers is as high as 00 or more.
【０００８】そこで、本発明は、前記従来技術の課題に
鑑み、積層体内部において、過大な応力が発生すること
なく、クラックが生じにくい積層セラミックコンデンサ
を提供する事を目的とする。Accordingly, an object of the present invention is to provide a multilayer ceramic capacitor in which cracks are less likely to occur without generating excessive stress inside the multilayer body in view of the problems of the prior art.
【０００９】[0009]
【課題を解決するための手段】本発明では、前記の目的
を達成するため、セラミック層７を介して積層体３の内
部で対向する内部電極５、６に、部分的に導体粒子８が
無い空隙部９を設けた。この内部電極５、６の空隙部９
により、内部電極５、６とセラミック層７との間で生じ
る応力を緩和し、焼成による積層体３の内部におけるク
ラックの発生を防止することを可能としたものである。According to the present invention, in order to achieve the above object, the conductive particles 8 are partially not present in the internal electrodes 5 and 6 facing each other inside the laminate 3 via the ceramic layer 7. A void 9 was provided. The gap 9 between the internal electrodes 5 and 6
Thereby, the stress generated between the internal electrodes 5 and 6 and the ceramic layer 7 is reduced, and it is possible to prevent the occurrence of cracks inside the laminated body 3 due to firing.
【００１０】すなわち、本発明による積層セラミックコ
ンデンサは、セラミック層７と内部電極５、６とが交互
に積層された積層体３と、この積層体３の端部に設けら
れた外部電極２、２とを有し、前記内部電極５、６がセ
ラミック層７の互いに対向する少なくとも一対の縁の何
れか一方に各々達していることにより、積層体３の対向
する端面に内部電極５、６が各々導出され、同積層体３
の端面に導出された内部電極５、６が前記外部電極２、
２に各々接続されているものであって、前記セラミック
層７を介して積層体３の内部で対向する内部電極５、６
に、部分的に導体粒子８もセラミック粒子１０も存在し
ない、空隙部９を設けた事を特徴とする。That is, the multilayer ceramic capacitor according to the present invention comprises a laminate 3 in which ceramic layers 7 and internal electrodes 5 and 6 are alternately laminated, and external electrodes 2 and 2 provided at the ends of the laminate 3. And the internal electrodes 5 and 6 reach at least one of at least one pair of opposing edges of the ceramic layer 7, respectively, so that the internal electrodes 5 and 6 are Derived, the same laminate 3
The internal electrodes 5 and 6 led out to the end faces of the external electrodes 2 and
2 which are connected to the internal electrodes 5, 6 facing each other inside the laminate 3 via the ceramic layer 7.
In addition, a void 9 in which neither the conductive particles 8 nor the ceramic particles 10 are present is provided.
【００１１】前記内部電極５、６の空隙部９は、一個の
大きさが内部電極平面図の空隙を通してセラミック粒子
が１０個以上あり、空隙部の総面積が内部電極５、６の
面積の２５〜７５％を占めている。このような積層セラ
ミックコンデンサは、前記内部電極５、６の膜厚が３μ
ｍ以下の薄いものに適用すると好適である。ここで、内
部電極５、６の面積とは、空隙部９を含めた内部電極
５、６の面積、つまり内部電極５、６の見かけの面積で
ある。例えば、内部電極５、６が矩形の導体パターンで
ある場合、その縦横寸法の積となる。The gaps 9 of the internal electrodes 5 and 6 each have a size of 10 or more ceramic particles through the gaps in the plan view of the internal electrodes, and the total area of the gaps is 25 times the area of the internal electrodes 5 and 6. Accounts for ~ 75%. In such a multilayer ceramic capacitor, the thickness of the internal electrodes 5 and 6 is 3 μm.
It is suitable to be applied to a thin material of m or less. Here, the area of the internal electrodes 5 and 6 is the area of the internal electrodes 5 and 6 including the gap 9, that is, the apparent area of the internal electrodes 5 and 6. For example, when the internal electrodes 5 and 6 are rectangular conductor patterns, the product is the product of the vertical and horizontal dimensions.
【００１２】このような積層セラミックコンデンサで
は、セラミック層７を介して積層体３の内部で対向する
内部電極５、６に、部分的に導体粒子８もセラミック粒
子も存在しない空隙部９を設けたので、焼成時において
も収縮挙動の違いから応力がかかりにくくなり、クラッ
クの発生が有効に防止される。In such a multilayer ceramic capacitor, voids 9 in which neither conductive particles 8 nor ceramic particles are present are partially provided in the internal electrodes 5 and 6 facing each other inside the multilayer body 3 via the ceramic layer 7. Therefore, even during firing, stress is less likely to be applied due to the difference in shrinkage behavior, and the occurrence of cracks is effectively prevented.
【００１３】但し、空隙部９、は内部電極５、６の５０
％前後、より具体的には２５〜７５％の面積を占めてい
ることが好ましい。空隙部９の内部電極５、６に占める
面積の割合が２５％未満では、クラックの発生防止が十
分ではない。また、空隙部９の内部電極５、６に占める
面積の割合が７５％を超えると、内部電極５、６の対向
面積が減少し、所要の静電容量が得にくくなるからであ
る。However, the space 9 is formed by the internal electrodes 5 and 6
%, More specifically, it occupies an area of 25 to 75%. When the ratio of the area occupied by the voids 9 to the internal electrodes 5 and 6 is less than 25%, the occurrence of cracks is not sufficiently prevented. Further, if the ratio of the area occupied by the voids 9 to the internal electrodes 5 and 6 exceeds 75%, the facing area of the internal electrodes 5 and 6 decreases, and it becomes difficult to obtain a required capacitance.
【００１４】[0014]
【発明の実施の形態】次に、図面を参照しながら、本発
明の実施の形態について具体的且つ詳細に説明する。
まず、チタン酸バリウム等の誘電体セラミック原料粉末
をエタノール、テルピネオール、ブチルカルビトール、
トルエン、ケロシン等の溶剤に溶解したァビチエン酸レ
ジン、ポリビニルブチラール、エチルセルロース、アク
リル樹脂等の有機バインダに均一に分散し、セラミック
スラリを調整する。このセラミックスラリをポリエチレ
ンテレフタレートフィルム等のベースフィルム上に薄く
均一な厚さで塗布し、乾燥し、膜状のセラミックグリー
ンシートを作る。その後、このセラミックグリーンシー
トを適当な大きさに裁断する。Embodiments of the present invention will now be described specifically and in detail with reference to the drawings.
First, a dielectric ceramic raw material powder such as barium titanate is mixed with ethanol, terpineol, butyl carbitol,
A ceramic slurry is prepared by uniformly dispersing in an organic binder such as abithiene resin, polyvinyl butyral, ethyl cellulose, and acrylic resin dissolved in a solvent such as toluene and kerosene. This ceramic slurry is applied to a thin and uniform thickness on a base film such as a polyethylene terephthalate film or the like, and dried to form a film-shaped ceramic green sheet. Thereafter, the ceramic green sheet is cut into an appropriate size.
【００１５】次に、図６に示すように、この裁断したセ
ラミックグリーンシート１ａ、１ｂの上に、導電ペース
トを使用し、２種類の内部電極パターン２ａ，２ｂを各
々印刷する。例えば、導電ペーストは、Ｎｉ粉末の１０
０重量％に対して、バインダとしてエチルセルロースを
３〜１２重量％、溶剤としてターピネオールを８０〜１
２０重量％、いわゆる共材としてチタン酸バリウム粉末
を１０〜２０重量％添加し、均一に混合、分散したもの
を使用する。Next, as shown in FIG. 6, two types of internal electrode patterns 2a and 2b are printed on the cut ceramic green sheets 1a and 1b using a conductive paste. For example, the conductive paste is Ni powder 10
Ethyl cellulose as a binder is 3 to 12% by weight, and terpineol is 80 to 1 as a solvent, based on 0% by weight.
20% by weight, that is, a so-called co-material, to which 10 to 20% by weight of barium titanate powder is added, uniformly mixed and dispersed, is used.
【００１６】このようなＮｉペースト等の導電ペースト
を使用し、セラミックグリーンシート１ａ、１ｂの上に
内部電極パターン２ａ、２ｂを印刷する。このような内
部電極バターン２ａ、２ｂが印刷されたセラミックグリ
ーンシート１ａ、１ｂを、図６に示すように交互に積み
重ね、さらにその両側に内部電極パターン２ａ、２ｂが
印刷されていないセラミックグリーンシート１、１、い
わゆるダミーシートを積み重ね、これらを圧着し、積層
体を得る。さらに、この積層体を縦横に裁断し、個々の
チップ状の積層体に分割する。その後、図１に示すよう
に、内部電極５、６が各々導出している積層体３の両端
にＮｉペーストなどの導電ペーストを塗布し、これらの
積層体を焼成することで、図３に示すような層構造を有
する焼成済みの積層体３を得る。Using the conductive paste such as Ni paste, the internal electrode patterns 2a and 2b are printed on the ceramic green sheets 1a and 1b. As shown in FIG. 6, the ceramic green sheets 1a and 1b on which the internal electrode patterns 2a and 2b are printed are alternately stacked, and the ceramic green sheets 1 on which the internal electrode patterns 2a and 2b are not printed on both sides. 1, a so-called dummy sheet is stacked, and these are pressed to obtain a laminate. Further, the laminate is cut vertically and horizontally and divided into individual chip-like laminates. Thereafter, as shown in FIG. 1, a conductive paste such as a Ni paste is applied to both ends of the laminated body 3 from which the internal electrodes 5 and 6 are led out, and the laminated body is baked, as shown in FIG. The fired laminate 3 having such a layer structure is obtained.
【００１７】さらにこのＮｉペーストなどの上に、導電
膜として、Ｃｕがメッキされ、その導電膜上にＮｉがメ
ッキされ、さらにその上にＳｎ或いは半田メッキが施さ
れ、外部電極２、２が形成される。これにより、積層セ
ラミックコンデンサが完成する。Further, Cu is plated as a conductive film on the Ni paste or the like, Ni is plated on the conductive film, and Sn or solder plating is further performed thereon to form external electrodes 2 and 2. Is done. Thus, the multilayer ceramic capacitor is completed.
【００１８】前記のような積層体の焼成工程において、
内部電極５、６が焼成されていくと、まず内部電極パタ
ーンを形成している導電ペーストの金属粒子の最配列が
起こり、内部電極パターンを形成している導体粒子は、
セラミック層７との間でその界面方向に成長する。これ
により、図２のように、内部電極５、６を形成する導体
粒子８は、セラミック層７との界面方向に成長した偏平
な粒子として再形成され、このような偏平な導電粒子が
セラミック層７との界面方向に１個ずつ連なった状態で
膜状の内部電極５、６が形成される。この内部電極５、
６の膜厚は３μｍ以下である。In the firing step of the laminate as described above,
When the internal electrodes 5 and 6 are baked, first, the metal particles of the conductive paste forming the internal electrode pattern are rearranged, and the conductive particles forming the internal electrode pattern are
It grows in the direction of the interface with the ceramic layer 7. As a result, as shown in FIG. 2, the conductive particles 8 forming the internal electrodes 5 and 6 are reformed as flat particles grown in the direction of the interface with the ceramic layer 7, and such flat conductive particles are converted into ceramic layers. The film-like internal electrodes 5 and 6 are formed in a state of being connected one by one in the interface direction with the film 7. This internal electrode 5,
6 has a thickness of 3 μm or less.
【００１９】また、前記のような積層体３の焼成工程に
おいて、内部電極５、６が焼成されていくと、まず内部
電極パターンを形成している導電ペーストの金属粒子の
最配列が起こり、内部電極パターンの厚みが減少する。
その後最配列が終わると、内部電極パターンを形成して
いる導電ペーストの焼結が始まり、この焼結時には導電
ペースト中の金属粒子が表面張力の作用により一箇所に
集まろうとする。その時は徐々に内部電極パターンが厚
くなっていく。その結果、焼成前と焼成後の内部電極パ
ターンと内部電極５、６の厚みは殆ど変わらないことに
なる。一方、セラミック層７は焼成過程において、厚さ
は減少していくだけである。このため、内部電極５、６
とセラミック層７とのギャップにより、内部電極５、６
に導体膜が存在しない空隙部９が生じる。このような空
隙部９のサイズ等の制御方法としては、内部電極形成用
の導電ペーストの組成（金属量、共材量、バインダ
量）、その導体粒子の粒径或いはその焼成プロファイル
等を調整することがあげられる。When the internal electrodes 5 and 6 are fired in the firing step of the laminate 3 as described above, first, the metal particles of the conductive paste forming the internal electrode pattern are re-arranged. The thickness of the electrode pattern decreases.
Thereafter, when the re-arrangement is completed, sintering of the conductive paste forming the internal electrode pattern starts, and at the time of this sintering, metal particles in the conductive paste tend to gather at one location due to the effect of surface tension. At that time, the internal electrode pattern gradually becomes thicker. As a result, the thicknesses of the internal electrode patterns and the internal electrodes 5 and 6 before and after firing hardly change. On the other hand, the thickness of the ceramic layer 7 only decreases in the firing process. Therefore, the internal electrodes 5, 6
The internal electrodes 5 and 6 are formed by the gap between the
A void 9 in which no conductive film exists is generated. As a method of controlling the size and the like of the voids 9, the composition (metal amount, co-material amount, binder amount) of the conductive paste for forming the internal electrode, the particle size of the conductive particles or the firing profile thereof are adjusted. There are things.
【００２０】図２は、出来上がった積層セラミックコン
デンサをアクリル系樹脂に埋め込み、保持した状態でセ
ラミック層７の積層方向と直交する方向に研磨し、その
断面を露出させて光学顕微鏡により観察して得られた顕
微鏡写真を模式的に示したものである。丁度図１のＡ部
分の拡大図に当たる。FIG. 2 shows the obtained multilayer ceramic capacitor embedded in an acrylic resin, polished in a direction perpendicular to the laminating direction of the ceramic layer 7 while holding the capacitor, exposing the cross section thereof, and observing the same with an optical microscope. 1 schematically shows the obtained micrograph. This corresponds to an enlarged view of the portion A in FIG.
【００２１】図２に示すように、セラミック層７の間に
扁平な導体粒子が概ね１個ずつセラミック層７との界面
方向に一列に連なって内部電極５、６が形成されてい
る。しかしこの内部電極５、６は全ての部分で完全に連
なっているものではなく、所々に導体膜もセラミック粒
子も存在しない空隙部９が形成されている。隣接する空
隙部９の間で連なっている導体粒子８は２０個以下であ
る。As shown in FIG. 2, the internal electrodes 5 and 6 are formed between the ceramic layers 7 in such a manner that the flat conductive particles are connected one by one in the direction of the interface with the ceramic layer 7. However, the internal electrodes 5 and 6 are not completely connected at all portions, and voids 9 where no conductive film and no ceramic particles are present are formed in some places. The number of conductive particles 8 connected between adjacent voids 9 is 20 or less.
【００２２】図４は、出来上がった積層セラミックコン
デンサをアクリル系樹脂に埋め込み、保持した状態でセ
ラミック層７の積層方向に研磨し、その断面を露出させ
て、内部電極５、６の平面を光学顕微鏡により観察して
得られた顕微鏡写真を模式的に示したものである。丁度
図３のＢ部分の拡大図に当たる。さらに、図５は図４の
Ｃ部を拡大して模式的に示した図である。FIG. 4 shows a state in which the completed multilayer ceramic capacitor is embedded in an acrylic resin, polished in the laminating direction of the ceramic layer 7 while holding the same, and the cross section thereof is exposed. Fig. 1 schematically shows a micrograph obtained by observing the above. This corresponds to an enlarged view of the portion B in FIG. FIG. 5 is an enlarged schematic view of a portion C in FIG.
【００２３】図４に示す空隙部９の部分には、導体粒子
８もセラミック粒子１０も存在しない。図５では、空隙
部９の背後にセラミック粒子１０が見えている。この空
隙部９の一個所当たりの大きさは、セラミック粒子１０
個分以上である。また、このような内部電極５、６の空
隙部９は、内部電極５、６の５０％前後、より具体的に
は２５〜７５％の面積を占めている。Neither the conductive particles 8 nor the ceramic particles 10 exist in the space 9 shown in FIG. In FIG. 5, the ceramic particles 10 can be seen behind the voids 9. The size of each of the voids 9 is determined by the size of the ceramic particles 10.
It is more than individual. Further, the gap 9 of the internal electrodes 5 and 6 occupies about 50% of the internal electrodes 5 and 6, more specifically, 25 to 75% of the area.
【００２４】[0024]
【実施例】次に、本発明のより具体的な実施例とそれら
に対する比較例について説明する。 （実施例）チタン酸バリウム等の誘電体セラミック原料
粉末をターピネオール等の溶剤に溶解したエチルセルロ
ース等の有機バインダに均ーに分散したセラミックスラ
リを作り、これをポリエチレンテレフタレートフィルム
等のべースフィルム上に薄く均一な厚さで塗布し、乾燥
し、膜状のセラミックグリーンシートを作った。その
後、このセラミックグリーンシートをベースフィルムか
ら剥離し、１５０ｍｍ角のセラミックグリーンシートを
複数枚作った。Next, more specific examples of the present invention and comparative examples will be described. (Example) A ceramic slurry was prepared by uniformly dispersing a dielectric ceramic raw material powder such as barium titanate in an organic binder such as ethyl cellulose dissolved in a solvent such as terpineol, and thinly formed on a base film such as a polyethylene terephthalate film. It was applied in a uniform thickness and dried to form a film-shaped ceramic green sheet. Thereafter, the ceramic green sheets were peeled off from the base film, and a plurality of 150 mm square ceramic green sheets were produced.
【００２５】他方、Ｎｉ粉末の１００重量％に対して、
バインダとしてエチルセルロースを８重量％、溶剤とし
てターピネオールを１００重量％添加し、均一に混合、
分散し、導電ペーストを調整した。このＮｉペーストを
使用し、スクリーン印刷機により各々のセラミックグリ
ーンシートに図６に示すような厚さ２．５μｍの内部電
極パターン１ａ、１ｂを各々形成した。このような内部
電極パターンが印刷されたセラミックグリーンシートを
交互に所定枚数積み重ね、その上下に内部電極パターン
が印刷されていないセラミックグリーンシート、いわゆ
るダミーシートを積み重ね、これらを積層方向に１２０
℃の温度下において２００ｔの圧力で加圧して圧着し、
積層体を得た。On the other hand, for 100% by weight of the Ni powder,
8% by weight of ethyl cellulose as a binder and 100% by weight of terpineol as a solvent are mixed uniformly.
It was dispersed to prepare a conductive paste. Using this Ni paste, internal electrode patterns 1a and 1b each having a thickness of 2.5 μm as shown in FIG. 6 were formed on each ceramic green sheet by a screen printer. A predetermined number of the ceramic green sheets on which the internal electrode patterns are printed are alternately stacked, and a ceramic green sheet on which the internal electrode patterns are not printed, that is, a so-called dummy sheet, is stacked above and below the ceramic green sheets.
Pressurized at a temperature of 200 ° C. with a pressure of 200 t,
A laminate was obtained.
【００２６】この積層体を、３．２ｍｍ×１．６ｍｍの
大きさに裁断し、積層体の両端部にＮｉペーストを塗布
した後、１３２０℃の温度で焼成し、図１に示すような
焼成済の積層体３を得た。さらにその後、チップを無電
解バレルメッキ槽に入れて、Ｃｕ膜をメッキ処理し、そ
のＣｕ膜上に電解バレルメッキ槽に入れて、Ｎｉ膜をメ
ッキ処理する。そしてそのＮｉ膜上に半田又はＳｎメッ
キを順次施した。これにより、外部電極２、２を形成
し、図１に示すような積層セラミックコンデンサを得
た。This laminate was cut into a size of 3.2 mm × 1.6 mm, Ni paste was applied to both ends of the laminate, and then baked at a temperature of 1320 ° C., as shown in FIG. A finished laminate 3 was obtained. Further, after that, the chip is placed in an electroless barrel plating bath, a Cu film is plated, and the Ni film is plated on the Cu film in an electrolytic barrel plating bath. Then, solder or Sn plating was sequentially applied on the Ni film. Thus, external electrodes 2 and 2 were formed, and a multilayer ceramic capacitor as shown in FIG. 1 was obtained.
【００２７】この積層セラミックコンデンサの５０個を
アクリル系樹脂に理め込み、保持した状態で、内部電極
５、６の積層方向と直交する方向に研磨し、内部電極
５、６とセラミック層７の積層状態を光学顕微鏡により
観察した。その結果、図２に示したように、セラミック
層７の間に扁平な導体粒子が概ね１個ずつセラミック層
７との界面方向に一列に連なって内部電極５、６が形成
されているが、この内部電極５、６の所々に導体膜もセ
ラミックも存在しない空隙部９が形成されていた。界面
方向に一列に連なっている内部電極５、６の空隙部と空
隙部との間に連なっている導体粒子８は最大で１５個で
あった。Fifty of the multilayer ceramic capacitors are woven in an acrylic resin, and polished in a direction orthogonal to the lamination direction of the internal electrodes 5 and 6 while holding and holding the internal electrodes 5 and 6 and the ceramic layer 7. The laminated state was observed with an optical microscope. As a result, as shown in FIG. 2, the internal electrodes 5 and 6 are formed between the ceramic layers 7 in such a manner that the flat conductive particles are arranged one by one in the direction of the interface with the ceramic layer 7. A void 9 in which neither a conductive film nor a ceramic exists was formed in the internal electrodes 5 and 6. A maximum of 15 conductive particles 8 were connected between the voids of the internal electrodes 5 and 6 which were arranged in a line in the interface direction.
【００２８】さらに、別の積層セラミックコンデンサの
５０個をアクリル系樹脂に埋め込み、保持した状態で、
内部電極５、６の積層方向に研磨し、内部電極５、６の
平面を露出させて、これを光学顕微鏡により観察した。
その結果、内部電極５、６には、図５に示すように、導
体膜もセラミックも存在しない空隙部９が存在してい
た。この空隙部９が電極５、６の平面に占める面積は約
４９％であった。Further, 50 other laminated ceramic capacitors were embedded in an acrylic resin and held, and
Polishing was performed in the laminating direction of the internal electrodes 5 and 6 to expose the planes of the internal electrodes 5 and 6, which were observed with an optical microscope.
As a result, in the internal electrodes 5 and 6, as shown in FIG. 5, there was a void 9 in which neither a conductive film nor ceramic was present. The area occupied by the gap 9 in the plane of the electrodes 5 and 6 was about 49%.
【００２９】合計１００個の積層セラミックコンデンサ
について、積層体３の内部のクラックを調べたところ、
クラックの発生は認められなかった。さらに、同時に製
造した別の積層セラミックコンデンサを５０個使用し、
その両端の外部電極２、２を回路基板上のランド電極に
半田付けし、その後この積層セラミックコンデンサを研
磨し、同様にして積層体３の内部におけるクラックの有
無を調べたところ、やはりクラックの発生は認められな
かった。When cracks inside the multilayer body 3 were examined for a total of 100 multilayer ceramic capacitors,
No crack was observed. Furthermore, using another 50 laminated ceramic capacitors manufactured at the same time,
The external electrodes 2 and 2 at both ends were soldered to land electrodes on the circuit board, and then the multilayer ceramic capacitor was polished. Similarly, the presence or absence of cracks in the multilayer body 3 was examined. Was not found.
【００３０】（比較例）前記実施例において、内部電極
５、６を形成するためのＮｉペーストにチタン酸バリウ
ム粉末からなる共材の含有量をＮｉ粉末の１００重量％
に対し、１０重量％とし、さらに裁断したチップの焼成
時の温度上昇勾配を緩やかにして焼成したこと以外は、
同実施例と同様にして積層セラミックコンデンサを製造
した。(Comparative Example) In the above embodiment, the content of the co-material consisting of barium titanate powder in the Ni paste for forming the internal electrodes 5 and 6 was 100% by weight of the Ni powder.
On the other hand, except that the cut chip was fired with a gentle temperature rise gradient during firing of the cut chips,
A multilayer ceramic capacitor was manufactured in the same manner as in the example.
【００３１】この積層セラミックコンデンサの５０個を
アクリル系樹脂に埋め込み、保持した状態で、内部電極
５、６の積層方向と直交する方向に研磨し、内部電極
５、６とセラミック層７の積層状態を光学顕微鏡により
観察した。その結果、セラミック層７の間に導体粒子が
概ね一列に連なって内部電極５、６が形成されている
が、この内部電極５、６の所々に導体膜もセラミック粒
子も存在しない空隙部９が疎らに形成されていた。With 50 of the laminated ceramic capacitors embedded and held in an acrylic resin, the laminated ceramic capacitors are polished in a direction perpendicular to the laminating direction of the internal electrodes 5 and 6, so that the laminated state of the internal electrodes 5 and 6 and the ceramic layer 7 is obtained. Was observed with an optical microscope. As a result, the internal electrodes 5 and 6 are formed in such a manner that the conductive particles are substantially continuously arranged in a line between the ceramic layers 7, and the voids 9 where neither the conductive film nor the ceramic particles exist are formed in the internal electrodes 5 and 6. It was formed sparsely.
【００３２】さらに、別の積層セラミックコンデンサの
５０個をアクリル系樹脂に埋め込み、保持した状態で、
内部電極５、６の積層方向に研磨し、内部電極５、６の
平面を露出させて、これを光学顕微鏡により観察した。
その結果、内部電極５、６には、導体膜もセラミック粒
子も存在しない空隙部９が存在していたが、その内部電
極５、６の平面に占める割合は、２３％であった。Further, in a state where 50 other multilayer ceramic capacitors are embedded and held in an acrylic resin,
Polishing was performed in the laminating direction of the internal electrodes 5 and 6 to expose the planes of the internal electrodes 5 and 6, which were observed with an optical microscope.
As a result, the voids 9 in which neither the conductive film nor the ceramic particles were present were present in the internal electrodes 5 and 6, but the ratio of the internal electrodes 5 and 6 to the plane was 23%.
【００３３】またこれら合計１００個の積層セラミック
コンデンサについて、積層体３の内部におけるクラック
の有無を調べたところ、クラックの発生は認められなか
った。さらに、同時に製造した別の積層セラミックコン
デンサを５０個使用し、その両端の外部電極２、２を回
路基板上のランド電極に半田付けし、その後この積層セ
ラミックコンデンサを研磨し、同様にして積層体３の内
部におけるクラックの有無を調べたところ、１８個にク
ラックの発生が認められた。When the presence or absence of cracks in the multilayer body 3 was examined for a total of 100 multilayer ceramic capacitors, no cracks were found. Further, 50 other laminated ceramic capacitors manufactured at the same time are used, and the external electrodes 2 and 2 at both ends thereof are soldered to land electrodes on a circuit board. When the presence or absence of cracks in the inside of No. 3 was examined, the occurrence of cracks was recognized in 18 pieces.
【００３４】[0034]
【発明の効果】以上説明した通り、本発明によれば、焼
成時においてセラミック粒子と内部電極との収縮挙動の
違いから生じるクラック不良が、生じにくい積層セラミ
ックコンデンサを得ることが出来る。As described above, according to the present invention, it is possible to obtain a multilayer ceramic capacitor in which a crack failure caused by a difference in shrinkage behavior between ceramic particles and internal electrodes during firing is less likely to occur.
【図１】本発明による積層セラミックコンデンサの例を
示す一部切欠斜視図である。FIG. 1 is a partially cutaway perspective view showing an example of a multilayer ceramic capacitor according to the present invention.
【図２】同積層セラミックコンデンサの図１のＡ部を示
す要部拡大断画図である。FIG. 2 is an enlarged fragmentary sectional view showing a portion A of FIG. 1 of the multilayer ceramic capacitor.
【図３】同積層セラミックコンデンサの例の積層体の各
層を分離して示した分解斜視図である。FIG. 3 is an exploded perspective view showing layers of the multilayer body of the example of the multilayer ceramic capacitor separately.
【図４】同積層セラミックコンデンサの図３のＢ部を示
す要部拡大図である。FIG. 4 is an enlarged view of a main part showing a portion B of FIG. 3 of the multilayer ceramic capacitor.
【図５】同積層セラミックコンデンサの図４のＣ部を示
す要部拡大図である。FIG. 5 is an enlarged view of a main part showing a portion C of FIG. 4 of the multilayer ceramic capacitor.
【図６】積層セラミックコンデンサを製造するためのセ
ラミックグリーンシートの積層状態を示す各層の分離斜
視図である。FIG. 6 is an exploded perspective view of each layer showing a laminated state of ceramic green sheets for manufacturing a multilayer ceramic capacitor.
２ 外部電極 ３ 積層体 ５ 内部電極 ６ 内部電極 ７ セラミック層 ９ 空隙部 １０ セラミック層 2 External electrode 3 Laminated body 5 Internal electrode 6 Internal electrode 7 Ceramic layer 9 Void 10 Ceramic layer
Claims (3)
（６）とが交互に積層された積層体（３）と、この積層
体（３）の端部に設けられた外部電極（２）、（２）と
を有し、前記内部電極（５）、（６）がセラミック層
（７）の互いに対向する少なくとも一対の縁の何れか一
方に各々達していることにより、積層体（３）の対向す
る端面に内部電極（５）、（６）が各々導出され、同積
層体（３）の端面に導出された内部電極（５）、（６）
が前記外部電極（２）、（２）に各々接続されている積
層セラミックコンデンサにおいて、積層体（３）の内部
で対向する内部電極（５）、（６）に、部分的に導体粒
子（８）もセラミック粒子（１０）も存在しない空隙部
（９）を設けたことを特徴とする積層セラミックコンデ
ンサ。A ceramic layer (7) and an internal electrode (5);
(6) and a laminate (3) alternately laminated, and external electrodes (2) and (2) provided at ends of the laminate (3). , (6) reach each of at least one pair of opposing edges of the ceramic layer (7), so that the internal electrodes (5), (6) are provided on the opposing end faces of the laminate (3). The internal electrodes (5) and (6) which are respectively led out and led to the end faces of the laminate (3)
Are connected to the external electrodes (2) and (2), respectively, and the conductive particles (8) are partially applied to the internal electrodes (5) and (6) opposed to each other inside the multilayer body (3). ) And a ceramic particle (10) without a void (9).
隙部（９）が内部電極（５）、（６）の面積の２５〜７
５％を占めていることを特徴とする請求項１〜３の何れ
かに記載の積層セラミックコンデンサ。2. The space (9) existing in the internal electrodes (5) and (6) is 25 to 7 of the area of the internal electrodes (5) and (6).
The multilayer ceramic capacitor according to any one of claims 1 to 3, wherein the multilayer ceramic capacitor occupies 5%.
μｍ以下であることを特徴とする請求項１〜２の何れか
に記載の積層セラミックコンデンサ。3. The film thickness of the internal electrodes (5) and (6) is 3
3. The multilayer ceramic capacitor according to claim 1, wherein the thickness is not more than μm. 4.
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