JP2001034537A - アドレス変換回路 - Google Patents

アドレス変換回路

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JP2001034537A
JP2001034537A JP11209775A JP20977599A JP2001034537A JP 2001034537 A JP2001034537 A JP 2001034537A JP 11209775 A JP11209775 A JP 11209775A JP 20977599 A JP20977599 A JP 20977599A JP 2001034537 A JP2001034537 A JP 2001034537A
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Seiko Hayakawa
川 誠 幸 早
Takeshi Midorikawa
川 剛 緑
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 アクセス要求のあった仮想アドレスを高速に
物理アドレスに変換することができるアドレス変換回路
を提供する。 【解決手段】 本発明のアドレス変換回路は、ＣＬＡ回
路１０１と、アダー１０２，１０３と、ＣＡＭ１０４
と、キャリーアウト選択部１０５と、物理アドレス格納
部１０６と、物理アドレス選択部１０７とを備えてい
る。アクセス要求のあったベースアドレスとオフセット
アドレスの上位側ビット列同士の加算を行う際、下位側
ビット列からのキャリーアウト信号が演算される前に、
キャリーアウト信号を「０」と仮定した場合の上位側ビ
ット列同士の加算と、キャリーアウト信号を「１」と仮
定した場合の上位側ビット列同士の加算とを予め行い、
これら加算結果のいずれかをキャリーアウト信号により
選択して比較処理を行うため、物理アドレスへの変換を
高速に行うことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、外部から入力され
た仮想アドレスを物理アドレスに変換するアドレス変換
回路に関し、例えば、マイクロプロセッサに内蔵される
回路を対象とする。
【０００２】
【従来の技術】最近のプロセッサは、仮想的なアドレス
空間の一部を主メモリに割り当てる仮想アドレス方式を
採用している。仮想アドレス方式を採用することによ
り、アプリケーション・プログラムは主メモリを意識す
ることなくメモリアクセスが可能となり、プログラミン
グが容易になる。
【０００３】仮想アドレスは、ベースアドレスとオフセ
ットアドレスとを加算することにより得られる。プロセ
ッサの内部には、仮想アドレスを物理アドレスに変換す
るためのアドレス変換回路(TLB:Translation Lookaside
Buffer)が設けられている。図１２は従来のアドレス変
換回路の概略構成を示すブロック図である。図１２のア
ドレス変換回路は、ベースアドレス[31:0]とオフセット
アドレス[31:0]とを加算するアダー１２１と、アダー１
２１から出力された仮想アドレスとキャッシュメモリに
格納されているデータに対応する仮想アドレスとを比較
するＣＡＭ(Contents Addressable Memory)１２２と、
キャッシュメモリに格納されているデータに対応する物
理アドレスを格納する物理アドレス格納部１２３と、Ｃ
ＡＭ１２２の比較結果に基づいて、アクセス要求のあっ
た仮想アドレスに対応する物理アドレス[31:20]を物理
アドレス格納部１２３から読み出す選択部１２４とを備
えている。
【０００４】
【発明が解決しようとする課題】図１２の回路では、ア
ダー１２１から加算結果である仮想アドレスが出力され
てからＣＡＭ１２２で比較を行うため、アダー１２１の
演算時間によりＴＬＢ全体の処理時間が決まってしま
い、高速化が図れない。
【０００５】一方、図１３は図１２よりも高速処理が可
能な従来のＴＬＢのブロック図である。図１３のＴＬＢ
内のアダー１２５は、アクセス要求のあった仮想アドレ
スのベースアドレスとオフセットアドレスの下位側ビッ
ト列[11:0]同士を加算する。また、図１３のＣＡＭ１２
６は、アクセス要求のあったベースアドレスとオフセッ
トアドレスの上位側ビット列[31:12]同士を、キャッシ
ュメモリに格納されているデータに対応するベースアド
レスとオフセットアドレスの上位側ビット列[31:12]同
士と比較するとともに、アダー１２５から出力されたキ
ャリーアウト（桁上がり）信号を、キャッシュメモリに
格納されているデータに対応するベースアドレスとオフ
セットアドレスの下位側ビット列同士を加算した場合の
キャリーアウト信号と比較する。
【０００６】図１３のＴＬＢでは、下位１２ビット分だ
けアダー１２５で加算を行うため、図１２よりもアダー
１２５の演算時間が短くなる。しかしながら、アダー１
２５からキャリーアウト信号が出力されるまで、ＣＡＭ
１２６は比較処理を行うことができない。したがって、
図１３のＴＬＢも、アダー１２５の演算時間によりＴＬ
Ｂ全体の処理時間が決まってしまう。
【０００７】一方、図１４はUSP5,606,683に開示された
ＴＬＢのブロック図である。図１４のＴＬＢは、アダー
１２５で演算された仮想アドレスの中間ビット列[11:8]
もＣＡＭ１２７で比較を行う点に特徴がある。
【０００８】このため、図１３のＴＬＢよりも、仮想ア
ドレスの一致／不一致を正確に判断できるが、アダー１
２５の演算処理が終了するまでＣＡＭ１２７で比較処理
を行うことができないため、やはり、アダー１２５の演
算時間によりＴＬＢ全体の処理時間が決まってしまう。
【０００９】本発明は、このような点に鑑みてなされた
ものであり、その目的は、アクセス要求のあった仮想ア
ドレスを高速に物理アドレスに変換することができるア
ドレス変換回路を提供することにある。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、アクセス要求のあった仮想
アドレスを物理アドレスに変換するアドレス変換回路に
おいて、キャッシュメモリに格納されたデータに対応す
る仮想アドレスの上位側ビット列を格納する上位側ビッ
ト列格納手段と、アクセス要求のあった仮想アドレスの
ベースアドレスとオフセットアドレスとの下位側ビット
列同士を加算したときの桁上がりの有無を予め予測し
て、該仮想アドレスのベースアドレスとオフセットアド
レスとの上位側ビット列同士を加算する上位側ビット列
加算手段と、アクセス要求のあった仮想アドレスのベー
スアドレスとオフセットアドレスとの下位側ビット列同
士を加算したときの桁上がり情報を演算する桁上がり演
算手段と、前記上位側ビット列加算手段による加算結果
と前記上位側ビット列格納手段に格納された仮想アドレ
スの上位側ビット列とを比較する上位側ビット列比較手
段と、前記桁上がり演算手段の演算結果と、前記上位側
ビット列比較手段の比較結果とに基づいて、アクセス要
求のあった仮想アドレスを物理アドレスに変換するアド
レス変換手段と、を備える。
【００１１】請求項１の発明では、アクセス要求のあっ
た仮想アドレスのベースアドレスとオフセットアドレス
との下位側ビット列同士を加算したときの桁上がり情報
を演算するのに並行して、仮想アドレスの上位側ビット
列同士の比較処理を行うため、物理アドレスへの変換に
要する時間を短縮することができる。
【００１２】請求項２の発明は、下位側ビット列同士を
加算したときの桁上がりを「０」と仮定して上位側ビッ
ト列同士を加算する第１の加算手段と、桁上がりを
「１」と仮定して上位側ビット列同士を加算する第２の
加算手段とを有する。前記桁上がり演算手段にて桁上が
り情報が演算される前に、前記第１の加算手段による加
算結果と前記上位側ビット列格納手段に格納された仮想
アドレスの上位側ビット列とを比較し、かつ、前記第２
の加算手段による加算結果と前記上位側ビット列格納手
段に格納された仮想アドレスの上位側ビット列とを比較
する。
【００１３】請求項３の発明では、下位側ビット列から
の桁上がりを予め予測して複数の物理アドレスを読み出
しておき、前記桁上がり情報演算手段で桁上がり情報が
演算されると、いずれかの物理アドレスを選択する。こ
れにより、桁上がり情報演算手段での演算時間に余裕が
生じる。
【００１４】請求項４の発明は、アクセス要求のあった
仮想アドレスを物理アドレスに変換するアドレス変換回
路において、キャッシュメモリに格納されたデータに対
応する仮想アドレスの上位側ビット列を格納する上位側
ビット列格納手段と、キャッシュメモリに格納されたデ
ータに対応する仮想アドレスのベースアドレスとオフセ
ットアドレスとの下位側ビット列同士を加算したときの
桁上がり情報を格納する桁上がり情報格納手段と、アク
セス要求のあった仮想アドレスのベースアドレスとオフ
セットアドレスとの下位側ビット列同士を加算したとき
の桁上がり情報を演算する桁上がり情報演算手段と、ア
クセス要求のあった仮想アドレスのベースアドレスおよ
びオフセットアドレスの上位側ビット列と、前記上位側
ビット列格納手段に格納された仮想アドレスのベースア
ドレスおよびオフセットアドレスの上位側ビット列とを
比較する上位側ビット列比較手段と、前記桁上がり情報
格納手段に格納された情報と、前記桁上がり情報演算手
段により演算された桁上がり情報と、前記上位側ビット
列比較手段による比較結果とに基づいて、アクセス要求
のあった仮想アドレスを物理アドレスに変換するアドレ
ス変換手段と、を備える。
【００１５】請求項４の発明では、キャッシュメモリに
格納されたデータに対応する仮想アドレスの下位側ビッ
ト列からの桁上がり情報を予め格納しておき、アクセス
要求のあった仮想アドレスの下位側ビット列からの桁上
がり情報と比較する。この比較結果と、上位側ビット列
同士の比較結果とに基づいて、アクセス要求のあった仮
想アドレスを物理アドレスに変換する。このように、仮
想アドレスの一部だけを比較するだけで、アドレスの一
致／不一致を判断できるため、処理を高速化することが
できる。
【００１６】請求項５の発明では、桁上がり情報比較手
段による比較結果と、上位側ビット列比較手段による比
較結果とに基づいて、仮想アドレスを物理アドレスに変
換する。
【００１７】請求項６の発明では、下位側ビット列から
の桁上がりがあると仮定した場合と、ないと仮定した場
合のそれぞれについて、上位側ビット列同士の比較を行
い、これら比較結果のいずれかを桁上がり情報演算手段
により演算された桁上がり情報に基づいて選択する。
【００１８】請求項７の発明では、下位側ビット列から
の桁上がりがあると仮定した場合と、ないと仮定した場
合のそれぞれについて、アクセス要求のあった仮想アド
レスを物理アドレスに変換し、これら物理アドレスのい
ずれかを桁上がり演算手段により演算された桁上がり情
報に基づいて選択する。
【００１９】請求項８の発明は、アクセス要求のあった
仮想アドレスを物理アドレスに変換するアドレス変換回
路において、キャッシュメモリに格納されたデータに対
応する仮想アドレスの上位側ビット列を格納する上位側
ビット列格納手段と、前記キャッシュメモリに格納され
たデータに対応する仮想アドレスの中間ビット列を格納
する中間ビット列格納手段と、アクセス要求のあった仮
想アドレスのベースアドレスとオフセットアドレスとの
下位側ビット列同士を加算したときの桁上がりの有無を
予め予測して、該仮想アドレスのベースアドレスとオフ
セットアドレスとの中間ビット列同士を加算する中間ビ
ット列加算手段と、前記中間ビット列加算手段による加
算結果と前記中間ビット列格納手段に格納された仮想ア
ドレスの中間ビット列とを比較する中間ビット列比較手
段と、アクセス要求のあった仮想アドレスのベースアド
レスおよびオフセットアドレスの上位側ビット列と、前
記上位側ビット列格納手段に格納された仮想アドレスの
ベースアドレスおよびオフセットアドレスの上位側ビッ
ト列とを比較する上位側ビット列比較手段と、アクセス
要求のあった仮想アドレスのベースアドレスとオフセッ
トアドレスとの下位側ビット列同士を加算したときの桁
上がり情報を演算する桁上がり情報演算手段と、前記上
位側ビット列比較手段による比較結果と、前記中間ビッ
ト列比較手段による比較結果と、前記桁上がり情報演算
手段による演算結果とに基づいて、アクセス要求のあっ
た仮想アドレスを物理アドレスに変換するアドレス変換
手段と、を備える。
【００２０】請求項８の発明では、アクセス要求のあっ
た仮想アドレスの下位側ビット列からの桁上がりを予め
予測して、該仮想アドレスの中間ビット列の演算とその
比較処理を行うため、桁上がり情報演算手段での演算時
間に余裕が生じる。
【００２１】請求項９の発明の第１の比較手段は、アク
セス要求のあった仮想アドレスの下位側ビット列からの
桁上がりを「０」と仮定して、該仮想アドレスの中間ビ
ット列を演算する。また、第２の比較手段は、アクセス
要求のあった仮想アドレスの下位側ビット列からの桁上
がりを「１」と仮定して、該仮想アドレスの中間ビット
列を演算する。これら加算処理と、その後に行われる比
較処理は、桁上がり情報演算手段による演算処理と並行
して行うことができる。
【００２２】請求項１０の発明では、仮想アドレスの下
位側ビット列からの桁上がりを予め予測して、中間ビッ
ト列同士の比較結果と上位側ビット列同士の比較結果と
の論理積を２種類演算しておき、これら論理積のいずれ
かを桁上がり情報演算手段により演算された桁上がり情
報で選択する。
【００２３】請求項１１の発明では、仮想アドレスの下
位側ビット列からの桁上がりを予め予測して、２種類の
物理アドレスを読み出しておき、これら物理アドレスの
いずれか一方を、桁上がり情報演算手段により演算され
た桁上がり情報で選択する。
【００２４】
【発明の実施の形態】以下、本発明に係るアドレス変換
回路について、図面を参照しながら具体的に説明する。
以下では、本発明に係るアドレス変換回路をマイクロプ
ロセッサの内部に設ける例について説明する。
【００２５】（第１の実施形態）まず、マイクロプロセ
ッサの内部構成について説明する。図１はマイクロプロ
セッサの内部構成を示すブロック図である。図１のマイ
クロプロセッサは、外部バスB1に接続されたバス・イン
ターフェース・ユニット１と、プロセッサにより実行さ
れる命令をフェッチするIFU(Instruction Fetch Unit)
２と、仮想アドレスを物理アドレスに変換するMMU(Memo
ry Management Unit)３と、ロード／ストアに関する命
令を実行するLSU(Load Store Unit)４と、ロード／スト
ア以外の命令を実行する複数の実行ユニット5a,5b,5c
と、浮動小数点演算を行うFPU(Floating Point Units)6
a,6b,6cと、プロセッサ内の各ブロックを制御する制御
ロジック部７とを備えている。
【００２６】IFU２は、分岐命令等の分岐先を格納するB
TACを参照してPC(Program Counter)を生成するPCパイプ
(PC-pipe)21と、命令を一時的に格納するICACHE(Instru
ction Cache memory)22と、命令のタイプを識別して識
別した命令を実行するための実行ユニットを選択する命
令発行＆ステージング・ブロック（Instruction issue&
Staging block）23とを有する。
【００２７】MMU３は、仮想アドレスを物理アドレスに
変換するための３つのTLBs(Translation Lookaside Buf
fers)を有する。プロセッサにより必要とされるアドレ
ス変換情報、例えば、物理ページ番号やメモリ保護情報
は、TLBsに書き込まれる。この情報に基づいて、MMU３
は、物理アドレスへの変換を行う。
【００２８】MMU３内の３種類のTLBsは、JTLB(Joint Tr
anslation Lookaside Buffer)31と、ITLB(Instruction
Translation Lookaside Buffer)32と、DTLB(Data Trans
lation Lookaside Buffer)33とである。
【００２９】ITLB32とDTLB33は、総称してmicro TLBと
呼ばれる。ITLB32は、命令の仮想アドレスのdatapathに
直接接続された専用のTLBである。DTLB33は、データの
仮想アドレスのdatapathに直接接続された専用のTLBで
ある。これらTLBsのエントリー数は少ないが、高速度に
アドレス変換を行う。JTLB31により生成された変換テー
ブルの一部が、必要に応じて、ITLB32やDTLB33にコピー
される。
【００３０】JTLB31はソフトウェアにより制御されるの
に対し、micro TLBsとJTLBとのcoherencyはハードウェ
アにより維持される。マイクロプロセッサは、JTLB31内
に変換テーブルが存在しない場合には、例外を発行す
る。例外ハンドラーは、OSのページテーブルから対応す
るページを検索し、変換テーブルの情報をJTLB31に書き
込む。
【００３１】LSU４は、外部メモリに対する読み書きデ
ータを一時的に格納するDCACHE(DataCache Memory)41
と、DCACHE41にアクセスするのに必要な仮想アドレスを
生成するアドレス生成器(Virtual Address Computatio
n)43とを有する。
【００３２】制御ロジック部 7は、プロセッサ内の各ブ
ロックを制御する。制御ロジック部7内に制御レジスタ7
1が設けられる。
【００３３】次に、図１に示すマイクロプロセッサの動
作を説明する。まず、IFU２は、PCパイプ２１により生
成されたPCに基づいて命令をフェッチする。なお、PCは
仮想アドレスである。
【００３４】ITLB32は、PCを仮想アドレスから物理アド
レスに変換する。変換された物理アドレスは、ICACHE22
内のITAGの検索に利用される。すなわち、物理アドレス
は、PCにより指示された命令がICACHE22内に存在するか
否かを検出するために利用される。PCにより指示された
命令がICACHE22内に存在しない場合、すなわち、キャッ
シュミスの場合には、物理アドレスを用いて不図示の外
部メモリへのアクセスが行われる。
【００３５】キャッシュミスが起こると、キャッシュミ
スが起こったことを示す情報と物理アドレス情報とがBI
U１内の制御ロジック部に渡される。BIU１は、これらの
情報に基づいて外部メモリへのアクセスを行う。外部メ
モリへのアクセスが終了すると、キャッシュラインの取
得を知らせる信号がIFU２に供給される。IFU２は、メモ
リへのアクセスにより得られたデータをICACHE22に書き
込む。同時に、リフィルされたキャッシュラインに含ま
れる命令のうち、PCにより指示された命令と、特定の場
合には、PCにより指示された命令に続く数命令が命令発
行＆ステージング・ブロック23に供給される。
【００３６】一方、PCにより指示された命令がICACHE22
内に存在する場合には、ICACHE22内の対応する命令と、
特定の場合には、PCにより指示された命令に続く数命令
が命令発行＆ステージング・ブロック命令発行＆ステー
ジング・ブロック23に供給される。
【００３７】命令発行＆ステージング・ブロック23は、
命令のタイプを識別し、命令の実行を行う実行ユニット
（例えば、LSU４または他の実行ユニット）を決定す
る。この場合、命令発行＆ステージング・ブロック23
は、各実行ユニットの空き状態に応じて、実行ユニット
を動的に決定する。
【００３８】例えば、識別された命令がロード／ストア
命令の場合には、LSU４のみが命令を実行可能であるた
め、命令発行＆ステージング・ブロック23は、LSU４が
命令を実行できる準備が整ったときにLSU４にその命令
を送る。
【００３９】図２はMMU３の内部構成を示す図である。
上述したように、MMU３の内部には３つのTLBsが設けら
れている。３つのTLBsのうち、JTLB31が本来のTLBであ
る。JTLB31は、例えば、48のエントリーを有し、各ペー
ジごとに仮想アドレスをマッピングすることにより、物
理アドレスへの変換用の変換テーブルを生成する。
【００４０】JTLB31により生成された変換テーブルは、
必要に応じて、ITLB32とDTLB32にコピーされる。このよ
うに、TLBsを３つに分ける理由は、JTLB31は多数のエン
トリーを有することから、アドレスの変換処理を行うの
に時間がかかるためである。したがって、変換テーブル
の中から、実際に変換に必要な部分のみをITLB32やDTLB
33にコピーして変換処理を高速化している。
【００４１】次に、図２のTLBs（以下、総称してアドレ
ス変換回路と呼ぶ）の内部構成について詳述する。
【００４２】図３は本発明に係るアドレス変換回路の第
１の実施形態の概略構成を示すブロック図であり、図１
２のアドレス変換回路を改良したものである。図３のア
ドレス変換回路は、ＣＬＡ(Carry Lookaside)回路１０
１と、アダー（上位側ビット列加算手段、第１の加算手
段）１０２と、アダー（上位側ビット列加算手段、第２
の加算手段）１０３と、ＣＡＭ(Contents Addressable
Memory)１０４と、キャリーアウト選択部１０５と、物
理アドレス格納部１０６と、物理アドレス選択部１０７
とを備えている。物理アドレス格納部１０６と物理アド
レス選択部１０７とがアドレス変換手段に対応する。
【００４３】ＣＬＡ回路（桁上がり演算手段）１０１
は、アクセス要求のあった仮想アドレスの元となるベー
スアドレスとオフセットアドレスの下位側ビット列[19:
0]同士を加算したときの桁上がり情報（キャリーアウト
信号）を出力する。アダー１０２，１０３の加算処理が
終了する前に出力するのが望ましい。１０１は、例え
ば、図４のような回路で構成される。図４の回路は、４
ビットA0〜A3，B0〜B3同士の加算を行ってcarry信号を
出力する例を示している。
【００４４】アダー１０２は、下位側ビット列[19:0]か
らの桁上がりがないと仮定して、アクセス要求のあった
仮想アドレスのベースアドレスとオフセットアドレスの
上位側ビット列[31:20]同士を加算した結果を出力す
る。
【００４５】アダー１０３は、下位側ビット列[19:0]か
らの桁上がりがあると仮定して、アクセス要求のあった
仮想アドレスのベースアドレスとオフセットアドレスの
上位側ビット列[31:20]同士を加算した結果を出力す
る。すなわち、アダー１０３は、アダー１０２の出力に
「１」を加えた値を出力する。
【００４６】ＣＡＭ１０４は、図１のDCASHE４１（以
下、単にキャッシュメモリと呼ぶ）に格納されているデ
ータに対応する仮想アドレスの上位側ビット列[31:20]
を格納する上位側ビット列格納部（上位側ビット列格納
手段）104aと、アダー１０２の出力と上位側ビット列格
納部104aに格納されている仮想アドレスとを比較して比
較結果を出力する第１のアドレス比較部（上位側ビット
列比較手段、第１の比較手段）104bと、アダー１０３の
出力と上位側ビット列格納部104aに格納されている仮想
アドレスとを比較して比較結果を出力する第２のアドレ
ス比較部（上位側ビット列比較手段、第２の比較手段）
104cとを有する。
【００４７】上位側ビット列格納部104aは、例えば、４
つのエントリーEntry０〜３に分かれており、各エント
リーごとに、それぞれ異なる仮想アドレスを格納する。
第１および第２のアドレス比較部104b，104cは、各エン
トリーごとにアドレスの比較を行い、すべてのエントリ
ーの比較結果を示す４ビットの信号Entry0[3:0]，Entry
1[3:0]を出力する。
【００４８】キャリーアウト選択部１０５は、ＣＬＡ回
路１０１から出力されたキャリーアウト信号に応じて、
第１および第２のアドレス比較部104b,104cのいずれか
一方の比較結果[3:0]を選択する。
【００４９】物理アドレス格納部１０６は、複数のエン
トリー（例えば、Entry０〜３）のそれぞれごとに、キ
ャッシュメモリに格納されているデータに対応する物理
アドレスを格納する。
【００５０】物理アドレス選択部１０７は、キャリーア
ウト選択部１０５が選択した信号[3:0]に基づいて、物
理アドレス格納部１０６のエントリーを選択し、選択し
たエントリーに格納されている物理アドレス[31:12]を
読み出す。以上の手順により、アクセス要求のあった仮
想アドレスを物理アドレスに変換する処理が完了する。
【００５１】アクセス要求のあった仮想アドレスに対応
する物理アドレスが物理アドレス格納部１０６に格納さ
れていない場合には、キャッシュメモリへのリフィル処
理が行われるが、その詳細については省略する。
【００５２】なお、物理アドレスの下位側ビット列[11:
0]は、ページオフセットを表しており、アクセス要求の
あった仮想アドレスの下位側ビット列[11:0]と同じであ
る。したがって、下位側ビット列の変換処理は行われな
い。
【００５３】このように、第１の実施形態では、アクセ
ス要求のあったベースアドレスとオフセットアドレスの
上位側ビット列同士の加算を行う際、下位側ビット列か
らのキャリーアウト信号が演算される前に、キャリーア
ウト信号を「０」と仮定した場合の上位側ビット列同士
の加算と、キャリーアウト信号を「１」と仮定した場合
の上位側ビット列同士の加算とを予め行うため、ＣＬＡ
回路１０１からキャリーアウト信号が出力される前に比
較処理を開始することができる。したがって、物理アド
レスへの変換を高速に行うことができる。
【００５４】(第２の実施形態）第２の実施形態は、第
１の実施形態の変形例である。
【００５５】図５はアドレス変換回路の第２の実施形態
の概略構成を示すブロック図である。図５では、図３と
同一の構成部分には同一符号を付しており、以下では、
相違点を中心に説明する。
【００５６】図５のアドレス変換回路は、ＣＬＡ回路１
０１と、アダー１０２，１０３と、ＣＡＭ１０４と、キ
ャリーアウト選択部（物理アドレス選択手段）１０５
と、物理アドレス格納部１０６と、第１および第２の物
理アドレス選択部１０７a，107bとを備えている。
【００５７】第１の物理アドレス選択部１０７aは、Ｃ
ＡＭ１０４内の第１のアドレス比較部104bから出力され
た比較結果信号[3:0]に基づいて、物理アドレス格納部
１０６のエントリーを選択し、選択したエントリーに格
納されている物理アドレスを読み出す。また、第２の物
理アドレス選択部１０７bは、ＣＡＭ１０４内の第２の
アドレス比較部104cから出力された比較結果信号[3:0]
に基づいて、物理アドレス格納部１０６のエントリーを
選択し、選択したエントリーに格納されている物理アド
レスを読み出す。
【００５８】キャリーアウト選択部１０５は、ＣＬＡ回
路１０１から出力されたキャリーアウト信号に基づい
て、第１および第２の物理アドレス選択部１０７a，107
bのいずれか一方から出力された物理アドレスを選択す
る。
【００５９】このように、第２の実施形態では、ＣＬＡ
回路１０１からキャリーアウト信号が出力される前に、
キャリーアウト信号を「０」と仮定した場合の物理アド
レスと「１」と仮定した場合の物理アドレスとを、物理
アドレス格納部１０６から読み出しておき、キャリーア
ウト信号が出力されると、いずれか一方の物理アドレス
を選択するようにしたため、ＣＬＡ回路１０１の処理に
時間がかかっても、物理アドレスへの変換を高速に行う
ことができる。
【００６０】（第３の実施形態）第３の実施形態は、図
１３の回路を改良したものである。
【００６１】図６はアドレス変換回路の第３の実施形態
の概略構成を示すブロック図である。図６では、図３と
同一の構成部分には同一符号を付しており、以下では、
相違点を中心に説明する。
【００６２】図６のアドレス変換回路は、アダー１０８
と、キャリーアウト用メモリ１０９と、ＣＡＭ１１０
と、キャリーアウト選択部１０５と、一致回路１１１
と、物理アドレス格納部１０６と、物理アドレス選択部
１０７とを備えている。
【００６３】アダー１０８は、アクセス要求のあった仮
想アドレスのベースアドレスとオフセットアドレスの下
位側ビット列[11:0]同士を加算し、加算結果を示す仮想
アドレス[11:0]とキャリーアウト信号とを出力する。
【００６４】キャリーアウト用メモリ１０９は、キャッ
シュメモリに格納されているデータに対応する仮想アド
レスの下位側12ビットからの桁上がり情報（キャリーア
ウト信号）を格納する。キャッシュメモリのエントリー
が複数（例えば、４つ）ある場合には、各エントリーご
とに、対応するキャリーアウト信号を格納する。
【００６５】キャリーアウト選択部１０５は、キャリー
アウト用メモリ１０９に格納されているキャリーアウト
信号と、アダー１０８から出力されたキャリーアウト信
号とが一致するか否かを示す信号を出力する。
【００６６】ＣＡＭ１１０は、キャッシュメモリの各エ
ントリーごとに、上位側ビット列格納部110aと、上位側
ビット列比較部110bとを有する。
【００６７】上位側ビット列格納部110aは、キャッシュ
メモリに格納されているデータに対応する仮想アドレス
のベースアドレスとオフセットアドレスの上位側ビット
列[31:12]を格納する。
【００６８】上位側ビット列比較部110bは、アクセス要
求のあった仮想アドレスのベースアドレスの上位側ビッ
ト列[31:12]と上位側ビット列格納部104aに格納されて
いるベースアドレスの上位側ビット列[31:12]とを比較
するとともに、アクセス要求のあった仮想アドレスのオ
フセットアドレスの上位側ビット列[31:12]と上位側ビ
ット列格納部104aに格納されているオフセットアドレス
の上位側ビット列[31:12]とを比較する。ＣＡＭ１１０
は、比較結果を示す信号Match[3:0]を出力する。
【００６９】一致回路１１１は、各エントリーごとにＡ
ＮＤゲートを有する。ＡＮＤゲートは、上位側ビット列
が一致し、かつ、キャリーアウト信号も一致するか否か
を示す信号を出力する。
【００７０】物理アドレス選択部１０７は、一致回路１
１１からの出力により、物理アドレス格納部１０６のエ
ントリーを選択し、選択したエントリーに対応する物理
アドレスを物理アドレス格納部１０６から読み出す。
【００７１】このように、第３の実施形態では、アダー
１０８からキャリーアウト信号が出力される前に、上位
側ビット列が一致するか否かを検出するため、アダー１
０８からキャリーアウト信号が出力されるのと前後し
て、上位側ビット列の一致検出結果も得ることができ
る。したがって、アクセス要求のあった仮想アドレスが
ＣＡＭ１１０内に格納されているか否かを高速に判断で
き、物理アドレスへの変換処理を高速に行うことができ
る。
【００７２】また、上位側ビット列の一致検出結果と、
キャリーアウト信号の一致検出結果とに基づいて、アク
セス要求のあった仮想アドレスとＣＡＭ１１０内に格納
されている仮想アドレスとの比較を行うため、全ビット
を比較する場合に比べて、比較処理を高速化することが
できる。
【００７３】（第４の実施形態）第４の実施形態は、第
３の実施形態の変形例である。
【００７４】図７はアドレス変換回路の第４の実施形態
の概略構成を示すブロック図である。図７では、図６と
同一の構成部分には同一符号を付しており、以下では、
相違点を中心に説明する。
【００７５】図７のアドレス変換回路は、一致回路１１
１とキャリーアウト選択部１０５との接続関係が図６と
逆になっている。すなわち、図７のアドレス変換回路
は、まず、キャリーアウト用メモリ１０９の出力とＣＡ
Ｍ１１０の出力との論理積を一致回路１１１で演算した
後、キャリーアウト選択部１０５により、アダー１０８
からのキャリーアウト信号に基づいて一致回路１１１の
出力のいずれかを選択する。
【００７６】一致回路１１１は、各エントリーごとに、
それぞれＡＮＤゲート（第１の比較結果出力手段）111a
とＡＮＤゲート（第２の比較結果出力手段）111bとを有
する。一方のＡＮＤゲート111aは、ＣＡＭ１１０の出力
とキャリーアウト用メモリ１０９の正転出力との論理積
を演算する。また、他方のＡＮＤゲート111bは、ＣＡＭ
１１０の出力とキャリーアウト用メモリ１０９の反転出
力との論理積を演算する。
【００７７】キャリーアウト選択部（選択手段）１０５
は、アダー１０８からのキャリーアウト信号に基づい
て、各エントリーごとに、ＡＮＤゲート111a，111bのい
ずれか一方の出力を選択する。キャリーアウト選択部１
０５の出力は、物理アドレス選択部１０７に入力され
て、物理アドレスの読み出しが行われる。
【００７８】このように、第４の実施形態も、第３の実
施形態と同様に、上位側ビット列の一致検出結果と、下
位側ビット列からのキャリーアウト信号の一致検出結果
とに基づいて、アクセス要求のあった仮想アドレスとＣ
ＡＭ１１０内に格納されている仮想アドレスとの比較を
行うため、全ビットを比較する場合に比べて、比較処理
を高速化することができる。
【００７９】また、第４の実施形態は、アダー１０８か
らのキャリーアウト信号に基づいて選択を行うキャリー
アウト選択部１０５が一致回路１１１の後段側に接続さ
れているため、第３の実施形態よりもアダー１０８の演
算時間に余裕が生じる。
【００８０】（第５の実施形態）第５の実施形態も、第
４の実施形態の変形例である。
【００８１】図８はアドレス変換回路の第５の実施形態
の概略構成を示すブロック図である。図８では、図７と
同一の構成部分には同一符号を付しており、以下では、
相違点を中心に説明する。
【００８２】図８のアドレス変換回路は、キャリーアウ
ト選択部１０５と物理アドレス選択部１０７の接続関係
が図７のアドレス変換回路と異なっており、キャリーア
ウト選択部１０５は、物理アドレス選択部１０７の後段
側に接続されている。
【００８３】アドレス変換部（第１および第２のアドレ
ス変換部）107a，107bは、一致回路111a，111bの出力に
基づいて、物理アドレス格納部１０６からそれぞれ別々
の物理アドレスを読み出す。キャリーアウト選択部１０
５は、アダー１０８からのキャリーアウト信号に基づい
て、物理アドレス選択部１０７が読み出した２種類の物
理アドレスのいずれか一方を選択する。
【００８４】このように、第５の実施形態も、第３およ
び第４の実施形態と同様に、上位側ビット列の一致検出
結果と、下位側ビット列からのキャリーアウト信号の一
致検出結果とに基づいて、アクセス要求のあった仮想ア
ドレスとＣＡＭ１１０内に格納されている仮想アドレス
との比較を行うため、全ビットを比較する場合に比べ
て、比較処理を高速化することができる。
【００８５】また、第５の実施形態は、アダー１０８か
らのキャリーアウト信号に基づいて選択を行うキャリー
アウト選択部１０５を最終段に設けたため、第４の実施
形態よりもさらに、アダー１０８の演算時間に余裕が生
じる。
【００８６】（第６の実施形態）第６の実施形態は、ア
クセス要求のあった仮想アドレスを、上位側ビット列、
中間ビット列、および下位側ビット列の３種類に分け
て、ＣＡＭ内に登録されている仮想アドレスとそれぞれ
比較するものである。
【００８７】図９はアドレス変換回路の第６の実施形態
の概略構成を示すブロック図である。図９では、図３と
共通する構成部分には同一符号を付しており、以下で
は、相違点を中心に説明する。
【００８８】図９のアドレス変換回路は、ＣＬＡ(Carry
Lookaside)回路１１２と、アダー１１３，１１４と、
ＣＡＭ１１５，１１６と、一致回路１１１と、物理アド
レス格納部１０６と、物理アドレス選択部１０７とを備
えている。
【００８９】ＣＬＡ回路１１２は、アクセス要求のあっ
た仮想アドレスのベースアドレスとオフセットアドレス
の下位側ビット列[7:0]同士を加算したときの桁上がり
情報（キャリーアウト信号）を出力する。
【００９０】アダー１１３は、下位側ビット列[7:0]か
らの桁上がりを「０」と仮定して、アクセス要求のあっ
た仮想アドレスのベースアドレスとオフセットアドレス
の中間ビット列[11:8]同士を加算した結果[11:8]と、キ
ャリーアウト信号を出力する。
【００９１】アダー１１４は、下位側ビット列[7:0]か
らの桁上がりを「１」と仮定して、アクセス要求のあっ
た仮想アドレスのベースアドレスとオフセットアドレス
の中間ビット列[11:8]同士を加算した結果[11:8]と、キ
ャリーアウト信号を出力する。
【００９２】ＣＡＭ１１５は、キャッシュメモリの各エ
ントリーごとに、中間ビット列格納部（中間ビット列格
納手段）115aと、第１および第２の中間ビット列比較部
115b，115cとを有する。
【００９３】中間ビット列格納部115aは、キャッシュメ
モリに格納されているデータに対応する仮想アドレスの
ベースアドレスとオフセットアドレスの中間ビット列[1
2:8]を格納する。
【００９４】第１の中間ビット列比較部115bは、キャッ
シュメモリの各エントリーごとに、アダー１１３の出力
[11:8]とそのキャリーアウト信号とを、中間ビット列格
納部115aに格納されているベースアドレスの中間ビット
列[12:8]と比較する。
【００９５】第２の中間ビット列比較部115cは、キャッ
シュメモリの各エントリーごとに、アダー１１４の出力
[11:8]とそのキャリーアウト信号とを、中間ビット列格
納部に格納されているベースアドレスの中間ビット列[1
2:8]と比較する。
【００９６】キャリーアウト選択部１０５は、ＣＬＡ回
路１１２からのキャリーアウト信号に基づいて、第１お
よび第２の中間ビット列比較部115b，115cのいずれか一
方の比較結果MatchL[3:0]を出力する。
【００９７】ＣＡＭ１１６は、キャッシュメモリの各エ
ントリーごとに、上位側ビット列格納部116aと、上位側
ビット列比較部116b（上位側ビット列比較手段）とを有
する。
【００９８】上位側ビット列格納部116aは、キャッシュ
メモリに格納されているデータに対応する仮想アドレス
のベースアドレスとオフセットアドレスの上位側ビット
列[31:12]を格納する。
【００９９】上位側ビット列比較部116bは、アクセス要
求のあった仮想アドレスのベースアドレスの上位側ビッ
ト列[31:12]と上位側ビット列格納部116aに格納されて
いるベースアドレスの上位側ビット列[31:12]とを比較
するとともに、アクセス要求のあった仮想アドレスのオ
フセットアドレスの上位側ビット列[31:12]と上位側ビ
ット列格納部116aに格納されているオフセットアドレス
の上位側ビット列[31:12]とを比較する。ＣＡＭ１１６
は、比較結果を示す信号MatchU[3:0]を出力する。
【０１００】一致回路１１１は、各エントリーごとにＡ
ＮＤゲートを有し、各ＡＮＤゲートは、ＣＡＭの両出力
の論理積を演算する。物理アドレス選択部１０７は、Ａ
ＮＤゲートの出力に基づいて、対応するエントリーに格
納されている物理アドレスを物理アドレス格納部１０６
から読み出す。
【０１０１】このように、第６の実施形態では、アクセ
ス要求のあった仮想アドレスの上位側ビット列[31:12]
についてはアダーを使わずにＣＡＭ１１６で比較すると
ともに、中間ビット列[11:8]については下位側ビット列
からの桁上がりの有無を予め予測してアダー１１３，１
１４で加算した結果をＣＡＭ１１５で比較し、これら比
較結果が得られた後に、下位側ビット列の加算を行うＣ
ＬＡ回路１１２からのキャリーアウト信号で最終的な選
択を行うため、ＣＬＡ回路１１２での演算処理に時間が
かかっても、高速に物理アドレスへの変換を行うことが
できる。
【０１０２】また、上位側ビット列の比較と、中間ビッ
ト列の比較と、下位側ビット列からの桁上がり演算とを
並列的に行うため、仮想アドレスの比較を効率的かつ高
速に行うことができる。
【０１０３】（第７の実施形態）第７の実施形態は、第
６の実施形態の変形例である。
【０１０４】図１０はアドレス変換回路の第７の実施形
態の概略構成を示すブロック図である。図１０では、図
９と同一の構成部分には同一符号を付しており、以下で
は、相違点を中心に説明する。
【０１０５】図１０のアドレス変換回路は、キャリーア
ウト選択部１０５と一致回路１１１の接続関係が図９の
アドレス変換回路と異なっており、キャリーアウト選択
部１０５は、一致回路１１１の後段側に接続されてい
る。
【０１０６】一致回路１１１内には、各エントリーごと
に、２個のＡＮＤゲート111a，111bが設けられている。
一方のＡＮＤゲート111aは、ＣＡＭ１１５内の第１の中
間ビット列比較部115bの比較結果とＣＡＭ１１５の比較
結果との論理積を演算する。他方のＡＮＤゲート111b
は、ＣＡＭ１１５内の第２の中間ビット列比較部115cの
比較結果とＣＡＭ１１５の比較結果との論理積を演算す
る。
【０１０７】キャリーアウト選択部１０５は、各エント
リーごとに、ＣＬＡ回路１１２からのキャリーアウト信
号に基づいて、ＡＮＤゲート111a，111bのいずれか一方
を選択する。物理アドレス選択部１０７は、キャリーア
ウト選択部１０５の選択結果に基づいて物理アドレス格
納部１０６のエントリーを選択して物理アドレスを読み
出す。
【０１０８】このように、第７の実施形態では、第６の
実施形態と同様に、アクセス要求のあった仮想アドレス
の下位側ビット列からの桁上がりの有無を予め予測して
中間ビット列の比較を行うため、ＣＬＡ回路１１２での
演算処理に平行して比較処理を行うことができ、物理ア
ドレスへの変換を高速に行うことができる。
【０１０９】また、第７の実施形態では、一致回路１１
１の後段側にキャリーアウト選択部１０５を設けるた
め、一致回路１１１から一致結果が出力されるまでにＣ
ＬＡ回路１１２からキャリーアウト信号が出力されれば
よく、ＣＬＡ回路１１２での演算時間に余裕が生じる。
【０１１０】（第８の実施形態）第８の実施形態は、第
７の実施形態の変形例である。
【０１１１】図１１はアドレス変換回路の第８の実施形
態の概略構成を示すブロック図である。図１１では、図
１０と同一の構成部分には同一符号を付しており、以下
では、相違点を中心に説明する。
【０１１２】図１１のアドレス変換回路は、キャリーア
ウト選択部１０５と物理アドレス選択部１０７の接続関
係が図７のアドレス変換回路と逆になっており、キャリ
ーアウト選択部１０５は、物理アドレス選択部１０７の
後段側に接続されている。
【０１１３】物理アドレス選択部１０７は、一致回路１
１１の出力に基づいて、物理アドレス格納部１０６から
それぞれ別個の物理アドレスを読み出す。キャリーアウ
ト選択部１０５は、ＣＬＡ回路１１２からのキャリーア
ウト信号に基づいて、物理アドレス選択部１０７が読み
出した２種類の物理アドレスのいずれか一方を選択す
る。
【０１１４】このように、第８の実施形態も、第６およ
び第７の実施形態と同様に、上位側ビット列の一致検出
結果と、中間ビット列の一致検出結果と、下位側ビット
列からのキャリーアウト信号の一致検出結果とに基づい
て、アクセス要求のあった仮想アドレスとＣＡＭ１１
５，１１６内に格納されている仮想アドレスとの比較を
行うため、全ビットを比較する場合に比べて、比較処理
を高速化することができる。
【０１１５】また、第８の実施形態は、ＣＬＡ回路１１
２からのキャリーアウト信号に基づいて選択を行うキャ
リーアウト選択部１０５を最終段に設けたため、第７の
実施形態よりもさらに、アダーの演算時間に余裕が生じ
る。
【０１１６】上述した各実施形態において、上位側ビッ
ト列、中間ビット列、および下位側ビット列のビット数
は特に限定されない。すなわち、上位側ビット列は[31:
12]以外でもよく、中間ビット列は[11:8]以外でもよ
く、下位側ビット列は[7:0]以外でもよい。
【０１１７】また、上述した各実施形態では、プロセッ
サ内部のTLBsに用いるアドレス変換部について説明した
が、本発明は、プロセッサ以外の回路にも適用可能であ
る。
【０１１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、アクセス要求のあった仮想アドレスの下位側ビッ
ト列からの桁上がり情報の演算に並行して、上位側ビッ
ト列や中間ビット列の比較処理を行うため、桁上がり情
報が演算される前に、仮想アドレスの比較処理を行うこ
とができ、物理アドレスへの変換を高速に行うことがで
きる。
【図面の簡単な説明】
【図１】図１はマイクロプロセッサの内部構成を示すブ
ロック図。
【図２】図２はMMU３の内部構成を示す図。
【図３】図３は本発明に係るアドレス変換回路の第１の
実施形態の概略構成を示すブロック図。
【図４】図４はＣＬＡ回路の詳細構成を示す回路図。
【図５】図５はアドレス変換回路の第２の実施形態の概
略構成を示すブロック図。
【図６】図６はアドレス変換回路の第３の実施形態の概
略構成を示すブロック図。
【図７】図７はアドレス変換回路の第４の実施形態の概
略構成を示すブロック図。
【図８】図８はアドレス変換回路の第５の実施形態の概
略構成を示すブロック図。
【図９】図９はアドレス変換回路の第６の実施形態の概
略構成を示すブロック図。
【図１０】図１０はアドレス変換回路の第７の実施形態
の概略構成を示すブロック図。
【図１１】図１１はアドレス変換回路の第８の実施形態
の概略構成を示すブロック図。
【図１２】図１２は従来のアドレス変換回路の概略構成
を示すブロック図。
【図１３】図１３は図１２よりも高速処理が可能な従来
のＴＬＢのブロック図。
【図１４】図１４はUSP5,606,683に開示されたＴＬＢの
ブロック図。
【符号の説明】
１ バス・インタフェース・ユニット ２ ＩＦＵ ３ ＭＭＵ ４ ＬＳＵ ３１ JTLB ３２ ITLB ３３ DTLB １０１ ＣＬＡ回路 １０２，１０３ アダー １０４ ＣＡＭ １０５ キャリーアウト選択部 １０６ 物理アドレス格納部 １０７ 物理アドレス選択部 １０８ アダー １０９ キャリーアウト用メモリ １１０ ＣＡＭ １１１ 一致回路 １１２ ＣＬＡ回路 １１３，１１４ アダー １１５，１１６ ＣＡＭ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B005 JJ11 MM31 MM51 NN63 NN66 RR02

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】アクセス要求のあった仮想アドレスを物理
    アドレスに変換するアドレス変換回路において、 キャッシュメモリに格納されたデータに対応する仮想ア
    ドレスの上位側ビット列を格納する上位側ビット列格納
    手段と、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの下位側ビット列同士を加算した
    ときの桁上がりの有無を予め予測して、該仮想アドレス
    のベースアドレスとオフセットアドレスとの上位側ビッ
    ト列同士を加算する上位側ビット列加算手段と、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの下位側ビット列同士を加算した
    ときの桁上がり情報を演算する桁上がり演算手段と、 前記上位側ビット列加算手段による加算結果と前記上位
    側ビット列格納手段に格納された仮想アドレスの上位側
    ビット列とを比較する上位側ビット列比較手段と、 前記桁上がり演算手段の演算結果と、前記上位側ビット
    列比較手段の比較結果とに基づいて、アクセス要求のあ
    った仮想アドレスを物理アドレスに変換するアドレス変
    換手段と、を備えることを特徴とするアドレス変換回
    路。
  2. 【請求項２】前記上位側ビット列加算手段は、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの上位側ビット列同士を加算した
    結果を出力する第１の加算手段と、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの上位側ビット列同士を加算し、
    さらに１を加えた結果を出力する第２の加算手段と、を
    有し、 前記上位側ビット列比較手段は、 前記第１の加算手段による加算結果と前記上位側ビット
    列格納手段に格納された仮想アドレスの上位側ビット列
    とを比較する第１の比較手段と、 前記第２の加算手段による加算結果と前記上位側ビット
    列格納手段に格納された仮想アドレスの上位側ビット列
    とを比較する第２の比較手段と、を有し、 前記アドレス変換手段は、前記桁上がり演算手段により
    演算された桁上がり情報に基づいて前記第１および第２
    の比較手段のいずれか一方の比較結果を選択する選択手
    段を有し、前記選択手段の選択結果に基づいて、アクセ
    ス要求のあった仮想アドレスを物理アドレスに変換する
    ことを特徴とする請求項１に記載のアドレス変換回路。
  3. 【請求項３】前記上位側ビット列加算手段は、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの上位側ビット列同士を加算した
    結果を出力する第１の加算手段と、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの上位側ビット列同士を加算し、
    さらに１を加えた結果を出力する第２の加算手段と、を
    有し、 前記上位側ビット列比較手段は、 前記第１の加算手段による加算結果と前記上位側ビット
    列格納手段に格納された仮想アドレスの上位側ビット列
    とを比較する第１の比較手段と、 前記第２の加算手段による加算結果と前記上位側ビット
    列格納手段に格納された仮想アドレスの上位側ビット列
    とを比較する第２の比較手段と、を有し、 前記アドレス変換手段は、 前記第１の比較手段の比較結果に基づいて、アクセス要
    求のあった仮想アドレスを物理アドレスに変換する第１
    のアドレス変換部と、 前記第２の比較手段の比較結果に基づいて、アクセス要
    求のあった仮想アドレスを物理アドレスに変換する第２
    のアドレス変換部と、 前記桁上がり演算手段により演算された桁上がり情報に
    基づいて、前記第１および第２のアドレス変換部のいず
    れか一方により変換された物理アドレスを選択する物理
    アドレス選択手段と、を備えることを特徴とする請求項
    １に記載のアドレス変換回路。
  4. 【請求項４】アクセス要求のあった仮想アドレスを物理
    アドレスに変換するアドレス変換回路において、 キャッシュメモリに格納されたデータに対応する仮想ア
    ドレスの上位側ビット列を格納する上位側ビット列格納
    手段と、 キャッシュメモリに格納されたデータに対応する仮想ア
    ドレスのベースアドレスとオフセットアドレスとの下位
    側ビット列同士を加算したときの桁上がり情報を格納す
    る桁上がり情報格納手段と、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの下位側ビット列同士を加算した
    ときの桁上がり情報を演算する桁上がり情報演算手段
    と、 アクセス要求のあった仮想アドレスのベースアドレスお
    よびオフセットアドレスの上位側ビット列と、前記上位
    側ビット列格納手段に格納された仮想アドレスのベース
    アドレスおよびオフセットアドレスの上位側ビット列と
    を比較する上位側ビット列比較手段と、 前記桁上がり情報格納手段に格納された情報と、前記桁
    上がり情報演算手段により演算された桁上がり情報と、
    前記上位側ビット列比較手段による比較結果とに基づい
    て、アクセス要求のあった仮想アドレスを物理アドレス
    に変換するアドレス変換手段と、を備えることを特徴と
    するアドレス変換回路。
  5. 【請求項５】前記桁上がり情報演算手段により演算され
    た桁上がり情報と、前記桁上がり情報格納手段に格納さ
    れた桁上がり情報とを比較する桁上がり情報比較手段を
    備え、 前記アドレス変換手段は、 前記桁上がり情報比較手段による比較結果と、前記上位
    側ビット列比較手段による比較結果とに基づいて、アク
    セス要求のあった仮想アドレスを物理アドレスに変換す
    ることを特徴とする請求項４に記載のアドレス変換回
    路。
  6. 【請求項６】前記桁上がり情報格納手段に格納された桁
    上がり情報と前記上位側ビット列比較手段による比較結
    果とに基づいて、下位側ビット列からの桁上がりがある
    と仮定した場合の、アクセス要求のあった仮想アドレス
    の上位側ビット列とキャッシュメモリに格納されている
    仮想アドレスの上位側ビット列との比較結果を出力する
    第１の比較結果出力手段と、 前記桁上がり情報格納手段に格納された桁上がり情報と
    前記上位側ビット列比較手段による比較結果とに基づい
    て、下位側ビット列からの桁上がりがないと仮定した場
    合の、アクセス要求のあった仮想アドレスの上位側ビッ
    ト列とキャッシュメモリに格納されている仮想アドレス
    の上位側ビット列との比較結果を出力する第２の比較結
    果出力手段と、を備え、 前記アドレス変換手段は、前記桁上がり情報演算手段に
    より演算された桁上がり情報に基づいて前記第１および
    第２の比較結果出力手段のいずれか一方から出力された
    比較結果を選択する選択手段を有し、前記選択手段によ
    る選択結果に基づいてアクセス要求のあった仮想アドレ
    スを物理アドレスに変換することを特徴とする請求項４
    に記載のアドレス変換回路。
  7. 【請求項７】前記桁上がり情報格納手段に格納された桁
    上がり情報と前記上位側ビット列比較手段による比較結
    果とに基づいて、下位側ビット列からの桁上がりがある
    と仮定した場合の、アクセス要求のあった仮想アドレス
    の上位側ビット列とキャッシュメモリに格納されている
    仮想アドレスの上位側ビット列との比較結果を出力する
    第１の比較結果出力手段と、 前記桁上がり情報格納手段に格納された桁上がり情報
    と、前記上位側ビット列比較手段による比較結果とに基
    づいて、下位側ビット列からの桁上がりがないと仮定し
    た場合の、アクセス要求のあった仮想アドレスの上位側
    ビット列とキャッシュメモリに格納されている仮想アド
    レスの上位側ビット列との比較結果を出力する第２の比
    較結果出力手段と、を備え、 前記アドレス変換手段は、 前記第１の比較結果出力手段による比較結果に基づい
    て、アクセス要求のあった仮想アドレスを物理アドレス
    に変換する第１のアドレス変換部と、 前記第２の比較結果出力手段による比較結果に基づい
    て、アクセス要求のあった仮想アドレスを物理アドレス
    に変換する第２のアドレス変換部と、 前記桁上がり情報演算手段により演算された桁上がり情
    報に基づいて、前記第１および第２のアドレス変換部の
    いずれか一方により変換された物理アドレスを選択する
    選択手段と、を有することを特徴とする請求項４に記載
    のアドレス変換回路。
  8. 【請求項８】アクセス要求のあった仮想アドレスを物理
    アドレスに変換するアドレス変換回路において、 キャッシュメモリに格納されたデータに対応する仮想ア
    ドレスの上位側ビット列を格納する上位側ビット列格納
    手段と、 前記キャッシュメモリに格納されたデータに対応する仮
    想アドレスの中間ビット列を格納する中間ビット列格納
    手段と、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの下位側ビット列同士を加算した
    ときの桁上がりの有無を予め予測して、該仮想アドレス
    のベースアドレスとオフセットアドレスとの中間ビット
    列同士を加算する中間ビット列加算手段と、 前記中間ビット列加算手段による加算結果と前記中間ビ
    ット列格納手段に格納された仮想アドレスの中間ビット
    列とを比較する中間ビット列比較手段と、 アクセス要求のあった仮想アドレスのベースアドレスお
    よびオフセットアドレスの上位側ビット列と、前記上位
    側ビット列格納手段に格納された仮想アドレスのベース
    アドレスおよびオフセットアドレスの上位側ビット列と
    を比較する上位側ビット列比較手段と、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの下位側ビット列同士を加算した
    ときの桁上がり情報を演算する桁上がり情報演算手段
    と、 前記上位側ビット列比較手段による比較結果と、前記中
    間ビット列比較手段による比較結果と、前記桁上がり情
    報演算手段による演算結果とに基づいて、アクセス要求
    のあった仮想アドレスを物理アドレスに変換するアドレ
    ス変換手段と、 を備えることを特徴とするアドレス変換回路。
  9. 【請求項９】前記中間ビット列加算手段は、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの中間ビット列同士を加算した結
    果を出力する第１の加算手段と、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの中間ビット列同士を加算し、さ
    らに１を加えた結果を出力する第２の加算手段と、を有
    し、 前記中間ビット列比較手段は、 前記第１の加算手段による加算結果と前記中間ビット列
    格納手段に格納された仮想アドレスの中間ビット列との
    比較結果を出力する第１の比較手段と、 前記第２の加算手段による加算結果と前記中間ビット列
    格納手段に格納された仮想アドレスの中間ビット列との
    比較結果を出力する第２の比較手段と、を有し、 前記アドレス変換手段は、前記桁上がり情報演算手段に
    よる演算結果に基づいて前記第１および第２の比較手段
    のいずれか一方の比較結果を選択して出力する選択手段
    を有し、前記選択手段の出力と、前記上位側ビット列比
    較手段による比較結果とに基づいて、アクセス要求のあ
    った仮想アドレスを物理アドレスに変換することを特徴
    とする請求項８に記載のアドレス変換回路。
  10. 【請求項１０】前記中間ビット列加算手段は、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの中間ビット列同士を加算した結
    果を出力する第１の加算手段と、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの中間ビット列同士を加算し、さ
    らに１を加えた結果を出力する第２の加算手段と、を有
    し、 前記中間ビット列比較手段は、 前記第１の加算手段による加算結果と前記中間ビット列
    格納手段に格納された仮想アドレスの中間ビット列との
    比較結果を出力する第１の比較手段と、 前記第２の加算手段による加算結果と前記中間ビット列
    格納手段に格納された仮想アドレスの中間ビット列との
    比較結果を出力する第２の比較手段と、を有し、 前記アドレス変換手段は、 前記第１の比較手段の比較結果と前記上位側ビット列比
    較手段の比較結果との論理積を演算する第１の一致回路
    と、 前記第２の比較手段の比較結果と前記上位側ビット列比
    較手段の比較結果との論理積を演算する第２の一致回路
    と、 前記桁上がり情報演算手段による演算結果に基づいて、
    前記第１および第２の一致回路のいずれか一方の出力を
    選択する選択手段と、 前記選択手段による選択結果に基づいて、アクセス要求
    のあった仮想アドレスを物理アドレスに変換する物理ア
    ドレス選択手段と、を有することを特徴とする請求項８
    に記載のアドレス変換回路。
  11. 【請求項１１】前記中間ビット列加算手段は、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの中間ビット列同士を加算した結
    果を出力する第１の加算手段と、 アクセス要求のあった仮想アドレスのベースアドレスと
    オフセットアドレスとの中間ビット列同士を加算し、さ
    らに１を加えた結果を出力する第２の加算手段と、を有
    し、 前記中間ビット列比較手段は、 前記第１の加算手段による加算結果と前記中間ビット列
    格納手段に格納された仮想アドレスの中間ビット列との
    比較結果を出力する第１の比較手段と、 前記第２の加算手段による加算結果と前記中間ビット列
    格納手段に格納された仮想アドレスの中間ビット列との
    比較結果を出力する第２の比較手段と、を有し、 前記アドレス変換手段は、 前記第１の比較手段と前記上位側ビット列比較手段との
    両比較結果に基づいて、アクセス要求のあった仮想アド
    レスを物理アドレスに変換する第１のアドレス変換部
    と、 前記第２の比較手段と前記上位側ビット列比較手段との
    両比較結果に基づいて、アクセス要求のあった仮想アド
    レスを物理アドレスに変換する第２のアドレス変換部
    と、 前記第１および第２のアドレス変換部のいずれか一方で
    変換された物理アドレスを選択する選択手段と、を有す
    ることを特徴とする請求項８に記載のアドレス変換回
    路。
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