KR100705171B1 - 어드레스 변환 장치 및 방법 - Google Patents
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Abstract
Description
Claims (20)
- 컴퓨터 시스템에서 가상 어드레스를 물리적 어드레스로 변환하는 방법으로서, 상기 방법은:프로그램 명령의 페치나 실행동안 가상 어드레스를 수신하고;가상 어드레스 공간의 상부와 하부 중 어느 곳에 가상 어드레스가 위치하는 지를 결정하며;가상 어드레스가 가상 어드레스 공간의 하부 영역에 위치할 경우,물리적 어드레스를 생성하기 위해 제 1 베이스 어드레스에 가상 어드레스를 더하고, 그리고가상 어드레스를 상한값과 비교하며,가상 어드레스가 상한값보다 큰 값을 가질 때, 액세스가 불법적임을 표시하고; 그리고가상 어드레스가 가상 어드레스 공간의 상부 영역에 위치할 경우,물리적 어드레스를 생성하기 위해 제 2 베이스 어드레스에 가상 어드레스를 더하고, 그리고가상 어드레스를 하한값과 비교하며,가상 어드레스가 하한값보다 작은 값을 가질 때, 액세스가 불법적임을 표시하고;널 포인터 어드레스들의 범위에 대해 가상 어드레스를 비교함으로서 액세스가 널 포인터를 포함하는 지를 결정하고; 그리고가상 어드레스가 널 포인터 어드레스들의 범위 내에 있을 경우, 액세스가 불법적임을 나타내는;단계들을 포함하는 것을 특징으로 하는 어드레스 변환 방법.
- 제 1 항에 있어서, 상기 방법은:가상 어드레스가 가상 어드레스 공간의 하부에 위치할 경우, 가상 어드레스 공간의 하부가 쓰기 액세스로부터 보호되는 지를 결정하고, 만약 보호된다면, 가상 어드레스에 대한 쓰기 액세스를 불허하며; 그리고가상 어드레스가 가상 어드레스 공간의 상부에 위치할 경우, 가상 어드레스 공간의 상부가 쓰기 액세스로부터 보호되는 지를 결정하고, 만약 보호된다면, 가상 어드레스에 대한 쓰기 액세스를 불허하는; 이상의 단계로 구성되는 것을 특징으로 하는 어드레스 변환 방법.
- 제 1 항에 있어서, 메모리에 작동 시스템이 액세스하는 동안 어드레스 변환을 중지하는 단계를 추가로 포함하는 것을 특징으로 하는 어드레스 변환 방법.
- 제 1 항에 있어서, 가상 어드레스 공간의 상부가 읽기 전용 라이브러리 루틴을 포함하는 것을 특징으로 하는 어드레스 변환 방법.
- 제 1 항에 있어서, 직접 메모리 액세스(DMA) 작용을 위해 컴퓨터 시스템의 캐쉬 메모리를 바이패스하는 명령을 상기 프로그램 명령이 포함하는 것을 특징으로 하는 어드레스 변환 방법.
- 삭제
- 제 1 항에 있어서, 상기 방법이 마이크로프로세서 칩 내에 집적된 메모리 관리 유닛 내에서 수행되는 것을 특징으로 하는 어드레스 변환 방법.
- 컴퓨터 시스템에서 가상 어드레스를 물리적 어드레스로 변환하는 장치로서, 상기 장치는:프로그램 명령의 페치나 실행 동안 가상 어드레스를 수신하는 입력부;가상 어드레스가 가상 어드레스 공간의 하부에 위치할 경우 제 1 베이스 어드레스와 가상 어드레스의 합을 생성하고, 가상 어드레스가 가상 어드레스 공간의 상부에 위치할 경우 제 2 베이스 어드레스와 가상 어드레스의 합을 생성하는. 애더; 그리고가상 어드레스가 가상 어드레스 공간의 하부에 위치하고 가상 어드레스가 상한값보다 클 경우 불법적 액세스를 표시하고, 가상 어드레스가 가상 어드레스 공간의 상부에 위치하고 가상 어드레스가 하한값보다 작을 경우 불법적 액세스를 표시하는, 액세스 평가 회로;로 구성되며, 이때,널 포인터 어드레스들의 범위에 대해 가상 어드레스를 비교함으로서 액세스가 널 포인터를 포함하는 지를 결정하기 위해 상기 액세스 평가 회로가 구성되고,가상 어드레스가 널 포인터 어드레스들의 범위 내에 있을 때, 액세스가 불법임을 표시하는 것을 특징으로 하는 어드레스 변환 장치.
- 제 8 항에 있어서, 상기 애더는:제 1 베이스 어드레스에 가상 어드레스를 더하는 제 1 가산 회로;제 2 베이스 어드레스에 가상 어드레스를 더하기 위한 제 2 가산 회로; 그리고제 1 베이스 어드레스의 출력과 제 2 베이스 어드레스의 출력 사이에서 선택하는 선택 회로;로 구성되는 것을 특징으로 어드레스 변환 장치.
- 제 8 항에 있어서,가상 어드레스 공간의 하부가 쓰기 액세스로부터 보호되는 지를 결정하도록 액세스 평가 회로가 배치되고,만약 보호된다면 가상 어드레스 공간의 하부에 대한 쓰기 액세스를 불허하도록 액세스 평가 회로가 배치되며,가상 어드레스 공간의 상부가 쓰기 작용으로부터 보호되는 지를 결정하도록 액세스 평가 회로가 배치되고,만약 보호된다면 가상 어드레스 공간의 상부에 대한 쓰기 액세스를 불허하도록 액세스 평가 회로가 배치되는 것을 특징으로 하는 어드레스 변환 장치.
- 제 8 항에 있어서, 메모리에 작동 시스템을 액세스하는 동안 어드레스 변환을 중지시키는 메카니즘을 추가로 포함하는 것을 특징으로 하는 어드레스 변환 장치.
- 제 8 항에 있어서, 가상 어드레스 공간의 상부가 읽기 전용 라이브러리 루틴을 포함하는 것을 특징으로 하는 어드레스 변환 장치.
- 제 8 항에 있어서, 직접 메모리 액세스(DMA) 작동을 위해 컴퓨터 시스템의 캐쉬 메모리를 바이패스하는 메카니즘을 추가로 포함하는 것을 특징으로 하는 어드레스 변환 장치.
- 삭제
- 제 8 항에 있어서, 상기 장치가 마이크로프로세서 칩 내에 집적되는 것을 특징으로 하는 어드레스 변환 장치.
- 컴퓨터 시스템에서 가상 어드레스를 물리적 어드레스로 변환하는 장치로서, 상기 장치는 입력부, 애더, 그리고 액세스 평가 회로로 구성되고,상기 입력부는 프로그램 명령의 페치나 실행동안 가상 어드레스를 수신하고,가상 어드레스가 가상 어드레스 공간의 하부에 위치할 경우, 상기 애더는 가상 어드레스와 제 1 베이스 어드레스의 합을 생성하고, 가사 어드레스가 가상 어드레스 공간의 상부에 위치할 경우, 상기 애더는 가상 어드레스와 제 2 베이스 어드레스의 합을 생성하며,상기 애더는 제 1 가산 회로, 제 2 가산 회로, 선택 회로를 포함하고,상기 제 1 가산 회로는 제 1 베이스 어드레스에 가상 어드레스를 가산하며,상기 제 2 가산 회로는 제 2 베이스 어드레스에 가상 어드레스를 가산하고,상기 선택 회로는 제 1 가산 회로의 출력과 제 2 가산 회로의 출력 사이에서 선택을 행하며,가상 어드레스가 가상 어드레스 공간의 하부에 위치하고 가상 어드레스가 상한값보다 클 경우, 상기 액세스 평가 회로는 불법적인 액세스를 나타내고,가상 어드레스가 가상 어드레스 공간의 상부에 위치하고 가상 어드레스가 하한값보다 작을 경우, 상기 액세스 평가 회로는 불법적인 액세스를 나타내며,가상 어드레스 공간의 하부가 쓰기 액세스로부터 보호되는 지를 결정하도록 상기 액세스 평가 회로가 배치되고,만약 보호된다면 가상 어드레스 공간의 하부에 대한 쓰기 액세스를 불허하도록 상기 액세스 평가 회로가 배치되며,가상 어드레스 공간의 상부가 쓰기 액세스로부터 보호되는 지를 결정하도록 상기 액세스 평가 회로가 배치되고,만약 보호된다면 가상 어드레스 공간의 상부에 대한 쓰기 액세스를 불허하도록 상기 액세스 평가 회로가 배치되며,가상 어드레스를 널 포인터 어드레스들의 범위에 대해 비교함으로서 액세스가 널 포인터를 포함하는 지를 결정하도록 상기 액세스 평가 회로가 배치되고, 가상 어드레스가 널 포인터 어드레스들의 범위 내에 있으면, 액세스가 불법적임을 나타내는 것을 특징으로 하는 어드레스 변환 장치.
- 삭제
- 컴퓨터 시스템에 있어서, 상기 컴퓨터 시스템은 중앙 처리 장치, 메인 메모리, 그리고 제 1 메모리 관리 유닛으로 구성되고,상기 제 1 메모리 관리 유닛은 중앙 처리 장치와 메인 메모리 사이에 연결되어, 가상 어드레스를 물리적 어드레스로 변환하며,상기 제 1 메모리 관리 유닛은 애더와 액세스 평가 회로로 구성되고,상기 애더는, 가상 어드레스가 가상 어드레스 공간의 하부에 위치할 경우, 제 1 베이스 어드레스와 가상 어드레스의 합을 생성하고,상기 애더는, 가상 어드레스가 가상 어드레스 공간의 상부에 위치할 경우, 제 2 베이스 어드레스와 가상 어드레스의 합을 생성하며,상기 액세스 평가 회로는, 가상 어드레스가 가상 어드레스 공간의 하부에 위치하고 가상 어드레스가 상한값보다 큰 값을 가질 경우, 불법적 액세스임을 표시하고,상기 액세스 평가 회로는, 가사 어드레스가 가상 어드레스 공간의 상부에 위치하고 가상 어드레스가 하한값보다 작은 값을 가질 경우, 불법적 액세스임을 표시하며,상기 액세스 평가 회로는, 가상 어드레스를 널 포인터 어드레스들의 범위에 대해 비교함으로서 액세스가 널 포인터를 포함하는 지를 결정하고, 가상 어드레스가 널 포인터 어드레스들의 범위 내에 있으면, 액세스가 불법적임을 나타내는 것을 는 것을 특징으로 하는 컴퓨터 시스템.
- 제 18 항에 있어서, 상기 컴퓨터 시스템은 상기 중앙 처리 장치와 메인 메모리 사이에 연결되는 캐쉬 메모리를 추가로 포함하고,상기 제 1 메모리 관리 유닛은 상기 중앙 처리 장치와 캐쉬 메모리 사이에 연결되는 것을 특징으로 하는 컴퓨터 시스템.
- 제 18 항에 있어서, 상기 컴퓨터 시스템은 명령 캐쉬, 데이터 캐쉬, 그리고 제 2 메모리 관리 유닛을 포함하고,상기 명령 캐쉬는 상기 중앙 처리 장치와 메인 메모리 사이에 연결되며,상기 데이터 캐쉬는 상기 중앙 처리 장치와 메인 메모리 사이에 연결되고,상기 제 2 메모리 관리 유닛은 상기 중앙 처리 장치를 구비한 상기 반도체 소자 내에 배치되고, 상기 제 1 메모리 관리 유닛과 동일하게 배치되며,상기 제 1 메모리 관리 유닛은 상기 중앙 처리 장치와 명령 캐쉬 사이에 연결되고, 제 2 메모리 관리 유닛은 중앙 처리 장치와 데이터 캐쉬 사이에 연결되어, 제 1 메모리 관리 유닛이 명령 액세스를 위한 변환을 수행하고, 상기 제 2 메모리 관리 유닛이 데이터 액세스를 위한 변환을 수행하는 것을 특징으로 하는 컴퓨터 시스템.
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"computer architecture a quantitative approach," David A. Patterson & John L. Hennessy, Morgan Kaufmann Publishers Inc., 1996. 12 * |
"Computer Architecture A Quantitative Approach," David A. Patterson & John L. Hennessy著, 2nd edition, Morgan Kaufmann Publishers Inc., 1996.12, * |
프랑스공개특허공보 제2766597호 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9348764B2 (en) | 2013-01-07 | 2016-05-24 | Samsung Electronics Co., Ltd. | System on chip including memory management unit and memory address translation method thereof |
Also Published As
Publication number | Publication date |
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US6233667B1 (en) | 2001-05-15 |
EP1035475B1 (en) | 2008-07-09 |
KR20000076653A (ko) | 2000-12-26 |
JP2000276397A (ja) | 2000-10-06 |
EP1035475A1 (en) | 2000-09-13 |
DE60039380D1 (de) | 2008-08-21 |
JP4499237B2 (ja) | 2010-07-07 |
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