JP2001033825A - アクティブマトリクス型液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 開口率の低下、ＴＦＴオフ時の保持特性、ゲ
ートパルス遅延時の効果減少等の欠点を改善し、コント
ラストが高い、または低電圧で駆動できるアクティブマ
トリクス型液晶表示装置の提供。 【解決手段】 絶縁基板１００上に形成された複数の走
査線と、上記走査線に交差するように形成された複数の
信号線と、上記走査線と信号線の交点付近に形成した薄
膜トランジスタと、上記薄膜トランジスタのソース電極
４に接続された画素電極５に接続された付加容量部とか
らなる薄膜トランジスタアレイ基板２５０を有するアク
ティブマトリクス型液晶表示装置において、コントラス
トを高く、または低電圧で駆動できるように、上記付加
容量部の一部が、画素電極５をスイッチングする薄膜ト
ランジスタのゲート電極１に接続される走査線１１との
間で絶縁膜１１５、半導体１２０を介し形成された。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアクティブマトリク
ス型液晶表示装置に係わり、詳しくは、コントラストが
高い、あるいは低電圧で駆動できるアクティブマトリク
ス型液晶表示装置に関する。

【０００２】

【従来の技術】従来の一般的なアクティブマトリクス型
液晶表示装置は、図１３および図１４に示すように、薄
膜トランジスタアレイ基板１５０と、この薄膜トランジ
スタアレイ基板１５０に平行に隔離して設けられた透明
の対向基板（ガラス基板）１４０と、上記薄膜トランジ
スタアレイ基板１５０と対向基板１４０との間に封入さ
れた液晶層１３０を備えた概略構成である。なお、図１
３は、図１４に示したアクティブマトリクス型液晶表示
装置の液晶層１３０より下側の薄膜トランジスタアレイ
基板１５０の単位画素を示す平面図であり（図１３にお
いて配向膜１８の図示は略す。）、図１４は図１３のＸ
−Ｘ線に沿った断面図であり、薄膜トランジスタアレイ
基板１５０より上側の部分も合わせて示す。

【０００３】図１３において薄膜トランジスタ（ＴＦ
Ｔ）はゲート電極１、アモルファスシリコン膜１１９、
ドレイン電極３、ソース電極４で構成されている。ゲー
ト電極１は自段の走査線１１と、ドレイン電極３は自列
の信号線１２と、ソース電極４は画素電極５とそれぞれ
電気的に接続されている。参照符号１３は隣接する信号
線を示しており、走査線１１、前段の走査線１０１と信
号線１２、１３に囲まれる領域に単位画素が形成されて
いる。

【０００４】このような構成の液晶表示装置において
は、各マトリクスセグメント毎に上記ＴＦＴがオンする
ことにより、画素電極５と対向電極１２３との間に電界
が生じ、両基板１００、１４０間に封入された液晶層１
３０が電気光学効果を引き起こし、パネル全体として画
像表示ができるようになっている。

【０００５】図１５は、ＴＦＴのゲートソース間寄生容
量を示す図である。図１５に示すように、ＴＦＴを用い
たアクティブマトリクス型の液晶表示装置ではＴＦＴ部
でゲート電極１と、ソース電極４及びドレイン電極３と
が互いにオーバーラップする領域において、ゲート−ソ
ース間寄生容量Ｃgsが発生する。

【０００６】図１６は、ＴＦＴ素子を備えた従来の液晶
表示装置の１画素の等価回路を示す図である。図１６に
おいて、寄生容量ＣgsはＴＦＴのゲート電極１−ソース
電極４間の寄生容量、ＣLCは画素電極５−対向電極１２
３間の液晶層１３０の容量、Ｃscは画素電極５−走査線
１０１間に形成される蓄積容量である。

【０００７】図１７は、上記液晶表示装置を駆動する電
圧波形を示す図であり、上記ゲート電極１の電位が高電
位であるとき、画素電極５には徐々に電荷が蓄積し、画
素電極電位が信号線の電位に近づく。ここで、ゲート電
位をオフにすると、寄生容量Ｃgsを介しゲート電位によ
り負に引かれることで画素電極１０５の電位が電圧降下
を起こす。この降下量△Vはフィードスルー電圧と称さ
れる。

【０００８】一般的に液晶表示装置は信頼性の確保のた
め１つの表示画素に着目した場合、対向電極１２３と画
素電極５の間に表示フレーム毎に極性の異なる交流電圧
を印加し駆動するようにしている。ＴＦＴの寄生容量Ｃ
gsは、ＭＩＳ（Metal-Insulator-Semiconductor）キャ
パシタとみなせるが、出願人はこのＭＩＳ容量の実効値
が正書きこみ時と負書きこみ時で異なることに起因し
て、フィードスルー電圧△Ｖの大きさが正書きこみ時と
負書きこみ時で異なるだけでなく、負書き込みの場合の
方が、△Ｖが大きくなることを定性的な解析から見出し
た。その詳細については、本発明の実施例の説明におい
て、詳述することにし、ここでは、簡潔に述べるにとど
める。

【０００９】すなわち、液晶層に印加される電圧は、共
通電極電位と画素電極電位の差（図１７の△ＶPI）であ
り、液晶表示装置は一般的に信頼性の確保のため正書き
込みと負書き込みをフレーム毎に切り替えていることを
考慮すると、負書き込みのフィードスルー電圧が正書き
込みのフィードスルー電圧に比べ大きいほど選択区間
（ゲート電位が高電位の時間）以外の時間（非選択期
間）に液晶層に印加される電圧は大きくなる（△ＶPIが
大きくなる）ということである。また、正書き込み時と
負書き込み時のフィードスルー電圧の差は、Ｃgsの絶対
値が大きければ大きいほど大きくなる（ただし比はほぼ
等しい）ということを定性的に見出した。

【００１０】この現象は、ＴＦＴを大きくしたり、複数
個ＴＦＴを設置する、つまり走査線１１と画素電極５に
結合されるＭＩＳ容量を増すことで外部より印加された
電圧より大きい電圧を液晶層に印加できる効果を奏する
可能性があることを示唆している点に出願人は着目し
た。ただし、一般的にＴＦＴ面積を増すと開口率の低下
や、オフ時の電荷リークが問題になる。さらに、ゲート
パルスに大きな遅延が生じるとＴＦＴがオフするまでに
画素電極にかなりの電荷が流れ込み、上記電圧増幅効果
が小さくなってしまう。

【００１１】

【発明が解決しようとする課題】本発明は上記事情に鑑
みてなされたもので、従来のアクティブマトリクス型液
晶表示装置において考慮すべき開口率の低下、ＴＦＴオ
フ時の保持特性、ゲートパルス遅延時の電圧増幅効果減
少等の問題を生じないように改善し、コントラストが高
い、または低電圧で駆動できるアクティブマトリクス型
液晶表示装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明は、絶縁基板上に
形成された複数の走査線と、上記走査線に交差するよう
に形成された複数の信号線と、上記走査線と信号線の交
点付近に形成した薄膜トランジスタと、上記薄膜トラン
ジスタのソース電極に接続された画素電極に接続された
付加容量部とからなる薄膜トランジスタアレイ基板を有
するアクティブマトリクス型液晶表示装置において、上
記付加容量部の一部が、上記画素電極をスイッチングす
る薄膜トランジスタのゲート電極に接続される走査線と
の間で絶縁膜、半導体を介し形成されていることを特徴
とするアクティブマトリクス型液晶表示装置を上記課題
の解決手段とした。

【００１３】上記構成のアクティブマトリクス型液晶表
示装置においては、上記画素電極と上記走査線との間に
設けられた半導体の設置領域が、上記信号線と上記走査
線の交差部と一部重なっていることが好ましい。

【００１４】上記構成のアクティブマトリクス型液晶表
示装置においては、上記半導体が上記走査線上一列に形
成されていることが好ましい。

【００１５】上記構成のアクティブマトリクス型液晶表
示装置においては、上記画素電極と前段の走査線は、前
段の半導体が形成されてない部位で重ねられていること
が好ましい。

【００１６】上記のいずれかの構成のアクティブマトリ
クス型液晶表示装置においては、上記画素電極と上記走
査線との間に設置された半導体がアモルファスシリコン
膜から構成されていることが好ましい。

【００１７】上記のいずれかの構成のアクティブマトリ
クス型液晶表示装置においては、上記画素電極と上記走
査線との間に設置された半導体が多結晶シリコン膜から
構成されているものであってもよい。

【００１８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１９】（第１実施形態）本発明の第１実施形態の
アクティブマトリクス型液晶表示装置は、図１乃至図２
に示すように、薄膜トランジスタアレイ基板２５０と、
この薄膜トランジスタアレイ基板２５０に平行に隔離し
て設けられた透明の対向基板（ガラス基板）１４０と、
上記薄膜トランジスタアレイ基板２５０と対向基板１４
０との間に封入された液晶層１３０を備えた概略構成で
ある。なお、図１は、図２に示した第１実施形態のアク
ティブマトリクス型液晶表示装置の液晶層１３０より下
側の薄膜トランジスタアレイ基板２５０の単位画素を示
す平面図であり（図１において配向膜１８の図示は略
す。）、図２は図１のＩＩ−ＩＩ線に沿った断面図であ
り、薄膜トランジスタアレイ基板２５０より上側の部分
も合わせて示す。

【００２０】図１において、薄膜トランジスタ（ＴＦ
Ｔ）はゲート電極１、アモルファスシリコン膜１１９、
ドレイン電極３、ソース電極４で構成されている。ゲー
ト電極１は自段の走査線１１と、ドレイン電極３は自列
の信号線１２と、ソース電極４は画素電極５とそれぞれ
電気的に接続されている。参照符号１３は隣接する信号
線を示しており、走査線１１、前段の走査線１０１と信
号線１２、１３に囲まれる領域に単位画素が形成されて
いる。蓄積容量を形成するため、画素電極５の上辺と前
段の走査線１０１の下辺とがゲート絶縁膜１１５を介し
て重畳されている。自段の走査線１１の下辺も同様に次
段の画素電極の上辺と重畳して蓄積容量部が形成されて
いる。参照符号１２０は本発明による付加容量を形成す
るためのアモルファスシリコン膜であり、自段の走査線
１１の上辺に沿って設けられている。

【００２１】図１および図２に示した第１実施形態のア
クティブマトリクス型液晶表示装置を製造するには、ま
ず、透明な絶縁基板としてのガラス基板１００の上にス
パッタ法によりＣｒ膜等の金属膜を堆積させ、選択的に
エッチングしゲート電極１、走査線１１を形成する。そ
の後、ＣＶＤ（Chemical Vapor Deposition）法によ
りゲート電極１、走査線１１を含む表面に窒化シリコン
膜を堆積してゲート絶縁膜（絶縁膜）１１５を形成す
る。ついで、ゲート電極１に対応するゲート絶縁膜１１
５の上および走査線１１と一部重畳する形でＣＶＤによ
り半導体領域を形成するアモルファスシリコン膜１１
９、１２０とこれらアモルファスシリコン膜１１９、１
２０上にオーミックコンタクト層としてのｎ+型アモル
ファスシリコン膜１１９ａ、１２０ａを選択的に順次形
成し、次にゲート絶縁膜１１５の上に透明電極としての
ＩＴＯ（酸化インジウムズス）膜を前段の走査線１０１
及びアモルファスシリコン膜１２０、走査線１１と一部
重畳するよう選択的に設けて画素電極５を形成する。

【００２２】ついで、ソース、ドレイン電極４、３およ
び画素電極５をマスクとしてゲート電極１に対応する領
域のｎ+型アモルファスシリコン層１１９ａが除去され
ＴＦＴが形成される。そして、上記ＴＦＴ、信号線１
２、１３、走査線１１、１０１を被覆して保護する目的
でパッシベーション１１７を形成すると、薄膜トランジ
スタアレイ基板２５０が得られる。ここで、図１に示す
ように画素電極５の上辺と前段の走査線１０１の下辺と
の重畳部で蓄積容量Ｃｓｃが形成されている。そして、
液晶層１３０を配向するためポリイミド樹脂などの有機
膜からなる配向膜１８をパッシベーション膜１１７上に
形成し、配向処理する。

【００２３】一方、液晶層１３０をはさんで上側の対向
電極側のガラス基板１４０の下面、すなわちガラス基板
１００と対向する面には、不透明の遮光層１２１、色層
１２２、ＩＴＯで形成された対向電極１２３、および配
向膜２８がこの順に形成されている。

【００２４】図３に本発明の第１実施形態のアクティブ
マトリクス型液晶表示装置の１画素の等価回路図を示
す。本実施形態の液晶表示装置の１画素の等価回路が図
１６に示した従来のアクティブマトリクス型液晶表示装
置の１画素の等価回路図と異なるところは、自段の走査
線１１と画素電極５の間に新たにＭＩＳ（Metal-Insula
tor-Semiconductor）容量が形成されている点である。
つまり、従来のアクティブマトリクス型液晶表示装置と
の差異は、走査線１１と画素電極５にオーバーラップす
る形でアモルファスシリコン膜１２０を設置したことで
ある。このアモルファスシリコン膜１２０は、ＴＦＴ部
のアモルファスシリコン膜１１９の形成工程と同時に形
成できるため、製造工程や材料の増加はない。

【００２５】次に第１実施形態のアクティブマトリクス
型液晶表示装置の動作を説明する。

【００２６】第１実施形態のアクティブマトリクス型液
晶表示装置は、従来のアクティブマトリクス型液晶表示
装置と同様に、各マトリクスセグメント毎に上記ＴＦＴ
がオンすることにより、画素電極５と対向電極１２３と
の間に電界が生じ、両基板１００、１４０間に封入され
た液晶層１３０が電気光学効果を引き起こし、パネル全
体として画像表示ができるようになる。

【００２７】本実施形態の液晶表示装置の従来技術との
動作的な差分は、正書き込み時と負書き込み時のフィー
ドスルー電圧の差が従来と比較し大きくなることであ
る。この理由について以下に説明する。

【００２８】図３の等価回路より計算されるように、第
１実施形態でのフィードスルー電圧△Ｖは、下記式
（１）の近似式で示される。

【００２９】 △V＝（Ｖgon−Ｖgoff）*（Ｃgs＋Ｃg-PI）／（Ｃgs＋Ｃg-PI＋ＣLC＋Ｃsc） ・・・（１） ゲート電極１、走査線１１と画素電極５に接続されるＭ
ＩＳ容量として、ＴＦＴ部でのゲート−ソース間容量Ｃ
gsに以外に、新たに走査線１１−ゲート絶縁膜１１５−
アモルファスシリコン膜１２０で形成される容量Ｃg-PI
が付与されたことが特徴である。すると従来の技術で述
べた現象に基づきフィードスルー電圧の絶対値が大きく
なるとともに、正書き込み時と負書き込み時のフィード
スルー電圧の差が大きくなる。本発明ではＭＩＳ容量の
総量が大きいため、対向電極１２３と画素電極５間に印
加される電圧が従来のものに比べ増す。その際、付与し
たＭＩＳ容量が大きいほど効果が大きいことを以下に定
性的に述べる。

【００３０】図１６の等価回路および図１７の電圧波形
を参照すると、従来例におけるフィードスルー電圧△V
は近似的には式（２）のように導かれる。ここで、Ｖgo
n、Ｖgoffはゲート電圧波形の高レベルの電圧、低レベ
ルの電圧をそれぞれ意味する。

【００３１】 △V＝（Ｖgon−Ｖgoff）* Ｃgs／（ＣLC＋Ｃsc＋Ｃgs） ・・・（２） 液晶層１３０の容量ＣLCは液晶の表示状態により異なる
ため、表示状態（白、中間調、黒）により△Vが異な
る。対向電極１２３には、フリッカ防止のため、視感度
が最も高い中間調表示での画素電極電位のセンターとな
る電圧が印加される。

【００３２】一般的に液晶表示装置は信頼性の確保のた
め１つの表示画素に着目した場合、対向電極１２３と画
素電極５の間に表示フレーム毎に極性の異なる交流電圧
を印加し駆動するようにしている。

【００３３】次に、上記（２）式に示されるフィードス
ルー電圧△Ｖの大きさが正書きこみ時と負書きこみ時で
異なることを説明する。これは上記寄生容量Ｃgsの実効
値が正書きこみ時と負書きこみ時で異なることによるも
のである。

【００３４】この寄生容量Ｃgsの実効値が差を生じる理
由を以下順を追って説明する。

【００３５】まず、図４（ａ），（ｂ）に示すＭＩＳ
（Metal-Insulator-Semiconductor）キャパシタを使っ
て、ゲート電極、グラウンド間の容量Ｃとゲート電圧Ｖ
Gの関係を求めることとする。

【００３６】容量Ｃは、ゲート絶縁膜の容量Ｃoとアモ
ルファスシリコン膜の容量Ｃsの直列結合とみなせる。
酸化膜（ゲート絶縁膜１１５）の厚さをｔd、その比誘
電率をＫo、真空の誘電率をεoとすると、酸化膜の単位
面積あたりの固定容量Ｃoは、 Ｃo=Ｋoεo／ｔd ・・・（３） で示される。次に、アモルファスシリコン膜の容量は発
生キャリアの分布により異なり、この分布はゲート電圧
ＶGの印加に依存する（参考文献：「アモルファス半導
体の基礎」ｐ．１６４〜１６８、オーム社１９８２年１
１月３０日発行）。

【００３７】図５はゲートオン、オフ時のＭＩＳ容量の
変化を示す図であり、ゲート電極１にオン電圧を印加し
た場合は、図５（ａ）に示すようにｎ+型アモルファス
シリコン膜１１９ａ中にキャリアが発生する。このキャ
リアは、アモルファスシリコン膜１１９ａ中の電界によ
りキャリアが流れるドリフト電流とキャリアの密度勾配
により流れる拡散電流により分布する。この場合、以上
の議論と液晶表示装置ではパネル内部の光反射により幾
分アモルファスシリコン膜１１９ａに光が当たりフォト
キャリアが生成していることも考慮すると、大方キャリ
アは膜全体に存在していると近似でき、アモルファスシ
リコン膜１１９ａの容量Ｃsは、 Ｃs=０ ・・・（４） とみなせる。

【００３８】次に、ゲート電極１にオフ電圧を印加した
場合、つまり図１５でドレイン電極３とソース電極４の
接続を近似的にオープンとした場合には、図５（ｂ）に
示すようにアモルファスシリコン膜１１９ａ中のキャリ
ア密度は低いため、ほぼ絶縁膜とみなしてよい。つま
り、アモルファスシリコン膜１１９ａで形成される単位
面積あたりの可変容量Ｃsは、アモルファスシリコン膜
の厚みをｌdとし、誘電率をＫとして、 Ｃs=Ｋεo／ｌd ・・・（５） となる。（もちろんさらに、ゲート電圧を低くするとホ
ールが形成され図５（ａ）に近い状態になる。） 以上を考慮しＣ−ＶG曲線を定性的に描くと、図６のよ
うになる。すなわち、ＴＦＴのオン状態でのＭＩＳ容量
と、オフ状態のＭＩＳ容量を比較すると、オン状態での
ＭＩＳ容量の方が定性的に大きくなる。ここで、ＴＦＴ
がオン状態となるゲート電圧は絶対的に決まるわけでな
く、ソース電極、ドレイン電極の電位に依存し相対的に
決まることに注意を要する。

【００３９】次に、図７を用いて共通電極電位に対し正
の電位を書き込む場合と、負の電位を書き込む場合でフ
ィードスルー電圧△Ｖの大きさに差が生じる理由を定性
的に考察する。

【００４０】ＴＦＴ特性をオン状態とオフ状態の２値で
近似した場合、それぞれの状態でのＭＩＳ容量すなわち
ＴＦＴの場合ゲート−ソース電極間容量Ｃgsは先に述べ
たように異なる。つまり、ＴＦＴがオンするゲート電圧
をＶｔｈ（閾値電圧）と書く ことにすると、 Ｃgs_{(V G> V th )} ＞ Ｃgs_{(V G< V th )} ・・・（６） である。

【００４１】上記式（２）を式（６）を考慮し書きなお
すと、 △Ｖ＝{（Ｖgon−Ｖth）* Ｃgs_{(V G> V th )}／（ＣLC＋Ｃsc＋Ｃgs_{(V G> V th )}）} ＋{（Ｖth−Ｖgoff）* Ｃgs_{(V G< V th )}／（ＣLC＋Ｃsc＋Ｃgs_{(V G< V th )}）} ・・・（７） となる。

【００４２】既に述べたようにＴＦＴの閾値電圧Ｖthは
ソース電極電位、ドレイン電極電位との相対関係により
決まるので、図７で液晶表示装置で画素への正書き込
み、すなわち画素電極に共通電極電位に対し正の電位を
書き込む場合では、ドレイン、ソース電極ともに共通電
極に対し正の電位が印加されているため、図７（ａ）に
示すようにＴＦＴがオフするゲート電位Ｖthが比較的高
くなっている。

【００４３】一方、負書き込み、すなわち画素電極に共
通電極電位に対し負の電位を書きこむ場合においては、
ドレイン、ソース電極ともに共通電極に対し負の電位が
印加されているため、図７（ｂ）に示すようにＴＦＴが
オフするゲート電位が比較的低くなっている。

【００４４】上記ＭＩＳ容量のゲート電圧依存性の議論
の結果より、ＴＦＴがオン状態でのゲート−ソース間容
量Ｃgsの方がオフ状態でのゲート−ソース間容量に比べ
大きくなる（式（６））。すると式（７）より負書き込
みの場合の方が、Ｖthが低い分△Ｖが大きくなることが
分かる（Ｖgon−Ｖthが大）。

【００４５】ただし、オンしている時間では、電流があ
る程度ドレイン電極３から画素電極５に流れこむためこ
のＣgsの変動による効果は若干緩和される。ただし、ａ
-Ｓｉを活性領域とするＴＦＴのオン抵抗（〜１０₆オー
ム）を考慮すると流れ込む電流は微量である。液晶層に
印加される電圧は、共通電極電位と画素電極電位の差
（図１７における△ＶPI）であり、液晶表示装置は一般
的に信頼性の確保のため正書き込みと負書き込みをフレ
ーム毎に切り替えていることを考慮すると、負書き込み
のフィードスルー電圧が正書き込みのフィードスルー電
圧に比べ大きいほど選択区間（ゲート電位が高電位の時
間）以外の時間（非選択期間）に液晶層に印加される電
圧は大きくなる（△ＶPIが大）。正書き込み時と負書き
込み時のフィードスルー電圧の差は、Ｃgsの絶対値が大
きければ大きいほど大きくなる（ただし比はほぼ等し
い）。したがって、本発明では、走査線１１と画素電極
５に結合されるＭＩＳ容量を増すことで外部より印加さ
れた電圧より大きい電圧を液晶層に印加できるという電
圧増幅効果を奏することとなる。

【００４６】実際に回路シミュレーションを実施し、定
量的に液晶層１３０への印加電圧の増加量を見積もった
結果を図８に示す。図９は、図１のＶ線で囲んだ部分の
拡大図である。画素電極５を走査線１１にオーバーラッ
プ幅Ｗが３μｍとなるようにオーバーラップさせ、アモ
ルファスシリコン１２０の長さＬを増した場合につい
て、図１７で示す外部駆動装置より入力されるドレイン
電圧振幅（peak-to-peak）△ＶD に対する液晶層１３０
への印加電圧△ＶPIの比（△ＶPI／△ＶD ）を計算し
た。

【００４７】図８から走査線１１とアモルファスシリコ
ン膜１２０のオーバーラップ長Ｌを約１３μｍ以上伸長
するとドレイン電圧振幅より大きい電圧が液晶に印加で
きることが分かる。オーバーラップ長Ｌの上限は特にな
いが、画素電極５の幅が最大となる。しかし、図８に示
すように、オーバーラップ長Ｌが約３０μｍ以上になる
と増幅率は次第に飽和状態に近づいてくるので、好まし
いオーバーラップ長Ｌとしては３０〜９０μｍと考えら
れる。これをオーバーラップ面積に換算すると、９０〜
２７０μｍ₂となる。通常、走査線１１の幅は１０μｍ
程度であり、画素電極５の幅は１００μｍ程度であるこ
とと、製造時の目合わせのズレ許容量や、開口率を考慮
すると、アモルファスシリコン膜１２０の形成寸法は幅
１０μｍ程度が望ましい。また、その長さについては上
記オーバーラップ長Ｌを満足するように選べばよい。上
記オーバーラップ幅Ｗは、目合わせズレなどで多少変動
することがあるが、オーバーラップ長Ｌを長め５０μｍ
以上の長めに設定することにより、飽和状態に近づくの
で増幅効果へのバラツキが抑制される点で好ましい。

【００４８】このような印加電圧増幅効果は、単純にＴ
ＦＴのサイズを大きくしたり、複数のＴＦＴの設置する
構成でも得られると思われるが、一般にＴＦＴの面積を
増やすことは開口率を低下させたり、保持時間における
リーク電流が増すという液晶表示装置の特性を劣化させ
る問題がある。さらに、ゲートパルスが遅延した場合に
は、ＴＦＴがオフするまでの時間にドレイン電極から電
流が画素電極に流れ込むため印加電圧増幅効果は小さく
なる。

【００４９】第１実施形態のアクティブマトリクス型液
晶表示装置によれば、自段の走査線１１と画素電極５に
オーバーラップする形で半導体層としてのアモルファス
シリコン膜１２０を設けたことにより、製造コストを増
さずに低電圧駆動できるため消費電力の低い液晶表示装
置を提供を実現することができた。また、第１実施形態
のアクティブマトリクス型液晶表示装置において、消費
電力を従来と同等に設定した場合には、高コントラス
ト、高速応答を実現する表示品位の高い液晶表示装置を
提供できる。

【００５０】従って、第１実施形態のアクティブマトリ
クス型液晶表示装置によれば、従来のアクティブマトリ
クス型液晶表示装置において考慮すべき開口率の低下、
ＴＦＴオフ時の保持特性、ゲートパルス遅延時の効果減
少等の問題を発生させず、コントラストが高い、または
低電圧で駆動できるアクティブマトリクス型液晶表示装
置を提供できる。

【００５１】なお、本実施形態では、ガラス基板に対し
垂直な電界を印加する方式の液晶表示装置を例に挙げ説
明をしたが、例えば特開平７−２２５３８８号公報に開
示されているような、ガラス基板に対し平行な電界を印
加する方式の液晶表示装置等であっても、ＴＦＴを用い
た液晶表示装置であればいずれにも適用できる。さら
に、本実施形態では配線材料としてＣｒを用いる場合に
ついて説明したが、本発明で用いられる配線材料はＣｒ
である必要はなく他の配線材料でもかまわない。また、
本実施形態では半導体膜としてアモルファスシリコン膜
を用いる場合について説明したが、本発明では半導体膜
として多結晶シリコン膜等の他の半導体膜に置き換えた
場合も程度に差はあるが同様な効果が期待できる。

【００５２】なお、類似した構造の液晶表示装置とし
て、自身の走査線１１ではなく前段の走査線１０１と画
素電極５の間にＭＩＳ容量を形成する技術が特開平８−
２９２４４９号公報に開示されているが、これは蓄積容
量として機能するだけであり、本発明のように画素電極
５と対向電極１２３の間の電圧を増加させる機能は持た
ない。

【００５３】（第２実施形態）図１０は、第２実施形態
のアクティブマトリクス型液晶表示装置の液晶層より下
側の薄膜トランジスタアレイ基板の単位画素を示す平面
図である。

【００５４】図１０に示した第２実施形態のアクティブ
マトリクス型液晶表示装置が図１および図２に示した第
１実施形態のアクティブマトリクス型液晶表示装置と異
なるところは、走査線１１と画素電極５の間に設けたア
モルファスシリコン膜１２０を走査線１０１、信号線１
３のクロスオーバー部まで伸長させた点である。

【００５５】この第２実施形態のアクティブマトリクス
型液晶表示装置の電気的な動作は第１実施形態のアクテ
ィブマトリクス型液晶表示装置と同様であるが、走査線
１１と信号線１３のクロスオーバー部にアモルファスシ
リコン膜１２０が狭持されて存在するため、製造工程で
の走査線１１と信号線１３の層間ショートが減少する。
ただし、第１実施形態と比較し走査線１１に結合される
容量が増大し走査線に印加されるゲートパルスの遅延が
大きい。

【００５６】第２実施形態のアクティブマトリクス型液
晶表示装置は、上記構成としたことにより、第１実施形
態のアクティブマトリクス型液晶表示装置の効果に加
え、層間ショートが減少することで製造歩留が向上し安
価な液晶表示装置の提供が実現できるという利点があ
る。

【００５７】（第３実施形態）図１１は、第３実施形態
のアクティブマトリクス型液晶表示装置の液晶層より下
側の薄膜トランジスタアレイ基板の単位画素を示す平面
図である。

【００５８】図１１に示した第３実施形態のアクティブ
マトリクス型液晶表示装置が図１０に示した第２実施形
態のアクティブマトリクス型液晶表示装置と異なるとこ
ろは、走査線１１−画素電極５間に設けたアモルファス
シリコン膜１２０が走査線１１上一列に形成されている
ことである。

【００５９】第２実施形態のアクティブマトリクス型液
晶表示装置では、画素電極５と左右の信号線１２、１３
との結合容量に比較的大きな差が生じている（アモルフ
ァスシリコン膜を介する容量の方が一般的に大きい）
が、第３実施形態のアクティブマトリクス型液晶表示装
置では、信号線１２、１３との結合容量の差が低減さ
れ、第２実施形態のものと比較し縦クロストークを低減
させることができる。ただし、走査線１１に印加される
ゲートパルスの遅延は第２実施形態のもとと比較しさら
に大きくなる。

【００６０】第３実施形態のアクティブマトリクス型液
晶表示装置は、上記構成としたことにより、第２実施形
態のアクティブマトリクス型液晶表示装置の効果に加
え、縦クロストークが目立たない表示特性が良好な液晶
表示装置の提供が実現できるという利点がある。

【００６１】（第４実施形態）図１２は、第４実施形態
のアクティブマトリクス型液晶表示装置の液晶層より下
側の薄膜トランジスタアレイ基板の単位画素を示す平面
図である。

【００６２】図１２に示した第３実施形態のアクティブ
マトリクス型液晶表示装置が他の実施形態のアクティブ
マトリクス型液晶表示装置と異なるところは、画素電極
５と前段の走査線１０１をオーバーラップさせる際、前
段のアモルファスシリコン膜１２０が形成されてない部
位で重ねた点である。

【００６３】第４実施形態のアクティブマトリクス型液
晶表示装置では、他の実施形態と異なり、画素電極５、
アモルファスシリコン膜１２０を形成する際に上下方向
の目ズレが生じた場合でも、画素電極５に結合された全
容量の変化が小さい。そのため、表示面内での画素容量
変化による画素電位変化に起因する表示ムラの発生が低
減される。

【００６４】第４実施形態のアクティブマトリクス型液
晶表示装置は、上記構成としたことにより、第１実施形
態のアクティブマトリクス型液晶表示装置の効果に加
え、表示ムラが目立たない表示特性が良好な液晶表示装
置の提供が実現できるという利点がある。

【００６５】

【発明の効果】以上説明したように本発明のアクティブ
マトリクス型液晶表示装置は、絶縁基板上に形成された
複数の走査線と、上記走査線に交差するように形成され
た複数の信号線と、上記走査線と信号線の交点付近に形
成した薄膜トランジスタと、上記薄膜トランジスタのソ
ース電極に接続された画素電極に接続された付加容量部
とからなる薄膜トランジスタアレイ基板を有するアクテ
ィブマトリクス型液晶表示装置において、上記付加容量
部の一部が、上記画素電極をスイッチングする薄膜トラ
ンジスタのゲート電極に接続される走査線との間で絶縁
膜、半導体を介し形成されたものであるので、製造工
程、材料を増さずにＴＦＴ部以外にも走査線と画素電極
間にＭＩＳ容量を形成し、共通電極電位に対し負の電圧
を画素に書き込む（負書き込み）場合のフィードスルー
電圧を正に書きこむ（正書き込み）場合のフィードスル
ー電圧に対しより大きくすることで、画素電極−共通電
極間の電圧を従来のアクティブマトリクス型液晶表示装
置と比較し大きくすることができる。従って、本発明
は、上記構成による効果により液晶表示装置の低消費電
力化が実現でき、または、消費電力を従来と同等に設定
した場合には、コントラストの向上と高速応答を実現す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態のアクティブマトリクス
型液晶表示装置に備えられた薄膜トランジスタアレイ基
板の単位画素を示す平面図である。

【図２】本発明の第１実施形態のアクティブマトリクス
型液晶表示装置の断面図である。

【図３】本発明の第１実施形態のアクティブマトリクス
型液晶表示装置の１画素の等価回路図である。

【図４】（ａ）はＭＩＳ容量の動作を説明するための概
略断面図である。（ｂ）は（ａ）に示すＭＩＳ容量の等
価回路図である。

【図５】（ａ）はゲートオン状態時のＭＩＳ容量の変化
を示す説明図である。（ｂ）はゲートオフ状態時のＭＩ
Ｓ容量の変化を示す説明図である。

【図６】ＭＩＳ容量のゲート電圧依存性を示す特性図で
ある。

【図７】（ａ）は画素電極への正書き込み時のフィード
スルーの差を説明するための説明図である。（ｂ）は画
素電極への負書き込み時のフィードスルーの差を説明す
る説明図である。

【図８】本発明の第１実施形態によるアクティブマトリ
クス型液晶表示装置の効果を示す特性図である。

【図９】図１のＶ線で囲んだ部分の拡大図である。

【図１０】本発明の第２実施形態のアクティブマトリク
ス型液晶表示装置に備えられた薄膜トランジスタアレイ
基板の単位画素を示す平面図である。

【図１１】本発明の第３実施形態のアクティブマトリク
ス型液晶表示装置に備えられた薄膜トランジスタアレイ
基板の単位画素を示す平面図である。

【図１２】本発明の第４実施形態のアクティブマトリク
ス型液晶表示装置に備えられた薄膜トランジスタアレイ
基板の単位画素を示す平面図である。

【図１３】従来のアクティブマトリクス型液晶表示装置
に備えられた薄膜トランジスタアレイ基板の単位画素を
示す平面図である。

【図１４】従来のアクティブマトリクス型液晶表示装置
の断面図である。

【図１５】ＴＦＴ部のゲートソース間寄生容量Ｃgsの説
明図である。

【図１６】従来のアクティブマトリクス型液晶表示装置
の１画素の等価回路図である。

【図１７】従来のアクティブマトリクス型液晶表示装置
の電圧波形を示す図である。

【符号の説明】

１ ゲート電極 ３ ドレイン電極 ４ ソース電極 ５ 画素電極 １１ 自段の走査線 １２ 自列の信号線 １３ 隣接する信号線 １８、２８ 配向膜 １００、１４０ ガラス基板（絶縁基板） １０１ 前段の走査線 １１５ ゲート絶縁膜 １１９、１２０ アモルファスシリコン膜（半導体） １１９ａ、１２０ａ ｎ+型アモルファスシリコン膜 １２１ 遮光層 １２２ 色層 １２３ 対向電極 １３０ 液晶層 ２５０ 薄膜トランジスタアレイ基板

Claims (11)

【特許請求の範囲】
1. 【請求項１】 絶縁基板上に形成された複数の走査線
   と、前記走査線に交差するように形成された複数の信号
   線と、前記走査線と信号線の交点付近に形成した薄膜ト
   ランジスタと、前記薄膜トランジスタの一方の電極に接
   続された画素電極と、前記画素電極をスイッチングする
   薄膜トランジスタのゲート電極に接続される自段の走査
   線と前記画素電極とを絶縁膜および半導体膜を介してオ
   ーバーラップさせて形成した付加容量部とを備えること
   を特徴とするアクティブマトリクス型液晶表示装置。
2. 【請求項２】 前記半導体膜は前記自段の走査線に沿っ
   て延在し、かつ隣の信号線と前記自段の走査線の交差部
   と一部重なる領域まで延在していることを特徴とする請
   求項１記載のアクティブマトリクス型液晶表示装置。
3. 【請求項３】 前記半導体膜は前記自段の走査線上に沿
   って連続して形成されていることを特徴とする請求項１
   記載のアクティブマトリクス型液晶表示装置。
4. 【請求項４】 前記半導体膜は、次段の画素電極と前記
   自段の走査線との間に絶縁膜を介して形成された蓄積容
   量部と分離された領域に形成されていることを特徴とす
   る請求項１記載のアクティブマトリクス型液晶表示装
   置。
5. 【請求項５】 前記付加容量部と前記蓄積容量部とが前
   記自段の走査線の幅方向において分離されていることを
   特徴とする請求項４記載のアクティブマトリクス型液晶
   表示装置。
6. 【請求項６】 前記付加容量部と前記蓄積容量部とが前
   記自段の走査線の長さ方向において分離されていること
   を特徴とする請求項４記載のアクティブマトリクス型液
   晶表示装置。
7. 【請求項７】 前記蓄積容量部は前記トランジスタの近
   傍に配置されていることを特徴とする請求項４記載のア
   クティブマトリクス型液晶表示装置。
8. 【請求項８】 前記半導体膜は前記トランジスタの活性
   領域を構成する半導体で形成されていることを特徴とす
   る請求項１記載のアクティブマトリクス型液晶表示装
   置。
9. 【請求項９】 前記半導体膜がアモルファスシリコン膜
   および多結晶シリコン膜から選ばれた一つであることを
   特徴とする請求項８記載のアクティブマトリクス型液晶
   表示装置。
10. 【請求項１０】 前記画素電極は絶縁膜を介して前段の
    走査線と重畳して蓄積容量部を形成しているとともに、
    前記自段の走査線上で次段の画素電極が絶縁膜を介して
    重畳して次段の画素電極用の蓄積容量部を形成してお
    り、前記追加容量部を構成する絶縁膜および半導体膜は
    前記トランジスタを構成する絶縁膜および半導体膜と同
    一構成であり、前記追加容量部の大きさは、外部から印
    加された電圧より大きい電圧を前記液晶層に印加するこ
    とができるような大きさに決められていることを特徴と
    する請求項１記載のアクティブマトリクス型液晶表示装
    置。
11. 【請求項１１】 前記追加容量部の前記走査線の延在方
    向に沿った長さが前記蓄積容量部の前記走査線の延在方
    向に沿った長さより短いことを特徴とする請求項１０記
    載のアクティブマトリクス型液晶表示装置。