JP2001010043A - 容量性素子駆動装置 - Google Patents
容量性素子駆動装置Info
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- Particle Formation And Scattering Control In Inkjet Printers (AREA)
Abstract
(57)【要約】
【課題】 負荷とは別に回路中及び素子内に存在する微
少な容量分を充放電する時のピーク電流、相手側出力に
発生する誘導電圧の傾きなどを抑え、誤動作やノイズの
発生を抑えることにより負荷や駆動回路の発熱を抑え
る。 【解決手段】 圧電部材２１などの容量性負荷を形成す
るトランスデューサの静電容量性素子の両極電位を出力
回路２２，２３で変化させてその静電容量性素子を駆動
制御する容量性素子駆動装置において、同一方向検出回
路２４の作用により、各電極電位２１1，２１2の変化が
開始するときに、電極電位が同時に同一方向に変化して
いる間はトランスデューサの静電容量性素子のインピー
ダンスよりも高いハイインピーダンスで各電極に印加す
る電位を制御し、トランスデューサの静電容量性素子の
両極間を充電又は放電する間はハイインピーダンスより
も低いローインピーダンスで各電極に印加する電位を制
御する。
少な容量分を充放電する時のピーク電流、相手側出力に
発生する誘導電圧の傾きなどを抑え、誤動作やノイズの
発生を抑えることにより負荷や駆動回路の発熱を抑え
る。 【解決手段】 圧電部材２１などの容量性負荷を形成す
るトランスデューサの静電容量性素子の両極電位を出力
回路２２，２３で変化させてその静電容量性素子を駆動
制御する容量性素子駆動装置において、同一方向検出回
路２４の作用により、各電極電位２１1，２１2の変化が
開始するときに、電極電位が同時に同一方向に変化して
いる間はトランスデューサの静電容量性素子のインピー
ダンスよりも高いハイインピーダンスで各電極に印加す
る電位を制御し、トランスデューサの静電容量性素子の
両極間を充電又は放電する間はハイインピーダンスより
も低いローインピーダンスで各電極に印加する電位を制
御する。
Description
【０００１】
【発明の属する技術分野】本発明は、圧電部材、液晶等
の容量性素子を駆動する容量性素子駆動装置に関する。
の容量性素子を駆動する容量性素子駆動装置に関する。
【０００２】
【従来の技術】この種の容量性素子駆動装置としては、
圧電部材などの容量性素子に電極を接続して配置した複
数のインク室を並べて設けたインクジェットヘッドを駆
動する特開平７-１７８８９８号公報に開示されたヘッ
ド駆動装置がある。このようなヘッド駆動装置で駆動す
るインクジェットヘッドとしては、図２７に示すよう
に、各インク室１1、１2、…を各圧電部材２1、２2、…
によって仕切って構成されたシェアモードのインクジェ
ットヘッド３があり、このようなインクジェットヘッド
３を駆動する従来のヘッド駆動装置４を図２８に示す。
圧電部材などの容量性素子に電極を接続して配置した複
数のインク室を並べて設けたインクジェットヘッドを駆
動する特開平７-１７８８９８号公報に開示されたヘッ
ド駆動装置がある。このようなヘッド駆動装置で駆動す
るインクジェットヘッドとしては、図２７に示すよう
に、各インク室１1、１2、…を各圧電部材２1、２2、…
によって仕切って構成されたシェアモードのインクジェ
ットヘッド３があり、このようなインクジェットヘッド
３を駆動する従来のヘッド駆動装置４を図２８に示す。
【０００３】このヘッド駆動装置４は、シリアル／パラ
レル変換器５、このシリアル／パラレル変換器５からの
出力は、アンドゲート６及びイクスクルーシブオアゲー
ト７を介して駆動回路８に接続し、この駆動回路８から
の出力は、各出力端子９を介して各インク室１1、１2、
…の隔壁に設けた圧電部材２1、２2、…の電極に接続し
ている。
レル変換器５、このシリアル／パラレル変換器５からの
出力は、アンドゲート６及びイクスクルーシブオアゲー
ト７を介して駆動回路８に接続し、この駆動回路８から
の出力は、各出力端子９を介して各インク室１1、１2、
…の隔壁に設けた圧電部材２1、２2、…の電極に接続し
ている。
【０００４】各駆動回路８は、図２９に示すように、入
力端子Ｉ１、出力端子９、駆動電源１２、抵抗体Ｒ1〜
Ｒ5、ハイポーラトランジスタＴr1〜Ｔr4を備える。こ
の駆動回路８では、入力端子Ｉ1に入力される信号がハ
イレベルになると、ハイポーラトランジスタＴr1がオン
して出力端子９に駆動電源電圧が出力され、入力される
信号がローレベルになると、ハイポーラトランジスタＴ
r2がオンして出力端子９が接地電位になる。
力端子Ｉ１、出力端子９、駆動電源１２、抵抗体Ｒ1〜
Ｒ5、ハイポーラトランジスタＴr1〜Ｔr4を備える。こ
の駆動回路８では、入力端子Ｉ1に入力される信号がハ
イレベルになると、ハイポーラトランジスタＴr1がオン
して出力端子９に駆動電源電圧が出力され、入力される
信号がローレベルになると、ハイポーラトランジスタＴ
r2がオンして出力端子９が接地電位になる。
【０００５】このような駆動回路８を使用してインクジ
ェットヘッド３を駆動制御する場合、例えば、インク室
１3を駆動してインク吐出させる場合は、図３０に示す
ように、インク室１3と両側のインク室１2、１4との隔
壁を形成する圧電部材にインク室１3側が両側のインク
室１2、１4側に対して正電圧となる駆動波形をＴａ間印
加してインク室１3を拡大させ、その後両隣のインク室
１2、１4側がインク室１3側に対して正電圧となる駆動
波形をＴｂ間印加してインク室１3を縮小させる動作を
行っている。この駆動波形の印加により、インク室１3
の両側の隔壁を形成する圧電部材の両面に印加する端子
間電圧は図３１に示すように＋Ｖから−Ｖに急激に変化
する電圧となり、これによりインク室１3のインク吐出
口からインクが吐出される。
ェットヘッド３を駆動制御する場合、例えば、インク室
１3を駆動してインク吐出させる場合は、図３０に示す
ように、インク室１3と両側のインク室１2、１4との隔
壁を形成する圧電部材にインク室１3側が両側のインク
室１2、１4側に対して正電圧となる駆動波形をＴａ間印
加してインク室１3を拡大させ、その後両隣のインク室
１2、１4側がインク室１3側に対して正電圧となる駆動
波形をＴｂ間印加してインク室１3を縮小させる動作を
行っている。この駆動波形の印加により、インク室１3
の両側の隔壁を形成する圧電部材の両面に印加する端子
間電圧は図３１に示すように＋Ｖから−Ｖに急激に変化
する電圧となり、これによりインク室１3のインク吐出
口からインクが吐出される。
【０００６】また、このヘッド駆動装置では、図３０に
示すようにインク室１6からインクを吐出させない場合
はこのインク室１6とこのインク室に隣接したインク室
１5，１7に同じ駆動波形をＴｂ間印加してインク室１6
の両側の隔壁を形成する圧電部材の両端間に電位差が生
じないようにする。
示すようにインク室１6からインクを吐出させない場合
はこのインク室１6とこのインク室に隣接したインク室
１5，１7に同じ駆動波形をＴｂ間印加してインク室１6
の両側の隔壁を形成する圧電部材の両端間に電位差が生
じないようにする。
【０００７】
【発明が解決しようとする課題】ところで、一般に、バ
イポーラトランジスタを使用した回路などでは、消費電
力低減等のため、このバイポーラトランジスタの代りに
ＭＯＳ（Metal Oxide Semiconductor）型トランジスタ
を使用することが行われており、図２９に示すような駆
動回路８においても、バイポーラトランジスタＴrの代
りにＭＯＳ型トランジスタを使用することが考えられ
る。
イポーラトランジスタを使用した回路などでは、消費電
力低減等のため、このバイポーラトランジスタの代りに
ＭＯＳ（Metal Oxide Semiconductor）型トランジスタ
を使用することが行われており、図２９に示すような駆
動回路８においても、バイポーラトランジスタＴrの代
りにＭＯＳ型トランジスタを使用することが考えられ
る。
【０００８】しかしながら、もしバイポーラトランジス
タの代りにＰ−ＭＯＳ型トランジスタ、Ｎ−ＭＯＳ型ト
ランジスタを使用して駆動回路を構成すれば、以下に示
すような問題点が考えられる。
タの代りにＰ−ＭＯＳ型トランジスタ、Ｎ−ＭＯＳ型ト
ランジスタを使用して駆動回路を構成すれば、以下に示
すような問題点が考えられる。
【０００９】すなわち、上述した従来の駆動回路と同様
に、駆動したいインク室の両隔壁の圧電部材に駆動電圧
を与えてそのインク室のインク吐出口からインクを吐出
させようとする場合、各ＭＯＳトランジスタ（低インピ
ーダンス）がＯＮするときに、負荷である圧電部材とは
無関係にまず低インピーダンス素子での接合容量、駆動
回路の浮遊容量、保護ダイオードの容量分などの微少な
容量分を充放電する。
に、駆動したいインク室の両隔壁の圧電部材に駆動電圧
を与えてそのインク室のインク吐出口からインクを吐出
させようとする場合、各ＭＯＳトランジスタ（低インピ
ーダンス）がＯＮするときに、負荷である圧電部材とは
無関係にまず低インピーダンス素子での接合容量、駆動
回路の浮遊容量、保護ダイオードの容量分などの微少な
容量分を充放電する。
【００１０】このとき、圧電部材の両極は同一方向へ変
化しようとするため、この圧電部材は負荷容量としては
作用しない。従って、出力電圧は急峻に変化し、ピーク
値が高く、立ち上がりの速い電流が流れる。その後、圧
電部材の充放電の電流が駆動回路及び負荷に流れる。こ
のようなピーク値が高く、立ち上がりの速い電流は、負
荷の充放電する時間に対して十分速い時間で立ち上が
る。
化しようとするため、この圧電部材は負荷容量としては
作用しない。従って、出力電圧は急峻に変化し、ピーク
値が高く、立ち上がりの速い電流が流れる。その後、圧
電部材の充放電の電流が駆動回路及び負荷に流れる。こ
のようなピーク値が高く、立ち上がりの速い電流は、負
荷の充放電する時間に対して十分速い時間で立ち上が
る。
【００１１】しかしながら、圧電部材の動作については
充放電する時間が重要であるため、上述したような最初
の速い電流の立ち上がり時間は圧電部材の動作に対して
影響を与えない。つまり、上述したような最初の立ち上
がりの速い電流は、駆動回路、ヘッドの配線、ＭＯＳト
ランジスタの寄生素子等の抵抗分に無駄に消費されるこ
とになり、駆動素子、ヘッドなどを余計に温度上昇させ
てしまう。
充放電する時間が重要であるため、上述したような最初
の速い電流の立ち上がり時間は圧電部材の動作に対して
影響を与えない。つまり、上述したような最初の立ち上
がりの速い電流は、駆動回路、ヘッドの配線、ＭＯＳト
ランジスタの寄生素子等の抵抗分に無駄に消費されるこ
とになり、駆動素子、ヘッドなどを余計に温度上昇させ
てしまう。
【００１２】また、このピーク値が高く、急峻な電流に
より、ＭＯＳトランジスタの寄生素子が動作してしま
い、駆動素子の信頼性を損ねてしまうおそれもある。
より、ＭＯＳトランジスタの寄生素子が動作してしま
い、駆動素子の信頼性を損ねてしまうおそれもある。
【００１３】さらに、出力電圧が急峻に変化すると、浮
遊容量などによる静電結合を介して、出力素子を駆動す
るためのプリバッファやロジック回路などにも影響を及
ぼし、誤動作などの発生する可能性が高くなってしま
う。
遊容量などによる静電結合を介して、出力素子を駆動す
るためのプリバッファやロジック回路などにも影響を及
ぼし、誤動作などの発生する可能性が高くなってしま
う。
【００１４】また、図２９に示すようにバイポーラトラ
ンジスタＴrを使用した場合でも、圧電部材の両極に電
位差が生じないように、駆動するインク室の周辺インク
室のみならず、インクを吐出しないインク室の全てに、
図３０に示すようなＴｂ間がハイレベルとなるパルスを
与えるようにすると、この時は、圧電部材（負荷）への
充放電動作はなく、上述したような駆動回路の浮遊容量
などの微少な容量への充放電動作が低インピーダンスの
トランジスタで行われることになる。
ンジスタＴrを使用した場合でも、圧電部材の両極に電
位差が生じないように、駆動するインク室の周辺インク
室のみならず、インクを吐出しないインク室の全てに、
図３０に示すようなＴｂ間がハイレベルとなるパルスを
与えるようにすると、この時は、圧電部材（負荷）への
充放電動作はなく、上述したような駆動回路の浮遊容量
などの微少な容量への充放電動作が低インピーダンスの
トランジスタで行われることになる。
【００１５】つまり、ヘッド駆動回路には、時定数の小
さい、立ち上がり立ち下がりの鋭い（ｄｉ/ｄｔの変化
が大きい）電流が流れることになり、ヘッド駆動回路の
配線のインダクタ成分によりＬ×ｄｉ/ｄｔという大き
な電圧変動が発生し、それがノイズとなってしまう。ま
た、出力電圧もその分速くスイッチするので、放射雑音
も大きくなり、誤動作の発生し易くなってしまう。
さい、立ち上がり立ち下がりの鋭い（ｄｉ/ｄｔの変化
が大きい）電流が流れることになり、ヘッド駆動回路の
配線のインダクタ成分によりＬ×ｄｉ/ｄｔという大き
な電圧変動が発生し、それがノイズとなってしまう。ま
た、出力電圧もその分速くスイッチするので、放射雑音
も大きくなり、誤動作の発生し易くなってしまう。
【００１６】そこで、本発明は、負荷とは別に回路中及
び素子内に存在する微少な容量分を充放電する時のピー
ク電流、相手側出力に発生する誘導電圧の傾きなどを抑
えることができ、その電圧変化及び電流変化による誤動
作やノイズの発生を抑えることができるとともに負荷や
駆動回路の発熱を抑えることができ、低消費電力で信頼
性が高く、より安価な容量性素子駆動装置を提供しよう
とするものである。
び素子内に存在する微少な容量分を充放電する時のピー
ク電流、相手側出力に発生する誘導電圧の傾きなどを抑
えることができ、その電圧変化及び電流変化による誤動
作やノイズの発生を抑えることができるとともに負荷や
駆動回路の発熱を抑えることができ、低消費電力で信頼
性が高く、より安価な容量性素子駆動装置を提供しよう
とするものである。
【００１７】
【課題を解決するための手段】請求項１記載の発明は、
容量性負荷を形成するトランスデューサの静電容量性素
子の両極電位を変化させてその静電容量性素子を駆動制
御する容量性素子駆動装置において、トランスデューサ
の静電容量性素子の各電極に印加する電位を可変制御す
る電極電位制御手段を設け、電極電位制御手段の制御に
より各電極電位の変化が開始するとき、その電極電位が
同時に同一方向に変化している間は高いハイインピーダ
ンスで電極電位制御手段より各電極に印加する電位を制
御し、トランスデューサの静電容量性素子の両極間を充
電又は放電する間はハイインピーダンスよりも低いロー
インピーダンスで電極電位制御手段より各電極に印加す
る電位を制御するインピーダンス制御を行うことにあ
る。
容量性負荷を形成するトランスデューサの静電容量性素
子の両極電位を変化させてその静電容量性素子を駆動制
御する容量性素子駆動装置において、トランスデューサ
の静電容量性素子の各電極に印加する電位を可変制御す
る電極電位制御手段を設け、電極電位制御手段の制御に
より各電極電位の変化が開始するとき、その電極電位が
同時に同一方向に変化している間は高いハイインピーダ
ンスで電極電位制御手段より各電極に印加する電位を制
御し、トランスデューサの静電容量性素子の両極間を充
電又は放電する間はハイインピーダンスよりも低いロー
インピーダンスで電極電位制御手段より各電極に印加す
る電位を制御するインピーダンス制御を行うことにあ
る。
【００１８】請求項２記載の発明は、容量性負荷を形成
するトランスデューサの静電容量性素子の両極電位を変
化させてその静電容量性素子を駆動制御する容量性素子
駆動装置において、複数のスイッチ素子を有し、各スイ
ッチ素子のオンオフのタイミングを制御することにより
トランスデューサの静電容量性素子の電極に印加する電
位を可変可能に構成した電極電位制御手段を設け、電極
電位制御手段の各スイッチ素子を駆動させるタイミング
を異ならせることによって、電極電位制御手段の制御に
より各電極電位の変化が開始するときには高いハイイン
ピーダンスで電極電位制御手段より各電極に印加する電
位を制御し、トランスデューサの静電容量性素子の両極
間を充電又は放電する間はハイインピーダンスよりも低
いローインピーダンスで電極電位制御手段より各電極に
印加する電位を制御するインピーダンス制御を行うこと
にある。
するトランスデューサの静電容量性素子の両極電位を変
化させてその静電容量性素子を駆動制御する容量性素子
駆動装置において、複数のスイッチ素子を有し、各スイ
ッチ素子のオンオフのタイミングを制御することにより
トランスデューサの静電容量性素子の電極に印加する電
位を可変可能に構成した電極電位制御手段を設け、電極
電位制御手段の各スイッチ素子を駆動させるタイミング
を異ならせることによって、電極電位制御手段の制御に
より各電極電位の変化が開始するときには高いハイイン
ピーダンスで電極電位制御手段より各電極に印加する電
位を制御し、トランスデューサの静電容量性素子の両極
間を充電又は放電する間はハイインピーダンスよりも低
いローインピーダンスで電極電位制御手段より各電極に
印加する電位を制御するインピーダンス制御を行うこと
にある。
【００１９】請求項３記載の発明は、容量性負荷を形成
するトランスデューサの静電容量性素子の両極電位を変
化させてその静電容量性素子を駆動制御する容量性素子
駆動装置において、複数のＭＯＳトランジスタを有し、
各ＭＯＳトランジスタを異なるゲート電圧でオンオフ制
御することによりトランスデューサの静電容量性素子の
電極に印加する電位を可変可能に構成した電極電位制御
手段を設け、電極電位制御手段の制御により各電極電位
の変化が開始するときには、低いゲート電圧でＭＯＳト
ランジスタを駆動させて高いハイインピーダンスで電極
電位制御手段より各電極に印加する電位を制御し、トラ
ンスデューサの静電容量性素子の両極間を充電又は放電
する間は高いゲート電圧でＭＯＳトランジスタを駆動さ
せてハイインピーダンスよりも低いローインピーダンス
で電極電位制御手段より各電極に印加する電位を制御す
るインピーダンス制御を行うことにある。
するトランスデューサの静電容量性素子の両極電位を変
化させてその静電容量性素子を駆動制御する容量性素子
駆動装置において、複数のＭＯＳトランジスタを有し、
各ＭＯＳトランジスタを異なるゲート電圧でオンオフ制
御することによりトランスデューサの静電容量性素子の
電極に印加する電位を可変可能に構成した電極電位制御
手段を設け、電極電位制御手段の制御により各電極電位
の変化が開始するときには、低いゲート電圧でＭＯＳト
ランジスタを駆動させて高いハイインピーダンスで電極
電位制御手段より各電極に印加する電位を制御し、トラ
ンスデューサの静電容量性素子の両極間を充電又は放電
する間は高いゲート電圧でＭＯＳトランジスタを駆動さ
せてハイインピーダンスよりも低いローインピーダンス
で電極電位制御手段より各電極に印加する電位を制御す
るインピーダンス制御を行うことにある。
【００２０】請求項４記載の発明は、容量性負荷を形成
するトランスデューサの静電容量性素子の両極電位を変
化させてその静電容量性素子を駆動制御する容量性素子
駆動装置において、複数のバイポーラトランジスタを有
し、各バイポーラトランジスタを異なるベース電流でオ
ンオフ制御することによりトランスデューサの静電容量
性素子の電極に印加する電位を可変可能に構成した電極
電位制御手段を設け、電極電位制御手段の制御により各
電極電位の変化が開始するときには、低いベース電流で
バイポーラトランジスタを駆動させて高いハイインピー
ダンスで電極電位制御手段より各電極に印加する電位を
制御し、トランスデューサの静電容量性素子の両極間を
充電又は放電する間は高いベース電流でバイポーラトラ
ンジスタを駆動させてハイインピーダンスよりも低いロ
ーインピーダンスで電極電位制御手段より各電極に印加
する電位を制御するインピーダンス制御を行うことにあ
る。
するトランスデューサの静電容量性素子の両極電位を変
化させてその静電容量性素子を駆動制御する容量性素子
駆動装置において、複数のバイポーラトランジスタを有
し、各バイポーラトランジスタを異なるベース電流でオ
ンオフ制御することによりトランスデューサの静電容量
性素子の電極に印加する電位を可変可能に構成した電極
電位制御手段を設け、電極電位制御手段の制御により各
電極電位の変化が開始するときには、低いベース電流で
バイポーラトランジスタを駆動させて高いハイインピー
ダンスで電極電位制御手段より各電極に印加する電位を
制御し、トランスデューサの静電容量性素子の両極間を
充電又は放電する間は高いベース電流でバイポーラトラ
ンジスタを駆動させてハイインピーダンスよりも低いロ
ーインピーダンスで電極電位制御手段より各電極に印加
する電位を制御するインピーダンス制御を行うことにあ
る。
【００２１】請求項５記載の発明は、容量性負荷を形成
するトランスデューサの静電容量性素子の両極電位を変
化させてその静電容量性素子を駆動制御する容量性素子
駆動装置において、各電極に対して隣接出力の変化を検
知する隣接出力信号変化検知手段及び、トランスデュー
サの静電容量性素子の各電極に印加する電位を可変制御
する電極電位制御手段を設け、電極電位制御手段の制御
により各電極電位の変化を開始する時と、隣接出力信号
変化検知手段によって検知した隣接出力の変化が開始す
る時に高いハイインピーダンスにて駆動し、その後ハイ
インピーダンスよりも低いローインピーダンスで電極電
位制御手段より各出力の電極に印加する電位を制御する
インピーダンス制御を行うことにある。
するトランスデューサの静電容量性素子の両極電位を変
化させてその静電容量性素子を駆動制御する容量性素子
駆動装置において、各電極に対して隣接出力の変化を検
知する隣接出力信号変化検知手段及び、トランスデュー
サの静電容量性素子の各電極に印加する電位を可変制御
する電極電位制御手段を設け、電極電位制御手段の制御
により各電極電位の変化を開始する時と、隣接出力信号
変化検知手段によって検知した隣接出力の変化が開始す
る時に高いハイインピーダンスにて駆動し、その後ハイ
インピーダンスよりも低いローインピーダンスで電極電
位制御手段より各出力の電極に印加する電位を制御する
インピーダンス制御を行うことにある。
【００２２】請求項６記載の発明は、請求項５記載の容
量性素子駆動装置において、電極電位制御手段によりハ
イインピーダンスで駆動するときの両方の電極を制御す
るインピーダンス比とローインピーダンスで駆動すると
きの両極の電極を制御するインピーダンス比とが同じに
なるように構成したことにある。
量性素子駆動装置において、電極電位制御手段によりハ
イインピーダンスで駆動するときの両方の電極を制御す
るインピーダンス比とローインピーダンスで駆動すると
きの両極の電極を制御するインピーダンス比とが同じに
なるように構成したことにある。
【００２３】請求項７記載の発明は、容量負荷を形成す
るトランスデューサの静電容量性素子の両極電位を変化
させてその静電容量性素子を駆動制御する容量性素子駆
動装置において、トランスデューサの静電容量性素子の
各電極に印加する電位を可変制御する電極電位制御手段
及び隣接出力の出力変化を検出する手段を設け、隣接出
力の出力変化を検出する手段の検出動作により当該出力
と隣接出力が同時に同方向に変化する場合は高いハイイ
ンピーダンスで電極電位制御手段より各電極に印加する
電位を制御し、トランスデューサの静電容量性素子の両
極間を充電又は放電する場合はハイインピーダンスより
も低いローインピーダンスで電極電位制御手段より各電
極に印加する電位を制御することにある。
るトランスデューサの静電容量性素子の両極電位を変化
させてその静電容量性素子を駆動制御する容量性素子駆
動装置において、トランスデューサの静電容量性素子の
各電極に印加する電位を可変制御する電極電位制御手段
及び隣接出力の出力変化を検出する手段を設け、隣接出
力の出力変化を検出する手段の検出動作により当該出力
と隣接出力が同時に同方向に変化する場合は高いハイイ
ンピーダンスで電極電位制御手段より各電極に印加する
電位を制御し、トランスデューサの静電容量性素子の両
極間を充電又は放電する場合はハイインピーダンスより
も低いローインピーダンスで電極電位制御手段より各電
極に印加する電位を制御することにある。
【００２４】請求項８記載の発明は、請求項７記載の容
量性素子駆動装置において、電極電位制御手段は、複数
のスイッチ素子を有し、この各スイッチ素子をオンオフ
制御することによりトランスデューサの静電容量素子の
各電極に印加する電位を可変とし、隣接出力の出力変化
を検出する手段は、各スイッチ素子をオンオフ制御する
ための制御入力の入力論理値を検出することにある。
量性素子駆動装置において、電極電位制御手段は、複数
のスイッチ素子を有し、この各スイッチ素子をオンオフ
制御することによりトランスデューサの静電容量素子の
各電極に印加する電位を可変とし、隣接出力の出力変化
を検出する手段は、各スイッチ素子をオンオフ制御する
ための制御入力の入力論理値を検出することにある。
【００２５】
【発明の実施の形態】以下、本発明に係る容量性素子駆
動装置を、圧電部材を使用したカイザー型インクジェッ
トヘッド駆動装置に適用した第１の実施の形態を図１な
いし図６を参照して説明する。
動装置を、圧電部材を使用したカイザー型インクジェッ
トヘッド駆動装置に適用した第１の実施の形態を図１な
いし図６を参照して説明する。
【００２６】図１は、本実施の形態に係る装置の構成を
示す回路ブロック図で、図３に示すようなカイザー型イ
ンクジェットヘッドの１つのインク室を駆動する回路で
ある。
示す回路ブロック図で、図３に示すようなカイザー型イ
ンクジェットヘッドの１つのインク室を駆動する回路で
ある。
【００２７】この駆動回路は、１つのインク室を駆動す
る容量性負荷を形成するトランスデューサの静電容量性
素子としての圧電部材（ＰＺＴ）２１の両極２１1，２
１2に接続した電極電位制御手段としてのＡ出力回路２
２，Ｂ出力回路２３、各出力回路２２，２３の出力端子
ＯＵＴＡ，ＯＵＴＢに接続した同一方向検出回路２４か
ら構成される。
る容量性負荷を形成するトランスデューサの静電容量性
素子としての圧電部材（ＰＺＴ）２１の両極２１1，２
１2に接続した電極電位制御手段としてのＡ出力回路２
２，Ｂ出力回路２３、各出力回路２２，２３の出力端子
ＯＵＴＡ，ＯＵＴＢに接続した同一方向検出回路２４か
ら構成される。
【００２８】この同一方向検出回路２４は、各出力回路
２２，２３の出力に微分回路を接続し、その微分回路の
出力を合成したもの（同一方向検出回路２４の出力）が
各出力回路２２，２３にインピーダンス制御手段として
フィードバックするように構成される。
２２，２３の出力に微分回路を接続し、その微分回路の
出力を合成したもの（同一方向検出回路２４の出力）が
各出力回路２２，２３にインピーダンス制御手段として
フィードバックするように構成される。
【００２９】つまり、同一方向検出回路２４からは、圧
電部材２１の両極２１1，２１2が共に＋方向に変化して
いる間は正の微分波形が出力され、共に−方向に変化し
ている間は負の微分波形が出力される。これにより、こ
の正負の微分波形に基づいて出力回路２２，２３のイン
ピーダンスがハイインピーダンスになるように制御され
る。
電部材２１の両極２１1，２１2が共に＋方向に変化して
いる間は正の微分波形が出力され、共に−方向に変化し
ている間は負の微分波形が出力される。これにより、こ
の正負の微分波形に基づいて出力回路２２，２３のイン
ピーダンスがハイインピーダンスになるように制御され
る。
【００３０】図２は、図１に示す回路ブロック図の具体
的な回路構成を示す図である。Ａ出力回路２２は、圧電
部材２１の一方の電極２１1に接続した出力端子ＯＵＴ
Ａと駆動電圧ＶＡＡとの間にスイッチング素子であるＰ
−ＭＯＳトランジスタＰ1をコンデンサＣb11と並列に接
続し、出力端子ＯＵＴＡと接地電圧となっているＶＳＳ
の間にＮ−ＭＯＳトランジスタＮ1をコンデンサＣb12と
並列に接続して構成される。
的な回路構成を示す図である。Ａ出力回路２２は、圧電
部材２１の一方の電極２１1に接続した出力端子ＯＵＴ
Ａと駆動電圧ＶＡＡとの間にスイッチング素子であるＰ
−ＭＯＳトランジスタＰ1をコンデンサＣb11と並列に接
続し、出力端子ＯＵＴＡと接地電圧となっているＶＳＳ
の間にＮ−ＭＯＳトランジスタＮ1をコンデンサＣb12と
並列に接続して構成される。
【００３１】上記Ｐ−ＭＯＳトランジスタＰ1は、基板
にドレイン、ソース、ゲートを固定し、その基板電位を
駆動電圧ＶＡＡよりも高い高電圧ＶＣＣとしている。こ
れは、相手側であるＢ出力回路２３の出力ＯＵＴＢが変
化した際に、誘導を受けて駆動電圧ＶＡＡより高い電位
になった時、上記Ｐ−ＭＯＳトランジスタＰ1の寄生ダ
イオードに電流が流れないようにするためである。但
し、Ｐ−ＭＯＳトランジスタＰ1の寄生ダイオードに電
流を流しても素子の信頼性が保たれるのであれば特に別
電位にする必要はなく、Ｐ−ＭＯＳトランジスタＰ1の
基板電位を駆動電圧ＶＡＡにしてもよい。上記Ｎ−ＭＯ
ＳトランジスタＮ1は、基板にドレイン、ソース、ゲー
トを固定し、その基板電位を接地電圧ＶＳＳとしてい
る。
にドレイン、ソース、ゲートを固定し、その基板電位を
駆動電圧ＶＡＡよりも高い高電圧ＶＣＣとしている。こ
れは、相手側であるＢ出力回路２３の出力ＯＵＴＢが変
化した際に、誘導を受けて駆動電圧ＶＡＡより高い電位
になった時、上記Ｐ−ＭＯＳトランジスタＰ1の寄生ダ
イオードに電流が流れないようにするためである。但
し、Ｐ−ＭＯＳトランジスタＰ1の寄生ダイオードに電
流を流しても素子の信頼性が保たれるのであれば特に別
電位にする必要はなく、Ｐ−ＭＯＳトランジスタＰ1の
基板電位を駆動電圧ＶＡＡにしてもよい。上記Ｎ−ＭＯ
ＳトランジスタＮ1は、基板にドレイン、ソース、ゲー
トを固定し、その基板電位を接地電圧ＶＳＳとしてい
る。
【００３２】上記Ｐ−ＭＯＳトランジスタＰ1、Ｎ−Ｍ
ＯＳトランジスタＮ1のゲートには、それぞれプリバッ
ファ（ＰｒｅＢｕｆｆｅｒ）２５，２６からの出力端子
ＷP11，ＷN11が接続されており、このプリバッファ２
５，２６の出力によって上記Ｐ−ＭＯＳトランジスタＰ
1、Ｎ−ＭＯＳトランジスタＮ1が駆動する。
ＯＳトランジスタＮ1のゲートには、それぞれプリバッ
ファ（ＰｒｅＢｕｆｆｅｒ）２５，２６からの出力端子
ＷP11，ＷN11が接続されており、このプリバッファ２
５，２６の出力によって上記Ｐ−ＭＯＳトランジスタＰ
1、Ｎ−ＭＯＳトランジスタＮ1が駆動する。
【００３３】また、これらプリバッファ２５，２６は、
レベルシフタ（Ｌ／Ｓ）２７，２８で電圧変換されたロ
ジック回路２９からのスイッチ制御信号により駆動す
る。
レベルシフタ（Ｌ／Ｓ）２７，２８で電圧変換されたロ
ジック回路２９からのスイッチ制御信号により駆動す
る。
【００３４】上記プリバッファ２５は、高電圧ＶＣＣと
接地電圧ＶＳＳとの間にＰ−ＭＯＳトランジスタＰP1と
Ｎ−ＭＯＳトランジスタＮP1とを直列に接続して構成さ
れる。また、プリバッファ２６は、高電圧ＶＣＣと接地
電圧ＶＳＳとの間にＰ−ＭＯＳトランジスタＰN1とＮ−
ＭＯＳトランジスタＮN1とを直列に接続して構成され
る。
接地電圧ＶＳＳとの間にＰ−ＭＯＳトランジスタＰP1と
Ｎ−ＭＯＳトランジスタＮP1とを直列に接続して構成さ
れる。また、プリバッファ２６は、高電圧ＶＣＣと接地
電圧ＶＳＳとの間にＰ−ＭＯＳトランジスタＰN1とＮ−
ＭＯＳトランジスタＮN1とを直列に接続して構成され
る。
【００３５】また、出力端子ＯＵＴＡと高電圧ＶＣＣと
の間に保護ダイオード３１を図示極性で接続し、出力端
子ＯＵＴＡと接地電圧ＶＳＳの間に保護ダイオード３２
を図示極性で接続している。
の間に保護ダイオード３１を図示極性で接続し、出力端
子ＯＵＴＡと接地電圧ＶＳＳの間に保護ダイオード３２
を図示極性で接続している。
【００３６】上記Ｂ出力回路２３は、Ｐ−ＭＯＳトラン
ジスタＰ2、Ｎ−ＭＯＳトランジスタＮ2、Ｐ−ＭＯＳト
ランジスタＰP2とＮ−ＭＯＳトランジスタＮP2とで構成
されるプリバッファ３５、Ｐ−ＭＯＳトランジスタＰN2
とＮ−ＭＯＳトランジスタＮN2とで構成されるプリバッ
ファ３６、レベルシフタ（Ｌ／Ｓ）３７，３８、ロジッ
ク回路３９、保護ダイオード４１，４２からなり、その
構成は上記Ａ出力回路２２と同様である。
ジスタＰ2、Ｎ−ＭＯＳトランジスタＮ2、Ｐ−ＭＯＳト
ランジスタＰP2とＮ−ＭＯＳトランジスタＮP2とで構成
されるプリバッファ３５、Ｐ−ＭＯＳトランジスタＰN2
とＮ−ＭＯＳトランジスタＮN2とで構成されるプリバッ
ファ３６、レベルシフタ（Ｌ／Ｓ）３７，３８、ロジッ
ク回路３９、保護ダイオード４１，４２からなり、その
構成は上記Ａ出力回路２２と同様である。
【００３７】次に、上記同一方向検出回路２４は、上記
Ａ出力回路２２のプリバッファ２５，２６にそれぞれ設
けた抵抗ＲP1，ＲN1、上記Ｂ出力回路２３のプリバッフ
ァ３５，３６にそれぞれ設けた抵抗ＲP2，ＲN2、コンデ
ンサＣa1〜Ｃa8から構成される。
Ａ出力回路２２のプリバッファ２５，２６にそれぞれ設
けた抵抗ＲP1，ＲN1、上記Ｂ出力回路２３のプリバッフ
ァ３５，３６にそれぞれ設けた抵抗ＲP2，ＲN2、コンデ
ンサＣa1〜Ｃa8から構成される。
【００３８】上記Ａ出力回路２２のＰ−ＭＯＳトランジ
スタＰ1に対しては、コンデンサＣa1，Ｃa5と抵抗ＲP1
による微分回路の出力ＷP12がそのゲートに供給され、
Ａ出力回路２２のＮ−ＭＯＳトランジスタＮ1に対して
は、コンデンサＣa2，Ｃa6と抵抗ＲN1による微分回路の
出力ＷN12がそのゲートに供給される。
スタＰ1に対しては、コンデンサＣa1，Ｃa5と抵抗ＲP1
による微分回路の出力ＷP12がそのゲートに供給され、
Ａ出力回路２２のＮ−ＭＯＳトランジスタＮ1に対して
は、コンデンサＣa2，Ｃa6と抵抗ＲN1による微分回路の
出力ＷN12がそのゲートに供給される。
【００３９】上記Ｂ出力回路２３のＰ−ＭＯＳトランジ
スタＰ2に対しては、コンデンサＣa3，Ｃa7と抵抗ＲP2
による微分回路の出力ＷP22がそのゲートに供給され、
Ｂ出力回路２３のＮ−ＭＯＳトランジスタＮ2に対して
は、コンデンサＣa4，Ｃa8と抵抗ＲN2による微分回路の
出力ＷN22がそのゲートに供給される。
スタＰ2に対しては、コンデンサＣa3，Ｃa7と抵抗ＲP2
による微分回路の出力ＷP22がそのゲートに供給され、
Ｂ出力回路２３のＮ−ＭＯＳトランジスタＮ2に対して
は、コンデンサＣa4，Ｃa8と抵抗ＲN2による微分回路の
出力ＷN22がそのゲートに供給される。
【００４０】このように４つのスイッチング素子で構成
された駆動回路でカイザー型インクジェットヘッドにお
ける１つのインク室に対応して設けた圧電部材２１を駆
動する。
された駆動回路でカイザー型インクジェットヘッドにお
ける１つのインク室に対応して設けた圧電部材２１を駆
動する。
【００４１】このカイザー型インクジェットヘッドは、
図３に示すように、インク室５１の上板を弾性板５２で
構成して、その上面に、両面に電極２１1，２１2を形成
した上記ヘッド駆動装置で駆動する圧電部材２１を設
け、圧電部材２１により弾性板５２を上側に凸となるよ
うに撓ませることによりインク室５１を広げてインク供
給口５５からインクを吸入し、この状態から勢いをつけ
て下側に凸となるように撓ませてインク室５１を縮める
ことによりインク吐出口５６からインクを吐出するよう
になっている。
図３に示すように、インク室５１の上板を弾性板５２で
構成して、その上面に、両面に電極２１1，２１2を形成
した上記ヘッド駆動装置で駆動する圧電部材２１を設
け、圧電部材２１により弾性板５２を上側に凸となるよ
うに撓ませることによりインク室５１を広げてインク供
給口５５からインクを吸入し、この状態から勢いをつけ
て下側に凸となるように撓ませてインク室５１を縮める
ことによりインク吐出口５６からインクを吐出するよう
になっている。
【００４２】このようなカイザー型インクジェットヘッ
ドの動作原理を図４（ｃ）に示す圧電部材の端子間駆動
波形を参照しながら説明する。
ドの動作原理を図４（ｃ）に示す圧電部材の端子間駆動
波形を参照しながら説明する。
【００４３】初期状態では、各出力回路２２，２３の出
力ＯＵＴＡ，ＯＵＴＢは、駆動電圧に固定されていて電
位差は生じていない状態である。そして、インク室を駆
動する場合には、先ずＡ出力回路２２の出力ＯＵＴＡを
接地電圧ＶＳＳに低下させる。このとき、圧電部材２１
はインク室５１が広がる方向に歪むように予め分極され
ているので、インク室５１が広がる（図３（ｂ）に示す
逆充電状態）。
力ＯＵＴＡ，ＯＵＴＢは、駆動電圧に固定されていて電
位差は生じていない状態である。そして、インク室を駆
動する場合には、先ずＡ出力回路２２の出力ＯＵＴＡを
接地電圧ＶＳＳに低下させる。このとき、圧電部材２１
はインク室５１が広がる方向に歪むように予め分極され
ているので、インク室５１が広がる（図３（ｂ）に示す
逆充電状態）。
【００４４】そして、ある時間その状態を保ち、次にＡ
出力回路２２の出力ＯＵＴＡを駆動電圧ＶＡＡに戻し、
続いてＢ出力回路２３の出力ＯＵＴＢを接地電圧ＶＳＳ
に低下させる（図３（ｃ）に示す放電状態から充電状
態）。この動作を高速に行うことにより、インク室５１
は広がった状態から一気に縮小するので、その間にイン
クの吐出が開始する。
出力回路２２の出力ＯＵＴＡを駆動電圧ＶＡＡに戻し、
続いてＢ出力回路２３の出力ＯＵＴＢを接地電圧ＶＳＳ
に低下させる（図３（ｃ）に示す放電状態から充電状
態）。この動作を高速に行うことにより、インク室５１
は広がった状態から一気に縮小するので、その間にイン
クの吐出が開始する。
【００４５】この状態をある時間保持した後、Ｂ出力回
路２３の出力ＯＵＴＢを駆動電圧ＶＡＡに切替えて初期
状態（図３（ｄ）に示す逆放電状態から初期状態）に戻
し一連のインク吐出動作が完了する。
路２３の出力ＯＵＴＢを駆動電圧ＶＡＡに切替えて初期
状態（図３（ｄ）に示す逆放電状態から初期状態）に戻
し一連のインク吐出動作が完了する。
【００４６】次に、上記インク室を駆動する場合の駆動
回路における動作を図３、図４を参照しながら説明す
る。初期状態では、各出力回路２２，２３は、Ｐ−ＭＯ
ＳトランジスタＰ1，Ｐ2がＯＮしていて各出力ＯＵＴ
Ａ，ＯＵＴＢは駆動電圧ＶＡＡになっている。そしてＡ
出力回路２２のＰ−ＭＯＳトランジスタＰ1をＯＦＦし
た後、出力回路の貫通電流を防止するための時間（tk
1）をおいて、Ｎ−ＭＯＳトランジスタＮ1をＯＮする。
回路における動作を図３、図４を参照しながら説明す
る。初期状態では、各出力回路２２，２３は、Ｐ−ＭＯ
ＳトランジスタＰ1，Ｐ2がＯＮしていて各出力ＯＵＴ
Ａ，ＯＵＴＢは駆動電圧ＶＡＡになっている。そしてＡ
出力回路２２のＰ−ＭＯＳトランジスタＰ1をＯＦＦし
た後、出力回路の貫通電流を防止するための時間（tk
1）をおいて、Ｎ−ＭＯＳトランジスタＮ1をＯＮする。
【００４７】このとき、スイッチ素子の接合容量や保護
ダイオード３１，３２の容量分や回路中の浮遊容量など
の微少な容量（コンデンサＣb11，Ｃb12など）を充電
し、そのときの各出力回路２２，２３の出力ＯＵＴＡ，
ＯＵＴＢは、負の方向に同時に変化する。
ダイオード３１，３２の容量分や回路中の浮遊容量など
の微少な容量（コンデンサＣb11，Ｃb12など）を充電
し、そのときの各出力回路２２，２３の出力ＯＵＴＡ，
ＯＵＴＢは、負の方向に同時に変化する。
【００４８】そして、コンデンサＣa2，Ｃa6とＡ出力回
路２２の抵抗ＲN1とから構成される微分回路の出力ＷN1
2は、図４（ａ）、（ｃ）に示すように各出力回路２
２，２３の出力ＯＵＴＡ，ＯＵＴＢが負の方向に同時に
変化している間は、負の方向に変化しようとする微分波
形となる。
路２２の抵抗ＲN1とから構成される微分回路の出力ＷN1
2は、図４（ａ）、（ｃ）に示すように各出力回路２
２，２３の出力ＯＵＴＡ，ＯＵＴＢが負の方向に同時に
変化している間は、負の方向に変化しようとする微分波
形となる。
【００４９】一方、プリバッファ２６の出力ＷN11は、
図４（ａ）に示すように高電圧ＶＣＣに急峻に変化しよ
うとする。そして、このプリバッファ２６の出力ＷN11
と微分回路の出力ＷN12とを合成した波形がＮ−ＭＯＳ
トランジスタＮ1のゲート電圧の波形となる。
図４（ａ）に示すように高電圧ＶＣＣに急峻に変化しよ
うとする。そして、このプリバッファ２６の出力ＷN11
と微分回路の出力ＷN12とを合成した波形がＮ−ＭＯＳ
トランジスタＮ1のゲート電圧の波形となる。
【００５０】従って、各出力回路２２，２３の出力ＯＵ
ＴＡ，ＯＵＴＢが同時に変化している間は、微分回路の
出力ＷN12である微分波形が働き、ゲート電圧を抑えて
ハイインピーダンスで駆動し（図４におけるＸ1部
分）、その後はプリバッファ２６の出力ＷN11でゲート
を深くバイアスしてハイインピーダンスよりも低いロー
インピーダンスで駆動する。
ＴＡ，ＯＵＴＢが同時に変化している間は、微分回路の
出力ＷN12である微分波形が働き、ゲート電圧を抑えて
ハイインピーダンスで駆動し（図４におけるＸ1部
分）、その後はプリバッファ２６の出力ＷN11でゲート
を深くバイアスしてハイインピーダンスよりも低いロー
インピーダンスで駆動する。
【００５１】この状態をある時間保持した後、Ａ出力回
路２２のＮ−ＭＯＳトランジスタＮ1をＯＦＦした後、
出力回路の貫通電流を防止するための時間（tk2）をお
いてＰ−ＭＯＳトランジスタＰ1をＯＮする。
路２２のＮ−ＭＯＳトランジスタＮ1をＯＦＦした後、
出力回路の貫通電流を防止するための時間（tk2）をお
いてＰ−ＭＯＳトランジスタＰ1をＯＮする。
【００５２】このとき、上述した微少な容量（コンデン
サＣb11，Ｃb12など）を放電し、そのとき各出力回路２
２，２３の出力ＯＵＴＡ，ＯＵＴＢは、正の方向に同時
に変化する。そして、コンデンサＣa1，Ｃa5とＡ出力回
路２２の抵抗ＲP1からなる微分回路の出力ＷP12は、図
４（ａ）、（ｃ）に示すように各出力回路２２，２３の
出力ＯＵＴＡ，ＯＵＴＢが正の方向に同時に変化してい
る間は、正の方向に変化しようとする微分波形となる。
サＣb11，Ｃb12など）を放電し、そのとき各出力回路２
２，２３の出力ＯＵＴＡ，ＯＵＴＢは、正の方向に同時
に変化する。そして、コンデンサＣa1，Ｃa5とＡ出力回
路２２の抵抗ＲP1からなる微分回路の出力ＷP12は、図
４（ａ）、（ｃ）に示すように各出力回路２２，２３の
出力ＯＵＴＡ，ＯＵＴＢが正の方向に同時に変化してい
る間は、正の方向に変化しようとする微分波形となる。
【００５３】一方、プリバッファ２５の出力ＷP11は、
図４（ａ）に示すように接地電圧ＶＳＳに急峻に変化し
ようとする。そして、プリバッファ２５の出力ＷP11と
微分回路の出力ＷP12とを合成した波形がＰ−ＭＯＳト
ランジスタＰ1のゲート電圧の波形となる。
図４（ａ）に示すように接地電圧ＶＳＳに急峻に変化し
ようとする。そして、プリバッファ２５の出力ＷP11と
微分回路の出力ＷP12とを合成した波形がＰ−ＭＯＳト
ランジスタＰ1のゲート電圧の波形となる。
【００５４】従って、各出力回路２２，２３の出力ＯＵ
ＴＡ，ＯＵＴＢが同時に変化している間は、微分回路の
出力ＷP12である微分波形が働き、ゲート電圧を抑えて
ハイインピーダンスで駆動し（図４におけるＹ1部
分）、その後はプリバッファ２５の出力ＷP11でゲート
を深くバイアスしてローンピーダンスで駆動する。
ＴＡ，ＯＵＴＢが同時に変化している間は、微分回路の
出力ＷP12である微分波形が働き、ゲート電圧を抑えて
ハイインピーダンスで駆動し（図４におけるＹ1部
分）、その後はプリバッファ２５の出力ＷP11でゲート
を深くバイアスしてローンピーダンスで駆動する。
【００５５】ある程度Ａ出力回路２２の出力ＯＵＴＡが
立ち上がり、放電動作がほぼ完了したところで、Ｂ出力
回路２３のＰ−ＭＯＳトランジスタＰ2をＯＦＦし、出
力回路の貫通電流を防止するための時間（tk3）をおい
てＮ−ＭＯＳトランジスタＮ2をＯＮする。
立ち上がり、放電動作がほぼ完了したところで、Ｂ出力
回路２３のＰ−ＭＯＳトランジスタＰ2をＯＦＦし、出
力回路の貫通電流を防止するための時間（tk3）をおい
てＮ−ＭＯＳトランジスタＮ2をＯＮする。
【００５６】このとき、スイッチ素子の接合容量や保護
ダイオード４１，４２の容量分や回路中の浮遊容量など
の微少な容量（コンデンサＣb21，Ｃb22など）を充電
し、そのときの各出力回路２２，２３の出力ＯＵＴＡ，
ＯＵＴＢは負の方向に同時に変化する。
ダイオード４１，４２の容量分や回路中の浮遊容量など
の微少な容量（コンデンサＣb21，Ｃb22など）を充電
し、そのときの各出力回路２２，２３の出力ＯＵＴＡ，
ＯＵＴＢは負の方向に同時に変化する。
【００５７】そして、コンデンサＣa3，Ｃa7とＢ出力回
路２３の抵抗ＲN2とから構成される微分回路の出力ＷN2
2は、図４（ｂ）、（ｃ）に示すように各出力回路２
２，２３の出力ＯＵＴＡ，ＯＵＴＢが負の方向に同時に
変化している間は負の方向に変化しようとする微分波形
となる。
路２３の抵抗ＲN2とから構成される微分回路の出力ＷN2
2は、図４（ｂ）、（ｃ）に示すように各出力回路２
２，２３の出力ＯＵＴＡ，ＯＵＴＢが負の方向に同時に
変化している間は負の方向に変化しようとする微分波形
となる。
【００５８】一方、プリバッファ３６の出力ＷN21は、
図４の（ｂ）に示すように高電圧ＶＣＣに急峻に変化し
ようとする。そして、プリバッファ３６の出力ＷN21と
微分回路の出力ＷN22とを合成した波形がＮ−ＭＯＳト
ランジスタＮ2のゲート電圧の波形となる。
図４の（ｂ）に示すように高電圧ＶＣＣに急峻に変化し
ようとする。そして、プリバッファ３６の出力ＷN21と
微分回路の出力ＷN22とを合成した波形がＮ−ＭＯＳト
ランジスタＮ2のゲート電圧の波形となる。
【００５９】従って、各出力回路２２，２３の出力ＯＵ
ＴＡ，ＯＵＴＢが同時に変化している間は微分回路の出
力ＷN22である微分波形が働き、ゲート電圧を抑えてハ
イインピーダンスで駆動し（図４におけるＸ2部分）、
その後はプリバッファ３６の出力ＷN21でゲートを深く
バイアスしてローインピーダンスで駆動する。
ＴＡ，ＯＵＴＢが同時に変化している間は微分回路の出
力ＷN22である微分波形が働き、ゲート電圧を抑えてハ
イインピーダンスで駆動し（図４におけるＸ2部分）、
その後はプリバッファ３６の出力ＷN21でゲートを深く
バイアスしてローインピーダンスで駆動する。
【００６０】このような一連の動作で、圧電部材（ＰＺ
Ｔ）２１の両極２１1，２１2には、図４の（ｃ）に示す
ように−ＶＡＡからＶＡＡの変位が加わり、インク室５
１は図３の（ｂ）から（ｃ）に示すように広がった状態
から縮小状態に高速に変化するので、このときにインク
の吐出が開始する。
Ｔ）２１の両極２１1，２１2には、図４の（ｃ）に示す
ように−ＶＡＡからＶＡＡの変位が加わり、インク室５
１は図３の（ｂ）から（ｃ）に示すように広がった状態
から縮小状態に高速に変化するので、このときにインク
の吐出が開始する。
【００６１】そして、インク室５１が縮小した状態をし
ばらく保った後、Ｂ出力回路２３のＮ−ＭＯＳトランジ
スタＮ2をＯＦＦした後、出力回路の貫通電流を防止す
るための時間（tk4）をおいてＰ−ＭＯＳトランジスタ
Ｐ2をＯＮする。
ばらく保った後、Ｂ出力回路２３のＮ−ＭＯＳトランジ
スタＮ2をＯＦＦした後、出力回路の貫通電流を防止す
るための時間（tk4）をおいてＰ−ＭＯＳトランジスタ
Ｐ2をＯＮする。
【００６２】このとき、上述した微少な容量（コンデン
サＣb21，Ｃb22など）を放電し、そのとき各出力回路２
２，２３の出力ＯＵＴＡ，ＯＵＴＢは、正の方向に同時
に変化する。そして、コンデンサＣa4，Ｃa8とＡ出力回
路の抵抗ＲP2からなる微分回路の出力ＷP22は、図４の
（ｂ）、（ｃ）に示すように各出力回路２２，２３の出
力ＯＵＴＡ，ＯＵＴＢが正の方向に同時に変化している
間は正の方向に変化しようとする微分波形となる。
サＣb21，Ｃb22など）を放電し、そのとき各出力回路２
２，２３の出力ＯＵＴＡ，ＯＵＴＢは、正の方向に同時
に変化する。そして、コンデンサＣa4，Ｃa8とＡ出力回
路の抵抗ＲP2からなる微分回路の出力ＷP22は、図４の
（ｂ）、（ｃ）に示すように各出力回路２２，２３の出
力ＯＵＴＡ，ＯＵＴＢが正の方向に同時に変化している
間は正の方向に変化しようとする微分波形となる。
【００６３】一方、プリバッファ３５の出力ＷP21は、
図４（ｂ）に示すように接地電圧ＶＳＳに急峻に変化し
ようとする。そして、プリバッファ３５の出力ＷP21と
微分回路の出力ＷP22とを合成した波形がＰ−ＭＯＳト
ランジスタＰ2のゲート電圧の波形となる。
図４（ｂ）に示すように接地電圧ＶＳＳに急峻に変化し
ようとする。そして、プリバッファ３５の出力ＷP21と
微分回路の出力ＷP22とを合成した波形がＰ−ＭＯＳト
ランジスタＰ2のゲート電圧の波形となる。
【００６４】従って、各出力回路２２，２３の出力ＯＵ
ＴＡ，ＯＵＴＢが同時に変化している間は微分回路の出
力ＷP22である微分波形が働き、ゲート電圧を抑えてハ
イインピーダンスで駆動し（図４におけるＹ2 部分）、
その後はプリバッファ３５の出力ＷP21でゲートを深く
バイアスしてローインピーダンスで駆動する。
ＴＡ，ＯＵＴＢが同時に変化している間は微分回路の出
力ＷP22である微分波形が働き、ゲート電圧を抑えてハ
イインピーダンスで駆動し（図４におけるＹ2 部分）、
その後はプリバッファ３５の出力ＷP21でゲートを深く
バイアスしてローインピーダンスで駆動する。
【００６５】こうして各出力回路２２，２３の出力ＯＵ
ＴＡ，ＯＵＴＢを駆動電圧ＶＡＡに戻しインク室５１を
図３の（ａ）の初期状態に戻して一連の駆動回路の動作
を完了する。
ＴＡ，ＯＵＴＢを駆動電圧ＶＡＡに戻しインク室５１を
図３の（ａ）の初期状態に戻して一連の駆動回路の動作
を完了する。
【００６６】このように、各出力回路２２，２３の出力
ＯＵＴＡ，ＯＵＴＢに微分回路を接続し、その微分回路
の出力を合成した同一方向検出回路２４の出力を各出力
回路２２，２３にフィードバックさせることにより、各
出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢが変化す
る際の、負荷としての圧電部材（ＰＺＴ）２１以外の微
少な容量を充放電するときはハイインピーダンスで駆動
するインピーダンス制御を行うので、図４にＸ1，Ｘ2，
Ｙ1，Ｙ2として示すようにそのときに流れる電流のピー
ク及び傾きを抑えることができる。
ＯＵＴＡ，ＯＵＴＢに微分回路を接続し、その微分回路
の出力を合成した同一方向検出回路２４の出力を各出力
回路２２，２３にフィードバックさせることにより、各
出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢが変化す
る際の、負荷としての圧電部材（ＰＺＴ）２１以外の微
少な容量を充放電するときはハイインピーダンスで駆動
するインピーダンス制御を行うので、図４にＸ1，Ｘ2，
Ｙ1，Ｙ2として示すようにそのときに流れる電流のピー
ク及び傾きを抑えることができる。
【００６７】ところで、もし駆動装置を図５に示すよう
に本実施の形態のような同一方向検出回路２４を有しな
い構成にした場合には、図６の（ｃ）にＺの部分として
示すように、各出力回路２２，２３の出力ＯＵＴＡ，Ｏ
ＵＴＢは互いの出力電圧に誘導されて電圧の変化が鋭く
なる。これでは、スイッチ素子などの寄生ダイオードに
電流が流れるおそれがあり、これが繰返し行われると駆
動回路自体の信頼性が低下する。
に本実施の形態のような同一方向検出回路２４を有しな
い構成にした場合には、図６の（ｃ）にＺの部分として
示すように、各出力回路２２，２３の出力ＯＵＴＡ，Ｏ
ＵＴＢは互いの出力電圧に誘導されて電圧の変化が鋭く
なる。これでは、スイッチ素子などの寄生ダイオードに
電流が流れるおそれがあり、これが繰返し行われると駆
動回路自体の信頼性が低下する。
【００６８】これに対して、本実施の形態では、同一方
向検出回路２４を設けることにより、負荷としての圧電
部材（ＰＺＴ）２１以外の微少な容量を充放電するとき
はハイインピーダンスで駆動してそのときに流れる電流
のピーク及び傾きを抑えることができるので、図４にＸ
3，Ｘ4，Ｙ3，Ｙ4として示すようにそれによって発生す
る出力ＯＵＴＡ，ＯＵＴＢの電圧の変化も鈍化できる。
このため、駆動回路の信頼性を向上することができる。
向検出回路２４を設けることにより、負荷としての圧電
部材（ＰＺＴ）２１以外の微少な容量を充放電するとき
はハイインピーダンスで駆動してそのときに流れる電流
のピーク及び傾きを抑えることができるので、図４にＸ
3，Ｘ4，Ｙ3，Ｙ4として示すようにそれによって発生す
る出力ＯＵＴＡ，ＯＵＴＢの電圧の変化も鈍化できる。
このため、駆動回路の信頼性を向上することができる。
【００６９】次に、本発明に係る容量性素子駆動装置
を、圧電部材を使用したカイザー型インクジェットヘッ
ド駆動装置に適用した第２の実施の形態を図７ないし図
１０を参照して説明する。なお、本実施の形態において
前述した第１の実施の形態と同一部分は同一符号を付し
てその詳細な説明を省略する。
を、圧電部材を使用したカイザー型インクジェットヘッ
ド駆動装置に適用した第２の実施の形態を図７ないし図
１０を参照して説明する。なお、本実施の形態において
前述した第１の実施の形態と同一部分は同一符号を付し
てその詳細な説明を省略する。
【００７０】図７は、本実施の形態に係る装置の構成を
示す回路ブロック図で、図３に示すようなカイザー型イ
ンクジェットヘッドの１つのインク室を駆動するもので
ある。
示す回路ブロック図で、図３に示すようなカイザー型イ
ンクジェットヘッドの１つのインク室を駆動するもので
ある。
【００７１】本実施の形態に係る駆動回路は、図１に示
すものと比較すると、同一方向検出回路２４を設ける代
りにインピーダンス制御手段としてディレイ回路６３，
６４を設け、この各ディレイ回路６３，６４を通して電
極電位制御手段としてのＡ、Ｂの各出力回路６１，６２
をＯＮすることにより、各出力回路６１，６２の出力Ｏ
ＵＴＡ，ＯＵＴＢが変化を開始するときは各出力回路６
１，６２をハイインピーダンスで駆動し、その後負荷の
充放電するときはローインピーダンスで駆動するように
した点が異なる。すなわち、本実施の形態では、ハイイ
ンピーダンス駆動を行う必要があるタイミングは、各出
力回路６１，６２の出力ＯＵＴＡ，ＯＵＴＢが変化を開
始するときであることに着目し、各出力回路６１，６２
の出力ＯＵＴＡ，ＯＵＴＢが変化を開始するときは、ハ
イインピーダンス駆動を行って負荷である圧電部材２１
以外の微少容量を充放電させ、その後ローインピーダン
ス駆動を行って負荷である圧電部材２１の充放電を行う
ものである。
すものと比較すると、同一方向検出回路２４を設ける代
りにインピーダンス制御手段としてディレイ回路６３，
６４を設け、この各ディレイ回路６３，６４を通して電
極電位制御手段としてのＡ、Ｂの各出力回路６１，６２
をＯＮすることにより、各出力回路６１，６２の出力Ｏ
ＵＴＡ，ＯＵＴＢが変化を開始するときは各出力回路６
１，６２をハイインピーダンスで駆動し、その後負荷の
充放電するときはローインピーダンスで駆動するように
した点が異なる。すなわち、本実施の形態では、ハイイ
ンピーダンス駆動を行う必要があるタイミングは、各出
力回路６１，６２の出力ＯＵＴＡ，ＯＵＴＢが変化を開
始するときであることに着目し、各出力回路６１，６２
の出力ＯＵＴＡ，ＯＵＴＢが変化を開始するときは、ハ
イインピーダンス駆動を行って負荷である圧電部材２１
以外の微少容量を充放電させ、その後ローインピーダン
ス駆動を行って負荷である圧電部材２１の充放電を行う
ものである。
【００７２】図８は、図７に示す回路ブロック図の具体
的な回路構成を示す図である。Ａ出力回路６１は、出力
バッファを構成するＰ−ＭＯＳトランジスタＰ11，Ｐ12
及びＮ−ＭＯＳトランジスタＮ11，Ｎ12並びにバッファ
ＰP11，ＰP12を直列に接続して構成されるプリバッファ
６５、バッファＰN11，ＰN12を直列に接続して構成され
るプリバッファ６６、レベルシフタ（Ｌ／Ｓ）２７，２
８、ロジック回路２９、保護ダイオード３１，３２から
なり、その構成は図２に示すＡ出力回路２２とほぼ同様
であるが、本実施の形態のＡ出力回路６１は、出力バッ
ファが同じゲートサイズの２つのＰ−ＭＯＳトランジス
タＰ11，Ｐ12並びにＮ−ＭＯＳトランジスタＮ11，Ｎ12
をそれぞれ並列して接続した点で異なる。
的な回路構成を示す図である。Ａ出力回路６１は、出力
バッファを構成するＰ−ＭＯＳトランジスタＰ11，Ｐ12
及びＮ−ＭＯＳトランジスタＮ11，Ｎ12並びにバッファ
ＰP11，ＰP12を直列に接続して構成されるプリバッファ
６５、バッファＰN11，ＰN12を直列に接続して構成され
るプリバッファ６６、レベルシフタ（Ｌ／Ｓ）２７，２
８、ロジック回路２９、保護ダイオード３１，３２から
なり、その構成は図２に示すＡ出力回路２２とほぼ同様
であるが、本実施の形態のＡ出力回路６１は、出力バッ
ファが同じゲートサイズの２つのＰ−ＭＯＳトランジス
タＰ11，Ｐ12並びにＮ−ＭＯＳトランジスタＮ11，Ｎ12
をそれぞれ並列して接続した点で異なる。
【００７３】すなわち、上記Ｐ−ＭＯＳトランジスタＰ
12のゲートにはバッファＰP11の出力を接続しているの
で、Ｐ−ＭＯＳトランジスタＰ12はバッファＰP11の出
力に基づいて駆動する。また、上記Ｐ−ＭＯＳトランジ
スタＰ11のゲートにはバッファＰP11の出力がバッファ
ＰP12を介して入力しているので、Ｐ−ＭＯＳトランジ
スタＰ11はバッファＰP12の出力に基づいて、上記Ｐ−
ＭＯＳトランジスタＰ12よりもバッファＰP12の分だけ
遅延して駆動する。従って、Ｐ−ＭＯＳトランジスタＰ
11についてバッファＰP12が図７に示すディレイ回路６
３の機能を果す。
12のゲートにはバッファＰP11の出力を接続しているの
で、Ｐ−ＭＯＳトランジスタＰ12はバッファＰP11の出
力に基づいて駆動する。また、上記Ｐ−ＭＯＳトランジ
スタＰ11のゲートにはバッファＰP11の出力がバッファ
ＰP12を介して入力しているので、Ｐ−ＭＯＳトランジ
スタＰ11はバッファＰP12の出力に基づいて、上記Ｐ−
ＭＯＳトランジスタＰ12よりもバッファＰP12の分だけ
遅延して駆動する。従って、Ｐ−ＭＯＳトランジスタＰ
11についてバッファＰP12が図７に示すディレイ回路６
３の機能を果す。
【００７４】また、上記Ｎ−ＭＯＳトランジスタＮ12の
ゲートにはバッファＰN11の出力を接続しているので、
Ｎ−ＭＯＳトランジスタＮ12はバッファＰN11の出力に
基づいて駆動する。また、上記Ｎ−ＭＯＳトランジスタ
Ｎ11のゲートにはバッファＰN11の出力がバッファＰN12
を介して入力しているので、Ｎ−ＭＯＳトランジスタＮ
11はバッファＰN12の出力により上記Ｎ−ＭＯＳトラン
ジスタＮ12よりもバッファＰN12の分だけ遅延して駆動
する。従って、Ｎ−ＭＯＳトランジスタＮ11についてバ
ッファＰN12が図７に示すディレイ回路６３の機能を果
す。
ゲートにはバッファＰN11の出力を接続しているので、
Ｎ−ＭＯＳトランジスタＮ12はバッファＰN11の出力に
基づいて駆動する。また、上記Ｎ−ＭＯＳトランジスタ
Ｎ11のゲートにはバッファＰN11の出力がバッファＰN12
を介して入力しているので、Ｎ−ＭＯＳトランジスタＮ
11はバッファＰN12の出力により上記Ｎ−ＭＯＳトラン
ジスタＮ12よりもバッファＰN12の分だけ遅延して駆動
する。従って、Ｎ−ＭＯＳトランジスタＮ11についてバ
ッファＰN12が図７に示すディレイ回路６３の機能を果
す。
【００７５】上記Ｂ出力回路６２は、出力バッファを構
成するＰ−ＭＯＳトランジスタＰ21，Ｐ22及びＮ−ＭＯ
ＳトランジスタＮ21，Ｎ22並びにバッファＰP21，ＰP22
を直列に接続して構成されるプリバッファ６７、バッフ
ァＰN21，ＰN22を直列に接続して構成されるプリバッフ
ァ６８、レベルシフタ（Ｌ／Ｓ）３７，３８、ロジック
回路３９、保護ダイオード４１，４２からなり、その構
成は上記Ａ出力回路６１と同様である。
成するＰ−ＭＯＳトランジスタＰ21，Ｐ22及びＮ−ＭＯ
ＳトランジスタＮ21，Ｎ22並びにバッファＰP21，ＰP22
を直列に接続して構成されるプリバッファ６７、バッフ
ァＰN21，ＰN22を直列に接続して構成されるプリバッフ
ァ６８、レベルシフタ（Ｌ／Ｓ）３７，３８、ロジック
回路３９、保護ダイオード４１，４２からなり、その構
成は上記Ａ出力回路６１と同様である。
【００７６】従って、上記Ｐ−ＭＯＳトランジスタＰ21
についてバッファＰP22が図７に示すディレイ回路６４
の機能を果す。また、上記Ｎ−ＭＯＳトランジスタＮ21
についてバッファＰN22が図７に示すディレイ回路６４
の機能を果す。
についてバッファＰP22が図７に示すディレイ回路６４
の機能を果す。また、上記Ｎ−ＭＯＳトランジスタＮ21
についてバッファＰN22が図７に示すディレイ回路６４
の機能を果す。
【００７７】また、各出力回路６１，６２のＰ−ＭＯＳ
トランジスタＰ11，Ｐ12、Ｐ21，Ｐ22の基板電位は、そ
れぞれ駆動電圧ＶＡＡより高い高電圧ＶＣＣにしてい
る。これにより、これらスイッチ素子のスイッチシーケ
ンス中に出力が駆動電圧ＶＡＡより高く跳ね上がったと
き（図６に示すＺ部分）に、各スイッチ素子の寄生ダイ
オードや保護ダイオードに電流が流れることを防止でき
る。
トランジスタＰ11，Ｐ12、Ｐ21，Ｐ22の基板電位は、そ
れぞれ駆動電圧ＶＡＡより高い高電圧ＶＣＣにしてい
る。これにより、これらスイッチ素子のスイッチシーケ
ンス中に出力が駆動電圧ＶＡＡより高く跳ね上がったと
き（図６に示すＺ部分）に、各スイッチ素子の寄生ダイ
オードや保護ダイオードに電流が流れることを防止でき
る。
【００７８】次に本実施の形態における駆動回路で図３
に示すカイザー型インクジェットヘッドを駆動する場合
の駆動回路の動作を図９に基づいて説明する。
に示すカイザー型インクジェットヘッドを駆動する場合
の駆動回路の動作を図９に基づいて説明する。
【００７９】初期状態では、各出力回路６１，６２の出
力ＯＵＴＡ，ＯＵＴＢは、各Ｐ−ＭＯＳトランジスタＰ
11，Ｐ12、Ｐ21，Ｐ22がＯＮした状態になっているので
駆動電圧に固定されていて電位差は生じていない状態で
ある。
力ＯＵＴＡ，ＯＵＴＢは、各Ｐ−ＭＯＳトランジスタＰ
11，Ｐ12、Ｐ21，Ｐ22がＯＮした状態になっているので
駆動電圧に固定されていて電位差は生じていない状態で
ある。
【００８０】そして、インク室５１を駆動する場合に
は、先ずＡ出力回路６１のＰ−ＭＯＳトランジスタＰ1
1，Ｐ12をＯＦＦするための信号が１本ロジック回路２
９から出力されレベルシフタ（Ｌ／Ｓ）２７で電圧変換
されて、プリバッファ６５の１段目のバッファＰP11に
入力される。このバッファＰP11からの出力は、Ｐ−Ｍ
ＯＳトランジスタＰ12のゲートを駆動し、このＰ−ＭＯ
ＳトランジスタＰ12をＯＦＦする。
は、先ずＡ出力回路６１のＰ−ＭＯＳトランジスタＰ1
1，Ｐ12をＯＦＦするための信号が１本ロジック回路２
９から出力されレベルシフタ（Ｌ／Ｓ）２７で電圧変換
されて、プリバッファ６５の１段目のバッファＰP11に
入力される。このバッファＰP11からの出力は、Ｐ−Ｍ
ＯＳトランジスタＰ12のゲートを駆動し、このＰ−ＭＯ
ＳトランジスタＰ12をＯＦＦする。
【００８１】また、１段目のバッファＰP11の出力は、
２段目のバッファＰP12にも入力され、この２段目のバ
ッファＰP12でゲート遅延された出力は、Ｐ−ＭＯＳト
ランジスタＰ11のゲートを駆動し、このＰ−ＭＯＳトラ
ンジスタＰ11をＯＦＦする。
２段目のバッファＰP12にも入力され、この２段目のバ
ッファＰP12でゲート遅延された出力は、Ｐ−ＭＯＳト
ランジスタＰ11のゲートを駆動し、このＰ−ＭＯＳトラ
ンジスタＰ11をＯＦＦする。
【００８２】次に、出力回路の貫通電流を防止する時間
（tm1）をおいて、Ａ出力回路６１のＮ−ＭＯＳトラン
ジスタＮ11，Ｎ12をＯＮさせるための信号が１本ロジッ
ク回路２９から出力され、レベルシフタ（Ｌ／Ｓ）２８
で電圧変換されてプリバッファ６６の１段目のバッファ
ＰN11に入力される。そして、このバッファＰN11からの
出力は、Ｎ−ＭＯＳトランジスタＮ12のゲートを駆動
し、このＮ−ＭＯＳトランジスタＮ12をＯＮする。
（tm1）をおいて、Ａ出力回路６１のＮ−ＭＯＳトラン
ジスタＮ11，Ｎ12をＯＮさせるための信号が１本ロジッ
ク回路２９から出力され、レベルシフタ（Ｌ／Ｓ）２８
で電圧変換されてプリバッファ６６の１段目のバッファ
ＰN11に入力される。そして、このバッファＰN11からの
出力は、Ｎ−ＭＯＳトランジスタＮ12のゲートを駆動
し、このＮ−ＭＯＳトランジスタＮ12をＯＮする。
【００８３】また、上記１段目のバッファＰN11の出力
は、２段目のバッファＰN12にも入力され、この２段目
のバッファＰN12でゲート遅延された出力は、Ｎ−ＭＯ
ＳトランジスタＮ11のゲートを駆動し、このＮ−ＭＯＳ
トランジスタＮ11をＯＮする。
は、２段目のバッファＰN12にも入力され、この２段目
のバッファＰN12でゲート遅延された出力は、Ｎ−ＭＯ
ＳトランジスタＮ11のゲートを駆動し、このＮ−ＭＯＳ
トランジスタＮ11をＯＮする。
【００８４】このように、２つのＮ−ＭＯＳトランジス
タＮ11，Ｎ12を並列して接続し、直列接続した２段のバ
ッファＰN11，ＰN12で時間をおいて、Ｎ−ＭＯＳトラン
ジスタＮ11，Ｎ12を段階的にＯＮさせることにより、最
初に素子の接合容量、保護ダイオード３１，３２の容量
分、回路中に存在する浮遊容量などの微少な容量（コン
デンサＣb11，Ｃb12など）の充電をＮ−ＭＯＳトランジ
スタＮ12のみで行うので、そのときの電流の変化を鈍化
でき、出力電圧の立ち下がりも鈍化できる（図９に示す
Ｘ5部分）。
タＮ11，Ｎ12を並列して接続し、直列接続した２段のバ
ッファＰN11，ＰN12で時間をおいて、Ｎ−ＭＯＳトラン
ジスタＮ11，Ｎ12を段階的にＯＮさせることにより、最
初に素子の接合容量、保護ダイオード３１，３２の容量
分、回路中に存在する浮遊容量などの微少な容量（コン
デンサＣb11，Ｃb12など）の充電をＮ−ＭＯＳトランジ
スタＮ12のみで行うので、そのときの電流の変化を鈍化
でき、出力電圧の立ち下がりも鈍化できる（図９に示す
Ｘ5部分）。
【００８５】これにより、出力電圧の変位によって回路
中及び負荷を流れる電流のピークと変化のスピードが抑
えられると共に、Ａ出力回路６１のＮ−ＭＯＳトランジ
スタＮ11，Ｎ12が段階的にＯＮしているときの抵抗とＢ
出力回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22のＯ
Ｎ抵抗の分圧比等で決まってくるＢ出力回路６２に現れ
る誘導電圧の立ち下がりスピードも抑えられる（図９に
示すＸ5部分）。
中及び負荷を流れる電流のピークと変化のスピードが抑
えられると共に、Ａ出力回路６１のＮ−ＭＯＳトランジ
スタＮ11，Ｎ12が段階的にＯＮしているときの抵抗とＢ
出力回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22のＯ
Ｎ抵抗の分圧比等で決まってくるＢ出力回路６２に現れ
る誘導電圧の立ち下がりスピードも抑えられる（図９に
示すＸ5部分）。
【００８６】こうして、出力ＯＵＴＡを接地電圧ＶＳＳ
に切替えることにより、圧電部材２１のインク室５１を
広げる（図３の（ｂ）に示す逆充電状態）。そして、あ
る時間その状態を保ち、次にＡ出力回路６１のＮ−ＭＯ
ＳトランジスタＮ11，Ｎ12が上記と同様に段階的にＮ−
ＭＯＳトランジスタＮ12，Ｎ11の順にＯＦＦされる。
に切替えることにより、圧電部材２１のインク室５１を
広げる（図３の（ｂ）に示す逆充電状態）。そして、あ
る時間その状態を保ち、次にＡ出力回路６１のＮ−ＭＯ
ＳトランジスタＮ11，Ｎ12が上記と同様に段階的にＮ−
ＭＯＳトランジスタＮ12，Ｎ11の順にＯＦＦされる。
【００８７】そして、出力回路の貫通電流を防止する時
間（tm2）をおいて、Ａ出力回路６１のＰ−ＭＯＳトラ
ンジスタＰ1，Ｐ2をＯＮさせる信号が１本ロジック回路
２９から出力され、レベルシフタ（Ｌ／Ｓ）２７で電圧
変換されてプリバッファ６５の１段目のバッファＰP11
に入力される。このバッファＰP11からの出力は、Ｐ−
ＭＯＳトランジスタＰ12のゲートを駆動し、このＰ−Ｍ
ＯＳトランジスタＰ12をＯＮする。
間（tm2）をおいて、Ａ出力回路６１のＰ−ＭＯＳトラ
ンジスタＰ1，Ｐ2をＯＮさせる信号が１本ロジック回路
２９から出力され、レベルシフタ（Ｌ／Ｓ）２７で電圧
変換されてプリバッファ６５の１段目のバッファＰP11
に入力される。このバッファＰP11からの出力は、Ｐ−
ＭＯＳトランジスタＰ12のゲートを駆動し、このＰ−Ｍ
ＯＳトランジスタＰ12をＯＮする。
【００８８】また、上記１段目のバッファＰP11の出力
は、２段目のバッファＰP12にも入力され、この２段目
のバッファＰP12でゲート遅延された出力はＰ−ＭＯＳ
トランジスタＰ11のゲートを駆動し、このＰ−ＭＯＳト
ランジスタＰ11をＯＮする。
は、２段目のバッファＰP12にも入力され、この２段目
のバッファＰP12でゲート遅延された出力はＰ−ＭＯＳ
トランジスタＰ11のゲートを駆動し、このＰ−ＭＯＳト
ランジスタＰ11をＯＮする。
【００８９】このように、２つのＰ−ＭＯＳトランジス
タＰ11，Ｐ12を並列して接続し、直列接続した２段のバ
ッファＰP11，ＰP12で時間をおいて、Ｐ−ＭＯＳトラン
ジスタＰ11，Ｐ12を段階的にＯＮさせることにより、最
初に素子の接合容量、保護ダイオード３１，３２の容量
分、回路中に存在する浮遊容量などの微少な容量（コン
デンサＣb11，Ｃb12など）の放電をＰ−ＭＯＳトランジ
スタＰ12のみで行うので、そのときの電流の変化を鈍化
でき、出力電圧の立ち上がりも鈍化できる（図９に示す
Ｙ5部分）。
タＰ11，Ｐ12を並列して接続し、直列接続した２段のバ
ッファＰP11，ＰP12で時間をおいて、Ｐ−ＭＯＳトラン
ジスタＰ11，Ｐ12を段階的にＯＮさせることにより、最
初に素子の接合容量、保護ダイオード３１，３２の容量
分、回路中に存在する浮遊容量などの微少な容量（コン
デンサＣb11，Ｃb12など）の放電をＰ−ＭＯＳトランジ
スタＰ12のみで行うので、そのときの電流の変化を鈍化
でき、出力電圧の立ち上がりも鈍化できる（図９に示す
Ｙ5部分）。
【００９０】これにより、出力電圧の変位によって回路
中及び負荷を流れる電流のピークと変化のスピードが抑
えられると共に、Ａ出力回路６１のＰ−ＭＯＳトランジ
スタＰ11，Ｐ12が段階的にＯＮしているときの抵抗とＢ
出力回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22のＯ
Ｎ抵抗の分圧比等で決まってくるＢ出力回路６２に現れ
る誘導電圧の立ち上がりスピードも抑えられる（図９に
示すＹ5部分）。
中及び負荷を流れる電流のピークと変化のスピードが抑
えられると共に、Ａ出力回路６１のＰ−ＭＯＳトランジ
スタＰ11，Ｐ12が段階的にＯＮしているときの抵抗とＢ
出力回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22のＯ
Ｎ抵抗の分圧比等で決まってくるＢ出力回路６２に現れ
る誘導電圧の立ち上がりスピードも抑えられる（図９に
示すＹ5部分）。
【００９１】ある程度Ａ出力回路６１の出力ＯＵＴＡが
立ち上がり、放電動作がほぼ完了したところで、Ｂ出力
回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22を上記の
ように段階的にＰ−ＭＯＳトランジスタＰ22，Ｐ21の順
にＯＦＦし、出力回路の貫通電流を防止する時間（tm
3）をおいて、Ｂ出力回路６２のＮ−ＭＯＳトランジス
タＮ21，Ｎ22を上記のように段階的にＮ−ＭＯＳトラン
ジスタＮ22，Ｎ21の順でＯＮする。
立ち上がり、放電動作がほぼ完了したところで、Ｂ出力
回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22を上記の
ように段階的にＰ−ＭＯＳトランジスタＰ22，Ｐ21の順
にＯＦＦし、出力回路の貫通電流を防止する時間（tm
3）をおいて、Ｂ出力回路６２のＮ−ＭＯＳトランジス
タＮ21，Ｎ22を上記のように段階的にＮ−ＭＯＳトラン
ジスタＮ22，Ｎ21の順でＯＮする。
【００９２】この一連の動作で圧電部材の電極間には、
図９の（ｃ）に示すように２倍の駆動電圧（−ＶＡＡ〜
ＶＡＡ）の変位が発生し、インク室５１は広がった状態
から縮小状態に高速に変化するので、インク室５１から
インクの吐出が開始する。
図９の（ｃ）に示すように２倍の駆動電圧（−ＶＡＡ〜
ＶＡＡ）の変位が発生し、インク室５１は広がった状態
から縮小状態に高速に変化するので、インク室５１から
インクの吐出が開始する。
【００９３】その後、ある時間この状態を保ちＢ出力回
路６２のＮ−ＭＯＳトランジスタＮ21，Ｎ22を上記のよ
うに段階的にＮ−ＭＯＳトランジスタＮ22，Ｎ21の順で
ＯＦＦする。そして、出力回路の貫通電流を防止する時
間（tm4）をおいて、Ｂ出力回路６２のＰ−ＭＯＳトラ
ンジスタＰ21，Ｐ22を上記のように段階的にＰ−ＭＯＳ
トランジスタＰ22，Ｐ21の順にＯＮする。
路６２のＮ−ＭＯＳトランジスタＮ21，Ｎ22を上記のよ
うに段階的にＮ−ＭＯＳトランジスタＮ22，Ｎ21の順で
ＯＦＦする。そして、出力回路の貫通電流を防止する時
間（tm4）をおいて、Ｂ出力回路６２のＰ−ＭＯＳトラ
ンジスタＰ21，Ｐ22を上記のように段階的にＰ−ＭＯＳ
トランジスタＰ22，Ｐ21の順にＯＮする。
【００９４】ここでも、Ｂ出力回路６２のＰ−ＭＯＳト
ランジスタＰ21，Ｐ22を段階的にＯＮするので、最初に
微少な容量分（コンデンサＣb21，Ｃb22など）の放電を
Ｐ−ＭＯＳトランジスタＰ22のみで行うので、その時の
電流の変化を鈍化でき、出力電圧の立ち上がりも鈍化で
きる（図９に示すＸ6の部分）。
ランジスタＰ21，Ｐ22を段階的にＯＮするので、最初に
微少な容量分（コンデンサＣb21，Ｃb22など）の放電を
Ｐ−ＭＯＳトランジスタＰ22のみで行うので、その時の
電流の変化を鈍化でき、出力電圧の立ち上がりも鈍化で
きる（図９に示すＸ6の部分）。
【００９５】これにより、その電圧変位によって回路中
及び負荷を流れる電流のピークと変化のスピードが抑え
られると共に、Ｂ出力回路６２のＰ−ＭＯＳトランジス
タＰ21，Ｐ22が段階的にＯＮしているときの抵抗とＡ出
力回路６１のＰ−ＭＯＳトランジスタＰ11，Ｐ12のＯＮ
抵抗の分圧比等で決まってくるＡ出力回路６１に現れる
誘導電圧立ち上がりスピードも抑えられる（図９に示す
Ｙ6部分）。
及び負荷を流れる電流のピークと変化のスピードが抑え
られると共に、Ｂ出力回路６２のＰ−ＭＯＳトランジス
タＰ21，Ｐ22が段階的にＯＮしているときの抵抗とＡ出
力回路６１のＰ−ＭＯＳトランジスタＰ11，Ｐ12のＯＮ
抵抗の分圧比等で決まってくるＡ出力回路６１に現れる
誘導電圧立ち上がりスピードも抑えられる（図９に示す
Ｙ6部分）。
【００９６】こうして、圧電部材２１の両極間は同電位
（初期状態）になり、図３の（ｄ）に示す逆放電状態か
ら初期状態になって一連のインク吐出動作が完了する。
（初期状態）になり、図３の（ｄ）に示す逆放電状態か
ら初期状態になって一連のインク吐出動作が完了する。
【００９７】このように、一対のスイッチ素子を並列し
て接続し、これらを段階的に駆動する直列接続した２段
のバッファを設け、各スイッチ素子をＯＮして出力を変
化させるときに各スイッチ素子を、時間をおいて段階的
にＯＮさせることにより、駆動回路に存在する負荷とし
ての圧電部材２１とは別の容量（上記微少容量など）を
充放電するときは、一方のスイッチ素子（Ｐ12，Ｎ12又
はＰ22，Ｎ22）を駆動して高インピーダンスで駆動し、
負荷としての圧電部材２１を充放電するときは、両方の
スイッチ素子（Ｐ12，Ｎ12及びＰ11，Ｎ11、Ｐ22，Ｎ22
及びＰ21，Ｎ21）を駆動して低インピーダンスで駆動す
るというインピーダンス制御を行うことができる。
て接続し、これらを段階的に駆動する直列接続した２段
のバッファを設け、各スイッチ素子をＯＮして出力を変
化させるときに各スイッチ素子を、時間をおいて段階的
にＯＮさせることにより、駆動回路に存在する負荷とし
ての圧電部材２１とは別の容量（上記微少容量など）を
充放電するときは、一方のスイッチ素子（Ｐ12，Ｎ12又
はＰ22，Ｎ22）を駆動して高インピーダンスで駆動し、
負荷としての圧電部材２１を充放電するときは、両方の
スイッチ素子（Ｐ12，Ｎ12及びＰ11，Ｎ11、Ｐ22，Ｎ22
及びＰ21，Ｎ21）を駆動して低インピーダンスで駆動す
るというインピーダンス制御を行うことができる。
【００９８】これにより、前述した第１の実施の形態と
同様に、駆動回路に存在する負荷とは別の容量を充放電
するときの電圧及び電流変化が緩やかになる、すなわ
ち、立ち上がり、立ち下がりが鈍化するように制御する
ことができる。
同様に、駆動回路に存在する負荷とは別の容量を充放電
するときの電圧及び電流変化が緩やかになる、すなわ
ち、立ち上がり、立ち下がりが鈍化するように制御する
ことができる。
【００９９】従って、最初の立ち上がり、立ち下がりの
電流が駆動回路、ヘッドの配線、ＭＯＳトランジスタの
寄生素子等の抵抗分に無駄に消費されることを防止する
ことができ、駆動素子、ヘッドなどを余計に温度上昇さ
せることを防止できる。また、このような電流のピーク
値を抑え、電流の変化を緩やかにすることにより、ＭＯ
Ｓトランジスタの寄生素子が動作することを防止でき、
駆動素子の信頼性を向上させることができる。
電流が駆動回路、ヘッドの配線、ＭＯＳトランジスタの
寄生素子等の抵抗分に無駄に消費されることを防止する
ことができ、駆動素子、ヘッドなどを余計に温度上昇さ
せることを防止できる。また、このような電流のピーク
値を抑え、電流の変化を緩やかにすることにより、ＭＯ
Ｓトランジスタの寄生素子が動作することを防止でき、
駆動素子の信頼性を向上させることができる。
【０１００】また、圧電素子の負荷容量が数十から数百
ＰＦ以上に対して、微少容量は数ＰＦ以下であり、この
微少容量の充放電時間は、負荷容量を放電し充電してイ
ンクを吐出させる時間に対して十分短く、吐出特性に影
響するものではない。
ＰＦ以上に対して、微少容量は数ＰＦ以下であり、この
微少容量の充放電時間は、負荷容量を放電し充電してイ
ンクを吐出させる時間に対して十分短く、吐出特性に影
響するものではない。
【０１０１】例えば、図１０に示すように、電圧変化が
緩やかとなるときの電圧Ｖ′は変化する側のＡ出力回路
６１の高インピーダンスとその出力に影響を受けるＢ出
力回路６２の低インピーダンスとの駆動電圧の分圧比分
となる。
緩やかとなるときの電圧Ｖ′は変化する側のＡ出力回路
６１の高インピーダンスとその出力に影響を受けるＢ出
力回路６２の低インピーダンスとの駆動電圧の分圧比分
となる。
【０１０２】なお、この第２の実施の形態においては、
各スイッチ素子の構成は同じゲートサイズのＭＯＳトラ
ンジスタを並列接続した構成のものについて述べたが必
ずしもこれに限定されるものではなく、最初に駆動させ
るスイッチ素子（Ｐ12，Ｎ12又はＰ22，Ｎ22）として更
にゲート幅の小さいハイインピーダンスのものを使用す
るとともに、後から駆動させるスイッチ素子（Ｐ11，Ｎ
11又はＰ21，Ｎ21）としてゲート幅の大きい十分にロー
インピーダンスのものを使用してもよい。これにより、
誘導電圧や電流の傾斜をさらに緩やかに抑えることがで
きる。
各スイッチ素子の構成は同じゲートサイズのＭＯＳトラ
ンジスタを並列接続した構成のものについて述べたが必
ずしもこれに限定されるものではなく、最初に駆動させ
るスイッチ素子（Ｐ12，Ｎ12又はＰ22，Ｎ22）として更
にゲート幅の小さいハイインピーダンスのものを使用す
るとともに、後から駆動させるスイッチ素子（Ｐ11，Ｎ
11又はＰ21，Ｎ21）としてゲート幅の大きい十分にロー
インピーダンスのものを使用してもよい。これにより、
誘導電圧や電流の傾斜をさらに緩やかに抑えることがで
きる。
【０１０３】図１１は、本実施の形態における駆動回路
の変形例の構成を示す回路図で、図８に示す部分と同一
部分には同一符号を付してその詳細な説明を量略する。
の変形例の構成を示す回路図で、図８に示す部分と同一
部分には同一符号を付してその詳細な説明を量略する。
【０１０４】この変形例に係るＡ出力回路６１におい
て、図８に示すものと異なるのは、Ｐ−ＭＯＳトランジ
スタＰ11，Ｐ12の基板電位を駆動電圧ＶＡＡと同電位に
した点である。また、Ｂ出力回路６２のＰ−ＭＯＳトラ
ンジスタＰ21，Ｐ22の基板電位もＡ出力回路６１の場合
と同様に駆動電圧ＶＡＡと同電位にしている。
て、図８に示すものと異なるのは、Ｐ−ＭＯＳトランジ
スタＰ11，Ｐ12の基板電位を駆動電圧ＶＡＡと同電位に
した点である。また、Ｂ出力回路６２のＰ−ＭＯＳトラ
ンジスタＰ21，Ｐ22の基板電位もＡ出力回路６１の場合
と同様に駆動電圧ＶＡＡと同電位にしている。
【０１０５】これにより、図８の回路の場合は出力回路
６１，６２の出力ＯＵＴＡ，ＯＵＴＢのうち一方の出力
が立ち上がり始めるときに他方の出力が誘導を受けて駆
動電圧ＶＡＡより跳ね上がってしまうが、この変形例で
は出力回路６１，６２の出力端と駆動電圧間に接続した
保護ダイオード３１，４１やスイッチ素子の寄生ダイオ
ードに電流が流れてもその電流の立ち上がりが鈍化した
ものになり、この寄生ダイオードをベースとした寄生ト
ランジスタがスイッチ素子内に存在した場合でも動作し
難い方向に働くため、信頼性の高い駆動回路を提供でき
る。
６１，６２の出力ＯＵＴＡ，ＯＵＴＢのうち一方の出力
が立ち上がり始めるときに他方の出力が誘導を受けて駆
動電圧ＶＡＡより跳ね上がってしまうが、この変形例で
は出力回路６１，６２の出力端と駆動電圧間に接続した
保護ダイオード３１，４１やスイッチ素子の寄生ダイオ
ードに電流が流れてもその電流の立ち上がりが鈍化した
ものになり、この寄生ダイオードをベースとした寄生ト
ランジスタがスイッチ素子内に存在した場合でも動作し
難い方向に働くため、信頼性の高い駆動回路を提供でき
る。
【０１０６】次に、本発明に係る容量性素子駆動装置
を、圧電部材を使用したカイザー型インクジェットヘッ
ド駆動装置に適用した第３の実施の形態について図１２
及び図１３を参照して説明する。なお、本実施の形態に
おいて前述した第２の実施の形態と同一部分には同一符
号を付してその詳細な説明を省略する。
を、圧電部材を使用したカイザー型インクジェットヘッ
ド駆動装置に適用した第３の実施の形態について図１２
及び図１３を参照して説明する。なお、本実施の形態に
おいて前述した第２の実施の形態と同一部分には同一符
号を付してその詳細な説明を省略する。
【０１０７】図１２は、本実施の形態に係る装置の構成
を示す部分回路図で、図３に示すようなカイザー型イン
クジェットヘッドの１つのインク室を駆動するものであ
る。
を示す部分回路図で、図３に示すようなカイザー型イン
クジェットヘッドの１つのインク室を駆動するものであ
る。
【０１０８】この駆動回路のＡ出力回路７１は、図８に
示すものと比較すると、出力端子ＯＵＴＡと接地電圧Ｖ
ＳＳの間に１つのＮ−ＭＯＳトランジスタＮ1を接続し
た点、このＮ−ＭＯＳトランジスタＮ1を高電圧ＶＣＣ
で駆動させるためのプリバッファ７３をＰ−ＭＯＳトラ
ンジスタＰN1、Ｎ−ＭＯＳトランジスタＮN1、ダイオー
ド７４で構成して構成した点、上記ダイオード７４を介
して駆動電圧よりも低い所定電圧（ここでは５Ｖ）で上
記Ｎ−ＭＯＳトランジスタＮ1を駆動させるためのＰ−
ＭＯＳトランジスタＰ5V1、上記プリバッファ７３の出
力を遅延させるディレイ回路（Ｄｅｌａｙ）７５を設け
た点が異なる。
示すものと比較すると、出力端子ＯＵＴＡと接地電圧Ｖ
ＳＳの間に１つのＮ−ＭＯＳトランジスタＮ1を接続し
た点、このＮ−ＭＯＳトランジスタＮ1を高電圧ＶＣＣ
で駆動させるためのプリバッファ７３をＰ−ＭＯＳトラ
ンジスタＰN1、Ｎ−ＭＯＳトランジスタＮN1、ダイオー
ド７４で構成して構成した点、上記ダイオード７４を介
して駆動電圧よりも低い所定電圧（ここでは５Ｖ）で上
記Ｎ−ＭＯＳトランジスタＮ1を駆動させるためのＰ−
ＭＯＳトランジスタＰ5V1、上記プリバッファ７３の出
力を遅延させるディレイ回路（Ｄｅｌａｙ）７５を設け
た点が異なる。
【０１０９】具体的には、上記Ｐ−ＭＯＳトランジスタ
ＰN1とＮ−ＭＯＳトランジスタＮN1は駆動電圧ＶＣＣと
接地電圧ＶＳＳ間に直列に接続されており、Ｐ−ＭＯＳ
トランジスタＰN1とＮ−ＭＯＳトランジスタＮN1の接続
点に上記Ｎ−ＭＯＳトランジスタＮ1のゲートが接続さ
れている。
ＰN1とＮ−ＭＯＳトランジスタＮN1は駆動電圧ＶＣＣと
接地電圧ＶＳＳ間に直列に接続されており、Ｐ−ＭＯＳ
トランジスタＰN1とＮ−ＭＯＳトランジスタＮN1の接続
点に上記Ｎ−ＭＯＳトランジスタＮ1のゲートが接続さ
れている。
【０１１０】また、上記Ｐ−ＭＯＳトランジスタＰN1と
Ｎ−ＭＯＳトランジスタＮN1のゲートには、レベルシフ
タ（Ｌ／Ｓ）２８の出力が接続されており、このレベル
シフタ２８の入力端子にはロジック回路２９からのスイ
ッチ制御信号が上記ディレイ回路７５を介して入力され
るようになっている。
Ｎ−ＭＯＳトランジスタＮN1のゲートには、レベルシフ
タ（Ｌ／Ｓ）２８の出力が接続されており、このレベル
シフタ２８の入力端子にはロジック回路２９からのスイ
ッチ制御信号が上記ディレイ回路７５を介して入力され
るようになっている。
【０１１１】上記Ｐ−ＭＯＳトランジスタＰ5V1はドレ
インに５Ｖ電源端子が接続され、ソースは上記ダイオー
ド７４を介してＮ−ＭＯＳトランジスタＮ1のゲートに
接続されている。また、Ｐ−ＭＯＳトランジスタＰ5V1
のゲートには上記ロジック回路２９からのスイッチ制御
信号がそのまま入力されるようになっている。
インに５Ｖ電源端子が接続され、ソースは上記ダイオー
ド７４を介してＮ−ＭＯＳトランジスタＮ1のゲートに
接続されている。また、Ｐ−ＭＯＳトランジスタＰ5V1
のゲートには上記ロジック回路２９からのスイッチ制御
信号がそのまま入力されるようになっている。
【０１１２】上記Ｂ出力回路７２は、図８に示すものと
比較すると、出力端子ＯＵＴＢと接地電圧ＶＳＳの間に
１つのＮ−ＭＯＳトランジスタＮ2を接続した点、この
Ｎ−ＭＯＳトランジスタＮ2を高電圧ＶＣＣで駆動させ
るためのＰ−ＭＯＳトランジスタＰN2、Ｎ−ＭＯＳトラ
ンジスタＮN2、ダイオード７７からなるプリバッファ７
６、上記ダイオード７７を介して駆動電圧よりも低い所
定電圧（ここでは５Ｖ）で上記Ｎ−ＭＯＳトランジスタ
Ｎ2を駆動させるためのＰ−ＭＯＳトランジスタＰ5V2、
上記プリバッファ７６の出力を遅延させるディレイ回路
７８を設けた点で異なり、その具体的構成はＡ出力回路
７１と同様である。
比較すると、出力端子ＯＵＴＢと接地電圧ＶＳＳの間に
１つのＮ−ＭＯＳトランジスタＮ2を接続した点、この
Ｎ−ＭＯＳトランジスタＮ2を高電圧ＶＣＣで駆動させ
るためのＰ−ＭＯＳトランジスタＰN2、Ｎ−ＭＯＳトラ
ンジスタＮN2、ダイオード７７からなるプリバッファ７
６、上記ダイオード７７を介して駆動電圧よりも低い所
定電圧（ここでは５Ｖ）で上記Ｎ−ＭＯＳトランジスタ
Ｎ2を駆動させるためのＰ−ＭＯＳトランジスタＰ5V2、
上記プリバッファ７６の出力を遅延させるディレイ回路
７８を設けた点で異なり、その具体的構成はＡ出力回路
７１と同様である。
【０１１３】次に、図３に示すカイザー型インクジェッ
トヘッドのインク室５１を駆動する図１２の駆動回路に
おける動作を図１３に基づいて説明する。インク室５１
を図３の（ａ）に示す初期状態から同図（ｂ）に示す逆
充電状態へ変化させる場合、図８の駆動回路においては
Ｎ−ＭＯＳトランジスタＮ11，Ｎ12の時間をずらしてＯ
Ｎしたが、ここではＡ出力回路７１においてＮ−ＭＯＳ
トランジスタＮ1を５Ｖで駆動してから時間をずらして
高電圧ＶＣＣで駆動する点で異なる。
トヘッドのインク室５１を駆動する図１２の駆動回路に
おける動作を図１３に基づいて説明する。インク室５１
を図３の（ａ）に示す初期状態から同図（ｂ）に示す逆
充電状態へ変化させる場合、図８の駆動回路においては
Ｎ−ＭＯＳトランジスタＮ11，Ｎ12の時間をずらしてＯ
Ｎしたが、ここではＡ出力回路７１においてＮ−ＭＯＳ
トランジスタＮ1を５Ｖで駆動してから時間をずらして
高電圧ＶＣＣで駆動する点で異なる。
【０１１４】すなわち、初期状態から逆充電状態へ移行
する場合、先ずロジック回路２９からＰ−ＭＯＳトラン
ジスタＰ5V1をＯＮさせる信号が出力され、Ｐ−ＭＯＳ
トランジスタＰ5V1がＯＮし、Ｎ−ＭＯＳトランジスタ
Ｎ1を５Ｖで駆動する。このとき、Ｎ−ＭＯＳトランジ
スタＮ1のゲートは十分にバイアスされないため、ハイ
インピーダンスでＯＮする。
する場合、先ずロジック回路２９からＰ−ＭＯＳトラン
ジスタＰ5V1をＯＮさせる信号が出力され、Ｐ−ＭＯＳ
トランジスタＰ5V1がＯＮし、Ｎ−ＭＯＳトランジスタ
Ｎ1を５Ｖで駆動する。このとき、Ｎ−ＭＯＳトランジ
スタＮ1のゲートは十分にバイアスされないため、ハイ
インピーダンスでＯＮする。
【０１１５】また、上記ロジック回路２９からのスイッ
チ制御信号は、ディレイ回路７５により遅延され、レベ
ルシフタ２８で電圧変換されてプリバッファ７３のＰ−
ＭＯＳトランジスタＰN1、Ｎ−ＭＯＳトランジスタＮN1
のゲートに入力する。これにより、高電圧ＶＣＣで駆動
されるＰ−ＭＯＳトランジスタＰN1、Ｎ−ＭＯＳトラン
ジスタＮN1がＯＮしてＮ−ＭＯＳトランジスタＮ1を駆
動する。このとき、Ｎ−ＭＯＳトランジスタＮ1のゲー
トには高電圧ＶＣＣがかかるので、Ｎ−ＭＯＳトランジ
スタＮ1はローインピーダンスでＯＮし圧電部材２１を
駆動する。
チ制御信号は、ディレイ回路７５により遅延され、レベ
ルシフタ２８で電圧変換されてプリバッファ７３のＰ−
ＭＯＳトランジスタＰN1、Ｎ−ＭＯＳトランジスタＮN1
のゲートに入力する。これにより、高電圧ＶＣＣで駆動
されるＰ−ＭＯＳトランジスタＰN1、Ｎ−ＭＯＳトラン
ジスタＮN1がＯＮしてＮ−ＭＯＳトランジスタＮ1を駆
動する。このとき、Ｎ−ＭＯＳトランジスタＮ1のゲー
トには高電圧ＶＣＣがかかるので、Ｎ−ＭＯＳトランジ
スタＮ1はローインピーダンスでＯＮし圧電部材２１を
駆動する。
【０１１６】また、Ｎ−ＭＯＳトランジスタＮ1をＯＦ
Ｆするときは、Ｐ−ＭＯＳトランジスタＰ5V1をＯＦＦ
する信号がロジック回路２９から出力されてＮ−ＭＯＳ
トランジスタＮ1のゲートに入力された後、ロジック回
路２９からのスイッチ制御信号はディレイ回路７５から
遅延して出力され、レベルシフタ２８を介してＮ−ＭＯ
ＳトランジスタＮ1のゲートに入力され、Ｎ−ＭＯＳト
ランジスタＮ1をＯＦＦする。なお、Ｂ出力回路７２に
おいてＮ−ＭＯＳトランジスタＮ2をＯＮ、ＯＦＦする
場合も同様に動作する。
Ｆするときは、Ｐ−ＭＯＳトランジスタＰ5V1をＯＦＦ
する信号がロジック回路２９から出力されてＮ−ＭＯＳ
トランジスタＮ1のゲートに入力された後、ロジック回
路２９からのスイッチ制御信号はディレイ回路７５から
遅延して出力され、レベルシフタ２８を介してＮ−ＭＯ
ＳトランジスタＮ1のゲートに入力され、Ｎ−ＭＯＳト
ランジスタＮ1をＯＦＦする。なお、Ｂ出力回路７２に
おいてＮ−ＭＯＳトランジスタＮ2をＯＮ、ＯＦＦする
場合も同様に動作する。
【０１１７】このように、ＭＯＳトランジスタのゲート
を駆動電圧ＶＡＡよりも低い電圧（ここでは５Ｖ）で駆
動した後に高電圧ＶＣＣで駆動することにより、Ｎ−Ｍ
ＯＳトランジスタＮ1，Ｎ2の出力は、まずハイインピー
ダンスでＯＮした後に低インピーダンスでＯＮするイン
ピーダンス制御を行うことができるので、前述した第２
の実施の形態と同様の効果が得られる。
を駆動電圧ＶＡＡよりも低い電圧（ここでは５Ｖ）で駆
動した後に高電圧ＶＣＣで駆動することにより、Ｎ−Ｍ
ＯＳトランジスタＮ1，Ｎ2の出力は、まずハイインピー
ダンスでＯＮした後に低インピーダンスでＯＮするイン
ピーダンス制御を行うことができるので、前述した第２
の実施の形態と同様の効果が得られる。
【０１１８】なお、本実施の形態では、１つのＮ−ＭＯ
ＳトランジスタＮ1又はＮ2のゲート電圧を変えて駆動す
るものについて説明したが、必ずしもこれに限定される
ものではなく、Ｎ−ＭＯＳトランジスタＮ1又はＮ2の代
りに、第２の実施の形態のようなハイインピーダンスの
Ｎ−ＭＯＳトランジスタとローインピーダンスのＮ−Ｍ
ＯＳトランジスタとを並列に接続して設け、ハイインピ
ーダンスのＮ−ＭＯＳトランジスタを高電圧ＶＣＣより
も低い電圧（例えば５Ｖ）で駆動してローインピーダン
スのＮ−ＭＯＳトランジスタを高電圧ＶＣＣで駆動する
ように構成してもよい。
ＳトランジスタＮ1又はＮ2のゲート電圧を変えて駆動す
るものについて説明したが、必ずしもこれに限定される
ものではなく、Ｎ−ＭＯＳトランジスタＮ1又はＮ2の代
りに、第２の実施の形態のようなハイインピーダンスの
Ｎ−ＭＯＳトランジスタとローインピーダンスのＮ−Ｍ
ＯＳトランジスタとを並列に接続して設け、ハイインピ
ーダンスのＮ−ＭＯＳトランジスタを高電圧ＶＣＣより
も低い電圧（例えば５Ｖ）で駆動してローインピーダン
スのＮ−ＭＯＳトランジスタを高電圧ＶＣＣで駆動する
ように構成してもよい。
【０１１９】また、本実施の形態では、Ｎ−ＭＯＳトラ
ンジスタＮ1又はＮ2について異なる電源で時間をずらし
て駆動させるものについて述べたが、Ｐ−ＭＯＳトラン
ジスタＰ11，Ｐ12又はＰ21，Ｐ22のゲートを高電圧ＶＣ
Ｃよりも低い電圧で駆動できるように別電源とゲート駆
動回路を組めば、Ｐ−ＭＯＳトランジスタに関しても実
現可能である。
ンジスタＮ1又はＮ2について異なる電源で時間をずらし
て駆動させるものについて述べたが、Ｐ−ＭＯＳトラン
ジスタＰ11，Ｐ12又はＰ21，Ｐ22のゲートを高電圧ＶＣ
Ｃよりも低い電圧で駆動できるように別電源とゲート駆
動回路を組めば、Ｐ−ＭＯＳトランジスタに関しても実
現可能である。
【０１２０】また、単純にゲートの波形を鈍らせて最初
のスイッチングをソフトにする方法も考えられるが、最
初を遅くした分最後までＣＲカーブとなって鈍った波形
でＭＯＳトランジスタを駆動するため、充放電動作に影
響が出てしまい、インク吐出動作に悪影響を及ぼしてし
まう。このような場合と比べると、本実施の形態では、
最後までＣＲカーブとなって鈍った波形となることもな
いので、インク吐出動作に影響を及ぼすこともない点で
有利である。
のスイッチングをソフトにする方法も考えられるが、最
初を遅くした分最後までＣＲカーブとなって鈍った波形
でＭＯＳトランジスタを駆動するため、充放電動作に影
響が出てしまい、インク吐出動作に悪影響を及ぼしてし
まう。このような場合と比べると、本実施の形態では、
最後までＣＲカーブとなって鈍った波形となることもな
いので、インク吐出動作に影響を及ぼすこともない点で
有利である。
【０１２１】次に、本発明に係る容量性素子駆動装置
を、圧電部材を使用したカイザー型インクジェットヘッ
ド駆動装置に適用した第４の実施の形態について図１４
ないし図１７を参照して説明する。なお、本実施の形態
において前述した第２の実施の形態と同一部分は同一符
号を付してその詳細な説明を省略する。
を、圧電部材を使用したカイザー型インクジェットヘッ
ド駆動装置に適用した第４の実施の形態について図１４
ないし図１７を参照して説明する。なお、本実施の形態
において前述した第２の実施の形態と同一部分は同一符
号を付してその詳細な説明を省略する。
【０１２２】図１４は、本実施の形態に係る装置の構成
を示す部分回路図で、図３に示すようなカイザー型イン
クジェットヘッドの１つのインク室を駆動するものであ
る。本実施の形態に係る駆動回路は、図７におけるディ
レイ回路６３，６４に代えて一方の出力回路のインピー
ダンス比を他方の出力回路に合わせるように制御するた
めのインピーダンス制御手段として信号変化検出回路８
３を設け、この信号変化検出回路８３によって各出力回
路８１，８２のインピーダンス制御を行う点が異なる。
を示す部分回路図で、図３に示すようなカイザー型イン
クジェットヘッドの１つのインク室を駆動するものであ
る。本実施の形態に係る駆動回路は、図７におけるディ
レイ回路６３，６４に代えて一方の出力回路のインピー
ダンス比を他方の出力回路に合わせるように制御するた
めのインピーダンス制御手段として信号変化検出回路８
３を設け、この信号変化検出回路８３によって各出力回
路８１，８２のインピーダンス制御を行う点が異なる。
【０１２３】図１５は、図１４に示す回路ブロック図の
具体的な回路構成を示す図である。この駆動回路のＡ出
力回路８１は、図８に示すものと比較すると、Ｐ−ＭＯ
ＳトランジスタＰ11（ローインピーダンス），Ｐ12（ハ
イインピーダンス）を駆動させるためのプリバッファ８
４についてはバッファＰP11，ＰP12をそれぞれＰ−ＭＯ
ＳトランジスタＰ11，Ｐ12のゲートに並列に接続して構
成した点、Ｎ−ＭＯＳトランジスタＮ11，Ｎ12を駆動さ
せるためのプリバッファ８５についてはバッファＰN1
1，ＰN12をそれぞれＮ−ＭＯＳトランジスタＮ11，Ｎ12
のゲートに並列に接続して構成した点、上記プリバッフ
ァ８４，８５の各バッファＰP11，ＰP12、ＰN11，ＰN12
に別々にロジック回路２９からのスイッチ制御信号を信
号変化検出回路８３を介して入力するレベルシフタ（Ｌ
／Ｓ）８６〜８９を設けた点が異なる。
具体的な回路構成を示す図である。この駆動回路のＡ出
力回路８１は、図８に示すものと比較すると、Ｐ−ＭＯ
ＳトランジスタＰ11（ローインピーダンス），Ｐ12（ハ
イインピーダンス）を駆動させるためのプリバッファ８
４についてはバッファＰP11，ＰP12をそれぞれＰ−ＭＯ
ＳトランジスタＰ11，Ｐ12のゲートに並列に接続して構
成した点、Ｎ−ＭＯＳトランジスタＮ11，Ｎ12を駆動さ
せるためのプリバッファ８５についてはバッファＰN1
1，ＰN12をそれぞれＮ−ＭＯＳトランジスタＮ11，Ｎ12
のゲートに並列に接続して構成した点、上記プリバッフ
ァ８４，８５の各バッファＰP11，ＰP12、ＰN11，ＰN12
に別々にロジック回路２９からのスイッチ制御信号を信
号変化検出回路８３を介して入力するレベルシフタ（Ｌ
／Ｓ）８６〜８９を設けた点が異なる。
【０１２４】また、上記Ｂ出力回路８２は、図８に示す
ものと比較すると、Ｐ−ＭＯＳトランジスタＰ21，Ｐ22
を駆動させるためのプリバッファ９４についてはバッフ
ァＰP21，ＰP22をそれぞれＰ−ＭＯＳトランジスタＰ2
1，Ｐ22のゲートに並列に接続して構成した点、Ｎ−Ｍ
ＯＳトランジスタＮ21，Ｎ22を駆動させるためのプリバ
ッファ９５についてはバッファＰN21，ＰN22をそれぞれ
Ｎ−ＭＯＳトランジスタＮ21，Ｎ22のゲートに並列に接
続して構成した点、上記プリバッファ９４，９５の各バ
ッファＰP21，ＰP22、ＰN21，ＰN22に別々にロジック回
路２９からのスイッチ制御信号を信号変化検出回路８３
を介して入力するレベルシフタ（Ｌ／Ｓ）９６〜９９を
設けた点が異なる。
ものと比較すると、Ｐ−ＭＯＳトランジスタＰ21，Ｐ22
を駆動させるためのプリバッファ９４についてはバッフ
ァＰP21，ＰP22をそれぞれＰ−ＭＯＳトランジスタＰ2
1，Ｐ22のゲートに並列に接続して構成した点、Ｎ−Ｍ
ＯＳトランジスタＮ21，Ｎ22を駆動させるためのプリバ
ッファ９５についてはバッファＰN21，ＰN22をそれぞれ
Ｎ−ＭＯＳトランジスタＮ21，Ｎ22のゲートに並列に接
続して構成した点、上記プリバッファ９４，９５の各バ
ッファＰP21，ＰP22、ＰN21，ＰN22に別々にロジック回
路２９からのスイッチ制御信号を信号変化検出回路８３
を介して入力するレベルシフタ（Ｌ／Ｓ）９６〜９９を
設けた点が異なる。
【０１２５】上記信号変化検出回路８３は、ディレイ回
路（Ｄ）１０１，１０２、１１１，１１２、ＯＲゲート
１０３、１１３、インバータ１０４、１１４、ＡＮＤゲ
ート１０５、１１５から構成される。
路（Ｄ）１０１，１０２、１１１，１１２、ＯＲゲート
１０３、１１３、インバータ１０４、１１４、ＡＮＤゲ
ート１０５、１１５から構成される。
【０１２６】具体的には、上記信号変化検出回路８３
は、上記Ｐ−ＭＯＳトランジスタＰ11，Ｐ12、Ｐ21，Ｐ
22を駆動するためのロジック回路２９からのスイッチ制
御信号をレベルシフタ８７、９７に入力するとともに、
ディレイ回路１０１、１１１、ＯＲゲート１０３、１１
３を介してレベルシフタ８６、９６に入力する。
は、上記Ｐ−ＭＯＳトランジスタＰ11，Ｐ12、Ｐ21，Ｐ
22を駆動するためのロジック回路２９からのスイッチ制
御信号をレベルシフタ８７、９７に入力するとともに、
ディレイ回路１０１、１１１、ＯＲゲート１０３、１１
３を介してレベルシフタ８６、９６に入力する。
【０１２７】また、上記Ｎ−ＭＯＳトランジスタＮ11，
Ｎ12、Ｎ21，Ｎ22を駆動するためのロジック回路２９か
らのスイッチ制御信号をレベルシフタ８９、９９に入力
するとともに、ディレイ回路１０２、１１２を介してレ
ベルシフタ８８、９８に入力する。
Ｎ12、Ｎ21，Ｎ22を駆動するためのロジック回路２９か
らのスイッチ制御信号をレベルシフタ８９、９９に入力
するとともに、ディレイ回路１０２、１１２を介してレ
ベルシフタ８８、９８に入力する。
【０１２８】さらに、上記ＯＲゲート１０３の入力端子
にはＡＮＤゲート１１５の出力端子も接続されている。
このＡＮＤゲート１１５の入力端子にはディレイ回路１
１１からの出力が入力されるとともにディレイ回路１１
２からの出力がインバータ１１４を介して入力される。
にはＡＮＤゲート１１５の出力端子も接続されている。
このＡＮＤゲート１１５の入力端子にはディレイ回路１
１１からの出力が入力されるとともにディレイ回路１１
２からの出力がインバータ１１４を介して入力される。
【０１２９】また、上記ＯＲゲート１１３の入力端子に
はＡＮＤゲート１０５の出力端子も接続されている。こ
のＡＮＤゲート１０５の入力端子にはディレイ回路１０
１からの出力が入力されるとともにディレイ回路１０２
からの出力がインバータ１０４を介して入力される。
はＡＮＤゲート１０５の出力端子も接続されている。こ
のＡＮＤゲート１０５の入力端子にはディレイ回路１０
１からの出力が入力されるとともにディレイ回路１０２
からの出力がインバータ１０４を介して入力される。
【０１３０】次に、図３に示すカイザー型インクジェッ
トヘッドのインク室５１を駆動する場合の上記駆動回路
の動作を図１６に基づいて説明する。初期状態では、各
出力回路８１，８２の出力ＯＵＴＡ，ＯＵＴＢは各Ｐ−
ＭＯＳトランジスタＰ11，Ｐ12、Ｐ21，Ｐ22がＯＮした
状態になっているので駆動電圧に固定されていて両者間
に電位差は生じていない。
トヘッドのインク室５１を駆動する場合の上記駆動回路
の動作を図１６に基づいて説明する。初期状態では、各
出力回路８１，８２の出力ＯＵＴＡ，ＯＵＴＢは各Ｐ−
ＭＯＳトランジスタＰ11，Ｐ12、Ｐ21，Ｐ22がＯＮした
状態になっているので駆動電圧に固定されていて両者間
に電位差は生じていない。
【０１３１】この状態でインク室５１を駆動する場合に
は、先ずＡ出力回路８１のＰ−ＭＯＳトランジスタＰ1
1，Ｐ12をＯＦＦするための信号ＰＡが１本ロジック回
路２９から出力されレベルシフタ８７で電圧変換され
て、プリバッファ８４のバッファＰP12に入力される。
これにより、ハイインピーダンスで駆動するＰ−ＭＯＳ
トランジスタＰ12がＯＦＦする。
は、先ずＡ出力回路８１のＰ−ＭＯＳトランジスタＰ1
1，Ｐ12をＯＦＦするための信号ＰＡが１本ロジック回
路２９から出力されレベルシフタ８７で電圧変換され
て、プリバッファ８４のバッファＰP12に入力される。
これにより、ハイインピーダンスで駆動するＰ−ＭＯＳ
トランジスタＰ12がＯＦＦする。
【０１３２】そして、上記ロジック回路２９からの信号
ＰＡはディレイ回路１０１でディレイされて信号ＰＡＤ
となる。一方、Ｂ出力回路８２のディレイ回路１１２か
らの出力ＮＢＤがインバータ１１４で反転された信号と
ディレイ回路１１１からの信号ＰＢＤとがＡＮＤゲート
１１５で論理積される。（この場合、Ｂ出力回路８２に
変化はないのでこの信号も変化しない） そして、このＡＮＤゲート１１５からの出力と上記ディ
レイ回路１０１からの出力ＰＡＤとがＯＲゲート１０３
に入力され、その論理和出力がレベルシフタ８６で電圧
変換されてプリバッファ８４のバッファＰP11に入力さ
れる。これにより、ローインピーダンスで駆動するＰ−
ＭＯＳトランジスタＰ11がＯＦＦする。
ＰＡはディレイ回路１０１でディレイされて信号ＰＡＤ
となる。一方、Ｂ出力回路８２のディレイ回路１１２か
らの出力ＮＢＤがインバータ１１４で反転された信号と
ディレイ回路１１１からの信号ＰＢＤとがＡＮＤゲート
１１５で論理積される。（この場合、Ｂ出力回路８２に
変化はないのでこの信号も変化しない） そして、このＡＮＤゲート１１５からの出力と上記ディ
レイ回路１０１からの出力ＰＡＤとがＯＲゲート１０３
に入力され、その論理和出力がレベルシフタ８６で電圧
変換されてプリバッファ８４のバッファＰP11に入力さ
れる。これにより、ローインピーダンスで駆動するＰ−
ＭＯＳトランジスタＰ11がＯＦＦする。
【０１３３】また、このときディレイ回路１０２からの
出力ＮＡＤがインバータ１０４で反転された信号とディ
レイ回路１０１からの出力ＰＡＤとがＡＮＤゲート１０
５で論理積され、この論理積された信号とＢ出力回路８
２のディレイ回路１１１からの出力信号ＰＢＤとがＯＲ
ゲート１１３に入力され、その論理和出力がレベルシフ
タ９６で電圧変換されてプリバッファ９４のバッファＰ
P21に入力される。これにより、Ｂ出力回路８２のＰ−
ＭＯＳトランジスタＰ21（ローインピーダンス）がＯＦ
Ｆする（ＰＡＤ信号の立ち上がり）。
出力ＮＡＤがインバータ１０４で反転された信号とディ
レイ回路１０１からの出力ＰＡＤとがＡＮＤゲート１０
５で論理積され、この論理積された信号とＢ出力回路８
２のディレイ回路１１１からの出力信号ＰＢＤとがＯＲ
ゲート１１３に入力され、その論理和出力がレベルシフ
タ９６で電圧変換されてプリバッファ９４のバッファＰ
P21に入力される。これにより、Ｂ出力回路８２のＰ−
ＭＯＳトランジスタＰ21（ローインピーダンス）がＯＦ
Ｆする（ＰＡＤ信号の立ち上がり）。
【０１３４】次に、出力回路の貫通電流を防止する時間
（tn1）おいて、次にＡ出力回路８１のＮ−ＭＯＳトラ
ンジスタＮ11，Ｎ12をＯＮさせるための信号ＮＡがロジ
ック回路２９から出力されレベルシフタ８９で電圧変換
されて、プリバッファ８５のバッファＰN12に入力され
る。これにより、ハイインピーダンスで駆動するＮ−Ｍ
ＯＳトランジスタＮ12がＯＮする。
（tn1）おいて、次にＡ出力回路８１のＮ−ＭＯＳトラ
ンジスタＮ11，Ｎ12をＯＮさせるための信号ＮＡがロジ
ック回路２９から出力されレベルシフタ８９で電圧変換
されて、プリバッファ８５のバッファＰN12に入力され
る。これにより、ハイインピーダンスで駆動するＮ−Ｍ
ＯＳトランジスタＮ12がＯＮする。
【０１３５】このとき、Ｂ出力回路８２においてはハイ
インピーダンスで駆動するＰ−ＭＯＳトランジスタＰ22
のみがＯＮになっているので、ハイインピーダンスで容
量負荷である圧電部材２１以外の微少な容量（素子の接
合容量、保護ダイオードの容量分、浮遊容量など）を充
電する。このときのＢ出力回路８２の出力ＯＵＴＢはＮ
−ＭＯＳトランジスタＮ22とＰ−ＭＯＳトランジスタＰ
22の駆動電圧の分圧比分落ち込もうとする。
インピーダンスで駆動するＰ−ＭＯＳトランジスタＰ22
のみがＯＮになっているので、ハイインピーダンスで容
量負荷である圧電部材２１以外の微少な容量（素子の接
合容量、保護ダイオードの容量分、浮遊容量など）を充
電する。このときのＢ出力回路８２の出力ＯＵＴＢはＮ
−ＭＯＳトランジスタＮ22とＰ−ＭＯＳトランジスタＰ
22の駆動電圧の分圧比分落ち込もうとする。
【０１３６】そして、上記ロジック回路２９からの信号
ＮＡは微少な容量の充電した後、ディレイ回路１０２で
ディレイされて出力ＮＡＤとなり、この出力ＮＡＤがレ
ベルシフタ８８で電圧変換されてプリバッファ８５のバ
ッファＰN11に入力される。これにより、ローインピー
ダンスで駆動するＮ−ＭＯＳトランジスタＮ11がＯＮす
る。
ＮＡは微少な容量の充電した後、ディレイ回路１０２で
ディレイされて出力ＮＡＤとなり、この出力ＮＡＤがレ
ベルシフタ８８で電圧変換されてプリバッファ８５のバ
ッファＰN11に入力される。これにより、ローインピー
ダンスで駆動するＮ−ＭＯＳトランジスタＮ11がＯＮす
る。
【０１３７】また、このとき、ＮＡＤ信号の立ち上がり
変化によってＢ出力回路８２のＰ−ＭＯＳトランジスタ
Ｐ21がＯＮして、各出力をローインピーダンスにして負
荷である圧電部材２１を逆充電する。
変化によってＢ出力回路８２のＰ−ＭＯＳトランジスタ
Ｐ21がＯＮして、各出力をローインピーダンスにして負
荷である圧電部材２１を逆充電する。
【０１３８】次に、ある時間その状態を保ち、次にＡ出
力回路８１のＮ−ＭＯＳトランジスタＮ12をＯＦＦさせ
る信号ＮＡがロジック回路２９から出力され、これによ
りハイインピーダンスで駆動するＮ−ＭＯＳトランジス
タＮ12がＯＦＦする。
力回路８１のＮ−ＭＯＳトランジスタＮ12をＯＦＦさせ
る信号ＮＡがロジック回路２９から出力され、これによ
りハイインピーダンスで駆動するＮ−ＭＯＳトランジス
タＮ12がＯＦＦする。
【０１３９】上記ロジック回路２９からの信号ＮＡは、
ディレイ回路１０２によってディレイされた信号ＮＡＤ
によってＡ出力回路８１のローインピーダンスで駆動す
るＮ−ＭＯＳトランジスタＮ11がＯＦＦする。
ディレイ回路１０２によってディレイされた信号ＮＡＤ
によってＡ出力回路８１のローインピーダンスで駆動す
るＮ−ＭＯＳトランジスタＮ11がＯＦＦする。
【０１４０】また、このディレイ回路１０２からの信号
ＮＡＤの立ち下がり変化によってＢ出力回路８２のロー
インピーダンスで駆動するＰ−ＭＯＳトランジスタＰ21
がＯＦＦされ、再びＢ出力回路８２をハイインピーダン
スで駆動するＰ−ＭＯＳトランジスタＰ22のみをＯＮす
る状態にする。
ＮＡＤの立ち下がり変化によってＢ出力回路８２のロー
インピーダンスで駆動するＰ−ＭＯＳトランジスタＰ21
がＯＦＦされ、再びＢ出力回路８２をハイインピーダン
スで駆動するＰ−ＭＯＳトランジスタＰ22のみをＯＮす
る状態にする。
【０１４１】このとき、Ｂ出力回路８２のローインピー
ダンスで駆動するＰ−ＭＯＳトランジスタＰ21をＯＦＦ
しても逆充電動作は完了しているので負荷に影響を与え
ることはない。
ダンスで駆動するＰ−ＭＯＳトランジスタＰ21をＯＦＦ
しても逆充電動作は完了しているので負荷に影響を与え
ることはない。
【０１４２】そして、出力回路の貫通電流を防止する時
間（tn2）をおいて、ロジック回路２９からの信号ＰＡ
によりＡ出力回路８１のＰ−ＭＯＳトランジスタＰ12が
ＯＮされることによって、各出力回路８１，８２は共に
Ｐ−ＭＯＳトランジスタＰ12，Ｐ22がＯＮとなり、ハイ
インピーダンスで微少な容量の放電をする。このとき、
各出力回路８１，８２からの出力ＯＵＴＡ，ＯＵＴＢは
同じハイインピーダンスのＭＯＳトランジスタＰ12，Ｐ
22がＯＮするので駆動電圧の半分の電圧分跳ね上がろう
とする。
間（tn2）をおいて、ロジック回路２９からの信号ＰＡ
によりＡ出力回路８１のＰ−ＭＯＳトランジスタＰ12が
ＯＮされることによって、各出力回路８１，８２は共に
Ｐ−ＭＯＳトランジスタＰ12，Ｐ22がＯＮとなり、ハイ
インピーダンスで微少な容量の放電をする。このとき、
各出力回路８１，８２からの出力ＯＵＴＡ，ＯＵＴＢは
同じハイインピーダンスのＭＯＳトランジスタＰ12，Ｐ
22がＯＮするので駆動電圧の半分の電圧分跳ね上がろう
とする。
【０１４３】その後、上記ロジック回路２９からの信号
ＰＡのディレイ回路１０１によるディレイ出力ＰＡＤの
立ち下がり変化によって各出力回路８１，８２のＰ−Ｍ
ＯＳトランジスタＰ11，Ｐ21がＯＮされるので、ローイ
ンピーダンスで負荷である圧電部材２１を放電する。
ＰＡのディレイ回路１０１によるディレイ出力ＰＡＤの
立ち下がり変化によって各出力回路８１，８２のＰ−Ｍ
ＯＳトランジスタＰ11，Ｐ21がＯＮされるので、ローイ
ンピーダンスで負荷である圧電部材２１を放電する。
【０１４４】そして、ある程度負荷である圧電部材２１
を放電した後、続いてロジック回路３９からの信号ＰＢ
によりＢ出力回路８２のＰ−ＭＯＳトランジスタＰ22が
ＯＦＦされ，この信号ＰＢのディレイ回路１１１による
ディレイ出力ＰＢＤの立ち上がり変化によって各出力回
路８１，８２のＰ−ＭＯＳトランジスタＰ11，Ｐ21がＯ
ＦＦされる。
を放電した後、続いてロジック回路３９からの信号ＰＢ
によりＢ出力回路８２のＰ−ＭＯＳトランジスタＰ22が
ＯＦＦされ，この信号ＰＢのディレイ回路１１１による
ディレイ出力ＰＢＤの立ち上がり変化によって各出力回
路８１，８２のＰ−ＭＯＳトランジスタＰ11，Ｐ21がＯ
ＦＦされる。
【０１４５】その後、出力回路の貫通電流を防止する時
間（tn3）をおいて、ロジック回路３９からの信号ＮＢ
によりＢ出力回路８２のＮ−ＭＯＳトランジスタＮ22が
ＯＮする。このとき、Ａ出力回路８１もハイインピーダ
ンスで駆動するＰ−ＭＯＳトランジスタＰ12のみがＯＮ
しているので、ハイインピーダンスで容量負荷である圧
電部材２１以外の微少な容量（素子の接合容量、保護ダ
イオードの容量分、浮遊容量など）を充電する。そし
て、Ａ出力回路８１の出力ＯＵＴＡはＮ−ＭＯＳトラン
ジスタＮ12とＰ−ＭＯＳトランジスタＰ12の駆動電圧の
分圧比分落ち込もうとする。
間（tn3）をおいて、ロジック回路３９からの信号ＮＢ
によりＢ出力回路８２のＮ−ＭＯＳトランジスタＮ22が
ＯＮする。このとき、Ａ出力回路８１もハイインピーダ
ンスで駆動するＰ−ＭＯＳトランジスタＰ12のみがＯＮ
しているので、ハイインピーダンスで容量負荷である圧
電部材２１以外の微少な容量（素子の接合容量、保護ダ
イオードの容量分、浮遊容量など）を充電する。そし
て、Ａ出力回路８１の出力ＯＵＴＡはＮ−ＭＯＳトラン
ジスタＮ12とＰ−ＭＯＳトランジスタＰ12の駆動電圧の
分圧比分落ち込もうとする。
【０１４６】この充電動作後、上記ロジック回路３９か
らの信号ＮＢのディレイ回路１１２によるディレイ出力
ＮＢＤの立ち上がり変化によって、Ａ出力回路８１のＮ
−ＭＯＳトランジスタＮ11とＢ出力回路８２のＰ−ＭＯ
ＳトランジスタＰ21をＯＮして各出力をローインピーダ
ンスにして負荷である圧電部材２１を充電する。
らの信号ＮＢのディレイ回路１１２によるディレイ出力
ＮＢＤの立ち上がり変化によって、Ａ出力回路８１のＮ
−ＭＯＳトランジスタＮ11とＢ出力回路８２のＰ−ＭＯ
ＳトランジスタＰ21をＯＮして各出力をローインピーダ
ンスにして負荷である圧電部材２１を充電する。
【０１４７】この一連の動作で圧電部材２１の両極２１
1，２１2には駆動電圧ＶＡＡの２倍の変位が加わり、イ
ンク室５１は広がった状態から高速に縮まるのでインク
の吐出が開始する。
1，２１2には駆動電圧ＶＡＡの２倍の変位が加わり、イ
ンク室５１は広がった状態から高速に縮まるのでインク
の吐出が開始する。
【０１４８】このような負荷の充電完了後、所定時間こ
の状態を保持した後、ロジック回路３９からの出力ＮＢ
により、Ｂ出力回路８２のＮ−ＭＯＳトランジスタＮ22
がＯＦＦされ、上記ロジック回路３９からの出力ＮＢの
ディレイ回路１１２によるディレイ出力ＮＢＤの立ち下
がり変化によりＢ出力回路８２のＮ−ＭＯＳトランジス
タＮ21とＡ出力回路８１のＰ−ＭＯＳトランジスタＰ11
がＯＦＦされる。
の状態を保持した後、ロジック回路３９からの出力ＮＢ
により、Ｂ出力回路８２のＮ−ＭＯＳトランジスタＮ22
がＯＦＦされ、上記ロジック回路３９からの出力ＮＢの
ディレイ回路１１２によるディレイ出力ＮＢＤの立ち下
がり変化によりＢ出力回路８２のＮ−ＭＯＳトランジス
タＮ21とＡ出力回路８１のＰ−ＭＯＳトランジスタＰ11
がＯＦＦされる。
【０１４９】その後、出力回路の貫通電流を防止する時
間（tn4）をおいて、ロジック回路３９からの信号ＰＢ
によりＢ出力回路８２のハイインピーダンスで駆動され
るＰ−ＭＯＳトランジスタＰ22がＯＮされ、各出力回路
８１，８２は共にＰ−ＭＯＳトランジスタＰ12，Ｐ22が
ＯＮとなり、ハイインピーダンスで微少な容量の放電を
する。このとき、各出力回路８１，８２の出力ＯＵＴ
Ａ，ＯＵＴＢは同じハイインピーダンスのＭＯＳトラン
ジスタＰ12，Ｐ22がＯＮするので駆動電圧ＶＡＡの半分
の電圧分跳ね上がろうとする。
間（tn4）をおいて、ロジック回路３９からの信号ＰＢ
によりＢ出力回路８２のハイインピーダンスで駆動され
るＰ−ＭＯＳトランジスタＰ22がＯＮされ、各出力回路
８１，８２は共にＰ−ＭＯＳトランジスタＰ12，Ｐ22が
ＯＮとなり、ハイインピーダンスで微少な容量の放電を
する。このとき、各出力回路８１，８２の出力ＯＵＴ
Ａ，ＯＵＴＢは同じハイインピーダンスのＭＯＳトラン
ジスタＰ12，Ｐ22がＯＮするので駆動電圧ＶＡＡの半分
の電圧分跳ね上がろうとする。
【０１５０】その後、ロジック回路３９からの信号ＰＢ
のディレイ回路１１１によるディレイ出力ＰＢＤの立ち
下がりで、各出力回路８１，８２のＰ−ＭＯＳトランジ
スタＰ11，Ｐ21がＯＮされ、ローインピーダンスで負荷
である圧電部材２１を放電して初期状態に戻る。
のディレイ回路１１１によるディレイ出力ＰＢＤの立ち
下がりで、各出力回路８１，８２のＰ−ＭＯＳトランジ
スタＰ11，Ｐ21がＯＮされ、ローインピーダンスで負荷
である圧電部材２１を放電して初期状態に戻る。
【０１５１】このように、いずれかの出力回路８１，８
２の出力ＯＵＴＡ，ＯＵＴＢが変化を開始するときに各
出力回路８１，８２の出力ＯＵＴＡ，ＯＵＴＢをハイイ
ンピーダンスにするようなインピーダンス制御を行うこ
とにより、微少容量の充放電動作がよりソフトになり電
圧電流の変化が鈍化する。例えば、図１７に示すよう
に、電圧変化が緩やかとなるときの電圧Ｖ″は変化する
側のＡ出力回路８１のハイインピーダンスとその出力に
影響を受けるＢ出力回路８２のハイインピーダンスとの
駆動電圧の分圧比分となる。
２の出力ＯＵＴＡ，ＯＵＴＢが変化を開始するときに各
出力回路８１，８２の出力ＯＵＴＡ，ＯＵＴＢをハイイ
ンピーダンスにするようなインピーダンス制御を行うこ
とにより、微少容量の充放電動作がよりソフトになり電
圧電流の変化が鈍化する。例えば、図１７に示すよう
に、電圧変化が緩やかとなるときの電圧Ｖ″は変化する
側のＡ出力回路８１のハイインピーダンスとその出力に
影響を受けるＢ出力回路８２のハイインピーダンスとの
駆動電圧の分圧比分となる。
【０１５２】なお、Ａ出力回路８１のハイインピーダン
スで駆動されるＰ−ＭＯＳトランジスタＰ12とＢ出力回
路８２のハイインピーダンスで駆動されるＮ−ＭＯＳト
ランジスタＮ22とのインピーダンス比を、ＭＯＳトラン
ジスタＮ22＋ローインピーダンスで駆動されるＭＯＳト
ランジスタＮ21とハイインピーダンスで駆動されるＭＯ
ＳトランジスタＮ12＋ローインピーダンスで駆動される
ＭＯＳトランジスタＮ11のインピーダンス比と同じに設
定するとともに、Ｂ出力回路８２のハイインピーダンス
で駆動されるＰ−ＭＯＳトランジスタＰ22とＡ出力回路
８１のハイインピーダンスで駆動されるＮ−ＭＯＳトラ
ンジスタＮ12のインピーダンス比を、ハイインピーダン
スで駆動されるＭＯＳトランジスタＮ12及びローインピ
ーダンスで駆動されるＭＯＳトランジスタＮ11と、ハイ
インピーダンスで駆動されるＭＯＳトランジスタＮ22及
びローインピーダンスで駆動されるＭＯＳトランジスタ
Ｎ21のインピーダンス比と同じに設定する。
スで駆動されるＰ−ＭＯＳトランジスタＰ12とＢ出力回
路８２のハイインピーダンスで駆動されるＮ−ＭＯＳト
ランジスタＮ22とのインピーダンス比を、ＭＯＳトラン
ジスタＮ22＋ローインピーダンスで駆動されるＭＯＳト
ランジスタＮ21とハイインピーダンスで駆動されるＭＯ
ＳトランジスタＮ12＋ローインピーダンスで駆動される
ＭＯＳトランジスタＮ11のインピーダンス比と同じに設
定するとともに、Ｂ出力回路８２のハイインピーダンス
で駆動されるＰ−ＭＯＳトランジスタＰ22とＡ出力回路
８１のハイインピーダンスで駆動されるＮ−ＭＯＳトラ
ンジスタＮ12のインピーダンス比を、ハイインピーダン
スで駆動されるＭＯＳトランジスタＮ12及びローインピ
ーダンスで駆動されるＭＯＳトランジスタＮ11と、ハイ
インピーダンスで駆動されるＭＯＳトランジスタＮ22及
びローインピーダンスで駆動されるＭＯＳトランジスタ
Ｎ21のインピーダンス比と同じに設定する。
【０１５３】また、各出力回路８１，８２のＰ−ＭＯＳ
トランジスタのインピーダンスが、Ｐ12：Ｐ22＝（Ｐ11
＋Ｐ12）：（Ｐ21＋Ｐ22）となるように設定する。これ
により、低インピーダンスに切り替ったときの、出力Ｏ
ＵＴＡ，ＯＵＴＢの変動を抑えることができる。
トランジスタのインピーダンスが、Ｐ12：Ｐ22＝（Ｐ11
＋Ｐ12）：（Ｐ21＋Ｐ22）となるように設定する。これ
により、低インピーダンスに切り替ったときの、出力Ｏ
ＵＴＡ，ＯＵＴＢの変動を抑えることができる。
【０１５４】次に、本発明に係る容量性素子駆動装置
を、圧電部材を使用したカイザー型インクジェットヘッ
ド駆動装置に適用した第５の実施の形態について図１８
及び図１９を参照して説明する。なお、本実施の形態に
おいて前述した第２の実施の形態と同一部分は同一符号
を付してその詳細な説明を省略する。
を、圧電部材を使用したカイザー型インクジェットヘッ
ド駆動装置に適用した第５の実施の形態について図１８
及び図１９を参照して説明する。なお、本実施の形態に
おいて前述した第２の実施の形態と同一部分は同一符号
を付してその詳細な説明を省略する。
【０１５５】図１８は駆動回路の具体的回路構成を示す
もので、この駆動回路は図１５に示す駆動回路に対して
信号変化検出回路の構成を変えたものである。すなわ
ち、この信号変化検出回路１３１は、４個のＤ型フリッ
プフロップ１３２，１３３，１３４，１３５、２個のイ
ネーブル端子付きＤ型フリップフロップ１３６，１３
７、４個の２入力ＡＮＤゲート１３８，１３９，１４
０，１４１、２個の２入力ＯＲゲート１４２，１４３、
４個のインバータ１４４，１４５，１４６，１４７から
なり、ロジック回路２９からの信号ＰＡをＤ型フリップ
フロップ１３２のＤ（データ）端子に入力するとともに
ＡＮＤゲート１３８の一方の入力端子に入力し、前記ロ
ジック回路２９からの信号ＮＡをＤ型フリップフロップ
１３３のＤ（データ）端子に入力するとともにインバー
タ１４４を介して前記ＡＮＤゲート１３８の他方の入力
端子に入力している。
もので、この駆動回路は図１５に示す駆動回路に対して
信号変化検出回路の構成を変えたものである。すなわ
ち、この信号変化検出回路１３１は、４個のＤ型フリッ
プフロップ１３２，１３３，１３４，１３５、２個のイ
ネーブル端子付きＤ型フリップフロップ１３６，１３
７、４個の２入力ＡＮＤゲート１３８，１３９，１４
０，１４１、２個の２入力ＯＲゲート１４２，１４３、
４個のインバータ１４４，１４５，１４６，１４７から
なり、ロジック回路２９からの信号ＰＡをＤ型フリップ
フロップ１３２のＤ（データ）端子に入力するとともに
ＡＮＤゲート１３８の一方の入力端子に入力し、前記ロ
ジック回路２９からの信号ＮＡをＤ型フリップフロップ
１３３のＤ（データ）端子に入力するとともにインバー
タ１４４を介して前記ＡＮＤゲート１３８の他方の入力
端子に入力している。
【０１５６】また、ロジック回路３９からの信号ＰＢを
Ｄ型フリップフロップ１３４のＤ（データ）端子に入力
するとともにＡＮＤゲート１４０の一方の入力端子に入
力し、前記ロジック回路３９からの信号ＮＢをＤ型フリ
ップフロップ１３５のＤ（データ）端子に入力するとと
もにインバータ１４６を介して前記ＡＮＤゲート１４０
の他方の入力端子に入力している。
Ｄ型フリップフロップ１３４のＤ（データ）端子に入力
するとともにＡＮＤゲート１４０の一方の入力端子に入
力し、前記ロジック回路３９からの信号ＮＢをＤ型フリ
ップフロップ１３５のＤ（データ）端子に入力するとと
もにインバータ１４６を介して前記ＡＮＤゲート１４０
の他方の入力端子に入力している。
【０１５７】前記Ｄ型フリップフロップ１３２のＱ出力
をＡ出力回路８１のレベルシフタ８６に入力するととも
にＯＲゲート１４２の一方の入力端子に入力している。
前記Ｄ型フリップフロップ１３３のＱ出力をＡ出力回路
８１のレベルシフタ８８に入力するとともにＡＮＤゲー
ト１３９の一方の入力端子に入力している。
をＡ出力回路８１のレベルシフタ８６に入力するととも
にＯＲゲート１４２の一方の入力端子に入力している。
前記Ｄ型フリップフロップ１３３のＱ出力をＡ出力回路
８１のレベルシフタ８８に入力するとともにＡＮＤゲー
ト１３９の一方の入力端子に入力している。
【０１５８】前記Ｄ型フリップフロップ１３４のＱ出力
をＢ出力回路８２のレベルシフタ９６に入力するととも
にＯＲゲート１４３の一方の入力端子に入力している。
前記Ｄ型フリップフロップ１３５のＱ出力をＢ出力回路
８２のレベルシフタ９８に入力するとともにＡＮＤゲー
ト１４１の一方の入力端子に入力している。
をＢ出力回路８２のレベルシフタ９６に入力するととも
にＯＲゲート１４３の一方の入力端子に入力している。
前記Ｄ型フリップフロップ１３５のＱ出力をＢ出力回路
８２のレベルシフタ９８に入力するとともにＡＮＤゲー
ト１４１の一方の入力端子に入力している。
【０１５９】前記ＡＮＤゲート１３８の出力を前記イネ
ーブル端子付きＤ型フリップフロップ１３６のイネーブ
ル端子に入力するとともに前記イネーブル端子付きＤ型
フリップフロップ１３７のＤ端子に入力している。前記
ＡＮＤゲート１４０の出力を前記Ｄ型フリップフロップ
１３７のイネーブル端子に入力するとともに前記Ｄ型フ
リップフロップ１３６のＤ端子に入力している。
ーブル端子付きＤ型フリップフロップ１３６のイネーブ
ル端子に入力するとともに前記イネーブル端子付きＤ型
フリップフロップ１３７のＤ端子に入力している。前記
ＡＮＤゲート１４０の出力を前記Ｄ型フリップフロップ
１３７のイネーブル端子に入力するとともに前記Ｄ型フ
リップフロップ１３６のＤ端子に入力している。
【０１６０】なお、前記各Ｄ型フリップフロップ１３２
〜１３５及び１３６，１３７には外部からクロックＣＬ
Ｋが入力している。前記イネーブル端子付きＤ型フリッ
プフロップ１３６のＱ出力を前記ＯＲゲート１４２の他
方の入力端子に入力するとともにインバータ１４５を介
して前記ＡＮＤゲート１３９の他方の入力端子に入力し
ている。前記イネーブル端子付きＤ型フリップフロップ
１３７のＱ出力を前記ＯＲゲート１４３の他方の入力端
子に入力するとともにインバータ１４７を介して前記Ａ
ＮＤゲート１４１の他方の入力端子に入力している。
〜１３５及び１３６，１３７には外部からクロックＣＬ
Ｋが入力している。前記イネーブル端子付きＤ型フリッ
プフロップ１３６のＱ出力を前記ＯＲゲート１４２の他
方の入力端子に入力するとともにインバータ１４５を介
して前記ＡＮＤゲート１３９の他方の入力端子に入力し
ている。前記イネーブル端子付きＤ型フリップフロップ
１３７のＱ出力を前記ＯＲゲート１４３の他方の入力端
子に入力するとともにインバータ１４７を介して前記Ａ
ＮＤゲート１４１の他方の入力端子に入力している。
【０１６１】そして、前記ＯＲゲート１４２の出力をＡ
出力回路８１のレベルシフタ８７に入力し、前記ＡＮＤ
ゲート１３９の出力をＡ出力回路８１のレベルシフタ８
９に入力し、前記ＯＲゲート１４３の出力をＢ出力回路
８２のレベルシフタ９７に入力し、前記ＡＮＤゲート１
４１の出力をＢ出力回路８２のレベルシフタ９９に入力
している。
出力回路８１のレベルシフタ８７に入力し、前記ＡＮＤ
ゲート１３９の出力をＡ出力回路８１のレベルシフタ８
９に入力し、前記ＯＲゲート１４３の出力をＢ出力回路
８２のレベルシフタ９７に入力し、前記ＡＮＤゲート１
４１の出力をＢ出力回路８２のレベルシフタ９９に入力
している。
【０１６２】このような構成の駆動回路の動作を図１９
に基づいて説明する。先ず、Ａ出力回路８１の出力ＯＵ
ＴＡをローレベルにするためにロジック回路２９からの
信号ＰＡが立ち上がってＡ出力回路８１のＰ−ＭＯＳト
ランジスタＰ11，Ｐ12をＯＦＦする。そして、Ｐ−ＭＯ
ＳトランジスタＰ11，Ｐ12、Ｎ−ＭＯＳトランジスタＮ
11，Ｎ12が同時にＯＮしたときの貫通電流を防止するた
めに１ＣＬＫだけ遅延したｔｋ時間後にＮ−ＭＯＳトラ
ンジスタＮ11，Ｎ12をＯＮにするための信号ＮＡが立ち
上がり、Ａ出力回路８１の出力ＯＵＴＡがローレベルに
なる。
に基づいて説明する。先ず、Ａ出力回路８１の出力ＯＵ
ＴＡをローレベルにするためにロジック回路２９からの
信号ＰＡが立ち上がってＡ出力回路８１のＰ−ＭＯＳト
ランジスタＰ11，Ｐ12をＯＦＦする。そして、Ｐ−ＭＯ
ＳトランジスタＰ11，Ｐ12、Ｎ−ＭＯＳトランジスタＮ
11，Ｎ12が同時にＯＮしたときの貫通電流を防止するた
めに１ＣＬＫだけ遅延したｔｋ時間後にＮ−ＭＯＳトラ
ンジスタＮ11，Ｎ12をＯＮにするための信号ＮＡが立ち
上がり、Ａ出力回路８１の出力ＯＵＴＡがローレベルに
なる。
【０１６３】この状態をある時間保持した後、今度は出
力ＯＵＴＡをハイレベルにするために、先ず信号ＮＡが
立ち下がりＡ出力回路８１のＮ−ＭＯＳトランジスタＮ
11，Ｎ12をＯＦＦにする。そして、貫通電流防止時間ｔ
ｋ経過後に信号ＰＡが立ち下がりＰ−ＭＯＳトランジス
タＰ11，Ｐ12をＯＮにする。
力ＯＵＴＡをハイレベルにするために、先ず信号ＮＡが
立ち下がりＡ出力回路８１のＮ−ＭＯＳトランジスタＮ
11，Ｎ12をＯＦＦにする。そして、貫通電流防止時間ｔ
ｋ経過後に信号ＰＡが立ち下がりＰ−ＭＯＳトランジス
タＰ11，Ｐ12をＯＮにする。
【０１６４】次に、Ｂ出力回路８２の出力ＯＵＴＢをロ
ーレベルにするためにロジック回路３９からの信号ＰＢ
が立ち上がってＢ出力回路８２のＰ−ＭＯＳトランジス
タＰ21，Ｐ22をＯＦＦする。そして、Ｐ−ＭＯＳトラン
ジスタＰ21，Ｐ22、Ｎ−ＭＯＳトランジスタＮ21，Ｎ22
が同時にＯＮしたときの貫通電流を防止するために１Ｃ
ＬＫだけ遅延したｔｋ時間後にＮ−ＭＯＳトランジスタ
Ｎ21，Ｎ22をＯＮにするための信号ＮＢが立ち上がり、
Ｂ出力回路８２の出力ＯＵＴＢがローレベルになる。
ーレベルにするためにロジック回路３９からの信号ＰＢ
が立ち上がってＢ出力回路８２のＰ−ＭＯＳトランジス
タＰ21，Ｐ22をＯＦＦする。そして、Ｐ−ＭＯＳトラン
ジスタＰ21，Ｐ22、Ｎ−ＭＯＳトランジスタＮ21，Ｎ22
が同時にＯＮしたときの貫通電流を防止するために１Ｃ
ＬＫだけ遅延したｔｋ時間後にＮ−ＭＯＳトランジスタ
Ｎ21，Ｎ22をＯＮにするための信号ＮＢが立ち上がり、
Ｂ出力回路８２の出力ＯＵＴＢがローレベルになる。
【０１６５】この出力ＯＵＴＡの立ち上がり動作、出力
ＯＵＴＢの立ち下がり動作を高速に行うことによりイン
クの吐出が開始する。そして、出力ＯＵＴＢがローレベ
ルの状態をある時間保持した後、今度は出力ＯＵＴＢを
ハイレベルにするために、先ず信号ＮＢが立ち下がりＢ
出力回路８２のＮ−ＭＯＳトランジスタＮ21，Ｎ22をＯ
ＦＦにする。そして、貫通電流防止時間ｔｋ経過後に信
号ＰＢが立ち下がりＰ−ＭＯＳトランジスタＰ21，Ｐ22
をＯＮにする。こうして出力ＯＵＴＢがハイレベルとな
り初期状態に戻る。このようにしてインクの吐出動作が
行われる。
ＯＵＴＢの立ち下がり動作を高速に行うことによりイン
クの吐出が開始する。そして、出力ＯＵＴＢがローレベ
ルの状態をある時間保持した後、今度は出力ＯＵＴＢを
ハイレベルにするために、先ず信号ＮＢが立ち下がりＢ
出力回路８２のＮ−ＭＯＳトランジスタＮ21，Ｎ22をＯ
ＦＦにする。そして、貫通電流防止時間ｔｋ経過後に信
号ＰＢが立ち下がりＰ−ＭＯＳトランジスタＰ21，Ｐ22
をＯＮにする。こうして出力ＯＵＴＢがハイレベルとな
り初期状態に戻る。このようにしてインクの吐出動作が
行われる。
【０１６６】また、インクの吐出動作を行わない場合
は、インク吐出対象となるインク室の電極に印加するＡ
出力回路８１の出力波形をこのインク室の両側のインク
室の電極に印加するＢ出力回路８２の出力波形と同じ波
形にする。これにより容量性負荷の両端には電位差が生
じないためインクの吐出動作は行われない。
は、インク吐出対象となるインク室の電極に印加するＡ
出力回路８１の出力波形をこのインク室の両側のインク
室の電極に印加するＢ出力回路８２の出力波形と同じ波
形にする。これにより容量性負荷の両端には電位差が生
じないためインクの吐出動作は行われない。
【０１６７】次に、隣接出力の検知、すなわち、Ａ出力
回路８１の出力に対するＢ出力回路８２の出力、及びＢ
出力回路８２の出力に対するＡ出力回路８２の出力の出
力変化検知について述べる。
回路８１の出力に対するＢ出力回路８２の出力、及びＢ
出力回路８２の出力に対するＡ出力回路８２の出力の出
力変化検知について述べる。
【０１６８】先ず、Ａ出力、Ｂ出力の各出力がハイイン
ピーダンスになるｔｋ期間、ハイレベルとなる信号Ｔ1
を作る。これはｔｋ期間の後は必ず出力変化があるの
で、出力変化開始を検知する信号になる。Ａ出力回路８
１側のこの信号をＴ1(A)とし、Ｂ出力回路８２側のこの
信号をＴ1(B)とする。
ピーダンスになるｔｋ期間、ハイレベルとなる信号Ｔ1
を作る。これはｔｋ期間の後は必ず出力変化があるの
で、出力変化開始を検知する信号になる。Ａ出力回路８
１側のこの信号をＴ1(A)とし、Ｂ出力回路８２側のこの
信号をＴ1(B)とする。
【０１６９】そして、Ａ出力回路８１側においては信号
Ｔ1(A)を前記イネーブル端子付きＤ型フリップフロップ
１３６のイネーブル端子に入力し、信号Ｔ1(B)をこのＤ
型フリップフロップ１３６のＤ端子に入力する。
Ｔ1(A)を前記イネーブル端子付きＤ型フリップフロップ
１３６のイネーブル端子に入力し、信号Ｔ1(B)をこのＤ
型フリップフロップ１３６のＤ端子に入力する。
【０１７０】このようにすることにより、信号Ｔ1(A)が
ハイレベルのときに信号Ｔ1(B)がハイレベルであれば、
Ａ出力回路８１の出力及びＢ出力回路８２の出力が同時
に同一方向に変化するとみなし、ローインピーダンスの
ＭＯＳトランジスタＰ12、Ｎ12がＯＮしないように制御
する。
ハイレベルのときに信号Ｔ1(B)がハイレベルであれば、
Ａ出力回路８１の出力及びＢ出力回路８２の出力が同時
に同一方向に変化するとみなし、ローインピーダンスの
ＭＯＳトランジスタＰ12、Ｎ12がＯＮしないように制御
する。
【０１７１】同様に、Ｂ出力回路８２側においては信号
Ｔ1(B)を前記イネーブル端子付きＤ型フリップフロップ
１３７のイネーブル端子に入力し、信号Ｔ1(A)をこのＤ
型フリップフロップ１３７のＤ端子に入力する。
Ｔ1(B)を前記イネーブル端子付きＤ型フリップフロップ
１３７のイネーブル端子に入力し、信号Ｔ1(A)をこのＤ
型フリップフロップ１３７のＤ端子に入力する。
【０１７２】このようにすることにより、信号Ｔ1(B)が
ハイレベルのときに信号Ｔ1(A)がハイレベルであれば、
Ｂ出力回路８２の出力及びＡ出力回路８１の出力が同時
に同一方向に変化するとみなし、ローインピーダンスの
ＭＯＳトランジスタＰ22、Ｎ22がＯＮしないように制御
する。
ハイレベルのときに信号Ｔ1(A)がハイレベルであれば、
Ｂ出力回路８２の出力及びＡ出力回路８１の出力が同時
に同一方向に変化するとみなし、ローインピーダンスの
ＭＯＳトランジスタＰ22、Ｎ22がＯＮしないように制御
する。
【０１７３】また、信号Ｔ1(A)がハイレベルのときに信
号Ｔ1(B)がローレベルであれば、また、逆に信号Ｔ1(B)
がハイレベルのときに信号Ｔ1(A)がローレベルであれ
ば、充電あるいは放電動作とみなしてローインピーダン
スのＭＯＳトランジスタＰ22、Ｎ22がＯＮするように制
御する。
号Ｔ1(B)がローレベルであれば、また、逆に信号Ｔ1(B)
がハイレベルのときに信号Ｔ1(A)がローレベルであれ
ば、充電あるいは放電動作とみなしてローインピーダン
スのＭＯＳトランジスタＰ22、Ｎ22がＯＮするように制
御する。
【０１７４】また、各インク室を圧電部材の隔壁によっ
て仕切ったシェアモードタイプのインクジェットヘッド
の場合は、Ａ出力回路８１の出力をインク吐出を行う当
該インク室に形成した電極に印加し、Ｂ出力回路８２の
出力を当該インク室の両隣のインク室に形成した電極に
印加し、Ａ出力回路８１の出力とＢ出力回路８２の出力
との電位差で両側の隔壁を駆動することになるが、この
場合はＡ出力回路８１の出力及びＢ出力回路８２の出力
のすべてが同じ方向に変化する場合にハイインピーダン
スで制御するようにする。
て仕切ったシェアモードタイプのインクジェットヘッド
の場合は、Ａ出力回路８１の出力をインク吐出を行う当
該インク室に形成した電極に印加し、Ｂ出力回路８２の
出力を当該インク室の両隣のインク室に形成した電極に
印加し、Ａ出力回路８１の出力とＢ出力回路８２の出力
との電位差で両側の隔壁を駆動することになるが、この
場合はＡ出力回路８１の出力及びＢ出力回路８２の出力
のすべてが同じ方向に変化する場合にハイインピーダン
スで制御するようにする。
【０１７５】具体的には両隣の出力がハイインピーダン
スのときだけハイレベルになる信号の論理積を取った信
号を当該出力のイネーブル端子付きフリップフロップの
Ｄ端子に入力し、そのフリップフロップの出力がハイレ
ベルであれば、すなわち、ハイインピーダンスのときだ
けハイレベルになる信号が当該、両隣の３出力とも同時
にハイレベルになるとき、ハイインピーダンスのＭＯＳ
トランジスタのみでスイッチング動作するようにする。
スのときだけハイレベルになる信号の論理積を取った信
号を当該出力のイネーブル端子付きフリップフロップの
Ｄ端子に入力し、そのフリップフロップの出力がハイレ
ベルであれば、すなわち、ハイインピーダンスのときだ
けハイレベルになる信号が当該、両隣の３出力とも同時
にハイレベルになるとき、ハイインピーダンスのＭＯＳ
トランジスタのみでスイッチング動作するようにする。
【０１７６】以上のように制御することにより、負荷を
充放電するときはローインピーダンスのＭＯＳトランジ
スタで高速に駆動し、同時に同一方向に変化する場合は
ハイインピーダンスで緩やかに出力を変化させ出力変化
時のノイズを低減する。
充放電するときはローインピーダンスのＭＯＳトランジ
スタで高速に駆動し、同時に同一方向に変化する場合は
ハイインピーダンスで緩やかに出力を変化させ出力変化
時のノイズを低減する。
【０１７７】次に、本発明に係る容量性素子駆動装置
を、圧電部材を使用したシェアモードのインクジェット
ヘッド駆動装置に適用した第６の実施の形態を図２０な
いし図２６を参照して説明する。なお、本実施の形態に
おいて前述した第２の実施の形態と同一部分は同一符号
を付してその詳細な説明を省略する。
を、圧電部材を使用したシェアモードのインクジェット
ヘッド駆動装置に適用した第６の実施の形態を図２０な
いし図２６を参照して説明する。なお、本実施の形態に
おいて前述した第２の実施の形態と同一部分は同一符号
を付してその詳細な説明を省略する。
【０１７８】図２０は、本実施の形態に係る装置の構成
を示す部分回路図、図２１は、シェアモードのインクジ
ェットヘッドの構成を示した部分断面図で、この図２０
及び図２１において、１２１1、１２１2、１２１3、１
２１4、１２１5、１２１6、…は複数のインク室を仕切
っている壁を構成する圧電部材である。
を示す部分回路図、図２１は、シェアモードのインクジ
ェットヘッドの構成を示した部分断面図で、この図２０
及び図２１において、１２１1、１２１2、１２１3、１
２１4、１２１5、１２１6、…は複数のインク室を仕切
っている壁を構成する圧電部材である。
【０１７９】この各圧電部材１２１1、１２１2、１２１
3、１２１4、１２１5…の面に例えば無電解ニッケルメ
ッキにより電極を形成している。すなわち、圧電部材１
２１1の一方の面に電極１２２1を形成し、同一インク室
１２３2の内壁面である圧電部材１２１1の他方の面と圧
電部材１２１2の一方の面に電極１２２2を形成し、同一
インク室１２３3の内壁面である圧電部材１２１2の他方
の面と圧電部材１２１3の一方の面に電極１２２3を形成
し、同一インク室１２３4の内壁面である圧電部材１２
１3の他方の面と圧電部材１２１4の一方の面に電極１２
２4を形成し、同一インク室１２３5の内壁面である圧電
部材１２１4の他方の面と圧電部材１２１5の一方の面に
電極１２２5を形成し、同一インク室１２３6の内壁面で
ある圧電部材１２１5の他方の面と圧電部材１２１6の一
方の面に電極１２２6を形成している。図示はしないが
他の圧電部材に対しても同様にして電極を形成してい
る。
3、１２１4、１２１5…の面に例えば無電解ニッケルメ
ッキにより電極を形成している。すなわち、圧電部材１
２１1の一方の面に電極１２２1を形成し、同一インク室
１２３2の内壁面である圧電部材１２１1の他方の面と圧
電部材１２１2の一方の面に電極１２２2を形成し、同一
インク室１２３3の内壁面である圧電部材１２１2の他方
の面と圧電部材１２１3の一方の面に電極１２２3を形成
し、同一インク室１２３4の内壁面である圧電部材１２
１3の他方の面と圧電部材１２１4の一方の面に電極１２
２4を形成し、同一インク室１２３5の内壁面である圧電
部材１２１4の他方の面と圧電部材１２１5の一方の面に
電極１２２5を形成し、同一インク室１２３6の内壁面で
ある圧電部材１２１5の他方の面と圧電部材１２１6の一
方の面に電極１２２6を形成している。図示はしないが
他の圧電部材に対しても同様にして電極を形成してい
る。
【０１８０】複数のインク室を２つおきにまとめて３つ
のグループに分割している。すなわち、電極１２２2、
１２２5、…を形成したインク室１２３2、１２３5、…
をＢ群グループとし、電極１２２3、１２２6、…を形成
したインク室１２３3、１２３6、…をＣ群グループと
し、電極１２２4…を形成したインク室１２３4、１２３
7…をＡ群グループとしている。また、各インク室１２
３1、１２３2、１２３3、１２３4、１２３5…にはそれ
ぞれインクのインク吐出口１２４1、１２４2、１２４
3、１２４4、１２４5…が設けられている。
のグループに分割している。すなわち、電極１２２2、
１２２5、…を形成したインク室１２３2、１２３5、…
をＢ群グループとし、電極１２２3、１２２6、…を形成
したインク室１２３3、１２３6、…をＣ群グループと
し、電極１２２4…を形成したインク室１２３4、１２３
7…をＡ群グループとしている。また、各インク室１２
３1、１２３2、１２３3、１２３4、１２３5…にはそれ
ぞれインクのインク吐出口１２４1、１２４2、１２４
3、１２４4、１２４5…が設けられている。
【０１８１】そして、各電極１２１1、１２１2、１２１
3、１２１4、１２１5…は、内部抵抗を介して端子Ｄ1、
Ｄ2、Ｄ3、Ｄ4、Ｄ5、Ｄ6…（以下、Ｄ1〜ＤNとする）
に接続している。この端子Ｄ1〜ＤN駆動電圧ＶＡＡとの
間にはスイッチ素子であるバイポーラトランジスタとし
てのＰＮＰ形トランジスタＰ1〜ＰNと図示極性のダイオ
ードとの並列回路を接続し、各端子Ｄ1〜ＤNと接地電圧
ＶＳＳの間にはスイッチ素子であるバイポーラトランジ
スタとしてのＮＰＮ形トランジスタＮ1〜ＮNと図示極性
のダイオードとの並列回路を接続して構成される。
3、１２１4、１２１5…は、内部抵抗を介して端子Ｄ1、
Ｄ2、Ｄ3、Ｄ4、Ｄ5、Ｄ6…（以下、Ｄ1〜ＤNとする）
に接続している。この端子Ｄ1〜ＤN駆動電圧ＶＡＡとの
間にはスイッチ素子であるバイポーラトランジスタとし
てのＰＮＰ形トランジスタＰ1〜ＰNと図示極性のダイオ
ードとの並列回路を接続し、各端子Ｄ1〜ＤNと接地電圧
ＶＳＳの間にはスイッチ素子であるバイポーラトランジ
スタとしてのＮＰＮ形トランジスタＮ1〜ＮNと図示極性
のダイオードとの並列回路を接続して構成される。
【０１８２】図２２は、端子Ｄ1〜ＤNのうちの１つの端
子ＤKの出力を制御する制御回路１２５を示すもので、
このような制御回路が各端子Ｄ1〜ＤN毎にそれぞれ接続
している。この制御回路１２５は、ＰＮＰ形トランジス
タＰKを小さいベース電流でＯＮ、ＦＦさせるための信
号ＣＴＮ１Ａ、ＰＮＰ形トランジスタＰKを大きいベー
ス電流でＯＮ、ＯＦＦする信号ＣＴＮ２Ａ、ＮＰＮ形ト
ランジスタＮKを小さいベース電流でＯＮ、ＯＦＦする
信号ＣＴＮ１Ｂ、ＮＰＮ形トランジスタＮKを大きいベ
ース電流でＯＮ、ＯＦＦする信号ＣＴＮ２Ｂを出力する
ロジック回路１２６、このロジック回路１２６からの上
記信号に基づいて各バイポーラトランジスタＰK，ＮKを
駆動制御するインピーダンス制御手段としてベース電流
制御回路１２７を備える。
子ＤKの出力を制御する制御回路１２５を示すもので、
このような制御回路が各端子Ｄ1〜ＤN毎にそれぞれ接続
している。この制御回路１２５は、ＰＮＰ形トランジス
タＰKを小さいベース電流でＯＮ、ＦＦさせるための信
号ＣＴＮ１Ａ、ＰＮＰ形トランジスタＰKを大きいベー
ス電流でＯＮ、ＯＦＦする信号ＣＴＮ２Ａ、ＮＰＮ形ト
ランジスタＮKを小さいベース電流でＯＮ、ＯＦＦする
信号ＣＴＮ１Ｂ、ＮＰＮ形トランジスタＮKを大きいベ
ース電流でＯＮ、ＯＦＦする信号ＣＴＮ２Ｂを出力する
ロジック回路１２６、このロジック回路１２６からの上
記信号に基づいて各バイポーラトランジスタＰK，ＮKを
駆動制御するインピーダンス制御手段としてベース電流
制御回路１２７を備える。
【０１８３】次に、上記駆動回路の動作を図２３ないし
図２５を参照しながら説明する。図２３の（ａ）に示す
初期状態では、図２０に示すように各端子Ｄ1〜ＤNのト
ランジスタＰ1〜ＰNがオンしており、各端子Ｄ1〜ＤN
は、駆動電圧ＶＡＡの同電位に保たれた状態になってい
る。
図２５を参照しながら説明する。図２３の（ａ）に示す
初期状態では、図２０に示すように各端子Ｄ1〜ＤNのト
ランジスタＰ1〜ＰNがオンしており、各端子Ｄ1〜ＤN
は、駆動電圧ＶＡＡの同電位に保たれた状態になってい
る。
【０１８４】例えば、Ｃ群グループであるインク室１２
３3のインク吐出口１２４3からインクの吐出を行う場合
は、端子Ｄ3に対応してロジック回路１２６からベース
電流制御回路１２７に供給される信号ＣＮＴ１Ａ，ＣＮ
Ｔ２Ａ，ＣＮＴ１Ｂ，ＣＮＴ２Ｂ及びベース電流制御回
路１２７からトランジスタＰ3，Ｎ3のベースに供給され
るベース電流のタイミングは図２５の（ａ）に示すよう
になり、また、端子Ｄ2、Ｄ4に対応してロジック回路１
２６からベース電流制御回路１２７に供給される信号Ｃ
ＮＴ１Ａ，ＣＮＴ２Ａ，ＣＮＴ１Ｂ，ＣＮＴ２Ｂ及びベ
ース電流制御回路１２７からトランジスタＰ2，Ｐ4並び
にＮ2，Ｎ4のベースに供給されるベース電流のタイミン
グは図２５の（ｂ）に示すようになる。
３3のインク吐出口１２４3からインクの吐出を行う場合
は、端子Ｄ3に対応してロジック回路１２６からベース
電流制御回路１２７に供給される信号ＣＮＴ１Ａ，ＣＮ
Ｔ２Ａ，ＣＮＴ１Ｂ，ＣＮＴ２Ｂ及びベース電流制御回
路１２７からトランジスタＰ3，Ｎ3のベースに供給され
るベース電流のタイミングは図２５の（ａ）に示すよう
になり、また、端子Ｄ2、Ｄ4に対応してロジック回路１
２６からベース電流制御回路１２７に供給される信号Ｃ
ＮＴ１Ａ，ＣＮＴ２Ａ，ＣＮＴ１Ｂ，ＣＮＴ２Ｂ及びベ
ース電流制御回路１２７からトランジスタＰ2，Ｐ4並び
にＮ2，Ｎ4のベースに供給されるベース電流のタイミン
グは図２５の（ｂ）に示すようになる。
【０１８５】従って、Ｃ群グループであるインク室１２
３3、１２３６、…のインク吐出口１２４3、１２４６、
…からインクの吐出を行う場合は、インク室１２３3、
１２３６、…の端子Ｄ3、Ｄ6、…に接続されているトラ
ンジスタＰ3、Ｐ6、…をオフした後に、貫通電流を防止
する時間をおいてトランジスタＮ3、Ｎ6、…をオンす
る。これにより、図２３の（ｂ）に示す逆充電動作が行
われる。このとき、圧電部材の隔壁は、図２４の（ａ）
に示すようにインク室１２３3、１２３６、…を広げる
方向に歪む。
３3、１２３６、…のインク吐出口１２４3、１２４６、
…からインクの吐出を行う場合は、インク室１２３3、
１２３６、…の端子Ｄ3、Ｄ6、…に接続されているトラ
ンジスタＰ3、Ｐ6、…をオフした後に、貫通電流を防止
する時間をおいてトランジスタＮ3、Ｎ6、…をオンす
る。これにより、図２３の（ｂ）に示す逆充電動作が行
われる。このとき、圧電部材の隔壁は、図２４の（ａ）
に示すようにインク室１２３3、１２３６、…を広げる
方向に歪む。
【０１８６】そして、所定時間この状態を保持し、次に
トランジスタＮ3、Ｎ6、…をオフした後に、貫通電流を
防止する時間をおいてトランジスタＰ3、Ｐ6、…をオン
し、端子Ｄ3、Ｄ6、…と両隣の端子Ｄ2，Ｄ4、Ｄ5，Ｄ
7、…との電位差を小さくする。これにより、図２３の
（ｃ）に示す放電動作が行われる。このとき、圧電部材
の隔壁に係る電位差が小さくなるので、図２４（ｂ）に
示すように圧電部材の隔壁は初期状態に戻ろうとする。
また、トランジスタＰ3、Ｐ6、…をオンしたとき、両隣
の端子Ｄ2，Ｄ4、Ｄ5，Ｄ7、…を駆動するトランジスタ
Ｐ2，Ｐ4、Ｐ5，Ｐ7、…のダイオードに電流が流れる。
トランジスタＮ3、Ｎ6、…をオフした後に、貫通電流を
防止する時間をおいてトランジスタＰ3、Ｐ6、…をオン
し、端子Ｄ3、Ｄ6、…と両隣の端子Ｄ2，Ｄ4、Ｄ5，Ｄ
7、…との電位差を小さくする。これにより、図２３の
（ｃ）に示す放電動作が行われる。このとき、圧電部材
の隔壁に係る電位差が小さくなるので、図２４（ｂ）に
示すように圧電部材の隔壁は初期状態に戻ろうとする。
また、トランジスタＰ3、Ｐ6、…をオンしたとき、両隣
の端子Ｄ2，Ｄ4、Ｄ5，Ｄ7、…を駆動するトランジスタ
Ｐ2，Ｐ4、Ｐ5，Ｐ7、…のダイオードに電流が流れる。
【０１８７】この放電動作に続いて両隣の端子Ｄ2，Ｄ
4、Ｄ5，Ｄ7…に接続されているトランジスタＰ2，Ｐ
4、Ｐ5，Ｐ7…をオフした後に、貫通電流を防止する時
間をおいてトランジスタＮ2，Ｎ4、Ｎ5，Ｎ7…をオンす
る。これにより、図２３の（ｄ）に示す充電動作が行わ
れる。このとき、圧電部材の隔壁は図２４の（ｃ）に示
すようにインク室１２３3、１２３6…を縮める方向に歪
む。
4、Ｄ5，Ｄ7…に接続されているトランジスタＰ2，Ｐ
4、Ｐ5，Ｐ7…をオフした後に、貫通電流を防止する時
間をおいてトランジスタＮ2，Ｎ4、Ｎ5，Ｎ7…をオンす
る。これにより、図２３の（ｄ）に示す充電動作が行わ
れる。このとき、圧電部材の隔壁は図２４の（ｃ）に示
すようにインク室１２３3、１２３6…を縮める方向に歪
む。
【０１８８】このような逆充電、放電、充電の動作を高
速に行うことにより、圧電部材の隔壁には図２５の
（ｃ）に示すように駆動電圧ＶＡＡの２倍に相当する電
圧の急激な変位が生じ、この変位によってインク室１２
３3、１２３6、…からのインクの吐出が開始する。
速に行うことにより、圧電部材の隔壁には図２５の
（ｃ）に示すように駆動電圧ＶＡＡの２倍に相当する電
圧の急激な変位が生じ、この変位によってインク室１２
３3、１２３6、…からのインクの吐出が開始する。
【０１８９】次に、インクの吐出が開始した後所定時間
この状態を保持し、両隣の端子Ｄ2，Ｄ4、Ｄ5，Ｄ7、…
に接続されているトランジスタＮ2，Ｎ4、Ｎ5，Ｎ7…を
オフした後に貫通電流を防止する時間をおいてトランジ
スタＰ2，Ｐ4、Ｐ5，Ｐ7…をオンする。これにより、図
２３の（ｅ）に示す逆放電動作が行われる。この動作
で、圧電部材の隔壁は、図２４の（ｄ）に示す初期状態
に戻り、インク室１２３3、１２３6、…のインクがイン
ク吐出口１２４3、１２４6、…のオリフィス面から切り
離され飛翔していく。そして、トランジスタＰ2，Ｐ4、
Ｐ5，Ｐ7…をオンしたとき、両隣の端子Ｄ3，Ｄ6…を駆
動するトランジスタＰ3，Ｐ6…のダイオードに電流が流
れる。
この状態を保持し、両隣の端子Ｄ2，Ｄ4、Ｄ5，Ｄ7、…
に接続されているトランジスタＮ2，Ｎ4、Ｎ5，Ｎ7…を
オフした後に貫通電流を防止する時間をおいてトランジ
スタＰ2，Ｐ4、Ｐ5，Ｐ7…をオンする。これにより、図
２３の（ｅ）に示す逆放電動作が行われる。この動作
で、圧電部材の隔壁は、図２４の（ｄ）に示す初期状態
に戻り、インク室１２３3、１２３6、…のインクがイン
ク吐出口１２４3、１２４6、…のオリフィス面から切り
離され飛翔していく。そして、トランジスタＰ2，Ｐ4、
Ｐ5，Ｐ7…をオンしたとき、両隣の端子Ｄ3，Ｄ6…を駆
動するトランジスタＰ3，Ｐ6…のダイオードに電流が流
れる。
【０１９０】なお、この実施の形態では３分割駆動なの
で、Ｃ群グループのインク室１２３3、１２３6、…を駆
動して印字した後、Ａ群グループのインク室１２３4、
１２３7…を駆動して印字し、最後にＢ群グループのイ
ンク室１２３2、１２３5、…を印字して１ラインの印字
が終了する。
で、Ｃ群グループのインク室１２３3、１２３6、…を駆
動して印字した後、Ａ群グループのインク室１２３4、
１２３7…を駆動して印字し、最後にＢ群グループのイ
ンク室１２３2、１２３5、…を印字して１ラインの印字
が終了する。
【０１９１】ところで、本実施の形態では各トランジス
タをＯＮするときにロジック回路１２６からの信号をベ
ース電流制御回路１２７を介して制御することにより、
変化を開始する時は小さいベース電流でトランジスタを
ハイインピーダンスで駆動し、負荷である圧電部材を充
放電する時はベース電流を大きくしてローインピーダン
スで駆動する。
タをＯＮするときにロジック回路１２６からの信号をベ
ース電流制御回路１２７を介して制御することにより、
変化を開始する時は小さいベース電流でトランジスタを
ハイインピーダンスで駆動し、負荷である圧電部材を充
放電する時はベース電流を大きくしてローインピーダン
スで駆動する。
【０１９２】具体的には図２５に示すように、トランジ
スタＰK又はＮKをＯＮして出力を変化させる時は、先ず
ロジック回路１２６から小さいベース電流をトランジス
タＰK，Ｎkのベースに供給するための制御信号ＣＮＴ１
Ａ，ＣＮＴ１Ｂをベース電流制御回路１２７に出力して
トランジスタＰK，ＮKをハイインピーダンスでＯＮさせ
る。そして、所定時間経過した後ロジック回路１２６か
ら大きいベース電流をトランジスタＰK，ＮKのベースに
供給するための制御信号ＣＮＴ２Ａ，ＣＮＴ２Ｂをベー
ス電流制御回路１２７に出力してトランジスタＰK，ＮK
をローインピーダンスでＯＮして圧電部材１２１の充放
電動作を行う。
スタＰK又はＮKをＯＮして出力を変化させる時は、先ず
ロジック回路１２６から小さいベース電流をトランジス
タＰK，Ｎkのベースに供給するための制御信号ＣＮＴ１
Ａ，ＣＮＴ１Ｂをベース電流制御回路１２７に出力して
トランジスタＰK，ＮKをハイインピーダンスでＯＮさせ
る。そして、所定時間経過した後ロジック回路１２６か
ら大きいベース電流をトランジスタＰK，ＮKのベースに
供給するための制御信号ＣＮＴ２Ａ，ＣＮＴ２Ｂをベー
ス電流制御回路１２７に出力してトランジスタＰK，ＮK
をローインピーダンスでＯＮして圧電部材１２１の充放
電動作を行う。
【０１９３】このように、各トランジスタＰK，ＮKをＯ
Ｎするときに、まずハイインピーダンスでＯＮし、その
後ローインピーダンスで負荷である電圧部材１２１を駆
動するようなインピーダンス制御を行うことにより、各
出力Ｄ1〜ＤNを変化させる際に、負荷以外の微少容量を
充放電動作するときの電流のピーク及び傾きを抑えるこ
とができ、駆動回路やヘッドの配線抵抗分の発熱を抑え
られるとともに、駆動回路を駆動する場合に駆動電圧側
のトランジスタＰ1〜ＰNのコレクタ−エミッタ間のダイ
オードに流れる電流のピーク及び傾きを図２５の（ｃ）
にＶＦで示すように抑えることができる。これは、その
ダイオードをベースとする寄生トランジスタが動作する
ことを抑える方向に働く。
Ｎするときに、まずハイインピーダンスでＯＮし、その
後ローインピーダンスで負荷である電圧部材１２１を駆
動するようなインピーダンス制御を行うことにより、各
出力Ｄ1〜ＤNを変化させる際に、負荷以外の微少容量を
充放電動作するときの電流のピーク及び傾きを抑えるこ
とができ、駆動回路やヘッドの配線抵抗分の発熱を抑え
られるとともに、駆動回路を駆動する場合に駆動電圧側
のトランジスタＰ1〜ＰNのコレクタ−エミッタ間のダイ
オードに流れる電流のピーク及び傾きを図２５の（ｃ）
にＶＦで示すように抑えることができる。これは、その
ダイオードをベースとする寄生トランジスタが動作する
ことを抑える方向に働く。
【０１９４】また、吐出動作を行わない場合、図２６に
示すように駆動しようとするインク室１２３3にもこれ
に隣接するインク室１２３2，１２３4と同じ波形が入力
されるので、圧電部材１２１とは関係なく微少なトラン
ジスタの接合容量や浮遊容量の充放電動作となる。これ
により、出力のソフトなスイッチング動作が得られ、ノ
イズの少ない駆動装置が提供できる点で従来に比して効
果が大きい。
示すように駆動しようとするインク室１２３3にもこれ
に隣接するインク室１２３2，１２３4と同じ波形が入力
されるので、圧電部材１２１とは関係なく微少なトラン
ジスタの接合容量や浮遊容量の充放電動作となる。これ
により、出力のソフトなスイッチング動作が得られ、ノ
イズの少ない駆動装置が提供できる点で従来に比して効
果が大きい。
【０１９５】もし、このような動作を従来のようにロー
インピーダンスのトランジスタで行うと出力が高速にス
イッチングすることになり、放射雑音に対して悪影響を
及ぼし、また、スイッチング時の傾斜の厳しい電流と配
線のインダクタ分によるノイズも大きいものになってし
まう。
インピーダンスのトランジスタで行うと出力が高速にス
イッチングすることになり、放射雑音に対して悪影響を
及ぼし、また、スイッチング時の傾斜の厳しい電流と配
線のインダクタ分によるノイズも大きいものになってし
まう。
【０１９６】また、図３０に示す従来の制御の場合、両
極の出力を同時に逆向きに変化させるようになっている
が、実際にはスイッチング素子やロジック回路のディレ
イ等により、多少スイッチングのタイミングがずれてト
ランジスタのコレクタ−エミッタ間のダイオードに電流
が流れることは避けられない。この点本実施の形態では
ダイオードに流れるピーク電流を抑えることができるた
め、信頼性の高い駆動装置が提供できる。この点でも従
来に比して有利な効果を奏することができる。
極の出力を同時に逆向きに変化させるようになっている
が、実際にはスイッチング素子やロジック回路のディレ
イ等により、多少スイッチングのタイミングがずれてト
ランジスタのコレクタ−エミッタ間のダイオードに電流
が流れることは避けられない。この点本実施の形態では
ダイオードに流れるピーク電流を抑えることができるた
め、信頼性の高い駆動装置が提供できる。この点でも従
来に比して有利な効果を奏することができる。
【０１９７】なお、上述した各実施の形態においては容
量性素子として圧電部材を用いたインクジェットヘッド
を使用し、このヘッドを駆動する場合について述べたが
必ずしもこれに限定されるものではなく、容量性素子と
して圧電部材と同様に容量性素子である液晶素子を使用
した装置やＥＬプリントヘッド等を使用し、これらを駆
動する場合にも適用できるものである。
量性素子として圧電部材を用いたインクジェットヘッド
を使用し、このヘッドを駆動する場合について述べたが
必ずしもこれに限定されるものではなく、容量性素子と
して圧電部材と同様に容量性素子である液晶素子を使用
した装置やＥＬプリントヘッド等を使用し、これらを駆
動する場合にも適用できるものである。
【０１９８】
【発明の効果】以上詳述したように本発明によれば、高
いインピーダンス（Ｈ）で負荷の各電極に印加する電位
を制御することにより、圧電部材などの負荷とは別に回
路中及び素子内に存在する微少な容量分を充放電し、そ
の後低いインピーダンス（Ｌ）で負荷の各電極に印加す
る電位を制御することにより、圧電部材などの負荷自体
を充放電することができる。これにより、上記微少な容
量分を充放電するときのピーク電流や負荷の他方の電極
を制御する出力に発生する誘導電圧の立ち上がり、立ち
下がりの傾きなどを抑えることができ、その電圧及び電
流変化による誤動作やノイズの発生を抑えることができ
る。さらに、上記負荷や駆動回路の発熱（消費電力）を
抑えることができ、高信頼で低消費電力の容量性素子駆
動装置を提供できる。
いインピーダンス（Ｈ）で負荷の各電極に印加する電位
を制御することにより、圧電部材などの負荷とは別に回
路中及び素子内に存在する微少な容量分を充放電し、そ
の後低いインピーダンス（Ｌ）で負荷の各電極に印加す
る電位を制御することにより、圧電部材などの負荷自体
を充放電することができる。これにより、上記微少な容
量分を充放電するときのピーク電流や負荷の他方の電極
を制御する出力に発生する誘導電圧の立ち上がり、立ち
下がりの傾きなどを抑えることができ、その電圧及び電
流変化による誤動作やノイズの発生を抑えることができ
る。さらに、上記負荷や駆動回路の発熱（消費電力）を
抑えることができ、高信頼で低消費電力の容量性素子駆
動装置を提供できる。
【０１９９】バイポーラトランジスタを使用した場合で
も、高いインピーダンス（Ｈ）で各電極に印加する電位
を制御し、その後低いインピーダンス（Ｌ）で各電極に
印加する電位を制御することにより、上記と同様の効果
を得ることができる。しかも、従来のように低インピー
ダンスのトランジスタを使用した場合には負荷の各電極
を制御する出力が高速にスイッチングすることになり、
放射雑音に対して悪影響を及ぼし、また、スイッチング
時の傾斜の厳しい電流と配線のインダクタ分によるノイ
ズも大きいものになってしまうが、本発明のようにバイ
ポーラトランジスタ制御することにより、上記のような
場合にも負荷の各電極を制御する出力のソフトなスイッ
チング動作が得られ、ノイズの少ない駆動装置が提供で
きる。
も、高いインピーダンス（Ｈ）で各電極に印加する電位
を制御し、その後低いインピーダンス（Ｌ）で各電極に
印加する電位を制御することにより、上記と同様の効果
を得ることができる。しかも、従来のように低インピー
ダンスのトランジスタを使用した場合には負荷の各電極
を制御する出力が高速にスイッチングすることになり、
放射雑音に対して悪影響を及ぼし、また、スイッチング
時の傾斜の厳しい電流と配線のインダクタ分によるノイ
ズも大きいものになってしまうが、本発明のようにバイ
ポーラトランジスタ制御することにより、上記のような
場合にも負荷の各電極を制御する出力のソフトなスイッ
チング動作が得られ、ノイズの少ない駆動装置が提供で
きる。
【０２００】また、電極電位制御手段により高いインピ
ーダンス（Ｈ）で駆動するときの両方の電極を制御する
インピーダンス比と低いインピーダンス（Ｌ）で駆動す
るときの両極の電極を制御するインピーダンス比とが同
じになるように構成することにより、低インピーダンス
に切り替ったときの、負荷の各電極を制御する出力の変
動を抑えることができる。
ーダンス（Ｈ）で駆動するときの両方の電極を制御する
インピーダンス比と低いインピーダンス（Ｌ）で駆動す
るときの両極の電極を制御するインピーダンス比とが同
じになるように構成することにより、低インピーダンス
に切り替ったときの、負荷の各電極を制御する出力の変
動を抑えることができる。
【図１】本発明の第１の実施の形態におけるカイザー型
インクジェットヘッドの駆動装置の構成を示すブロック
図。
インクジェットヘッドの駆動装置の構成を示すブロック
図。
【図２】図１の具体的な回路構成を示す図。
【図３】同実施の形態に係るカイザー型インクジェット
ヘッドの各動作状態を示す図。
ヘッドの各動作状態を示す図。
【図４】図２に示す回路の動作タイミング及び印加電圧
波形を示す図。
波形を示す図。
【図５】同実施の形態において同一方向検出回路を除去
した場合の具体的な回路構成を示す図。
した場合の具体的な回路構成を示す図。
【図６】図５に示す回路の動作タイミング及び印加電圧
波形を示す図。
波形を示す図。
【図７】本発明の第２の実施の形態におけるカイザー型
インクジェットヘッドの駆動装置の構成を示すブロック
図。
インクジェットヘッドの駆動装置の構成を示すブロック
図。
【図８】図７の具体的な回路構成を示す図。
【図９】図８に示す回路の動作タイミング及び印加電圧
波形を示す図。
波形を示す図。
【図１０】図９に示すα部分の部分拡大図。
【図１１】図７の具体的な回路構成の変形例を示す図。
【図１２】本発明の第３の実施の形態におけるカイザー
型インクジェットヘッドの駆動装置の具体的な回路構成
を示す図。
型インクジェットヘッドの駆動装置の具体的な回路構成
を示す図。
【図１３】図１２に示す回路の動作タイミング及び印加
電圧波形を示す図。
電圧波形を示す図。
【図１４】本発明の第４の実施の形態におけるカイザー
型インクジェットヘッドの駆動装置の構成を示すブロッ
ク図。
型インクジェットヘッドの駆動装置の構成を示すブロッ
ク図。
【図１５】図１４の具体的な回路構成を示す図。
【図１６】図１５に示す回路の動作タイミング及び印加
電圧波形を示す図。
電圧波形を示す図。
【図１７】図１６に示すβ部分の部分拡大図。
【図１８】本発明の第５の実施の形態におけるカイザー
型インクジェットヘッドの駆動装置の具体的な回路構成
を示す図。
型インクジェットヘッドの駆動装置の具体的な回路構成
を示す図。
【図１９】図１８に示す回路の動作タイミング及び印加
電圧波形を示す図。
電圧波形を示す図。
【図２０】本発明の第６の実施の形態におけるシェアモ
ード型インクジェットヘッドの駆動装置の具体的な回路
構成を示す図。
ード型インクジェットヘッドの駆動装置の具体的な回路
構成を示す図。
【図２１】同実施の形態におけるインクジェットヘッド
の構成を示す部分断面図。
の構成を示す部分断面図。
【図２２】図２０に示す回路の１つの出力を制御する制
御回路の構成を示す図。
御回路の構成を示す図。
【図２３】同実施の形態におけるインクジェットヘッド
を３分割駆動する場合の回路の各動作状態における電流
の流れを示す図。
を３分割駆動する場合の回路の各動作状態における電流
の流れを示す図。
【図２４】同実施の形態におけるインクジェットヘッド
を３分割駆動する場合のヘッドの各動作状態を示す部分
断面図。
を３分割駆動する場合のヘッドの各動作状態を示す部分
断面図。
【図２５】図２０の回路を図２２の制御回路で駆動制御
する場合の動作タイミング及び印加電圧波形を示す図。
する場合の動作タイミング及び印加電圧波形を示す図。
【図２６】吐出動作を行わない場合の当該インク室とこ
れに隣接する両側のインク室に印加する電圧波形を示す
図。
れに隣接する両側のインク室に印加する電圧波形を示す
図。
【図２７】従来のシェアモード型インクジェットヘッド
の構成を示す部分断面図。
の構成を示す部分断面図。
【図２８】同従来例のヘッド駆動装置の構成を示す図。
【図２９】同従来例のヘッド駆動装置における駆動回路
の具体的な回路図。
の具体的な回路図。
【図３０】同従来例のヘッド駆動装置における動作タイ
ミングを示す図。
ミングを示す図。
【図３１】同従来例のシェアモード型インクジェットヘ
ッドにおける圧電部材に印加する端子間電圧波形を示す
図。
ッドにおける圧電部材に印加する端子間電圧波形を示す
図。
２１…圧電部材（ＰＺＴ） ２２，６１，７１，８１…Ａ出力回路 ２３，６２，７２，８２…Ｂ出力回路 ２４…同一方向検出回路 ６３，６４…ディレイ回路 ８３…信号変化検出回路 １２７…ベース電流制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 俊一 静岡県三島市南町６番78号 東芝テック株 式会社三島事業所内 Ｆターム(参考） 2C057 AF54 AF65 AG12 AG14 AL03 AL40 AM03 AM18 AM19 AM21 AM22 AP55 AR04 AR08 BA03 BA14
Claims (8)
- 【請求項１】 容量性負荷を形成するトランスデューサ
の静電容量性素子の両極電位を変化させてその静電容量
性素子を駆動制御する容量性素子駆動装置において、 前記トランスデューサの静電容量性素子の各電極に印加
する電位を可変制御する電極電位制御手段を設け、 前記電極電位制御手段の制御により各電極電位の変化が
開始するとき、その電極電位が同時に同一方向に変化し
ている間は高いハイインピーダンスで前記電極電位制御
手段より各電極に印加する電位を制御し、前記トランス
デューサの静電容量性素子の両極間を充電又は放電する
間は前記ハイインピーダンスよりも低いローインピーダ
ンスで前記電極電位制御手段より各電極に印加する電位
を制御するインピーダンス制御を行うことを特徴とする
容量性素子駆動装置。 - 【請求項２】 容量性負荷を形成するトランスデューサ
の静電容量性素子の両極電位を変化させてその静電容量
性素子を駆動制御する容量性素子駆動装置において、 複数のスイッチ素子を有し、各スイッチ素子のオンオフ
のタイミングを制御することにより前記トランスデュー
サの静電容量性素子の電極に印加する電位を可変可能に
構成した電極電位制御手段を設け、 前記電極電位制御手段の各スイッチ素子を駆動させるタ
イミングを異ならせることによって、前記電極電位制御
手段の制御により各電極電位の変化が開始するときには
高いハイインピーダンスで前記電極電位制御手段より各
電極に印加する電位を制御し、前記トランスデューサの
静電容量性素子の両極間を充電又は放電する間は前記ハ
イインピーダンスよりも低いローインピーダンスで前記
電極電位制御手段より各電極に印加する電位を制御する
インピーダンス制御を行うことを特徴とする容量性素子
駆動装置。 - 【請求項３】 容量性負荷を形成するトランスデューサ
の静電容量性素子の両極電位を変化させてその静電容量
性素子を駆動制御する容量性素子駆動装置において、 複数のＭＯＳトランジスタを有し、各ＭＯＳトランジス
タを異なるゲート電圧でオンオフ制御することにより前
記トランスデューサの静電容量性素子の電極に印加する
電位を可変可能に構成した電極電位制御手段を設け、 前記電極電位制御手段の制御により各電極電位の変化が
開始するときには、低いゲート電圧でＭＯＳトランジス
タを駆動させて高いハイインピーダンスで前記電極電位
制御手段より各電極に印加する電位を制御し、前記トラ
ンスデューサの静電容量性素子の両極間を充電又は放電
する間は高いゲート電圧でＭＯＳトランジスタを駆動さ
せて前記ハイインピーダンスよりも低いローインピーダ
ンスで前記電極電位制御手段より各電極に印加する電位
を制御するインピーダンス制御を行うことを特徴とする
容量性素子駆動装置。 - 【請求項４】 容量性負荷を形成するトランスデューサ
の静電容量性素子の両極電位を変化させてその静電容量
性素子を駆動制御する容量性素子駆動装置において、 複数のバイポーラトランジスタを有し、各バイポーラト
ランジスタを異なるベース電流でオンオフ制御すること
により前記トランスデューサの静電容量性素子の電極に
印加する電位を可変可能に構成した電極電位制御手段を
設け、 前記電極電位制御手段の制御により各電極電位の変化が
開始するときには、低いベース電流で前記バイポーラト
ランジスタを駆動させて高いハイインピーダンスで前記
電極電位制御手段より各電極に印加する電位を制御し、
前記トランスデューサの静電容量性素子の両極間を充電
又は放電する間は高いベース電流で前記バイポーラトラ
ンジスタを駆動させて前記ハイインピーダンスよりも低
いローインピーダンスで前記電極電位制御手段より各電
極に印加する電位を制御するインピーダンス制御を行う
ことを特徴とする容量性素子駆動装置。 - 【請求項５】 容量性負荷を形成するトランスデューサ
の静電容量性素子の両極電位を変化させてその静電容量
性素子を駆動制御する容量性素子駆動装置において、 前記各電極に対して隣接出力の変化を検知する隣接出力
信号変化検知手段及び、前記トランスデューサの静電容
量性素子の各電極に印加する電位を可変制御する電極電
位制御手段を設け、 前記電極電位制御手段の制御により各電極電位の変化を
開始する時と、前記隣接出力信号変化検知手段によって
検知した隣接出力の変化が開始する時に高いハイインピ
ーダンスにて駆動し、その後前記ハイインピーダンスよ
りも低いローインピーダンスで前記電極電位制御手段よ
り各出力の電極に印加する電位を制御するインピーダン
ス制御を行うことを特徴とする容量性素子駆動装置。 - 【請求項６】 前記電極電位制御手段によりハイインピ
ーダンスで駆動するときの両方の電極を制御するインピ
ーダンス比とローインピーダンスで駆動するときの両極
の電極を制御するインピーダンス比とが同じになるよう
に構成したことを特徴とする請求項５記載の容量性素子
駆動装置。 - 【請求項７】 容量負荷を形成するトランスデューサの
静電容量性素子の両極電位を変化させてその静電容量性
素子を駆動制御する容量性素子駆動装置において、 前記トランスデューサの静電容量性素子の各電極に印加
する電位を可変制御する電極電位制御手段及び隣接出力
の出力変化を検出する手段を設け、 前記隣接出力の出力変化を検出する手段の検出動作によ
り当該出力と隣接出力が同時に同方向に変化する場合は
高いハイインピーダンスで前記電極電位制御手段より各
電極に印加する電位を制御し、前記トランスデューサの
静電容量性素子の両極間を充電又は放電する場合は前記
ハイインピーダンスよりも低いローインピーダンスで前
記電極電位制御手段より各電極に印加する電位を制御す
ること特徴とする容量性素子駆動装置。 - 【請求項８】 電極電位制御手段は、複数のスイッチ素
子を有し、この各スイッチ素子をオンオフ制御すること
によりトランスデューサの静電容量素子の各電極に印加
する電位を可変とし、隣接出力の出力変化を検出する手
段は、前記各スイッチ素子をオンオフ制御するための制
御入力の入力論理値を検出することを特徴とする請求項
７記載の容量性素子駆動装置。
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- 2000-02-25 JP JP2000049752A patent/JP4515584B2/ja not_active Expired - Fee Related
- 2000-04-27 US US09/559,864 patent/US6437964B1/en not_active Expired - Lifetime
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