JP2000350440A - 降圧型スイッチング電源回路 - Google Patents
降圧型スイッチング電源回路Info
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Abstract
(57)【要約】
【課題】 スイッチング素子としてＮ型ＭＯＳＦＥＴを
用い、そのＮ型ＭＯＳＦＥＴに生じるオン抵抗による電
圧降下を利用した過電流保護回路を有する降圧型スイッ
チング電源回路において、低損失化を実現することがで
きる。 【解決手段】 スイッチング素子がＮ型ＭＯＳＦＥＴ１
１からなり、そのゲートに印加する電圧を発生させるブ
ートストラップ回路１５を備えてなるとともに、Ｎ型Ｍ
ＯＳＦＥＴ１１のオン抵抗による電圧降下を検出して、
それが所定の第１の電圧を超えるとＮ型ＭＯＳＦＥＴ１
１のオン時間を徐々に制限し、第１の電圧より高い第２
の電圧に到達した時点でオン時間をゼロまたは十分に短
い時間にする過電流保護回路を含む制御回路１２を備え
る。 【効果】 降圧型スイッチング電源回路の低損失化、低
価格化とスイッチング素子の過熱保護を図ることができ
る。
用い、そのＮ型ＭＯＳＦＥＴに生じるオン抵抗による電
圧降下を利用した過電流保護回路を有する降圧型スイッ
チング電源回路において、低損失化を実現することがで
きる。 【解決手段】 スイッチング素子がＮ型ＭＯＳＦＥＴ１
１からなり、そのゲートに印加する電圧を発生させるブ
ートストラップ回路１５を備えてなるとともに、Ｎ型Ｍ
ＯＳＦＥＴ１１のオン抵抗による電圧降下を検出して、
それが所定の第１の電圧を超えるとＮ型ＭＯＳＦＥＴ１
１のオン時間を徐々に制限し、第１の電圧より高い第２
の電圧に到達した時点でオン時間をゼロまたは十分に短
い時間にする過電流保護回路を含む制御回路１２を備え
る。 【効果】 降圧型スイッチング電源回路の低損失化、低
価格化とスイッチング素子の過熱保護を図ることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は降圧型スイッチング
電源回路、特にスイッチング素子に生じるオン抵抗によ
る電圧降下を利用した過電流保護回路を有する降圧型ス
イッチング電源回路に関する。
電源回路、特にスイッチング素子に生じるオン抵抗によ
る電圧降下を利用した過電流保護回路を有する降圧型ス
イッチング電源回路に関する。
【０００２】
【従来の技術】図５に、スイッチング素子に生じるオン
抵抗による電圧降下を利用して過電流保護、特に出力短
絡保護を行う降圧型スイッチング電源回路を示す。ここ
で、オン抵抗とは、スイッチング素子がオン状態の時、
すなわち導通時の内部抵抗のことを示している。なお、
スイッチング素子の導通時の電圧降下の原因は、必ずし
もオン抵抗のみによるものではなく、スイッチング素子
の内部や外部との接続部のインダクタンス成分によるも
のなども考えられるが、ここでは主な要因であるオン抵
抗で代表させる。また、図５に示した降圧型スイッチン
グ電源回路の基本的な考え方は、例えば特開平６−３１
１７３４号公報に開示されている。
抵抗による電圧降下を利用して過電流保護、特に出力短
絡保護を行う降圧型スイッチング電源回路を示す。ここ
で、オン抵抗とは、スイッチング素子がオン状態の時、
すなわち導通時の内部抵抗のことを示している。なお、
スイッチング素子の導通時の電圧降下の原因は、必ずし
もオン抵抗のみによるものではなく、スイッチング素子
の内部や外部との接続部のインダクタンス成分によるも
のなども考えられるが、ここでは主な要因であるオン抵
抗で代表させる。また、図５に示した降圧型スイッチン
グ電源回路の基本的な考え方は、例えば特開平６−３１
１７３４号公報に開示されている。
【０００３】図５において、降圧型スイッチング電源回
路１は、直流電源２、スイッチング素子であるＰ型ＭＯ
ＳＦＥＴ３、過電流保護回路を含む制御回路４、ダイオ
ード５、インダクタ６、コンデンサ７、出力端子８およ
び９から構成されている。ここで、直流電源２の正極は
Ｐ型ＭＯＳＦＥＴ３のドレインに接続され、Ｐ型ＭＯＳ
ＦＥＴ３のソースはインダクタ６を介して出力端子８に
接続されている。直流電源２の負極は出力端子９に接続
されている。制御回路４はＰ型ＭＯＳＦＥＴ３のドレイ
ンおよびソースに接続されるとともに、Ｐ型ＭＯＳＦＥ
Ｔ３の制御端子であるゲートにも接続され、さらに、直
流電源２の負極にも接続されている。ダイオード５はカ
ソードがＰ型ＭＯＳＦＥＴ３のソースに接続され、アノ
ードが直流電源２の負極に接続されている。そして、コ
ンデンサ７は出力端子８と９の間に接続されている。な
お、Ｐ型ＭＯＳＦＥＴ３の記号には等価的に内蔵される
ダイオードを同時に明示している。
路１は、直流電源２、スイッチング素子であるＰ型ＭＯ
ＳＦＥＴ３、過電流保護回路を含む制御回路４、ダイオ
ード５、インダクタ６、コンデンサ７、出力端子８およ
び９から構成されている。ここで、直流電源２の正極は
Ｐ型ＭＯＳＦＥＴ３のドレインに接続され、Ｐ型ＭＯＳ
ＦＥＴ３のソースはインダクタ６を介して出力端子８に
接続されている。直流電源２の負極は出力端子９に接続
されている。制御回路４はＰ型ＭＯＳＦＥＴ３のドレイ
ンおよびソースに接続されるとともに、Ｐ型ＭＯＳＦＥ
Ｔ３の制御端子であるゲートにも接続され、さらに、直
流電源２の負極にも接続されている。ダイオード５はカ
ソードがＰ型ＭＯＳＦＥＴ３のソースに接続され、アノ
ードが直流電源２の負極に接続されている。そして、コ
ンデンサ７は出力端子８と９の間に接続されている。な
お、Ｐ型ＭＯＳＦＥＴ３の記号には等価的に内蔵される
ダイオードを同時に明示している。
【０００４】このように構成された降圧型スイッチング
電源回路１において、Ｐ型ＭＯＳＦＥＴ３を制御回路４
によってオンオフすることによって、出力端子８と９の
間には直流電源２から出力される電圧よりも低い電圧が
出力される。この時、制御回路４はＰ型ＭＯＳＦＥＴ３
のソースとドレインの両者に接続されているため、Ｐ型
ＭＯＳＦＥＴ３がオンの時のＰ型ＭＯＳＦＥＴ３のソー
スとドレインの電位を検出し、その差、すなわちＰ型Ｍ
ＯＳＦＥＴ３のオン抵抗による電圧降下を検出すること
ができる。そして、制御回路４はこのオン抵抗による電
圧降下をモニターして、出力電流が増えることによって
電圧降下が一定以上の値になった段階で、Ｐ型ＭＯＳＦ
ＥＴ３のオン時間を短くするなどして出力電流を制限
し、過電流保護や出力短絡保護を行うことができる。
電源回路１において、Ｐ型ＭＯＳＦＥＴ３を制御回路４
によってオンオフすることによって、出力端子８と９の
間には直流電源２から出力される電圧よりも低い電圧が
出力される。この時、制御回路４はＰ型ＭＯＳＦＥＴ３
のソースとドレインの両者に接続されているため、Ｐ型
ＭＯＳＦＥＴ３がオンの時のＰ型ＭＯＳＦＥＴ３のソー
スとドレインの電位を検出し、その差、すなわちＰ型Ｍ
ＯＳＦＥＴ３のオン抵抗による電圧降下を検出すること
ができる。そして、制御回路４はこのオン抵抗による電
圧降下をモニターして、出力電流が増えることによって
電圧降下が一定以上の値になった段階で、Ｐ型ＭＯＳＦ
ＥＴ３のオン時間を短くするなどして出力電流を制限
し、過電流保護や出力短絡保護を行うことができる。
【０００５】このように、スイッチング素子のオン抵抗
による電圧降下を検出して過電流保護や出力短絡保護を
行うことによって、出力電流を検出するために出力に直
列に挿入する電流検出抵抗が不要になり、降圧型スイッ
チング電源回路の低損失化を図ることができる。
による電圧降下を検出して過電流保護や出力短絡保護を
行うことによって、出力電流を検出するために出力に直
列に挿入する電流検出抵抗が不要になり、降圧型スイッ
チング電源回路の低損失化を図ることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、Ｐ型Ｍ
ＯＳＦＥＴは、Ｎ型ＭＯＳＦＥＴに比較して高価で、し
かもオン抵抗が相対的に高いために、スイッチング素子
のオン時の損失が比較的大きいという問題がある。一
方、Ｎ型ＭＯＳＦＥＴを使う場合には、ゲート電位をソ
ース電位より高くする必要があるため、降圧型スイッチ
ング電源回路においては使用が難しいという問題があ
る。なお、特開平６−３１１７３４号公報には、スイッ
チング素子としてＮ型ＭＯＳＦＥＴを用いることができ
ると記載されているが、具体的な構成については何ら開
示されていない。
ＯＳＦＥＴは、Ｎ型ＭＯＳＦＥＴに比較して高価で、し
かもオン抵抗が相対的に高いために、スイッチング素子
のオン時の損失が比較的大きいという問題がある。一
方、Ｎ型ＭＯＳＦＥＴを使う場合には、ゲート電位をソ
ース電位より高くする必要があるため、降圧型スイッチ
ング電源回路においては使用が難しいという問題があ
る。なお、特開平６−３１１７３４号公報には、スイッ
チング素子としてＮ型ＭＯＳＦＥＴを用いることができ
ると記載されているが、具体的な構成については何ら開
示されていない。
【０００７】そこで、本発明では、スイッチング素子と
してＮ型ＭＯＳＦＥＴを用い、そのＮ型ＭＯＳＦＥＴに
生じるオン抵抗による電圧降下を利用した過電流保護回
路を有する降圧型スイッチング電源回路において、損失
の低減を図ることを目的とする。
してＮ型ＭＯＳＦＥＴを用い、そのＮ型ＭＯＳＦＥＴに
生じるオン抵抗による電圧降下を利用した過電流保護回
路を有する降圧型スイッチング電源回路において、損失
の低減を図ることを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の降圧型スイッチング電源回路は、直流電源
とスイッチング素子と該スイッチング素子を制御する制
御回路を有し、前記直流電源からの直流入力電圧を前記
スイッチング素子でオンオフして安定な出力電圧を得る
ようにした降圧型スイッチング電源回路において、前記
スイッチング素子がＮ型ＭＯＳＦＥＴからなり、該Ｎ型
ＭＯＳＦＥＴのゲートに印加する電圧を発生させるブー
トストラップ回路を備えるとともに、前記Ｎ型ＭＯＳＦ
ＥＴのオン抵抗による電圧降下を検出して、該電圧降下
が所定の第１の電圧を超えると前記Ｎ型ＭＯＳＦＥＴの
オン時間を徐々に制限し、前記第１の電圧より高い第２
の電圧に到達した時点でオン時間をゼロまたは十分に短
い時間にする過電流保護回路を備えてなることを特徴と
する。
に、本発明の降圧型スイッチング電源回路は、直流電源
とスイッチング素子と該スイッチング素子を制御する制
御回路を有し、前記直流電源からの直流入力電圧を前記
スイッチング素子でオンオフして安定な出力電圧を得る
ようにした降圧型スイッチング電源回路において、前記
スイッチング素子がＮ型ＭＯＳＦＥＴからなり、該Ｎ型
ＭＯＳＦＥＴのゲートに印加する電圧を発生させるブー
トストラップ回路を備えるとともに、前記Ｎ型ＭＯＳＦ
ＥＴのオン抵抗による電圧降下を検出して、該電圧降下
が所定の第１の電圧を超えると前記Ｎ型ＭＯＳＦＥＴの
オン時間を徐々に制限し、前記第１の電圧より高い第２
の電圧に到達した時点でオン時間をゼロまたは十分に短
い時間にする過電流保護回路を備えてなることを特徴と
する。
【０００９】また、本発明の降圧型スイッチング電源回
路は、前記スイッチング素子として、複数の前記Ｎ型Ｍ
ＯＳＦＥＴが並列に接続されてなることを特徴とする。
路は、前記スイッチング素子として、複数の前記Ｎ型Ｍ
ＯＳＦＥＴが並列に接続されてなることを特徴とする。
【００１０】また、本発明の降圧型スイッチング電源回
路は、前記スイッチング素子のオンオフ動作に同期して
整流を行う同期整流回路を備えたことを特徴とする。
路は、前記スイッチング素子のオンオフ動作に同期して
整流を行う同期整流回路を備えたことを特徴とする。
【００１１】このように構成することにより、本発明の
降圧型スイッチング電源回路は、低損失化と低コスト化
を図ることができる。
降圧型スイッチング電源回路は、低損失化と低コスト化
を図ることができる。
【００１２】
【発明の実施の形態】図１に、本発明の降圧型スイッチ
ング電源回路の一実施例を示す。図１において、図５と
同一もしくは同等の部分には同じ記号を付し、その説明
を省略する。
ング電源回路の一実施例を示す。図１において、図５と
同一もしくは同等の部分には同じ記号を付し、その説明
を省略する。
【００１３】図１において、降圧型スイッチング電源回
路１０は、図５におけるＰ型ＭＯＳＦＥＴ３に代えてＮ
型ＭＯＳＦＥＴ１１が設けられており、Ｎ型ＭＯＳＦＥ
Ｔ１１のドレインは直流電源２の正極に、ソースはイン
ダクタ６およびダイオード５のカソードに接続されてい
る。また、図５における制御回路４に代えて過電流保護
回路を含む制御回路１２が設けられており、Ｎ型ＭＯＳ
ＦＥＴ１１のドレインおよびソースに接続されるととも
に、Ｎ型ＭＯＳＦＥＴ１１の制御端子であるゲートにも
接続され、さらに、直流電源２の負極にも接続されてい
る。さらに、降圧型スイッチング電源回路１０にはブー
トストラップ回路１５が設けられている。ブートストラ
ップ回路１５はＮ型ＭＯＳＦＥＴ１１のソースとドレイ
ンの間に直列に接続されたダイオード１３およびコンデ
ンサ１４から構成されている。ここで、ダイオード１３
はカソードをコンデンサ１４に接続して配置されてお
り、ダイオード１３とコンデンサ１４の接続点は制御回
路１２に接続されている。また、Ｎ型ＭＯＳＦＥＴ１１
の記号には等価的に内蔵されるダイオードを明示してい
る このように構成された降圧型スイッチング電源回路１０
において、ブートストラップ回路１５は、Ｎ型ＭＯＳＦ
ＥＴ１１がオフでダイオード５が導通している期間に、
直流電源２からダイオード１３を通じてコンデンサ１４
に電荷を蓄えることができ、この電圧によりＮ型ＭＯＳ
ＦＥＴ１１がオンの時に、ダイオード１３とコンデンサ
１４の接続点の電位をＮ型ＭＯＳＦＥＴ１１のソース電
位より高くすることができる。ダイオード１３とコンデ
ンサ１４の接続点は制御回路１２に接続されているた
め、ダイオード１３とコンデンサ１４の接続点の電位は
制御回路１２を介してＮ型ＭＯＳＦＥＴ１１のゲートに
印加される。このようにして、降圧型スイッチング電源
回路１０においては、ブートストラップ回路１５でＮ型
ＭＯＳＦＥＴ１１のソース電位より高い電位を作り出し
てＮ型ＭＯＳＦＥＴ１１のゲート電位とすることができ
る。
路１０は、図５におけるＰ型ＭＯＳＦＥＴ３に代えてＮ
型ＭＯＳＦＥＴ１１が設けられており、Ｎ型ＭＯＳＦＥ
Ｔ１１のドレインは直流電源２の正極に、ソースはイン
ダクタ６およびダイオード５のカソードに接続されてい
る。また、図５における制御回路４に代えて過電流保護
回路を含む制御回路１２が設けられており、Ｎ型ＭＯＳ
ＦＥＴ１１のドレインおよびソースに接続されるととも
に、Ｎ型ＭＯＳＦＥＴ１１の制御端子であるゲートにも
接続され、さらに、直流電源２の負極にも接続されてい
る。さらに、降圧型スイッチング電源回路１０にはブー
トストラップ回路１５が設けられている。ブートストラ
ップ回路１５はＮ型ＭＯＳＦＥＴ１１のソースとドレイ
ンの間に直列に接続されたダイオード１３およびコンデ
ンサ１４から構成されている。ここで、ダイオード１３
はカソードをコンデンサ１４に接続して配置されてお
り、ダイオード１３とコンデンサ１４の接続点は制御回
路１２に接続されている。また、Ｎ型ＭＯＳＦＥＴ１１
の記号には等価的に内蔵されるダイオードを明示してい
る このように構成された降圧型スイッチング電源回路１０
において、ブートストラップ回路１５は、Ｎ型ＭＯＳＦ
ＥＴ１１がオフでダイオード５が導通している期間に、
直流電源２からダイオード１３を通じてコンデンサ１４
に電荷を蓄えることができ、この電圧によりＮ型ＭＯＳ
ＦＥＴ１１がオンの時に、ダイオード１３とコンデンサ
１４の接続点の電位をＮ型ＭＯＳＦＥＴ１１のソース電
位より高くすることができる。ダイオード１３とコンデ
ンサ１４の接続点は制御回路１２に接続されているた
め、ダイオード１３とコンデンサ１４の接続点の電位は
制御回路１２を介してＮ型ＭＯＳＦＥＴ１１のゲートに
印加される。このようにして、降圧型スイッチング電源
回路１０においては、ブートストラップ回路１５でＮ型
ＭＯＳＦＥＴ１１のソース電位より高い電位を作り出し
てＮ型ＭＯＳＦＥＴ１１のゲート電位とすることができ
る。
【００１４】このように、スイッチング素子としてＰ型
ＭＯＳＦＥＴより安価でオン抵抗が低いＮ型ＭＯＳＦＥ
Ｔを用いることができるため、Ｐ型ＭＯＳＦＥＴを用い
る場合に比べて低コスト化、低損失化を図ることができ
る。
ＭＯＳＦＥＴより安価でオン抵抗が低いＮ型ＭＯＳＦＥ
Ｔを用いることができるため、Ｐ型ＭＯＳＦＥＴを用い
る場合に比べて低コスト化、低損失化を図ることができ
る。
【００１５】また、この降圧型スイッチング電源回路１
０においては、Ｐ型ＭＯＳＦＥＴを用いる場合と同様
に、スイッチング素子であるＮ型ＭＯＳＦＥＴに生じる
オン抵抗による電圧降下を利用して過電流保護回路を働
かせることができる。ここで、図２に、降圧型スイッチ
ング電源回路１０のＮ型ＭＯＳＦＥＴ１１に生じるオン
抵抗による電圧降下と出力電圧との関係を示し、これを
用いて説明する。すなわち、制御回路１２に含まれる過
電流保護回路は、Ｎ型ＭＯＳＦＥＴ１１に生じるオン抵
抗による電圧降下が第１の電圧Ｖ１を超えるとＮ型ＭＯ
ＳＦＥＴ１１のオン時間を短くしたり、オンの回数を間
引く、あるいはスイッチング周波数を変化させるなどし
て徐々に出力電圧を低下させ、さらに第１の電圧Ｖ１よ
り高い第２の電圧Ｖ２に到達した時点でＮ型ＭＯＳＦＥ
Ｔ１１のオン時間をゼロまたは十分に短い時間にして出
力を遮断または十分に小さい値にする。
０においては、Ｐ型ＭＯＳＦＥＴを用いる場合と同様
に、スイッチング素子であるＮ型ＭＯＳＦＥＴに生じる
オン抵抗による電圧降下を利用して過電流保護回路を働
かせることができる。ここで、図２に、降圧型スイッチ
ング電源回路１０のＮ型ＭＯＳＦＥＴ１１に生じるオン
抵抗による電圧降下と出力電圧との関係を示し、これを
用いて説明する。すなわち、制御回路１２に含まれる過
電流保護回路は、Ｎ型ＭＯＳＦＥＴ１１に生じるオン抵
抗による電圧降下が第１の電圧Ｖ１を超えるとＮ型ＭＯ
ＳＦＥＴ１１のオン時間を短くしたり、オンの回数を間
引く、あるいはスイッチング周波数を変化させるなどし
て徐々に出力電圧を低下させ、さらに第１の電圧Ｖ１よ
り高い第２の電圧Ｖ２に到達した時点でＮ型ＭＯＳＦＥ
Ｔ１１のオン時間をゼロまたは十分に短い時間にして出
力を遮断または十分に小さい値にする。
【００１６】このとき、制御回路１２に含まれる過電流
保護回路は、すでに述べたように、Ｎ型ＭＯＳＦＥＴ１
１に生じるオン抵抗による電圧降下を利用している。そ
して、Ｎ型ＭＯＳＦＥＴ１１のオン抵抗は一般に正の温
度特性を有する。そのため、出力電流に必ずしも変化が
なくても、降圧型スイッチング電源回路１０の内部温度
が上昇するなどしてＮ型ＭＯＳＦＥＴ１１の接合温度が
上昇した場合にもオン抵抗が増加し、オン抵抗における
電圧降下も増大する。その結果、このＮ型ＭＯＳＦＥＴ
１１の接合温度の上昇によるオン抵抗の増加に対しても
制御回路１２に含まれる過電流保護回路が働く。これは
Ｎ型ＭＯＳＦＥＴ１１、すなわちスイッチング素子の過
熱保護を意味する。
保護回路は、すでに述べたように、Ｎ型ＭＯＳＦＥＴ１
１に生じるオン抵抗による電圧降下を利用している。そ
して、Ｎ型ＭＯＳＦＥＴ１１のオン抵抗は一般に正の温
度特性を有する。そのため、出力電流に必ずしも変化が
なくても、降圧型スイッチング電源回路１０の内部温度
が上昇するなどしてＮ型ＭＯＳＦＥＴ１１の接合温度が
上昇した場合にもオン抵抗が増加し、オン抵抗における
電圧降下も増大する。その結果、このＮ型ＭＯＳＦＥＴ
１１の接合温度の上昇によるオン抵抗の増加に対しても
制御回路１２に含まれる過電流保護回路が働く。これは
Ｎ型ＭＯＳＦＥＴ１１、すなわちスイッチング素子の過
熱保護を意味する。
【００１７】このように、本発明の降圧型スイッチング
電源回路１０においては、過電流保護機能に加えてスイ
ッチング素子の過熱保護機能を有するものである。
電源回路１０においては、過電流保護機能に加えてスイ
ッチング素子の過熱保護機能を有するものである。
【００１８】なお、本発明の降圧型スイッチング電源回
路におけるブートストラップ回路としては、直列に接続
されたコンデンサとダイオードからなる構成に限定され
るものではなく、Ｎ型ＭＯＳＦＥＴ１１のソース電位よ
り高い電位を作って制御回路１２に供給することのでき
るものであれば、どのような構成であっても構わないも
のである。
路におけるブートストラップ回路としては、直列に接続
されたコンデンサとダイオードからなる構成に限定され
るものではなく、Ｎ型ＭＯＳＦＥＴ１１のソース電位よ
り高い電位を作って制御回路１２に供給することのでき
るものであれば、どのような構成であっても構わないも
のである。
【００１９】図３に、本発明の降圧型スイッチング電源
回路の別の実施例を示す。図３において、図１と同一も
しくは同等の部分には同じ記号を付し、その説明を省略
する。
回路の別の実施例を示す。図３において、図１と同一も
しくは同等の部分には同じ記号を付し、その説明を省略
する。
【００２０】図３において、降圧型スイッチング電源回
路２０は、スイッチング素子である３つのＮ型ＭＯＳＦ
ＥＴ２１、２２、２３が、ドレインを直流電源２の正極
に、ソースをインダクタ６およびダイオード５のカソー
ドにそれぞれ接続して構成されている。また、過電流保
護回路を含む制御回路２４は、Ｎ型ＭＯＳＦＥＴ２１、
２２、２３のドレインおよびソースに接続されるととも
に、Ｎ型ＭＯＳＦＥＴ２１、２２、２３の制御端子であ
るゲートにも接続され、さらに、直流電源２の負極にも
接続されている。
路２０は、スイッチング素子である３つのＮ型ＭＯＳＦ
ＥＴ２１、２２、２３が、ドレインを直流電源２の正極
に、ソースをインダクタ６およびダイオード５のカソー
ドにそれぞれ接続して構成されている。また、過電流保
護回路を含む制御回路２４は、Ｎ型ＭＯＳＦＥＴ２１、
２２、２３のドレインおよびソースに接続されるととも
に、Ｎ型ＭＯＳＦＥＴ２１、２２、２３の制御端子であ
るゲートにも接続され、さらに、直流電源２の負極にも
接続されている。
【００２１】このように構成された降圧型スイッチング
電源回路２０において、スイッチング素子としてＮ型Ｍ
ＯＳＦＥＴ２１、２２、２３が３つ並列に接続されてお
り、制御回路２４から同時にオンオフするように制御さ
れる。そのため、各Ｎ型ＭＯＳＦＥＴ２１、２２、２３
のそれぞれのオン抵抗の値は変わらないものの、３つ並
列に接続されることによって、全体としてオン抵抗の値
を約１／３にすることができ、Ｎ型ＭＯＳＦＥＴ２１、
２２、２３のオン抵抗による損失を小さくすることがで
きる。そして、これによって降圧型スイッチング電源回
路２０自身の損失の低減を図ることができる。
電源回路２０において、スイッチング素子としてＮ型Ｍ
ＯＳＦＥＴ２１、２２、２３が３つ並列に接続されてお
り、制御回路２４から同時にオンオフするように制御さ
れる。そのため、各Ｎ型ＭＯＳＦＥＴ２１、２２、２３
のそれぞれのオン抵抗の値は変わらないものの、３つ並
列に接続されることによって、全体としてオン抵抗の値
を約１／３にすることができ、Ｎ型ＭＯＳＦＥＴ２１、
２２、２３のオン抵抗による損失を小さくすることがで
きる。そして、これによって降圧型スイッチング電源回
路２０自身の損失の低減を図ることができる。
【００２２】また、３つのＮ型ＭＯＳＦＥＴ２１、２
２、２３を並列に接続していて、各Ｎ型ＭＯＳＦＥＴの
オン抵抗に多少のばらつきがあっても、Ｎ型ＭＯＳＦＥ
Ｔは一般に正の温度特性を有することから、いずれか１
つのＮ型ＭＯＳＦＥＴに電流集中が起きることがなく、
安定した過電流値を得ることができる。
２、２３を並列に接続していて、各Ｎ型ＭＯＳＦＥＴの
オン抵抗に多少のばらつきがあっても、Ｎ型ＭＯＳＦＥ
Ｔは一般に正の温度特性を有することから、いずれか１
つのＮ型ＭＯＳＦＥＴに電流集中が起きることがなく、
安定した過電流値を得ることができる。
【００２３】なお、上記の実施例においてはスイッチン
グ素子であるＮ型ＭＯＳＦＥＴの数を３つとしたが、２
つのＮ型ＭＯＳＦＥＴを並列に接続したものであっても
よく、この場合には全体としてのオン抵抗の値を約１／
２にすることができる。また４つ以上のＮ型ＭＯＳＦＥ
Ｔを並列に接続したものであってもよく、この場合には
全体としてのオン抵抗の値をさらに小さくすることがで
きる。
グ素子であるＮ型ＭＯＳＦＥＴの数を３つとしたが、２
つのＮ型ＭＯＳＦＥＴを並列に接続したものであっても
よく、この場合には全体としてのオン抵抗の値を約１／
２にすることができる。また４つ以上のＮ型ＭＯＳＦＥ
Ｔを並列に接続したものであってもよく、この場合には
全体としてのオン抵抗の値をさらに小さくすることがで
きる。
【００２４】図４に、本発明の降圧型スイッチング電源
回路のさらに別の実施例を示す。図４において、図１と
同一もしくは同等の部分には同じ記号を付し、その説明
を省略する。
回路のさらに別の実施例を示す。図４において、図１と
同一もしくは同等の部分には同じ記号を付し、その説明
を省略する。
【００２５】図４において、降圧型スイッチング電源回
路３０は、スイッチング素子である２つのＮ型ＭＯＳＦ
ＥＴ３１、３２が、ドレインを直流電源２の正極に、ソ
ースをインダクタ６にそれぞれ接続して設けられるとと
もに、整流用のダイオード５に代えて、２つのＮ型ＭＯ
ＳＦＥＴ３３、３４が、ドレインをインダクタ６に、ソ
ースを直流電源２の負極にそれぞれ接続して並列に設け
られている。このうち、２つのＮ型ＭＯＳＦＥＴ３３、
３４は同期整流回路３５を構成している。また、過電流
保護回路を含む制御回路３６は、Ｎ型ＭＯＳＦＥＴ３
１、３２のドレインおよびソースに接続されるととも
に、Ｎ型ＭＯＳＦＥＴ３１、３２の制御端子であるゲー
トにも接続され、また、Ｎ型ＭＯＳＦＥＴ３３、３４の
制御端子であるゲートにも接続され、さらに、直流電源
２の負極にも接続されている。
路３０は、スイッチング素子である２つのＮ型ＭＯＳＦ
ＥＴ３１、３２が、ドレインを直流電源２の正極に、ソ
ースをインダクタ６にそれぞれ接続して設けられるとと
もに、整流用のダイオード５に代えて、２つのＮ型ＭＯ
ＳＦＥＴ３３、３４が、ドレインをインダクタ６に、ソ
ースを直流電源２の負極にそれぞれ接続して並列に設け
られている。このうち、２つのＮ型ＭＯＳＦＥＴ３３、
３４は同期整流回路３５を構成している。また、過電流
保護回路を含む制御回路３６は、Ｎ型ＭＯＳＦＥＴ３
１、３２のドレインおよびソースに接続されるととも
に、Ｎ型ＭＯＳＦＥＴ３１、３２の制御端子であるゲー
トにも接続され、また、Ｎ型ＭＯＳＦＥＴ３３、３４の
制御端子であるゲートにも接続され、さらに、直流電源
２の負極にも接続されている。
【００２６】このように構成された降圧型スイッチング
電源回路３０において、スイッチング素子としてＮ型Ｍ
ＯＳＦＥＴ３１、３２が２つ並列に接続されており、制
御回路３５から同時にオンオフするように制御される。
そして、同期整流回路３５のＮ型ＭＯＳＦＥＴ３３、３
４はＮ型ＭＯＳＦＥＴ３１、３２がオフの時にオンする
ように同期制御される。Ｎ型ＭＯＳＦＥＴ３１、３２が
オフの時には、Ｎ型ＭＯＳＦＥＴ３３、３４のソースか
らドレインに向かって電流が流れ、Ｎ型ＭＯＳＦＥＴ３
１、３２がオンの時にはＮ型ＭＯＳＦＥＴ３３、３４は
オフとなるため、Ｎ型ＭＯＳＦＥＴ３３、３４はダイオ
ードと同様の働きをする。そして、Ｎ型ＭＯＳＦＥＴ３
３、３４のオン抵抗がダイオードの順方向電圧降下より
も小さい素子を用い、しかも２つのＮ型ＭＯＳＦＥＴ３
３、３４が並列に接続されていることから、Ｎ型ＭＯＳ
ＦＥＴ３３、３４のオン時の導通損失は、ダイオードを
用いた場合と比較して大幅に小さくなる。そして、これ
によって、降圧型スイッチング電源回路３０自身の損失
の低減を図ることができる。
電源回路３０において、スイッチング素子としてＮ型Ｍ
ＯＳＦＥＴ３１、３２が２つ並列に接続されており、制
御回路３５から同時にオンオフするように制御される。
そして、同期整流回路３５のＮ型ＭＯＳＦＥＴ３３、３
４はＮ型ＭＯＳＦＥＴ３１、３２がオフの時にオンする
ように同期制御される。Ｎ型ＭＯＳＦＥＴ３１、３２が
オフの時には、Ｎ型ＭＯＳＦＥＴ３３、３４のソースか
らドレインに向かって電流が流れ、Ｎ型ＭＯＳＦＥＴ３
１、３２がオンの時にはＮ型ＭＯＳＦＥＴ３３、３４は
オフとなるため、Ｎ型ＭＯＳＦＥＴ３３、３４はダイオ
ードと同様の働きをする。そして、Ｎ型ＭＯＳＦＥＴ３
３、３４のオン抵抗がダイオードの順方向電圧降下より
も小さい素子を用い、しかも２つのＮ型ＭＯＳＦＥＴ３
３、３４が並列に接続されていることから、Ｎ型ＭＯＳ
ＦＥＴ３３、３４のオン時の導通損失は、ダイオードを
用いた場合と比較して大幅に小さくなる。そして、これ
によって、降圧型スイッチング電源回路３０自身の損失
の低減を図ることができる。
【００２７】なお、同期整流回路のＮ型ＭＯＳＦＥＴの
数は２個に限られるものではなく、１つのＮ型ＭＯＳＦ
ＥＴもしくは並列に接続された３つ以上のＮ型ＭＯＳＦ
ＥＴであっても構わないものである。
数は２個に限られるものではなく、１つのＮ型ＭＯＳＦ
ＥＴもしくは並列に接続された３つ以上のＮ型ＭＯＳＦ
ＥＴであっても構わないものである。
【００２８】
【発明の効果】本発明の降圧型スイッチング電源回路に
よれば、スイッチング素子がＮ型ＭＯＳＦＥＴからな
り、そのゲートに印加する電圧を発生させるブートスト
ラップ回路を備えてなるとともに、Ｎ型ＭＯＳＦＥＴの
オン抵抗による電圧降下を検出して、それが所定の第１
の電圧を超えるとＮ型ＭＯＳＦＥＴのオン時間を徐々に
制限し、第１の電圧より高い第２の電圧を超えた時点で
オン時間をゼロまたは十分に短い時間にする過電流保護
回路を備えてなることによって、降圧型スイッチング電
源回路の低損失化、低価格化とスイッチング素子の過熱
保護を図ることができる。
よれば、スイッチング素子がＮ型ＭＯＳＦＥＴからな
り、そのゲートに印加する電圧を発生させるブートスト
ラップ回路を備えてなるとともに、Ｎ型ＭＯＳＦＥＴの
オン抵抗による電圧降下を検出して、それが所定の第１
の電圧を超えるとＮ型ＭＯＳＦＥＴのオン時間を徐々に
制限し、第１の電圧より高い第２の電圧を超えた時点で
オン時間をゼロまたは十分に短い時間にする過電流保護
回路を備えてなることによって、降圧型スイッチング電
源回路の低損失化、低価格化とスイッチング素子の過熱
保護を図ることができる。
【００２９】また、複数のＮ型ＭＯＳＦＥＴを並列に接
続してスイッチング素子とすることによって、さらなる
低損失化を図ることができる。
続してスイッチング素子とすることによって、さらなる
低損失化を図ることができる。
【００３０】また、スイッチング素子のオンオフ動作に
同期して整流を行う同期整流回路を備えることによっ
て、さらなる低損失化を図ることができる。
同期して整流を行う同期整流回路を備えることによっ
て、さらなる低損失化を図ることができる。
【図１】本発明の降圧型スイッチング電源回路の一実施
例を示す回路図である。
例を示す回路図である。
【図２】図１の降圧型スイッチング電源回路のＮ型ＭＯ
ＳＦＥＴに生じるオン抵抗による電圧降下と出力電圧と
の関係を示す図である。
ＳＦＥＴに生じるオン抵抗による電圧降下と出力電圧と
の関係を示す図である。
【図３】本発明の降圧型スイッチング電源回路の別の実
施例を示す回路図である。
施例を示す回路図である。
【図４】本発明の降圧型スイッチング電源回路のさらに
別の実施例を示す回路図である。
別の実施例を示す回路図である。
【図５】従来の降圧型スイッチング電源回路を示す回路
図である。
図である。
２…直流電源 ５…ダイオード ６…インダクタ ７…コンデンサ ８、９…出力端子 １０、２０、３０…降圧型スイッチング電源回路 １１、２１、２２、２３、３１、３２、３３、３４…Ｎ
型ＭＯＳＦＥＴ １２、２４、３６…制御回路 １３…ダイオード １４…コンデンサ １５…ブートストラップ回路 ３５…同期整流回路
型ＭＯＳＦＥＴ １２、２４、３６…制御回路 １３…ダイオード １４…コンデンサ １５…ブートストラップ回路 ３５…同期整流回路
Claims (3)
- 【請求項１】 直流電源とスイッチング素子と該スイッ
チング素子を制御する制御回路を有し、前記直流電源か
らの直流入力電圧を前記スイッチング素子でオンオフし
て安定な出力電圧を得るようにした降圧型スイッチング
電源回路において、 前記スイッチング素子がＮ型ＭＯＳＦＥＴからなり、該
Ｎ型ＭＯＳＦＥＴのゲートに印加する電圧を発生させる
ブートストラップ回路を備えるとともに、前記Ｎ型ＭＯ
ＳＦＥＴのオン抵抗による電圧降下を検出して、該電圧
降下が所定の第１の電圧を超えると前記Ｎ型ＭＯＳＦＥ
Ｔのオン時間を徐々に制限し、前記第１の電圧より高い
第２の電圧に到達した時点でオン時間をゼロまたは十分
に短い時間にする過電流保護回路を備えてなることを特
徴とする降圧型スイッチング電源回路。 - 【請求項２】 前記スイッチング素子として、複数の前
記Ｎ型ＭＯＳＦＥＴが並列に接続されてなることを特徴
とする、請求項１に記載の降圧型スイッチング電源回
路。 - 【請求項３】 前記スイッチング素子のオンオフ動作に
同期して整流を行う同期整流回路を備えたことを特徴と
する、請求項１または２に記載の降圧型スイッチング電
源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11154045A JP2000350440A (ja) | 1999-06-01 | 1999-06-01 | 降圧型スイッチング電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11154045A JP2000350440A (ja) | 1999-06-01 | 1999-06-01 | 降圧型スイッチング電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000350440A true JP2000350440A (ja) | 2000-12-15 |
Family
ID=15575724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11154045A Pending JP2000350440A (ja) | 1999-06-01 | 1999-06-01 | 降圧型スイッチング電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000350440A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248452B2 (en) | 2002-07-12 | 2007-07-24 | Yazaki Corporation | Method of protecting semiconductor device and protection apparatus for semiconductor device using the same |
| US7304463B2 (en) | 2004-06-29 | 2007-12-04 | Murata Manufacturing Co., Ltd. | DC-DC converter |
| US7348766B2 (en) | 2005-06-03 | 2008-03-25 | Matsushita Electric Industrial Co., Ltd. | Switching power supply device |
| WO2008149523A1 (ja) * | 2007-05-29 | 2008-12-11 | Panasonic Corporation | 電力変換器 |
| WO2009081561A1 (ja) * | 2007-12-20 | 2009-07-02 | Panasonic Corporation | 電力変換装置、スイッチ装置、および電力変換装置の制御方法 |
| WO2012014725A1 (ja) * | 2010-07-26 | 2012-02-02 | 日産自動車株式会社 | 電力変換装置及び電力変換方法 |
| US8258763B2 (en) | 2009-03-25 | 2012-09-04 | Sanken Electric Co., Ltd. | Switching power supply unit and control circuit for same |
| CN102780397A (zh) * | 2011-05-10 | 2012-11-14 | 鸿富锦精密工业（深圳）有限公司 | 降压式变换电路 |
-
1999
- 1999-06-01 JP JP11154045A patent/JP2000350440A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248452B2 (en) | 2002-07-12 | 2007-07-24 | Yazaki Corporation | Method of protecting semiconductor device and protection apparatus for semiconductor device using the same |
| US7304463B2 (en) | 2004-06-29 | 2007-12-04 | Murata Manufacturing Co., Ltd. | DC-DC converter |
| US7348766B2 (en) | 2005-06-03 | 2008-03-25 | Matsushita Electric Industrial Co., Ltd. | Switching power supply device |
| JPWO2008149523A1 (ja) * | 2007-05-29 | 2010-08-19 | パナソニック株式会社 | 電力変換器 |
| JP4445036B2 (ja) * | 2007-05-29 | 2010-04-07 | パナソニック株式会社 | 電力変換器 |
| WO2008149523A1 (ja) * | 2007-05-29 | 2008-12-11 | Panasonic Corporation | 電力変換器 |
| WO2009081561A1 (ja) * | 2007-12-20 | 2009-07-02 | Panasonic Corporation | 電力変換装置、スイッチ装置、および電力変換装置の制御方法 |
| JP4581030B2 (ja) * | 2007-12-20 | 2010-11-17 | パナソニック株式会社 | 電力変換装置および電力変換装置の制御方法 |
| CN101904080A (zh) * | 2007-12-20 | 2010-12-01 | 松下电器产业株式会社 | 电力变换装置、开关装置以及电力变换装置的控制方法 |
| JPWO2009081561A1 (ja) * | 2007-12-20 | 2011-05-06 | パナソニック株式会社 | 電力変換装置および電力変換装置の制御方法 |
| CN101904080B (zh) * | 2007-12-20 | 2013-06-19 | 松下电器产业株式会社 | 电力变换装置、开关装置以及电力变换装置的控制方法 |
| US8767424B2 (en) | 2007-12-20 | 2014-07-01 | Panasonic Corporation | Power conversion apparatus which performs power conversion with synchronous rectification |
| US8258763B2 (en) | 2009-03-25 | 2012-09-04 | Sanken Electric Co., Ltd. | Switching power supply unit and control circuit for same |
| WO2012014725A1 (ja) * | 2010-07-26 | 2012-02-02 | 日産自動車株式会社 | 電力変換装置及び電力変換方法 |
| CN102780397A (zh) * | 2011-05-10 | 2012-11-14 | 鸿富锦精密工业（深圳）有限公司 | 降压式变换电路 |
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