JPH1032313A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH1032313A JPH1032313A JP8187473A JP18747396A JPH1032313A JP H1032313 A JPH1032313 A JP H1032313A JP 8187473 A JP8187473 A JP 8187473A JP 18747396 A JP18747396 A JP 18747396A JP H1032313 A JPH1032313 A JP H1032313A
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- 239000004065 semiconductor Substances 0.000 title claims description 75
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 106
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 90
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims abstract description 58
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 58
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 43
- 239000010703 silicon Substances 0.000 claims abstract description 43
- 239000012535 impurity Substances 0.000 claims abstract description 35
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 28
- 239000011574 phosphorus Substances 0.000 claims abstract description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 38
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 38
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 22
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 12
- 229910021529 ammonia Inorganic materials 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 claims 1
- 238000003860 storage Methods 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 abstract description 45
- 230000003647 oxidation Effects 0.000 abstract description 31
- 230000001590 oxidative effect Effects 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 description 42
- 229920002120 photoresistant polymer Polymers 0.000 description 37
- 238000005530 etching Methods 0.000 description 28
- 238000010586 diagram Methods 0.000 description 17
- 238000001020 plasma etching Methods 0.000 description 15
- 239000007789 gas Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 241000293849 Cordylanthus Species 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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Abstract
(57)【要約】
【課題】 ＥＥＰＲＯＭを製造する際、後酸化工程時に
インターポリ絶縁膜の膜厚も増大し、インターポリ絶縁
膜の膜厚がばらついたり、インターポリ絶縁膜の信頼性
が低下し、メモリセルの性能を低下させてしまう。 【解決手段】 インターポリ絶縁膜７の上下に酸化が抑
制されかつ導電性を有する窒素と不純物とシリコンから
なる層２０、２１を設ける。
インターポリ絶縁膜の膜厚も増大し、インターポリ絶縁
膜の膜厚がばらついたり、インターポリ絶縁膜の信頼性
が低下し、メモリセルの性能を低下させてしまう。 【解決手段】 インターポリ絶縁膜７の上下に酸化が抑
制されかつ導電性を有する窒素と不純物とシリコンから
なる層２０、２１を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリや
ＭＯＳトランジスタなどの半導体装置とその製造方法に
関し、特に後酸化により特性が劣化しないフラッシュＥ
ＥＰＲＯＭとその製造方法に係わる。
ＭＯＳトランジスタなどの半導体装置とその製造方法に
関し、特に後酸化により特性が劣化しないフラッシュＥ
ＥＰＲＯＭとその製造方法に係わる。
【０００２】
【従来の技術】近年、半導体装置の高集積化、性能の向
上、低消費電力化が要求されている。それらの要求を実
現するためには、ＭＯＳトランジスタのゲート絶縁膜あ
るいは不揮発性メモリなどのメモリセルの絶縁膜を薄膜
化することが重要である。これに伴い、ゲート絶縁膜や
ゲート電極の製造方法の改良が必要になっている。
上、低消費電力化が要求されている。それらの要求を実
現するためには、ＭＯＳトランジスタのゲート絶縁膜あ
るいは不揮発性メモリなどのメモリセルの絶縁膜を薄膜
化することが重要である。これに伴い、ゲート絶縁膜や
ゲート電極の製造方法の改良が必要になっている。
【０００３】図１４ないし図１６は、従来の不揮発性メ
モリであるフラッシュＥＥＰＲＯＭのメモリセル部分の
製造方法を示す。以下、同一の構成要素には同一の符号
を付し、説明を省略する。
モリであるフラッシュＥＥＰＲＯＭのメモリセル部分の
製造方法を示す。以下、同一の構成要素には同一の符号
を付し、説明を省略する。
【０００４】まず、例えばＰ型シリコン基板１上に、選
択酸化法を用いて素子分離のための図示せぬフィールド
酸化膜を形成する。図１４（ａ）は、この段階における
半導体装置の断面を示す。
択酸化法を用いて素子分離のための図示せぬフィールド
酸化膜を形成する。図１４（ａ）は、この段階における
半導体装置の断面を示す。
【０００５】次に、シリコン基板１上に、熱酸化法を用
いて厚さ１０ｎｍのシリコン酸化膜２を形成する。図１
４（ｂ）は、この段階における半導体装置の断面を示
す。シリコン酸化膜２は、第１ゲート酸化膜として働
き、一般にトンネル酸化膜と称される。
いて厚さ１０ｎｍのシリコン酸化膜２を形成する。図１
４（ｂ）は、この段階における半導体装置の断面を示
す。シリコン酸化膜２は、第１ゲート酸化膜として働
き、一般にトンネル酸化膜と称される。
【０００６】さらに、シリコン酸化膜２上に、ＬＰＣＶ
Ｄ法を用いて、不純物としてリンが添加された厚さ２０
０ｎｍの多結晶シリコン膜３を形成する。図１４（ｃ）
は、この段階における半導体装置の断面を示す。この多
結晶シリコン膜３は、第１ゲート電極となる。一般にこ
の多結晶シリコン膜３はフローティングゲートと呼ばれ
る。
Ｄ法を用いて、不純物としてリンが添加された厚さ２０
０ｎｍの多結晶シリコン膜３を形成する。図１４（ｃ）
は、この段階における半導体装置の断面を示す。この多
結晶シリコン膜３は、第１ゲート電極となる。一般にこ
の多結晶シリコン膜３はフローティングゲートと呼ばれ
る。
【０００７】続いて、フローティングゲート３上に、Ｌ
ＰＣＶＤ法を用いて、いずれも膜厚が６ｎｍのシリコン
酸化膜４、シリコン窒化膜５、およびシリコン酸化膜６
を順次形成する。図１４（ｄ）は、この段階における半
導体装置の断面を示す。この３層の積層構造を持つ絶縁
膜は、第２ゲート絶縁膜と呼ばれ、一般にインターポリ
絶縁膜またはＯＮＯ膜と称される。
ＰＣＶＤ法を用いて、いずれも膜厚が６ｎｍのシリコン
酸化膜４、シリコン窒化膜５、およびシリコン酸化膜６
を順次形成する。図１４（ｄ）は、この段階における半
導体装置の断面を示す。この３層の積層構造を持つ絶縁
膜は、第２ゲート絶縁膜と呼ばれ、一般にインターポリ
絶縁膜またはＯＮＯ膜と称される。
【０００８】次に、ＯＮＯ膜７上に、ＬＰＣＶＤ法を用
いて不純物としてリンが添加された多結晶シリコン膜８
を形成する。図１４（ｅ）は、この段階における半導体
装置の断面を示す。この多結晶シリコン膜８は、第２ゲ
ート電極となり、一般にコントロールゲートと称され
る。
いて不純物としてリンが添加された多結晶シリコン膜８
を形成する。図１４（ｅ）は、この段階における半導体
装置の断面を示す。この多結晶シリコン膜８は、第２ゲ
ート電極となり、一般にコントロールゲートと称され
る。
【０００９】さらに、コントロールゲート８上にフォト
レジスト９を塗布し、写真蝕刻法を用いて所望のパター
ンに加工する。図１５（ａ）は、この段階における半導
体装置の断面を示す。
レジスト９を塗布し、写真蝕刻法を用いて所望のパター
ンに加工する。図１５（ａ）は、この段階における半導
体装置の断面を示す。
【００１０】続いて、フォトレジスト９をマスクにし
て、ＲＩＥ（Reactive Ion Etching）法などのドライエ
ッチング法を用いて、コントロールゲート８、ＯＮＯ膜
７、およびフローティングゲート３を順次垂直方向にエ
ッチングする。フローティングゲート３をエッチングす
る時、シリコン酸化膜２がエッチングストッパーとな
る。図１５（ｂ）は、この段階における半導体装置の断
面を示す。
て、ＲＩＥ（Reactive Ion Etching）法などのドライエ
ッチング法を用いて、コントロールゲート８、ＯＮＯ膜
７、およびフローティングゲート３を順次垂直方向にエ
ッチングする。フローティングゲート３をエッチングす
る時、シリコン酸化膜２がエッチングストッパーとな
る。図１５（ｂ）は、この段階における半導体装置の断
面を示す。
【００１１】次に、フォトレジスト９を除去する。図１
５（ｃ）は、この段階における半導体装置の断面を示
す。そして、ゲート端でのリーク電流を抑制し、高耐圧
の周辺回路ＭＯＳトランジスタのサーフェス耐圧すなわ
ちゲート絶縁膜の耐圧を向上させ、ＲＩＥエッチングに
よりゲート電極を介してゲート酸化膜に導入されたダメ
ージを回復させるなどの目的で、熱酸化法を用いて、シ
リコン酸化膜１０を形成する。図１６（ａ）は、この段
階における半導体装置の断面を示す。一般に、この酸化
工程は後酸化工程と呼ばれ、この際に形成される酸化膜
１０は後酸化膜と称される。
５（ｃ）は、この段階における半導体装置の断面を示
す。そして、ゲート端でのリーク電流を抑制し、高耐圧
の周辺回路ＭＯＳトランジスタのサーフェス耐圧すなわ
ちゲート絶縁膜の耐圧を向上させ、ＲＩＥエッチングに
よりゲート電極を介してゲート酸化膜に導入されたダメ
ージを回復させるなどの目的で、熱酸化法を用いて、シ
リコン酸化膜１０を形成する。図１６（ａ）は、この段
階における半導体装置の断面を示す。一般に、この酸化
工程は後酸化工程と呼ばれ、この際に形成される酸化膜
１０は後酸化膜と称される。
【００１２】その後、不純物をイオン注入して図示せぬ
ソース・ドレイン領域を形成し、図示せぬ絶縁膜を堆積
し、開口を形成し、図示せぬ配線を形成する。こうし
て、ＥＥＰＲＯＭのメモリセル部分が形成される。
ソース・ドレイン領域を形成し、図示せぬ絶縁膜を堆積
し、開口を形成し、図示せぬ配線を形成する。こうし
て、ＥＥＰＲＯＭのメモリセル部分が形成される。
【００１３】
【発明が解決しようとする課題】以下、上述したメモリ
セルの製造方法の問題点を説明する。まず、後酸化工程
において、ＯＮＯ膜７の酸化膜部分４、６から酸化剤で
ある酸素等が拡散し、コントロールゲート３及びフロー
ティングゲート８の多結晶シリコン膜が酸化される。こ
うしてＯＮＯ膜７のゲート端が過剰に酸化され、例えば
図１６（ａ）及び図１６（ｂ）の１１に示した部分のよ
うに酸化膜厚が増加する。一般に、このゲート端に形成
される膜厚の増加した酸化膜部分１１は、ゲートバーズ
ビークと呼ばれる。
セルの製造方法の問題点を説明する。まず、後酸化工程
において、ＯＮＯ膜７の酸化膜部分４、６から酸化剤で
ある酸素等が拡散し、コントロールゲート３及びフロー
ティングゲート８の多結晶シリコン膜が酸化される。こ
うしてＯＮＯ膜７のゲート端が過剰に酸化され、例えば
図１６（ａ）及び図１６（ｂ）の１１に示した部分のよ
うに酸化膜厚が増加する。一般に、このゲート端に形成
される膜厚の増加した酸化膜部分１１は、ゲートバーズ
ビークと呼ばれる。
【００１４】このゲートバーズビークは、インターポリ
絶縁膜７の実効膜厚を増加させ、しかもその入り込み方
を制御することが困難であるため、メモリセル間のイン
ターポリ絶縁膜７の膜厚にばらつきを生じさせる。
絶縁膜７の実効膜厚を増加させ、しかもその入り込み方
を制御することが困難であるため、メモリセル間のイン
ターポリ絶縁膜７の膜厚にばらつきを生じさせる。
【００１５】さらに、メモリセルの微細化により図１６
（ａ）に示したようにゲート長１２が短くなると、ゲー
トバーズビーク長１１がゲート長１２に占める割合が大
きくなる。よって、微細化が進むにつれてゲートバーク
ビークの影響が大きくなり、インターポリ絶縁膜７の薄
膜化に事実上ブレーキがかけられることになる。
（ａ）に示したようにゲート長１２が短くなると、ゲー
トバーズビーク長１１がゲート長１２に占める割合が大
きくなる。よって、微細化が進むにつれてゲートバーク
ビークの影響が大きくなり、インターポリ絶縁膜７の薄
膜化に事実上ブレーキがかけられることになる。
【００１６】また、熱酸化法で形成されたシリコン酸化
膜よりもＣＶＤ法で形成されたシリコン酸化膜の方が酸
化剤の拡散を抑制する効果が低いため、インターポリ絶
縁膜８においてゲートバーズビークがより多く深く入り
込む。
膜よりもＣＶＤ法で形成されたシリコン酸化膜の方が酸
化剤の拡散を抑制する効果が低いため、インターポリ絶
縁膜８においてゲートバーズビークがより多く深く入り
込む。
【００１７】通常、メモリセルへのデータの書き込みや
消去は、コントロールゲート８に印加された電圧を、基
板１とトンネル酸化膜２とフローティングゲート３で構
成されるコンデンサの容量とフローティングゲート３と
インターポリ絶縁膜７とコントロールゲート８で構成さ
れるコンデンサの容量の比で分配させ、インターポリ絶
縁膜７に印加することにより行われる。よって、上述の
ように後酸化によりインターポリ絶縁膜７の膜厚が増加
したり、その膜厚がばらつくと、メモリセルの書き込み
・消去特性が劣化したり、ばらつきが生じる。
消去は、コントロールゲート８に印加された電圧を、基
板１とトンネル酸化膜２とフローティングゲート３で構
成されるコンデンサの容量とフローティングゲート３と
インターポリ絶縁膜７とコントロールゲート８で構成さ
れるコンデンサの容量の比で分配させ、インターポリ絶
縁膜７に印加することにより行われる。よって、上述の
ように後酸化によりインターポリ絶縁膜７の膜厚が増加
したり、その膜厚がばらつくと、メモリセルの書き込み
・消去特性が劣化したり、ばらつきが生じる。
【００１８】また、インターポリ絶縁膜７のゲート端が
酸化されると、フローティングゲート３やコントロール
ゲート８を構成する多結晶シリコンのグレイン粒の成長
が促進される。その結果、フローティングゲート３やコ
ントロールゲート８のゲート電極の形状が変化し、イン
ターポリ絶縁膜７に局所的に電界集中が生じる。そのた
め、絶縁膜の信頼性が劣化し、場合によっては絶縁膜に
欠陥が生じ、メモリセルの歩留りを低下させる。
酸化されると、フローティングゲート３やコントロール
ゲート８を構成する多結晶シリコンのグレイン粒の成長
が促進される。その結果、フローティングゲート３やコ
ントロールゲート８のゲート電極の形状が変化し、イン
ターポリ絶縁膜７に局所的に電界集中が生じる。そのた
め、絶縁膜の信頼性が劣化し、場合によっては絶縁膜に
欠陥が生じ、メモリセルの歩留りを低下させる。
【００１９】図１７は、後酸化前と後酸化後のＯＮＯ膜
の破壊電圧の分布を示す。後酸化工程を経ると、ＯＮＯ
膜の破壊電圧の分布が広くなり、しかも破壊電圧が低下
することがわかる。
の破壊電圧の分布を示す。後酸化工程を経ると、ＯＮＯ
膜の破壊電圧の分布が広くなり、しかも破壊電圧が低下
することがわかる。
【００２０】以上、主としてインターポリ絶縁膜７にお
けるゲートバーズビークの問題を述べたが、トンネル酸
化膜２においても後酸化により同様のバーズビークが生
じ、膜厚の増加やばらつきが原因となってメモリセルの
諸特性が劣化する。
けるゲートバーズビークの問題を述べたが、トンネル酸
化膜２においても後酸化により同様のバーズビークが生
じ、膜厚の増加やばらつきが原因となってメモリセルの
諸特性が劣化する。
【００２１】さらに、従来の製造方法では、フラッシュ
ＥＥＰＲＯＭのメモリセル部と周辺回路トランジスタ部
のゲートを一括して加工することができない。図１８な
いし図２０は、メモリセル部と周辺回路トランジスタ部
のゲートを同時加工する場合の工程と問題点を説明する
図である。図１８（ａ）ないし（ｅ）、図１９（ａ）な
いし（ｃ）及び図２０（ａ）（ｂ）はメモリセル部の断
面を表し、図１８（ａ’）ないし（ｅ’）、図１９
（ａ’）ないし（ｃ’）及び図２０（ａ’）（ｂ’）は
周辺回路部の断面を示す。
ＥＥＰＲＯＭのメモリセル部と周辺回路トランジスタ部
のゲートを一括して加工することができない。図１８な
いし図２０は、メモリセル部と周辺回路トランジスタ部
のゲートを同時加工する場合の工程と問題点を説明する
図である。図１８（ａ）ないし（ｅ）、図１９（ａ）な
いし（ｃ）及び図２０（ａ）（ｂ）はメモリセル部の断
面を表し、図１８（ａ’）ないし（ｅ’）、図１９
（ａ’）ないし（ｃ’）及び図２０（ａ’）（ｂ’）は
周辺回路部の断面を示す。
【００２２】まず、Ｐ型シリコン基板１上に、選択酸化
法を用いて素子分離のために図示せぬフィールド酸化膜
を形成する。次に、シリコン基板１上に、熱酸化法を用
いて厚さ２０ｎｍのシリコン酸化膜１３を形成する。そ
の後、シリコン酸化膜１３上にフォトレジスト１４を塗
布し、写真蝕刻法を用いてメモリセル部のフォトレジス
ト１４を除去する。図１８（ａ）、（ａ’）は、この段
階における半導体装置の断面を示す。
法を用いて素子分離のために図示せぬフィールド酸化膜
を形成する。次に、シリコン基板１上に、熱酸化法を用
いて厚さ２０ｎｍのシリコン酸化膜１３を形成する。そ
の後、シリコン酸化膜１３上にフォトレジスト１４を塗
布し、写真蝕刻法を用いてメモリセル部のフォトレジス
ト１４を除去する。図１８（ａ）、（ａ’）は、この段
階における半導体装置の断面を示す。
【００２３】その後、フォトレジスト１４をマスクにし
て、メモリセル部のシリコン酸化膜１３をウェットエッ
チング法を用いて選択的に除去し、続いてフォトレジス
ト１４を除去する。図１８（ｂ）、（ｂ’）は、この段
階における半導体装置の断面を示す。
て、メモリセル部のシリコン酸化膜１３をウェットエッ
チング法を用いて選択的に除去し、続いてフォトレジス
ト１４を除去する。図１８（ｂ）、（ｂ’）は、この段
階における半導体装置の断面を示す。
【００２４】さらに、熱酸化法を用いて、厚さ１０ｎｍ
のシリコン酸化膜２を形成する。この際、周辺回路部に
あらかじめ形成されていたシリコン酸化膜１３の膜厚は
増加する。図１８（ｃ）、（ｃ’）は、この段階におけ
る半導体装置の断面を示す。シリコン酸化膜２はメモリ
セル部のトンネル酸化膜となり、シリコン酸化膜１３は
周辺回路トランジスタのゲート酸化膜となる。
のシリコン酸化膜２を形成する。この際、周辺回路部に
あらかじめ形成されていたシリコン酸化膜１３の膜厚は
増加する。図１８（ｃ）、（ｃ’）は、この段階におけ
る半導体装置の断面を示す。シリコン酸化膜２はメモリ
セル部のトンネル酸化膜となり、シリコン酸化膜１３は
周辺回路トランジスタのゲート酸化膜となる。
【００２５】続いて、ＬＰＣＶＤ法を用いて、酸化膜
２、１３上に不純物としてリンが添加された厚さ２００
ｎｍの多結晶シリコン膜３を形成する。多結晶シリコン
膜３は、フローティングゲートとなる。
２、１３上に不純物としてリンが添加された厚さ２００
ｎｍの多結晶シリコン膜３を形成する。多結晶シリコン
膜３は、フローティングゲートとなる。
【００２６】次に、フローティングゲート３上に、ＬＰ
ＣＶＤ法を用いて、シリコン酸化膜４、シリコン窒化膜
５及びシリコン酸化膜６よりなるＯＮＯ膜７を形成す
る。さらに、ＯＮＯ膜７上にフォトレジスト１５を塗布
し、写真蝕刻法を用いて周辺回路トランジスタ部のレジ
スト１５を除去する。図１８（ｄ）、（ｄ’）は、この
段階における半導体装置の断面を示す。
ＣＶＤ法を用いて、シリコン酸化膜４、シリコン窒化膜
５及びシリコン酸化膜６よりなるＯＮＯ膜７を形成す
る。さらに、ＯＮＯ膜７上にフォトレジスト１５を塗布
し、写真蝕刻法を用いて周辺回路トランジスタ部のレジ
スト１５を除去する。図１８（ｄ）、（ｄ’）は、この
段階における半導体装置の断面を示す。
【００２７】その後、フォトレジスト１５をマスクに、
周辺回路トランジスタ部のＯＮＯ膜７を、ＲＩＥ法を用
いて選択的に除去する。続いて、フォトレジスト１５を
除去する。図１８（ｅ）、（ｅ’）は、この段階におけ
る半導体装置の断面を示す。
周辺回路トランジスタ部のＯＮＯ膜７を、ＲＩＥ法を用
いて選択的に除去する。続いて、フォトレジスト１５を
除去する。図１８（ｅ）、（ｅ’）は、この段階におけ
る半導体装置の断面を示す。
【００２８】次に、全面に、ＬＰＣＶＤ法を用いて不純
物としてリンを含んだ厚さ３００ｎｍの多結晶シリコン
膜８を形成する。メモリセル部では、多結晶シリコン膜
８は、ＯＮＯ膜７上に形成され、コントロールゲートと
して働く。周辺回路トランジスタ部では、多結晶シリコ
ン膜８は、多結晶シリコン膜３上に形成され、多結晶シ
リコン膜３、８は、ＭＯＳトランジスタのゲート電極と
なる。
物としてリンを含んだ厚さ３００ｎｍの多結晶シリコン
膜８を形成する。メモリセル部では、多結晶シリコン膜
８は、ＯＮＯ膜７上に形成され、コントロールゲートと
して働く。周辺回路トランジスタ部では、多結晶シリコ
ン膜８は、多結晶シリコン膜３上に形成され、多結晶シ
リコン膜３、８は、ＭＯＳトランジスタのゲート電極と
なる。
【００２９】さらに、多結晶シリコン膜８上にフォトレ
ジスト１６を塗布し、写真蝕刻法を用いて、メモリセル
部及び周辺回路トランジスタ部のフォトレジスト１６を
所望のパターンに加工する。図１９（ａ）、（ａ’）
は、この段階における半導体装置の断面を示す。
ジスト１６を塗布し、写真蝕刻法を用いて、メモリセル
部及び周辺回路トランジスタ部のフォトレジスト１６を
所望のパターンに加工する。図１９（ａ）、（ａ’）
は、この段階における半導体装置の断面を示す。
【００３０】続いて、フォトレジスト１６をマスクにし
て、ＲＩＥ法により多結晶シリコン膜８をエッチングす
る。このＲＩＥにおいて、シリコンはエッチングするが
シリコン酸化膜およびシリコン窒化膜はエッチングしな
いエッチング選択性を有するガス系を用いる。このエッ
チングの際、メモリセル部ではＯＮＯ膜７がエッチング
ストッパーとなる。図１９（ｂ）は、この段階における
メモリセル部の断面を示す。一方、周辺回路トランジス
タ部では、ＯＮＯ膜が存在しないので多結晶シリコン膜
３もエッチングされ、シリコン酸化膜１３がエッチング
ストッパーとなる。図１９（ｂ’）は、この段階におけ
る周辺回路トランジスタ部の断面を示す。
て、ＲＩＥ法により多結晶シリコン膜８をエッチングす
る。このＲＩＥにおいて、シリコンはエッチングするが
シリコン酸化膜およびシリコン窒化膜はエッチングしな
いエッチング選択性を有するガス系を用いる。このエッ
チングの際、メモリセル部ではＯＮＯ膜７がエッチング
ストッパーとなる。図１９（ｂ）は、この段階における
メモリセル部の断面を示す。一方、周辺回路トランジス
タ部では、ＯＮＯ膜が存在しないので多結晶シリコン膜
３もエッチングされ、シリコン酸化膜１３がエッチング
ストッパーとなる。図１９（ｂ’）は、この段階におけ
る周辺回路トランジスタ部の断面を示す。
【００３１】さらに、シリコン窒化膜とシリコン酸化膜
はエッチングするがシリコンはエッチングしないエッチ
ング選択性を有するガス系を用いてＲＩＥ法によりエッ
チングすることで、メモリセル部のＯＮＯ膜７をエッチ
ングする。図１９（ｃ）は、この段階におけるメモリセ
ル部の断面を示す。
はエッチングするがシリコンはエッチングしないエッチ
ング選択性を有するガス系を用いてＲＩＥ法によりエッ
チングすることで、メモリセル部のＯＮＯ膜７をエッチ
ングする。図１９（ｃ）は、この段階におけるメモリセ
ル部の断面を示す。
【００３２】このエッチングの際、周辺回路トランジス
タ部では酸化膜１３が露出されているため、酸化膜１３
がエッチングされ、シリコン基板１が剥き出しとなる。
図１９（ｃ’）は、この段階における周辺回路トランジ
スタ部の断面を示す。
タ部では酸化膜１３が露出されているため、酸化膜１３
がエッチングされ、シリコン基板１が剥き出しとなる。
図１９（ｃ’）は、この段階における周辺回路トランジ
スタ部の断面を示す。
【００３３】その後、シリコンはエッチングするがシリ
コン酸化膜はエッチングしないエッチング選択性をもつ
ガス系を用いてＲＩＥ法により、多結晶シリコン膜３を
選択的に垂直方向にエッチングする。メモリセル部で
は、シリコン酸化膜２がエッチングストッパーとなる。
図２０（ａ）は、この段階におけるメモリセル部の断面
を示す。
コン酸化膜はエッチングしないエッチング選択性をもつ
ガス系を用いてＲＩＥ法により、多結晶シリコン膜３を
選択的に垂直方向にエッチングする。メモリセル部で
は、シリコン酸化膜２がエッチングストッパーとなる。
図２０（ａ）は、この段階におけるメモリセル部の断面
を示す。
【００３４】このエッチングの際、周辺回路トランジス
タ部ではシリコン基板１が露出されているため、シリコ
ン基板１がエッチングされてしまう。図２０（ａ’）
は、この段階における周辺回路トランジスタ部の断面を
示す。
タ部ではシリコン基板１が露出されているため、シリコ
ン基板１がエッチングされてしまう。図２０（ａ’）
は、この段階における周辺回路トランジスタ部の断面を
示す。
【００３５】その後、フォトレジスト１６を除去する。
図２０（ｃ）、（ｃ’）は、この段階における半導体装
置の断面を示す。このようにメモリセル部と周辺回路ト
ランジスタ部のゲート電極を一括して形成すると、周辺
回路トランジスタ部ではゲート電極の脇のシリコン基板
がエッチングされ、周辺回路のトランジスタがトランジ
スタとして正常に動作しなくなる。そのため、従来は、
メモリセル部と周辺回路トランジスタ部のゲート電極の
加工を別々に行わなければならなかった。
図２０（ｃ）、（ｃ’）は、この段階における半導体装
置の断面を示す。このようにメモリセル部と周辺回路ト
ランジスタ部のゲート電極を一括して形成すると、周辺
回路トランジスタ部ではゲート電極の脇のシリコン基板
がエッチングされ、周辺回路のトランジスタがトランジ
スタとして正常に動作しなくなる。そのため、従来は、
メモリセル部と周辺回路トランジスタ部のゲート電極の
加工を別々に行わなければならなかった。
【００３６】また、シリコン窒化膜は酸化されにくいた
め、後酸化によるインターポリ絶縁膜の劣化を防ぐた
め、インターポリ絶縁膜をシリコン窒化膜のみで形成す
ることも考えられる。
め、後酸化によるインターポリ絶縁膜の劣化を防ぐた
め、インターポリ絶縁膜をシリコン窒化膜のみで形成す
ることも考えられる。
【００３７】しかし、ＬＰＣＶＤ法で作成されたシリコ
ン窒化膜はリーク電流が多く、そのままではインターポ
リ絶縁膜として使用することは問題がある。本発明は、
上記課題に鑑みてなされたもので、後酸化の際にインタ
ーポリ絶縁膜の膜厚が増えず、しかもその膜厚がばらつ
かないようにして、より薄いインターポリ絶縁膜を形成
できるようにし、メモリセル及び周辺回路ＭＯＳトラン
ジスタの性能を向上させ、歩留りや信頼性を改善させる
ことを目的とする。また、メモリセル部と周辺回路部の
ゲート電極を同時に加工して、工程数を削減し、コスト
を削減することを目的とする。
ン窒化膜はリーク電流が多く、そのままではインターポ
リ絶縁膜として使用することは問題がある。本発明は、
上記課題に鑑みてなされたもので、後酸化の際にインタ
ーポリ絶縁膜の膜厚が増えず、しかもその膜厚がばらつ
かないようにして、より薄いインターポリ絶縁膜を形成
できるようにし、メモリセル及び周辺回路ＭＯＳトラン
ジスタの性能を向上させ、歩留りや信頼性を改善させる
ことを目的とする。また、メモリセル部と周辺回路部の
ゲート電極を同時に加工して、工程数を削減し、コスト
を削減することを目的とする。
【００３８】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、半導体基板上に形成された第
１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され
た第１のゲート電極と、第１のゲート電極上に形成され
た第２の絶縁膜と、第２の絶縁膜上に形成された第２の
ゲート電極とを具備し、第１のゲート電極と第２のゲー
ト絶縁膜間及び第２のゲート絶縁膜と第２のゲート電極
間の少なくとも一方に、窒素と不純物が添加されたシリ
コン膜が形成されている。
上記課題を解決するため、半導体基板上に形成された第
１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され
た第１のゲート電極と、第１のゲート電極上に形成され
た第２の絶縁膜と、第２の絶縁膜上に形成された第２の
ゲート電極とを具備し、第１のゲート電極と第２のゲー
ト絶縁膜間及び第２のゲート絶縁膜と第２のゲート電極
間の少なくとも一方に、窒素と不純物が添加されたシリ
コン膜が形成されている。
【００３９】また、本発明の半導体装置の製造方法は、
上記課題を解決するため、半導体基板上に第１のゲート
絶縁膜を形成する工程と、第１のゲート絶縁膜上に第１
のゲート電極を形成する工程と、第１のゲート電極上に
第１の窒素と不純物が添加されたシリコン膜を形成する
工程と、第１の窒素と不純物が添加されたシリコン膜上
に第２のゲート絶縁膜を形成する工程と、第２のゲート
絶縁膜上に第２の窒素と不純物が添加されたシリコン膜
を形成する工程と、第２の窒素と不純物が添加されたシ
リコン膜上に第２のゲート電極を形成する工程とを具備
する。
上記課題を解決するため、半導体基板上に第１のゲート
絶縁膜を形成する工程と、第１のゲート絶縁膜上に第１
のゲート電極を形成する工程と、第１のゲート電極上に
第１の窒素と不純物が添加されたシリコン膜を形成する
工程と、第１の窒素と不純物が添加されたシリコン膜上
に第２のゲート絶縁膜を形成する工程と、第２のゲート
絶縁膜上に第２の窒素と不純物が添加されたシリコン膜
を形成する工程と、第２の窒素と不純物が添加されたシ
リコン膜上に第２のゲート電極を形成する工程とを具備
する。
【００４０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１ないし図３は、本発明
の第１の実施例を示す。本実施例は、フラッシュＥＥＰ
ＲＯＭのメモリセルのＯＮＯ膜の上下に、窒素を添加し
た多結晶シリコン膜を設けたものである。
施の形態を詳細に説明する。図１ないし図３は、本発明
の第１の実施例を示す。本実施例は、フラッシュＥＥＰ
ＲＯＭのメモリセルのＯＮＯ膜の上下に、窒素を添加し
た多結晶シリコン膜を設けたものである。
【００４１】まず、Ｐ型シリコン基板１上に、選択酸化
法を用いて素子分離のための図示せぬフィールド酸化膜
を形成する。図２（ａ）は、この段階における半導体装
置の断面を示す。
法を用いて素子分離のための図示せぬフィールド酸化膜
を形成する。図２（ａ）は、この段階における半導体装
置の断面を示す。
【００４２】次に、熱酸化法を用いて、トンネル酸化膜
となる厚さ１０ｎｍのシリコン酸化膜２を形成する。図
２（ｂ）は、この段階における半導体装置の断面を示
す。その後、シリコン酸化膜２上に、モノシラン（Ｓｉ
Ｈ4 ）やジシラン（Ｓｉ2Ｈ6 ）等のシラン系のガスと
フォスフィン（ＰＨ3 ）を使用したＬＰＣＶＤ法を用い
て、不純物としてリンが添加された厚さ２００ｎｍの多
結晶シリコン膜３を形成する。続いて、膜の形成を中断
することなく、同一のＬＰＣＶＤ装置において上述のガ
スにさらにＮＨ3 ガスを添加して、リンおよび窒素が添
加された例えば膜厚が３０ｎｍの多結晶シリコン膜２０
を形成する。図２（ｃ）は、この段階における半導体装
置の断面を示す。フローティングゲートは、多結晶シリ
コン膜３、２０とにより構成される。
となる厚さ１０ｎｍのシリコン酸化膜２を形成する。図
２（ｂ）は、この段階における半導体装置の断面を示
す。その後、シリコン酸化膜２上に、モノシラン（Ｓｉ
Ｈ4 ）やジシラン（Ｓｉ2Ｈ6 ）等のシラン系のガスと
フォスフィン（ＰＨ3 ）を使用したＬＰＣＶＤ法を用い
て、不純物としてリンが添加された厚さ２００ｎｍの多
結晶シリコン膜３を形成する。続いて、膜の形成を中断
することなく、同一のＬＰＣＶＤ装置において上述のガ
スにさらにＮＨ3 ガスを添加して、リンおよび窒素が添
加された例えば膜厚が３０ｎｍの多結晶シリコン膜２０
を形成する。図２（ｃ）は、この段階における半導体装
置の断面を示す。フローティングゲートは、多結晶シリ
コン膜３、２０とにより構成される。
【００４３】この窒素とリンがドープされた多結晶シリ
コン膜２０は、導電性を有し、かつ酸化されにくいとい
う特徴を有する。そのため、窒素は例えば１Ｅ２１ない
し５Ｅ２１ａｔｏｍ／ｃｍ3 程度にドープされ、例えば
リンは１Ｅ２０ないし１Ｅ２１ａｔｏｍ／ｃｍ3 程度に
ドープされている。
コン膜２０は、導電性を有し、かつ酸化されにくいとい
う特徴を有する。そのため、窒素は例えば１Ｅ２１ない
し５Ｅ２１ａｔｏｍ／ｃｍ3 程度にドープされ、例えば
リンは１Ｅ２０ないし１Ｅ２１ａｔｏｍ／ｃｍ3 程度に
ドープされている。
【００４４】続いて、多結晶シリコン膜２０上に、ＬＰ
ＣＶＤ法を用いて、各々の膜厚が６ｎｍであるシリコン
酸化４、シリコン窒化膜５およびシリコン酸化膜６を形
成し、ＯＮＯ膜７を形成する。図２（ｄ）は、この段階
における半導体装置の断面を示す。
ＣＶＤ法を用いて、各々の膜厚が６ｎｍであるシリコン
酸化４、シリコン窒化膜５およびシリコン酸化膜６を形
成し、ＯＮＯ膜７を形成する。図２（ｄ）は、この段階
における半導体装置の断面を示す。
【００４５】次に、ＯＮＯ膜７上に、ＬＰＣＶＤ法を用
いて、不純物としてリン及び窒素が添加された例えば膜
厚が３０ｎｍの多結晶シリコン膜２１を形成する。続い
て膜の形成を中断することなく、不純物としてリンが添
加された例えば膜厚が２００ｎｍの多結晶シリコン膜８
を形成する。図２（ｅ）は、この段階における半導体装
置の断面を示す。コントロールゲートは、多結晶シリコ
ン膜８、２１とにより構成される。
いて、不純物としてリン及び窒素が添加された例えば膜
厚が３０ｎｍの多結晶シリコン膜２１を形成する。続い
て膜の形成を中断することなく、不純物としてリンが添
加された例えば膜厚が２００ｎｍの多結晶シリコン膜８
を形成する。図２（ｅ）は、この段階における半導体装
置の断面を示す。コントロールゲートは、多結晶シリコ
ン膜８、２１とにより構成される。
【００４６】この窒素とリンが添加された多結晶シリコ
ン膜２１は、導電性を有し、かつ酸化されにくい膜であ
る必要がある。そのため、この多結晶シリコン膜２１に
おける窒素濃度とリン濃度は、上述の多結晶シリコン膜
２０における濃度と同様の範囲に設定される。
ン膜２１は、導電性を有し、かつ酸化されにくい膜であ
る必要がある。そのため、この多結晶シリコン膜２１に
おける窒素濃度とリン濃度は、上述の多結晶シリコン膜
２０における濃度と同様の範囲に設定される。
【００４７】さらに、多結晶シリコン膜８上にフォトレ
ジスト９を塗布し、写真蝕刻法を用いて所望のパターン
に加工する。図３（ａ）は、この段階における半導体装
置の断面を示す。
ジスト９を塗布し、写真蝕刻法を用いて所望のパターン
に加工する。図３（ａ）は、この段階における半導体装
置の断面を示す。
【００４８】続いて、フォトレジスト９をマスクにし
て、ＲＩＥ法によって、コントロールゲートである多結
晶シリコン膜８、２１、ＯＮＯ膜７、フローティングゲ
ートである多結晶シリコン膜２０、３を順次垂直方向に
エッチングする。多結晶シリコン膜３のエッチングの
際、シリコン酸化膜２がエッチングストッパーとなる。
図３（ｂ）は、この段階における半導体装置の断面を示
す。
て、ＲＩＥ法によって、コントロールゲートである多結
晶シリコン膜８、２１、ＯＮＯ膜７、フローティングゲ
ートである多結晶シリコン膜２０、３を順次垂直方向に
エッチングする。多結晶シリコン膜３のエッチングの
際、シリコン酸化膜２がエッチングストッパーとなる。
図３（ｂ）は、この段階における半導体装置の断面を示
す。
【００４９】その後、フォトレジスト９を除去する。図
３（ｃ）は、この段階における半導体装置の断面を示
す。次いで、熱酸化法を用いて、後酸化膜であるシリコ
ン酸化膜１０を形成する。図１（ａ）はこの段階におけ
る半導体装置の断面を示し、図１（ｂ）はインターポリ
絶縁膜のゲート端の形状を示す。
３（ｃ）は、この段階における半導体装置の断面を示
す。次いで、熱酸化法を用いて、後酸化膜であるシリコ
ン酸化膜１０を形成する。図１（ａ）はこの段階におけ
る半導体装置の断面を示し、図１（ｂ）はインターポリ
絶縁膜のゲート端の形状を示す。
【００５０】その後、不純物をイオン注入して図示せぬ
ソース・ドレイン領域を形成し、図示せぬ絶縁膜を堆積
し、開口を形成し、図示せぬ配線を形成する。こうし
て、ＥＥＰＲＯＭのメモリセル部分が形成される。
ソース・ドレイン領域を形成し、図示せぬ絶縁膜を堆積
し、開口を形成し、図示せぬ配線を形成する。こうし
て、ＥＥＰＲＯＭのメモリセル部分が形成される。
【００５１】本実施例において、窒素を含んだ多結晶シ
リコン膜２０、２１の酸化速度は遅い。図４は、窒素が
ドープされた多結晶シリコン膜とドープされていない多
結晶シリコン膜の酸化速度を示す。図４のデータから窒
素を含んだ多結晶シリコン膜の酸化速度が遅くなること
がわかる。よって、後酸化時に多結晶シリコン膜２０、
２１においてＯＮＯ膜７の上下に酸化膜が成長すること
が抑制され、従来よりもインターポリ絶縁膜７のゲート
端での膜厚を薄くすることができる。また、窒素がドー
プされた多結晶シリコン膜２０、２１は導電体であるた
め、フローティングゲートとコントロールゲート間の容
量が低下することはない。
リコン膜２０、２１の酸化速度は遅い。図４は、窒素が
ドープされた多結晶シリコン膜とドープされていない多
結晶シリコン膜の酸化速度を示す。図４のデータから窒
素を含んだ多結晶シリコン膜の酸化速度が遅くなること
がわかる。よって、後酸化時に多結晶シリコン膜２０、
２１においてＯＮＯ膜７の上下に酸化膜が成長すること
が抑制され、従来よりもインターポリ絶縁膜７のゲート
端での膜厚を薄くすることができる。また、窒素がドー
プされた多結晶シリコン膜２０、２１は導電体であるた
め、フローティングゲートとコントロールゲート間の容
量が低下することはない。
【００５２】また、コントロールゲート及びフローティ
ングゲートでのグレイン粒の成長が抑制され、ゲート電
極の形状が変化してＯＮＯ膜が劣化することを防止する
ことができる。
ングゲートでのグレイン粒の成長が抑制され、ゲート電
極の形状が変化してＯＮＯ膜が劣化することを防止する
ことができる。
【００５３】本実施例では、窒素を含んだ多結晶シリコ
ン膜２０、２１はＬＰＣＶＤ法により形成されるが、そ
れに限るものではなく、窒素をイオン注入技術を用いて
多結晶シリコン中に注入したり、多結晶シリコン膜をア
ンモニア雰囲気で熱処理することで形成してもよい。
ン膜２０、２１はＬＰＣＶＤ法により形成されるが、そ
れに限るものではなく、窒素をイオン注入技術を用いて
多結晶シリコン中に注入したり、多結晶シリコン膜をア
ンモニア雰囲気で熱処理することで形成してもよい。
【００５４】さらに、本実施例では、インターポリ絶縁
膜７としてＯＮＯ膜が用いられるが、それに限られるも
のではなく、インターポリ絶縁膜７がシリコン酸化膜の
み又はシリコン窒化膜のみで構成される場合、あるいは
シリコン酸化膜とシリコン窒化膜よりなる２層以上の積
層構造の絶縁膜で構成される場合でも同様の効果が得ら
れる。
膜７としてＯＮＯ膜が用いられるが、それに限られるも
のではなく、インターポリ絶縁膜７がシリコン酸化膜の
み又はシリコン窒化膜のみで構成される場合、あるいは
シリコン酸化膜とシリコン窒化膜よりなる２層以上の積
層構造の絶縁膜で構成される場合でも同様の効果が得ら
れる。
【００５５】また、本実施例では、インターポリ絶縁膜
がフローティングゲートと接する面とコントロールゲー
トと接する面にそれぞれ窒素を含んだ多結晶シリコン膜
２０、２１を形成しているが、これに限るものではな
く、少なくともどちらか一方の面に窒素を含んだ多結晶
シリコン膜を形成すれば、少なくともその面に関しては
本実施例と同様の効果を得ることができる。
がフローティングゲートと接する面とコントロールゲー
トと接する面にそれぞれ窒素を含んだ多結晶シリコン膜
２０、２１を形成しているが、これに限るものではな
く、少なくともどちらか一方の面に窒素を含んだ多結晶
シリコン膜を形成すれば、少なくともその面に関しては
本実施例と同様の効果を得ることができる。
【００５６】また、本実施例では、多結晶シリコン膜に
窒素を添加しているが、ＬＰＣＶＤ法における堆積温度
を下げて多結晶シリコン膜ではなく非晶質シリコン膜を
形成し、その非晶質シリコン膜に窒素を添加しても同様
の効果を得ることができる。
窒素を添加しているが、ＬＰＣＶＤ法における堆積温度
を下げて多結晶シリコン膜ではなく非晶質シリコン膜を
形成し、その非晶質シリコン膜に窒素を添加しても同様
の効果を得ることができる。
【００５７】図５ないし図７は、本発明の第２の実施例
を示す。本実施例は、インターポリ絶縁膜をシリコン窒
化膜のみで構成したものである。まず、Ｐ型シリコン基
板１上に、選択酸化法を用いて素子分離のため図示せぬ
フィールド酸化膜を形成する。図５（ａ）は、この段階
における半導体装置の断面を示す。
を示す。本実施例は、インターポリ絶縁膜をシリコン窒
化膜のみで構成したものである。まず、Ｐ型シリコン基
板１上に、選択酸化法を用いて素子分離のため図示せぬ
フィールド酸化膜を形成する。図５（ａ）は、この段階
における半導体装置の断面を示す。
【００５８】次に、熱酸化法を用いて、厚さ１０ｎｍの
シリコン酸化膜２を形成する。この酸化膜２は、トンネ
ル酸化膜となる。図５（ｂ）は、この段階における半導
体装置の断面を示す。
シリコン酸化膜２を形成する。この酸化膜２は、トンネ
ル酸化膜となる。図５（ｂ）は、この段階における半導
体装置の断面を示す。
【００５９】さらに、ＬＰＣＶＤ法を用いて、リンが添
加された例えば厚さ２００ｎｍの多結晶シリコン膜３を
形成する。この多結晶シリコン膜３は、フローティング
ゲートとなる。図５（ｃ）は、この段階における半導体
装置の断面を示す。
加された例えば厚さ２００ｎｍの多結晶シリコン膜３を
形成する。この多結晶シリコン膜３は、フローティング
ゲートとなる。図５（ｃ）は、この段階における半導体
装置の断面を示す。
【００６０】その後、ＬＰＣＶＤ装置内でＮＨ3 雰囲気
で熱処理を行うことで、多結晶シリコン膜３上の自然酸
化膜及び多結晶シリコン膜３の表面を窒化し、窒化膜２
２を形成する。図５（ｄ）は、この段階における半導体
装置の断面を示す。この窒素とリンとシリコンよりなる
膜２２は、酸化されにくくかつ導電性を有する膜であ
り、窒素濃度は例えば１Ｅ２１ないし５Ｅ２１ａｔｏｍ
／ｃｍ3 の範囲に設定され、リン濃度は例えば１Ｅ２０
ないし１Ｅ２１ａｔｏｍ／ｃｍ3 程の範囲に設定され
る。
で熱処理を行うことで、多結晶シリコン膜３上の自然酸
化膜及び多結晶シリコン膜３の表面を窒化し、窒化膜２
２を形成する。図５（ｄ）は、この段階における半導体
装置の断面を示す。この窒素とリンとシリコンよりなる
膜２２は、酸化されにくくかつ導電性を有する膜であ
り、窒素濃度は例えば１Ｅ２１ないし５Ｅ２１ａｔｏｍ
／ｃｍ3 の範囲に設定され、リン濃度は例えば１Ｅ２０
ないし１Ｅ２１ａｔｏｍ／ｃｍ3 程の範囲に設定され
る。
【００６１】続いて、連続的に、例えばＮＨ3 とジクロ
ルシラン（ＳｉＨ2 Ｃｌ2 ）を用いてＬＰＣＶＤ法によ
りシリコン窒化膜２３を形成する。図５（ｅ）は、この
段階における半導体装置の断面を示す。シリコン窒化膜
２３は、インターポリ絶縁膜となる。
ルシラン（ＳｉＨ2 Ｃｌ2 ）を用いてＬＰＣＶＤ法によ
りシリコン窒化膜２３を形成する。図５（ｅ）は、この
段階における半導体装置の断面を示す。シリコン窒化膜
２３は、インターポリ絶縁膜となる。
【００６２】次に、シリコン窒化膜２３上に、ＬＰＣＶ
Ｄ法を用いて、リンが添加された例えば厚さ２００ｎｍ
の多結晶シリコン膜８を形成する。この多結晶シリコン
膜８は、コントロールゲートとなる。
Ｄ法を用いて、リンが添加された例えば厚さ２００ｎｍ
の多結晶シリコン膜８を形成する。この多結晶シリコン
膜８は、コントロールゲートとなる。
【００６３】さらに、コントロールゲート８上にフォト
レジスト９を塗布し、写真蝕刻法を用いて所望のパター
ンに加工する。図６（ａ）は、この段階における半導体
装置の断面を示す。
レジスト９を塗布し、写真蝕刻法を用いて所望のパター
ンに加工する。図６（ａ）は、この段階における半導体
装置の断面を示す。
【００６４】続いて、フォトレジスト９をマスクにし
て、ＲＩＥ法を用いて、コントロールゲート８、シリコ
ン窒化膜２３、２２、フローティングゲート３を順次垂
直方向にエッチングする。多結晶シリコン膜３をエッチ
ングする際、シリコン酸化膜２がエッチングストッパー
となる。図６（ｂ）は、この段階における半導体装置の
断面を示す。
て、ＲＩＥ法を用いて、コントロールゲート８、シリコ
ン窒化膜２３、２２、フローティングゲート３を順次垂
直方向にエッチングする。多結晶シリコン膜３をエッチ
ングする際、シリコン酸化膜２がエッチングストッパー
となる。図６（ｂ）は、この段階における半導体装置の
断面を示す。
【００６５】次に、フォトレジスト９を除去する。図６
（ｃ）は、この段階における半導体装置の断面を示す。
その後、熱酸化法を用いて、後酸化膜であるシリコン酸
化膜１０を形成する。図７（ａ）は、この段階における
半導体装置の断面を示し、図７（ｂ）はインターポリ絶
縁膜のゲート端の形状を示す。
（ｃ）は、この段階における半導体装置の断面を示す。
その後、熱酸化法を用いて、後酸化膜であるシリコン酸
化膜１０を形成する。図７（ａ）は、この段階における
半導体装置の断面を示し、図７（ｂ）はインターポリ絶
縁膜のゲート端の形状を示す。
【００６６】その後、不純物をイオン注入して図示せぬ
ソース・ドレイン領域を形成し、図示せぬ絶縁膜を堆積
し、開口を形成し、図示せぬ配線を形成する。こうし
て、ＥＥＰＲＯＭのメモリセル部分が形成される。
ソース・ドレイン領域を形成し、図示せぬ絶縁膜を堆積
し、開口を形成し、図示せぬ配線を形成する。こうし
て、ＥＥＰＲＯＭのメモリセル部分が形成される。
【００６７】このように、本実施例では、シリコン窒化
膜のみでインターポリ絶縁膜を構成している。シリコン
窒化膜は酸素の拡散を防止し耐酸化性を有するので、後
酸化工程においてゲート端でのゲートバーズビークの発
生を抑制することができる。
膜のみでインターポリ絶縁膜を構成している。シリコン
窒化膜は酸素の拡散を防止し耐酸化性を有するので、後
酸化工程においてゲート端でのゲートバーズビークの発
生を抑制することができる。
【００６８】また、本実施例では、下地膜をアンモニア
雰囲気中で熱窒化させ、その窒化膜上にＬＰＣＶＤ法で
シリコン窒化膜を形成しているので、リーク電流を十分
に抑制することができる。図８は、ＬＰＣＶＤ法で形成
した従来のＳｉＮ膜におけるリーク電流と、下地膜をア
ンモニア雰囲気で熱窒化した上でＬＰＣＶＤ法により形
成したＳｉＮ膜におけるリーク電流を示す。いずれも５
ＭＶ／ｃｍの電界におけるリーク電流であり、ＳｉＮ膜
の面積は同一である。図８に示したように、熱処理する
ことによりリーク電流が１桁程度減少する。
雰囲気中で熱窒化させ、その窒化膜上にＬＰＣＶＤ法で
シリコン窒化膜を形成しているので、リーク電流を十分
に抑制することができる。図８は、ＬＰＣＶＤ法で形成
した従来のＳｉＮ膜におけるリーク電流と、下地膜をア
ンモニア雰囲気で熱窒化した上でＬＰＣＶＤ法により形
成したＳｉＮ膜におけるリーク電流を示す。いずれも５
ＭＶ／ｃｍの電界におけるリーク電流であり、ＳｉＮ膜
の面積は同一である。図８に示したように、熱処理する
ことによりリーク電流が１桁程度減少する。
【００６９】さらに、同一のＬＰＣＶＤ装置内で下地膜
表面の窒化処理工程とシリコン窒化膜を形成する工程と
を連続して行うことで、シリコン窒化膜の絶縁膜として
の信頼性を一層向上させることができる。なお、熱窒化
工程とシリコン窒化膜の形成工程とを同一の装置内で行
わなくても、例えばＲＴＰ装置内で下地膜を熱窒化させ
その後ＬＰＣＶＤ装置内でシリコン窒化膜を形成して
も、酸化抑制やリーク電流低減といった効果を得ること
ができる。
表面の窒化処理工程とシリコン窒化膜を形成する工程と
を連続して行うことで、シリコン窒化膜の絶縁膜として
の信頼性を一層向上させることができる。なお、熱窒化
工程とシリコン窒化膜の形成工程とを同一の装置内で行
わなくても、例えばＲＴＰ装置内で下地膜を熱窒化させ
その後ＬＰＣＶＤ装置内でシリコン窒化膜を形成して
も、酸化抑制やリーク電流低減といった効果を得ること
ができる。
【００７０】また、ＯＮＯ膜は３層構造であるので実効
膜厚を薄くしたり膜厚を制御することが困難であるのに
対し、本実施例ではインターポリ絶縁膜を窒化シリコン
膜のみの単層構造とすることで、薄膜化が容易になり、
膜厚の制御性を確保し、さらに工程を削減してコストを
低下させることができる。
膜厚を薄くしたり膜厚を制御することが困難であるのに
対し、本実施例ではインターポリ絶縁膜を窒化シリコン
膜のみの単層構造とすることで、薄膜化が容易になり、
膜厚の制御性を確保し、さらに工程を削減してコストを
低下させることができる。
【００７１】さらに、インターポリ絶縁膜を窒化シリコ
ン膜のみで構成することで、メモリセルと周辺回路トラ
ンジスタのゲート電極を一括して加工することができ
る。図９ないし図１１は、この効果を説明する図であ
る。図９（ａ）ないし（ｄ）、図１０（ａ）ないし
（ｄ）、図１１（ａ）（ｂ）はメモリセルの断面を示
し、図９（ａ’）ないし（ｄ’）、図１０（ａ’）ない
し（ｄ’）、図１１（ａ’）（ｂ’）は周辺回路ＭＯＳ
トランジスタの断面を示す。
ン膜のみで構成することで、メモリセルと周辺回路トラ
ンジスタのゲート電極を一括して加工することができ
る。図９ないし図１１は、この効果を説明する図であ
る。図９（ａ）ないし（ｄ）、図１０（ａ）ないし
（ｄ）、図１１（ａ）（ｂ）はメモリセルの断面を示
し、図９（ａ’）ないし（ｄ’）、図１０（ａ’）ない
し（ｄ’）、図１１（ａ’）（ｂ’）は周辺回路ＭＯＳ
トランジスタの断面を示す。
【００７２】まず、Ｐ型シリコン基板１上に、選択酸化
法を用いて素子分離のため図示せぬフィールド酸化膜を
形成する。次に、熱酸化法を用いて、シリコン基板１上
に厚さ２０ｎｍのシリコン酸化膜１３を形成する。その
後、シリコン酸化膜１３上にフォトレジスト１４を塗布
し、写真蝕刻法を用いてメモリセル部のフォトレジスト
１４を除去する。図９（ａ）、（ａ’）は、この段階に
おける半導体装置の断面を示す。
法を用いて素子分離のため図示せぬフィールド酸化膜を
形成する。次に、熱酸化法を用いて、シリコン基板１上
に厚さ２０ｎｍのシリコン酸化膜１３を形成する。その
後、シリコン酸化膜１３上にフォトレジスト１４を塗布
し、写真蝕刻法を用いてメモリセル部のフォトレジスト
１４を除去する。図９（ａ）、（ａ’）は、この段階に
おける半導体装置の断面を示す。
【００７３】その後、フォトレジスト１４をマスクにし
てメモリセル部のシリコン酸化膜１３をウェットエッチ
ング法を用いて選択的に除去する。続いて、フォトレジ
スト１４を除去する。図９（ｂ）、（ｂ’）は、この段
階における半導体装置の断面を示す。
てメモリセル部のシリコン酸化膜１３をウェットエッチ
ング法を用いて選択的に除去する。続いて、フォトレジ
スト１４を除去する。図９（ｂ）、（ｂ’）は、この段
階における半導体装置の断面を示す。
【００７４】さらに、熱酸化法を用いて、メモリセル部
のシリコン基板１上に厚さ１０ｎｍのシリコン酸化膜２
を形成する。この酸化により、周辺回路部のシリコン酸
化膜１３の膜厚は増加する。図９（ｃ）、（ｃ’）はこ
の段階における半導体装置の断面を示す。シリコン酸化
膜２はメモリセル部のトンネル酸化膜となり、シリコン
酸化膜１３は周辺回路トランジスタのゲート酸化膜とな
る。
のシリコン基板１上に厚さ１０ｎｍのシリコン酸化膜２
を形成する。この酸化により、周辺回路部のシリコン酸
化膜１３の膜厚は増加する。図９（ｃ）、（ｃ’）はこ
の段階における半導体装置の断面を示す。シリコン酸化
膜２はメモリセル部のトンネル酸化膜となり、シリコン
酸化膜１３は周辺回路トランジスタのゲート酸化膜とな
る。
【００７５】続いて、ＬＰＣＶＤ法を用いて、不純物と
してリンが添加された厚さ２００ｎｍの多結晶シリコン
膜３を形成する。多結晶シリコン膜３はフローティング
ゲートとなる。
してリンが添加された厚さ２００ｎｍの多結晶シリコン
膜３を形成する。多結晶シリコン膜３はフローティング
ゲートとなる。
【００７６】次に、ＮＨ3 雰囲気で熱処理を行い、多結
晶シリコン膜３の自然酸化膜及び多結晶シリコン膜３の
表面を窒化し、窒化膜層２２を形成する。続いて、ＬＰ
ＣＶＤ法を用いて窒化膜層２２の上にシリコン窒化膜２
３を形成し、インターポリ絶縁膜とする。
晶シリコン膜３の自然酸化膜及び多結晶シリコン膜３の
表面を窒化し、窒化膜層２２を形成する。続いて、ＬＰ
ＣＶＤ法を用いて窒化膜層２２の上にシリコン窒化膜２
３を形成し、インターポリ絶縁膜とする。
【００７７】その後、シリコン窒化膜２３上にフォトレ
ジスト２４を塗布し、写真蝕刻法を用いて周辺回路トラ
ンジスタ部のフォトレジスト２４を除去する。図９
（ｄ）、（ｄ’）は、この段階における半導体装置の断
面を示す。
ジスト２４を塗布し、写真蝕刻法を用いて周辺回路トラ
ンジスタ部のフォトレジスト２４を除去する。図９
（ｄ）、（ｄ’）は、この段階における半導体装置の断
面を示す。
【００７８】次いで、フォトレジスト２４をマスクにし
て周辺回路トランジスタ部の窒化膜２３、２２を、ＲＩ
Ｅによって除去する。その後、フォトレジスト２４を除
去する。図１０（ａ）、（ａ’）は、この段階における
半導体装置の断面を示す。
て周辺回路トランジスタ部の窒化膜２３、２２を、ＲＩ
Ｅによって除去する。その後、フォトレジスト２４を除
去する。図１０（ａ）、（ａ’）は、この段階における
半導体装置の断面を示す。
【００７９】次に、ＬＰＣＶＤ法を用いて、リンが添加
された厚さ３００ｎｍの多結晶シリコン膜８を形成す
る。メモリセル部では、多結晶シリコン膜８はシリコン
窒化膜２３上に形成され、コントロールゲートとして働
く。また、周辺回路トランジスタ部では、多結晶シリコ
ン膜８、３はＭＯＳトランジスタのゲート電極となる。
された厚さ３００ｎｍの多結晶シリコン膜８を形成す
る。メモリセル部では、多結晶シリコン膜８はシリコン
窒化膜２３上に形成され、コントロールゲートとして働
く。また、周辺回路トランジスタ部では、多結晶シリコ
ン膜８、３はＭＯＳトランジスタのゲート電極となる。
【００８０】さらに、多結晶シリコン膜８上にフォトレ
ジスト２５を塗布し、写真蝕刻法を用いて、メモリセル
部および周辺回路トランジスタ部のフォトレジスト２５
を所望のパターンに加工する。図１０（ｂ）、（ｂ’）
は、この段階における半導体装置の断面を示す。
ジスト２５を塗布し、写真蝕刻法を用いて、メモリセル
部および周辺回路トランジスタ部のフォトレジスト２５
を所望のパターンに加工する。図１０（ｂ）、（ｂ’）
は、この段階における半導体装置の断面を示す。
【００８１】続いて、フォトレジスト２５をマスクにし
て、ＲＩＥにより多結晶シリコン膜８をエッチングす
る。ＲＩＥのガスとして、シリコンはエッチングするが
シリコン酸化膜およびシリコン窒化膜はエッチングしな
いエッチング選択性を有するガス系を用いる。よって、
メモリセル部ではシリコン窒化膜２３がエッチングスト
ッパーとなる。しかし、周辺回路トランジスタ部では、
多結晶シリコン膜８、３がエッチングされ、シリコン酸
化膜１３がエッチングストッパーの役目を果たす。図１
０（ｃ）、（ｃ’）は、この段階における半導体装置の
断面を示す。
て、ＲＩＥにより多結晶シリコン膜８をエッチングす
る。ＲＩＥのガスとして、シリコンはエッチングするが
シリコン酸化膜およびシリコン窒化膜はエッチングしな
いエッチング選択性を有するガス系を用いる。よって、
メモリセル部ではシリコン窒化膜２３がエッチングスト
ッパーとなる。しかし、周辺回路トランジスタ部では、
多結晶シリコン膜８、３がエッチングされ、シリコン酸
化膜１３がエッチングストッパーの役目を果たす。図１
０（ｃ）、（ｃ’）は、この段階における半導体装置の
断面を示す。
【００８２】その後、シリコン窒化膜はエッチングする
がシリコン酸化膜はエッチングしないエッチング選択性
を有するガス系を用いて、ＲＩＥによって、シリコン窒
化膜２３、２２を垂直方向にエッチングする。周辺回路
トランジスタ部では、シリコン酸化膜１３が露出してい
るため、エッチングは進まない。図１０（ｄ）、
（ｄ’）は、この段階における半導体装置の断面を示
す。
がシリコン酸化膜はエッチングしないエッチング選択性
を有するガス系を用いて、ＲＩＥによって、シリコン窒
化膜２３、２２を垂直方向にエッチングする。周辺回路
トランジスタ部では、シリコン酸化膜１３が露出してい
るため、エッチングは進まない。図１０（ｄ）、
（ｄ’）は、この段階における半導体装置の断面を示
す。
【００８３】さらに、シリコンはエッチングするがシリ
コン酸化膜はエッチングしないエッチング選択性を持つ
ガス系を用いて、ＲＩＥによって、多結晶シリコン膜３
を垂直方向にエッチングする。このエッチングの際、周
辺回路トランジスタ部ではシリコン酸化膜１３が露出し
ているため、エッチングは進まない。メモリセル部で
は、シリコン酸化膜２がエッチングストッパーとなる。
図１１（ａ）、（ａ’）は、この段階における半導体装
置の断面を示す。
コン酸化膜はエッチングしないエッチング選択性を持つ
ガス系を用いて、ＲＩＥによって、多結晶シリコン膜３
を垂直方向にエッチングする。このエッチングの際、周
辺回路トランジスタ部ではシリコン酸化膜１３が露出し
ているため、エッチングは進まない。メモリセル部で
は、シリコン酸化膜２がエッチングストッパーとなる。
図１１（ａ）、（ａ’）は、この段階における半導体装
置の断面を示す。
【００８４】その後、フォトレジスト２５を除去する。
図１１（ｂ）、（ｂ’）は、この段階における半導体装
置の断面を示す。さらに、不純物をイオン注入して図示
せぬソース・ドレイン領域を形成し、図示せぬ絶縁膜を
堆積し、開口を形成し、図示せぬ配線を形成する。
図１１（ｂ）、（ｂ’）は、この段階における半導体装
置の断面を示す。さらに、不純物をイオン注入して図示
せぬソース・ドレイン領域を形成し、図示せぬ絶縁膜を
堆積し、開口を形成し、図示せぬ配線を形成する。
【００８５】このように、メモリセルのインターポリ絶
縁膜に用いる材料と周辺回路ＭＯＳトランジスタのゲー
ト絶縁膜に用いる材料とを異なるものにすることで、メ
モリセル部と周辺回路ＭＯＳトランジスタ部のゲート電
極を一括して加工できるようになり、従来よりも工程を
削減することができる。
縁膜に用いる材料と周辺回路ＭＯＳトランジスタのゲー
ト絶縁膜に用いる材料とを異なるものにすることで、メ
モリセル部と周辺回路ＭＯＳトランジスタ部のゲート電
極を一括して加工できるようになり、従来よりも工程を
削減することができる。
【００８６】図１２及び図１３は、本発明の第３の実施
例を示す。本実施例は、ゲート絶縁膜とゲート電極間に
窒素を添加した多結晶シリコン層を設けたものである。
まず、Ｐ型シリコン基板１上に、選択酸化法を用いて素
子分離のための図示せぬフィールド酸化膜を形成する。
図１２（ａ）は、この段階における半導体装置の断面を
示す。
例を示す。本実施例は、ゲート絶縁膜とゲート電極間に
窒素を添加した多結晶シリコン層を設けたものである。
まず、Ｐ型シリコン基板１上に、選択酸化法を用いて素
子分離のための図示せぬフィールド酸化膜を形成する。
図１２（ａ）は、この段階における半導体装置の断面を
示す。
【００８７】次に、熱酸化法を用いて、トンネル酸化膜
となる厚さ１０ｎｍのシリコン酸化膜３１を形成する。
図１２（ｂ）は、この段階における半導体装置の断面を
示す。
となる厚さ１０ｎｍのシリコン酸化膜３１を形成する。
図１２（ｂ）は、この段階における半導体装置の断面を
示す。
【００８８】その後、ＬＰＣＶＤ法を用いて不純物とし
てリン及び窒素が添加された厚さ３０ｎｍの多結晶シリ
コン膜３２を形成する。さらに膜の形成を中断すること
なく連続して、ＬＰＣＶＤ法により不純物としてリンが
添加された厚さが２００ｎｍの多結晶シリコン膜３３を
形成する。ゲート電極は、多結晶シリコン膜３２と多結
晶シリコン膜３３で構成される。図１２（ｃ）は、この
段階における半導体装置の断面を示す。この窒素とリン
がドープされた多結晶シリコン膜３３は、酸化されにく
くかつ導電性を有する膜であり、窒素濃度は例えば１Ｅ
２１ないし５Ｅ２１ａｔｏｍ／ｃｍ3 の範囲に設定さ
れ、リン濃度は例えば１Ｅ２０ないし１Ｅ２１ａｔｏｍ
／ｃｍ3 程の範囲に設定される。
てリン及び窒素が添加された厚さ３０ｎｍの多結晶シリ
コン膜３２を形成する。さらに膜の形成を中断すること
なく連続して、ＬＰＣＶＤ法により不純物としてリンが
添加された厚さが２００ｎｍの多結晶シリコン膜３３を
形成する。ゲート電極は、多結晶シリコン膜３２と多結
晶シリコン膜３３で構成される。図１２（ｃ）は、この
段階における半導体装置の断面を示す。この窒素とリン
がドープされた多結晶シリコン膜３３は、酸化されにく
くかつ導電性を有する膜であり、窒素濃度は例えば１Ｅ
２１ないし５Ｅ２１ａｔｏｍ／ｃｍ3 の範囲に設定さ
れ、リン濃度は例えば１Ｅ２０ないし１Ｅ２１ａｔｏｍ
／ｃｍ3 程の範囲に設定される。
【００８９】さらに、多結晶シリコン膜３３上にフォト
レジスト３４を塗布し、写真蝕刻法を用いてフォトレジ
スト３４を所望のパターンに加工する。図１２（ｄ）
は、この段階における半導体装置の断面を示す。
レジスト３４を塗布し、写真蝕刻法を用いてフォトレジ
スト３４を所望のパターンに加工する。図１２（ｄ）
は、この段階における半導体装置の断面を示す。
【００９０】続いて、フォトレジスト３４をマスクにし
て、ＲＩＥ法によりゲート電極である多結晶シリコン膜
３３、３２を垂直方向にエッチングする。多結晶シリコ
ン膜３２のエッチング時、シリコン酸化膜３１がエッチ
ングストッパとなる。図１３（ａ）は、この段階におけ
る半導体装置の断面を示す。
て、ＲＩＥ法によりゲート電極である多結晶シリコン膜
３３、３２を垂直方向にエッチングする。多結晶シリコ
ン膜３２のエッチング時、シリコン酸化膜３１がエッチ
ングストッパとなる。図１３（ａ）は、この段階におけ
る半導体装置の断面を示す。
【００９１】次に、フォトレジスト３４を除去する。図
１３（ｂ）は、この段階における半導体装置の断面を示
す。その後、熱酸化法を用いて後酸化膜であるシリコン
酸化膜３５を形成する。図１３（ｃ）は、この段階にお
ける半導体装置の断面を示す。
１３（ｂ）は、この段階における半導体装置の断面を示
す。その後、熱酸化法を用いて後酸化膜であるシリコン
酸化膜３５を形成する。図１３（ｃ）は、この段階にお
ける半導体装置の断面を示す。
【００９２】このようにしてトランジスタのゲート部分
を製造する。本実施例において、窒素及びリンを含んだ
多結晶シリコン膜３２の酸化速度は遅いため、後酸化工
程においてシリコン酸化膜３１のゲート端でシリコン酸
化膜の膜厚が増加することを抑制することができる。
を製造する。本実施例において、窒素及びリンを含んだ
多結晶シリコン膜３２の酸化速度は遅いため、後酸化工
程においてシリコン酸化膜３１のゲート端でシリコン酸
化膜の膜厚が増加することを抑制することができる。
【００９３】また、多結晶シリコン膜３２においてポリ
シリコンのグレインの成長が抑制されるため、シリコン
酸化膜３１の劣化を防止することができる。なお、本実
施例では、窒素を含んだ多結晶シリコン膜３２はＬＰＣ
ＶＤ法により形成されるが、それに限るものではなく、
窒素をイオン注入技術を用いて多結晶シリコン中に注入
したり、多結晶シリコン膜をアンモニア雰囲気で熱処理
することで形成してもよい。
シリコンのグレインの成長が抑制されるため、シリコン
酸化膜３１の劣化を防止することができる。なお、本実
施例では、窒素を含んだ多結晶シリコン膜３２はＬＰＣ
ＶＤ法により形成されるが、それに限るものではなく、
窒素をイオン注入技術を用いて多結晶シリコン中に注入
したり、多結晶シリコン膜をアンモニア雰囲気で熱処理
することで形成してもよい。
【００９４】また、本実施例では、多結晶シリコン膜に
窒素を添加しているが、ＬＰＣＶＤ法における堆積温度
を下げて多結晶シリコン膜ではなく非晶質シリコン膜を
形成し、その非晶質シリコン膜に窒素を添加しても同様
の効果を得ることができる。
窒素を添加しているが、ＬＰＣＶＤ法における堆積温度
を下げて多結晶シリコン膜ではなく非晶質シリコン膜を
形成し、その非晶質シリコン膜に窒素を添加しても同様
の効果を得ることができる。
【００９５】なお、第１の実施例ないし第３の実施例に
おいて、酸化抑制効果を有する窒素とシリコンからなる
膜には導電性を確保するためリンがドープされている
が、これに限るものではなく、砒素等がドープされてい
てもよい。砒素がドープされる場合、砒素の濃度は、例
えば１Ｅ２０ないし１Ｅ２１ａｔｏｍ／ｃｍ3 の範囲に
設定される。
おいて、酸化抑制効果を有する窒素とシリコンからなる
膜には導電性を確保するためリンがドープされている
が、これに限るものではなく、砒素等がドープされてい
てもよい。砒素がドープされる場合、砒素の濃度は、例
えば１Ｅ２０ないし１Ｅ２１ａｔｏｍ／ｃｍ3 の範囲に
設定される。
【００９６】
【発明の効果】以上説明したように、本発明によれば、
インターポリ絶縁膜やゲート絶縁膜の膜厚の増加を伴う
ことなく後酸化を行うことができるため、インターポリ
絶縁膜やゲート絶縁膜の薄膜化をより図ることができ、
メモリセルやＭＯＳトランジスタの性能を向上させ、歩
留りや信頼性が改善することができる。
インターポリ絶縁膜やゲート絶縁膜の膜厚の増加を伴う
ことなく後酸化を行うことができるため、インターポリ
絶縁膜やゲート絶縁膜の薄膜化をより図ることができ、
メモリセルやＭＯＳトランジスタの性能を向上させ、歩
留りや信頼性が改善することができる。
【００９７】また、本発明によれば、メモリセルのイン
ターポリ絶縁膜にＳｉＮ膜を用いてもそのリーク電流を
十分に抑制できるため、メモリセルのゲートと周辺回路
のＭＯＳトランジスタのゲートとを一括して加工するこ
とができ、工程を削減してコストを低下させることが可
能となる。
ターポリ絶縁膜にＳｉＮ膜を用いてもそのリーク電流を
十分に抑制できるため、メモリセルのゲートと周辺回路
のＭＯＳトランジスタのゲートとを一括して加工するこ
とができ、工程を削減してコストを低下させることが可
能となる。
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第１の実施例を示す図。
【図３】図２に続いて本発明の第１の実施例を示す図。
【図４】窒素ドープ多結晶シリコンの酸化速度を示す
図。
図。
【図５】本発明の第２の実施例を示す図。
【図６】図５に続いて本発明の第２の実施例を示す図。
【図７】図５に続いて本発明の第２の実施例を示す図。
【図８】下地膜の窒化処理によるシリコン窒化膜のリー
ク電流低減効果を示す図。
ク電流低減効果を示す図。
【図９】メモリセルのゲートと周辺回路トランジスタの
ゲートを一括加工する工程を示す図。
ゲートを一括加工する工程を示す図。
【図１０】図９に続いてメモリセルのゲートと周辺回路
トランジスタのゲートを一括加工する工程を示す図。
トランジスタのゲートを一括加工する工程を示す図。
【図１１】図１０に続いてメモリセルのゲートと周辺回
路トランジスタのゲートを一括加工する工程を示す図。
路トランジスタのゲートを一括加工する工程を示す図。
【図１２】本発明の第３の実施例を示す図。
【図１３】図１２に続いて本発明の第３の実施例を示す
図。
図。
【図１４】従来例を示す図。
【図１５】図１４に続いて従来例を示す図。
【図１６】図１５に続いて従来例を示す図。
【図１７】従来例における後酸化によるＯＮＯ膜の破壊
電圧の低下現象を示す図。
電圧の低下現象を示す図。
【図１８】従来例におけるメモリセルのゲートと周辺回
路トランジスタのゲートを一括加工する場合の問題点を
示す図。
路トランジスタのゲートを一括加工する場合の問題点を
示す図。
【図１９】図１８に続いて従来例におけるメモリセルの
ゲートと周辺回路トランジスタのゲートを一括加工する
場合の問題点を示す図。
ゲートと周辺回路トランジスタのゲートを一括加工する
場合の問題点を示す図。
【図２０】図１９に続いて従来例におけるメモリセルの
ゲートと周辺回路トランジスタのゲートを一括加工する
場合の問題点を示す図。
ゲートと周辺回路トランジスタのゲートを一括加工する
場合の問題点を示す図。
１…シリコン基板、 ２…ゲート絶縁膜、 ３、８、３３…リンが添加された多結晶シリコン膜、 ４、６…シリコン酸化膜、 ５…シリコン窒化膜、 ７…ＯＮＯ膜、 ９、１４、１５、１６、２４、２５、３４…フォトレジ
スト、 １０、３５…後酸化膜、 １３…周辺回路ＭＯＳトランジスタのゲート絶縁膜、 ２０、２１、２２、３２…窒素とリンが添加された多結
晶シリコン膜、 ２３…シリコン窒化膜、 ３１…ＭＯＳトランジスタのゲート絶縁膜。
スト、 １０、３５…後酸化膜、 １３…周辺回路ＭＯＳトランジスタのゲート絶縁膜、 ２０、２１、２２、３２…窒素とリンが添加された多結
晶シリコン膜、 ２３…シリコン窒化膜、 ３１…ＭＯＳトランジスタのゲート絶縁膜。
Claims (11)
- 【請求項１】 半導体基板上に形成された第１のゲート
絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
極と、 前記第１のゲート電極上に形成された第２の絶縁膜と、 前記第２の絶縁膜上に形成された第２のゲート電極とを
具備し、 前記第１のゲート電極と第２のゲート絶縁膜間及び前記
第２のゲート絶縁膜と前記第２のゲート電極間の少なく
とも一方に、窒素と不純物が添加されたシリコン膜が形
成されていることを特徴とする半導体装置。 - 【請求項２】 前記第２のゲート絶縁膜は、シリコン酸
化膜とシリコン窒化膜とシリコン酸化膜とよりなる３層
の積層膜、シリコン酸化膜の単層膜、シリコン窒化膜の
単層膜のいずれかであることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 半導体基板上に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜上に形成された窒素と不純物が添加さ
れたシリコン膜と、 前記窒素と不純物が添加されたシリコン膜上に形成され
たゲート電極とを具備することを特徴とする半導体装
置。 - 【請求項４】 前記窒素と不純物が添加されたシリコン
膜において、窒素濃度は１×１０21ｃｍ-3ないし５×１
０21ｃｍ-3であり、不純物濃度は１×１０20ｃｍ-3ない
し１×１０21ｃｍ-3であることを特徴とする請求項１、
３記載の半導体装置。 - 【請求項５】 前記不純物は、リンと砒素のいずれかで
あることを特徴とする請求項１、３、４記載の半導体装
置。 - 【請求項６】 半導体基板上に第１のゲート絶縁膜を形
成する工程と、 前記第１のゲート絶縁膜上に第１のゲート電極を形成す
る工程と、 前記第１のゲート電極上に第１の窒素と不純物が添加さ
れたシリコン膜を形成する工程と、 前記第１の窒素と不純物が添加されたシリコン膜上に第
２のゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上に第２の窒素と不純物が添加
されたシリコン膜を形成する工程と、 前記第２の窒素と不純物が添加されたシリコン膜上に第
２のゲート電極を形成する工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項７】 半導体基板上に第１のゲート絶縁膜を形
成する工程と、 前記第１のゲート絶縁膜上に第１のゲート電極を形成す
る工程と、 前記第１のゲート電極上に窒素と不純物が添加されたシ
リコン膜を形成する工程と、 前記窒素と不純物が添加されたシリコン膜上に第２のゲ
ート絶縁膜を形成する工程とを具備することを特徴とす
る半導体装置の製造方法。 - 【請求項８】 前記窒素と不純物が添加されたシリコン
膜は、減圧化学気相成長法を用いて形成されることを特
徴とする請求項６、７記載の半導体装置の製造方法。 - 【請求項９】 前記窒素と不純物が添加されたシリコン
膜は、多結晶シリコン膜にアンモニア雰囲気中で熱処理
を施すことで形成されることを特徴とする請求項６、７
記載の半導体装置の製造方法。 - 【請求項１０】 前記窒素と不純物が添加されたシリコ
ン膜は、多結晶シリコン膜にアンモニア雰囲気中で熱処
理を施すことで形成され、 前記第２のゲート絶縁膜は、シリコン窒化膜であり、減
圧化学気相成長法により形成されることを特徴とする請
求項７記載の半導体装置の製造方法。 - 【請求項１１】 前記窒素と不純物が添加されたシリコ
ン膜は、多結晶シリコン膜にイオン注入法を用いて窒素
を注入して形成されることを特徴とする請求項６、７記
載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187473A JPH1032313A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置とその製造方法 |
| US08/895,587 US5880498A (en) | 1996-07-17 | 1997-07-16 | Semiconductor device having a nitrogen doped polysilicon layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187473A JPH1032313A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032313A true JPH1032313A (ja) | 1998-02-03 |
Family
ID=16206702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8187473A Pending JPH1032313A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5880498A (ja) |
| JP (1) | JPH1032313A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7015539B2 (en) | 2004-01-05 | 2006-03-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory cell and method of manufacturing the same |
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| JP2000269362A (ja) | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
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| JP2001093996A (ja) * | 1999-09-27 | 2001-04-06 | Toshiba Corp | 半導体装置の製造方法 |
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| JP4764267B2 (ja) | 2006-06-27 | 2011-08-31 | 株式会社東芝 | 半導体装置およびその製造方法 |
| CN103972275B (zh) * | 2013-01-30 | 2017-08-04 | 旺宏电子股份有限公司 | 半导体装置及用以制造半导体装置的方法 |
| JP2015035547A (ja) * | 2013-08-09 | 2015-02-19 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
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|---|---|---|---|---|
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| JPH0992728A (ja) * | 1995-09-21 | 1997-04-04 | Mitsubishi Electric Corp | 相補型ｍｏｓ電界効果トランジスタおよびその製造方法 |
| US5652166A (en) * | 1996-01-11 | 1997-07-29 | United Microelectronics Corporation | Process for fabricating dual-gate CMOS having in-situ nitrogen-doped polysilicon by rapid thermal chemical vapor deposition |
| US5747882A (en) * | 1996-11-07 | 1998-05-05 | Advanced Micro Devices, Inc. | Device including means for preventing tungsten silicide lifting, and method of fabrication thereof |
-
1996
- 1996-07-17 JP JP8187473A patent/JPH1032313A/ja active Pending
-
1997
- 1997-07-16 US US08/895,587 patent/US5880498A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7015539B2 (en) | 2004-01-05 | 2006-03-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory cell and method of manufacturing the same |
| US7312498B2 (en) | 2004-01-05 | 2007-12-25 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory cell and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5880498A (en) | 1999-03-09 |
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