JP2006101385A - 発振回路 - Google Patents
発振回路 Download PDFInfo
- Publication number
- JP2006101385A JP2006101385A JP2004287190A JP2004287190A JP2006101385A JP 2006101385 A JP2006101385 A JP 2006101385A JP 2004287190 A JP2004287190 A JP 2004287190A JP 2004287190 A JP2004287190 A JP 2004287190A JP 2006101385 A JP2006101385 A JP 2006101385A
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- voltage
- terminal
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
【解決手段】発振開始当初は負荷回路2を第一の状態に、発振安定後は負荷回路2を第二の状態にする発振回路に、CMOS型発振ゲート1の出力端子からの発振パルス数に応じて負荷回路2を第一の状態から第二の状態に緩やかに遷移させる遷移手段を設けて、負荷回路2の等価インピーダンスを発振クロックパルス数によって緩やかに増大させる構成とした。
【選択図】図1
Description
端子X1と端子X2との間に、発振子XLと帰還抵抗RFとを並列接続し、端子X1と基準電位(以下、単にGNDと称す)との間、また端子X2とGNDとの間にそれぞれ容量C1、C2を接続している。端子X1にゲートを接続すると共に端子X2にドレインをそれぞれ接続したPMOSトランジスタP9およびNMOSトランジスタN6と、PMOSトランジスタP9と電源端子VCCとの間に接続したPMOSトランジスタP8と、NMOSトランジスタN6とGNDとの間に接続すると共にそのゲートを制御端子CSに接続したNMOSトランジスタN7とによってCMOS型発振ゲート1を構成している。端子X2と電源端子VCCとの間には、端子X2に一端を接続した抵抗R1と、この抵抗R1のもう一端と電源端子VCCとの間に接続したPMOSトランジスタP10とから成る負荷回路2が設けられている。また端子X1に一方の入力を接続したシュミット型NANDゲートG6から成る発振検出手段3が設けられ、その出力はパルス計数回路7を介して負荷回路2内のPMOSトランジスタP10のゲートに接続している。
電源端子VCCに電圧が印加されると共に制御端子CSをHigh(電源端子VCCレベル)にすることで発振起動状態に入るが、その時点ですぐに端子X1、X2に発振振幅が得られる訳ではないので発振検出手段3のパルス出力はされず、発振起動当初はHighレベルまたはLowレベル(GNDレベル)のいずれかに固定されている。このときパルス計数回路7においては、PMOSトランジスタP11、P12のいずれか一方がON状態となっているものの、電源端子VCCから容量C7への充電パスは形成されないため、容量C7の端子電圧はGNDレベルにあり、パルス計数回路7の出力としてはLow状態にある。さらに、それを受けて負荷回路2内のPMOSトランジスタP10がON状態となるので、発振ゲート1内のNMOSトランジスタN6、N7と負荷回路2とでNMOSインバータが形成され、これによって発振起動が開始されることになる。このとき、帰還抵抗RFによってこのNMOSインバータの入出力間が短絡されているため、端子X1、X2の電位はいずれもこのNMOSインバータの論理しきい値電圧VLTに遷移し、それによってこのNMOSインバータが反転増幅器として機能し得る状態となり、発振子XLとの間で正帰還ループが形成されることになる。
[数1]
VC7=VCC[1−{C7/(C6+C7)}n]
ここで、VCCは電源端子VCCに印加された電圧、nは容量C6から容量C7への電荷分配回数であり、これはすなわち発振検出手段3の出力パルス数に相当する。
図1は、本発明の一実施の形態による発振回路を示す回路図である。
端子X1と端子X2との間には、図6の場合と同様に発振子XLと帰還抵抗RFとを並列接続し、端子X1とGNDとの間および端子X2とGNDとの間にそれぞれ容量C1、C2を設けている。また電源端子VCCにソースを接続し端子X1にゲートを接続すると共に端子X2にドレインを接続したPMOSトランジスタP1と、GNDにソースを接続し端子X1にゲートを接続すると共に端子X2にドレインを接続したNMOSトランジスタN1とによってCMOS型発振ゲート1を構成している。また端子X2には入力しきい値電圧にヒステリシス特性を有すると共に、CMOS型発振ゲート1の出力端子の発振振動電圧を受けてパルス出力を行うシュミットゲートによる発振振幅検出手段3が設けられ、この発振振幅検出手段3の出力を出力端子CKOUTに接続している。
電源端子VCCに電圧が印加されると、まずCMOS型発振ゲート1内のNMOSトランジスタN1と負荷回路2によるNMOSインバータ型の発振ゲート構成で発振起動が行われることになる。CMOS型発振ゲート1内のPMOSトランジスタP1がどの程度関与するかは、電源端子VCCに印加された電圧の大きさによる。その電圧が、PMOSトランジスタP1、NMOSトランジスタN1の各しきい値電圧の和程度かそれを下回るものであれば、端子X1、X2の電位は少なくともNMOSトランジスタN1のしきい値電圧Vthn以上にはバイアスされるから、その場合、PMOSトランジスタP1側はほとんど遮断状態にあることになる。それに対して負荷回路2内のPMOSトランジスタP2は、制御回路4の出力容量C4によって電圧印加直後はGNDレベルのゲートバイアスを受けるため、最初からON状態となってNMOSトランジスタN1の負荷回路として機能する。
VC4=VCC[1−{C4/(C3+C4)}n]
ここで、VCCは電源端子VCCに印加された電圧、nは容量C3から容量C4への電荷分配回数であり、これはすなわちクロック入力端子INの入力パルス数に相当する。
CMOS型発振ゲート1は、電源端子VCCにソースを接続し制御端子STPNにゲートを接続すると共に端子X2にドレインを接続したPMOSトランジスタP5と、ソースおよびドレインをPMOSトランジスタP5と並列接続すると共にゲートを端子X1に接続したPMOSトランジスタP6と、GNDにソースを接続し制御端子STPNにゲートを接続したNMOSトランジスタN2と、NMOSトランジスタN2のドレインにソースを接続し端子X1にゲートを接続すると共に端子X2にドレインを接続したNMOSトランジスタN3とから、NAND型論理ゲートのCMOS型発振ゲート1を構成している。
電源端子VCCに電圧を印加し、制御端子STPNをHigh状態とすると、CMOS型発振ゲート1内のNMOSトランジスタN2がONすると共に、NMOSトランジスタN4がOFFし、負荷回路2内のPMOSトランジスタP2がONとなって、先の実施の形態の場合と同様、NMOSインバータ型の発振ゲートが形成されて発振起動が行われる。端子X2の発振振幅が拡大し、発振振幅検出手段3の入力しきい値電圧のヒステリシス幅を超えたとき、出力端子CKOUTからクロックパルスが出力されるが、発振振幅検出手段5の入力しきい値電圧のヒステリシス幅まで至っていない段階では、出力端子CK1側はまだHighまたはLowレベルに固定された状態にある。従って、制御回路4も初期状態のままで容量C4への充電は行われないからGNDレベル出力となっており、これを受けて負荷回路2内のPMOSトランジスタP2はON状態を継続する。
この実施の形態は、図2に示した構成に加えて電源低下検出手段6を設け、またインバータG2をNANDゲートG3に置換えて、その一方の入力端子を電源低下検出手段6の出力に接続したものである。この電源低下検出手段6は、制御回路4の出力ノードすなわち容量C4の端子ノードAにアノードを接続したダイオードD1と、このダイオードD1のカソードとGNDとの間に接続した容量C5と、一方の入力を電源端子VCCに接続すると共に他方の入力をダイオードD1のカソードにそれぞれ接続した電圧比較手段CMPとから構成され、この電圧比較手段CMPの出力が電源低下検出手段6の出力となってNANDゲートG3の入力に接続している。その他の構成は、図2の場合と同様であるから同等物に同一符号を付けて詳細な説明を省略する。
この実施の形態では、図1に示した負荷回路2に替えて、負荷回路7を端子X2とGNDとの間に設けている。負荷回路7は、GNDにソースを接続し制御回路4の出力にゲートを接続すると共に端子X2にドレインを接続したNMOSトランジスタN5で構成している。また制御回路4は、図1に示した構成に加えて、電源端子VCCにソースを接続すると共に容量C4とPMOSトランジスタP4との接続点にゲートを接続したPMOSトランジスタP7と、このPMOSトランジスタP7のドレインとGNDとの間に接続した抵抗R1とを設け、PMOSトランジスタP7のドレインと抵抗R1の接続点が制御回路4の出力としている。その他の構成は、図1の場合と同様であるから同等物に同一符号を付けて詳細な説明を省略する。
電源端子VCCと端子X2との間には、ソースおよびドレインを並列接続したn個のPMOSトランジスタp1〜pnから成る負荷回路2が設けられており、各PMOSトランジスタp1〜pnは、制御回路4の出力によってそれぞれのゲート電圧を制御される。制御回路4は、nビットシフトレジスタS1〜Snで構成し、これら各シフトレジスタS1〜Snの各ビット出力は負荷回路2内のPMOSトランジスタp1〜pnのゲートにそれぞれ接続している。その他の構成は、先の実施の形態における同等物に同一符号を付けて詳細な説明を省略する。
2、7 負荷回路
3、5 発振振幅検出手段
4 制御回路
6 電源低下検出手段
XL 発振子
RF 帰還抵抗
C1〜C7 容量
CS、STPN 制御端子
CKOUT、CK1 出力端子
IN クロック入力端子
VCC 電源端子
R1 抵抗
P1〜P12 PMOSトランジスタ
N1〜N7 NMOSトランジスタ
G1、G2、G4、G5、G7〜G9 インバータ
G3 NANDゲート
G6 シュミット型NANDゲート
Claims (9)
- 第一の電源端子と第二の電源端子との間に接続したCMOS型発振ゲートと、上記第一の電源端子と上記CMOS型発振ゲートの出力端子との間に接続すると共に電圧制御入力端子を有する負荷回路と、上記CMOS型発振ゲートの入出力間に並列接続して発振動作を行う発振子とを備え、発振開始当初は上記負荷回路を第一の状態に、発振安定後は上記負荷回路を第二の状態にする発振回路において、上記CMOS型発振ゲートの出力端子からの発振パルス数に応じて上記負荷回路を上記第一の状態から上記第二の状態に緩やかに遷移させる遷移手段を設けたことを特徴とする発振回路。
- 請求項1に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路を設け、この制御回路の出力端子電圧を発振パルス数に応じて上記第二の電源端子の電圧から上記第一の電源端子の電圧に向けて緩やかに変化させて上記遷移手段を構成したことを特徴とする発振回路。
- 請求項1に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記CMOS型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段とを設け、この発振振幅検出手段のパルス出力に応じて上記制御回路の出力端子電圧を緩やかに変化させて上記遷移手段を構成したことを特徴とする発振回路。
- 請求項1に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記CMOS型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段と、上記発振振幅検出手段の入力しきい値電圧ヒステリシス特性よりも大なるヒステリシス幅を有すると共に、その入力を上記発振振幅検出手段の入力と共通接続した第二の発振振幅検出手段とを設け、この第二の発振振幅検出手段側からのパルス出力数に応じて上記負荷回路または上記制御回路の出力端子電圧を緩やかに遷移させて上記遷移手段を構成したことを特徴とする発振回路。
- 請求項1に記載のものにおいて、上記遷移手段は、上記負荷回路の等価インピーダンスを緩やかに変化させるように構成したことを特徴とする発振回路。
- 請求項1〜5のいずれか一つに記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記負荷回路を第一の状態に戻す電源低下検出手段を設けたことを特徴とする発振回路。
- 請求項2に記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記制御回路の出力端子電圧を上記第二の電源端子の電圧に初期化する電源低下検出手段を設けたことを特徴とする発振回路。
- 請求項1〜7のいずれか一つに記載のものにおいて、上記負荷回路は、上記第一の電源端子にソースを接続し上記電圧制御入力端子にゲートを接続すると共に、上記CMOS型発振ゲートの出力端子にドレインを接続したMOSトランジスタで構成したことを特徴とする発振回路。
- 請求項2〜8のいずれか一つに記載のものにおいて、上記制御回路は、電源端子と、入力端子と、一端を基準電位に接続した第一の容量と、一端を基準電位に接続した第二の容量と、上記第一の容量のもう一端と上記電源端子との間に接続した第一のスイッチング手段と、この第一のスイッチング手段と上記第一の容量との接続点と上記第二の容量のもう一端との間に接続した第二のスイッチング手段とを備え、上記第一の電源端子と上記第二の電源端子のうち高電位側に上記電源端子を接続し、上記第一のスイッチング手段と上記第二のスイッチング手段で上記入力端子の入力パルスに同期して排他的にON、OFF動作を繰り返し、上記第二のスイッチング手段と上記第二の容量との接続点から電圧出力を得ることを特徴とする発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004287190A JP4266364B2 (ja) | 2004-09-30 | 2004-09-30 | 発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004287190A JP4266364B2 (ja) | 2004-09-30 | 2004-09-30 | 発振回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006101385A true JP2006101385A (ja) | 2006-04-13 |
JP4266364B2 JP4266364B2 (ja) | 2009-05-20 |
Family
ID=36240748
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004287190A Expired - Fee Related JP4266364B2 (ja) | 2004-09-30 | 2004-09-30 | 発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4266364B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009290381A (ja) * | 2008-05-27 | 2009-12-10 | Kyocera Kinseki Corp | 発振器 |
JP2010087571A (ja) * | 2008-09-29 | 2010-04-15 | Nec Electronics Corp | 発振回路およびその制御方法 |
CN107086602A (zh) * | 2017-05-25 | 2017-08-22 | 河南迎基太阳能科技有限公司 | 一种太阳能充放电管理并网*** |
CN108964460A (zh) * | 2018-08-30 | 2018-12-07 | 成都锐成芯微科技股份有限公司 | 一种降压型dc_dc变换器电路 |
-
2004
- 2004-09-30 JP JP2004287190A patent/JP4266364B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009290381A (ja) * | 2008-05-27 | 2009-12-10 | Kyocera Kinseki Corp | 発振器 |
JP2010087571A (ja) * | 2008-09-29 | 2010-04-15 | Nec Electronics Corp | 発振回路およびその制御方法 |
CN107086602A (zh) * | 2017-05-25 | 2017-08-22 | 河南迎基太阳能科技有限公司 | 一种太阳能充放电管理并网*** |
CN107086602B (zh) * | 2017-05-25 | 2023-05-02 | 沈阳清能院清洁能源有限公司 | 一种太阳能充放电管理并网*** |
CN108964460A (zh) * | 2018-08-30 | 2018-12-07 | 成都锐成芯微科技股份有限公司 | 一种降压型dc_dc变换器电路 |
Also Published As
Publication number | Publication date |
---|---|
JP4266364B2 (ja) | 2009-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4947703B2 (ja) | チャージポンプ回路 | |
US7492232B2 (en) | Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit | |
US7282986B2 (en) | Negative voltage generator circuit | |
KR20050119078A (ko) | 리셋 회로 | |
US11245360B2 (en) | Oscillator circuit, chip and electronic device | |
US20050258911A1 (en) | Ring oscillation circuit | |
JP2004228713A (ja) | 電圧変換回路ならびにそれを備える半導体集積回路装置および携帯端末 | |
JP4077337B2 (ja) | パルス発生回路及びそれを用いたハイサイドドライバ回路 | |
JP2002344242A (ja) | 電圧制御発振器 | |
US7151419B2 (en) | Oscillation-stop detection circuit, oscillation-stop detection system, electronic device, and oscillation-stop detection method | |
US9634608B2 (en) | Crystal oscillation circuit and electronic timepiece | |
JP4266364B2 (ja) | 発振回路 | |
US7369006B2 (en) | Applied voltage control circuit for voltage controlled oscillation circuit | |
JP2005079828A (ja) | 降圧電圧出力回路 | |
US8736311B2 (en) | Semiconductor integrated circuit | |
JP4159570B2 (ja) | オシレータ回路、該オシレータ回路を備えた半導体装置、及び該オシレータ回路を備えた半導体記憶装置 | |
JP3925788B2 (ja) | オシレータ回路、該オシレータ回路を備えた半導体装置および半導体記憶装置、および該オシレータ回路の制御方法 | |
JP2008294904A (ja) | 水晶発振回路 | |
JP4459663B2 (ja) | 電子機器 | |
JP3742345B2 (ja) | オシレータ回路、該オシレータ回路を備えた半導体装置、及び該オシレータ回路を備えた半導体記憶装置 | |
US11641191B2 (en) | Ring oscillator circuit | |
JP4573306B2 (ja) | 発振回路 | |
JP3964652B2 (ja) | 水晶発振装置 | |
JP3129767B2 (ja) | 発振停止検出回路 | |
JP2000332586A (ja) | パワーオンリセット回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060526 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060926 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061101 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080813 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081030 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090210 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090216 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140227 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |