JP2021509558A - 過渡事象の影響を受けないレベルシフタ - Google Patents
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Abstract
Description
Claims (31)
- 装置であって、
第1の正の供給電圧に及び第1の負の供給電圧に結合される少なくとも一つのラッチ、並びに、
第2の正の供給電圧に及び第2の負の供給電圧に結合され、第2のセット信号、第2のリセット信号、及びイネーブル信号を受信するように結合される隔離回路、
を含み、
前記ラッチが、互いにバックツーバック結合される第1のインバータ及び第2のインバータを有し、前記ラッチが、第1のセット信号及び第1のリセット信号に応答して、第1のラッチ状態に対応する第1の電圧及び第2のラッチ状態に対応する第2の電圧を出力するように結合され、
前記第2の正の供給電圧が、前記第1の正の供給電圧に対して浮遊しており、前記隔離回路が、前記第2のセット信号及び前記第2のリセット信号に応答して、前記第1のセット信号及び前記第1のリセット信号を出力するように結合され、前記隔離回路が、二ペアより少ないドレイン拡張された金属酸化物半導体(DEMOS)トラジスタを含む、
装置。 - 請求項1に記載の装置であって、前記隔離回路が、前記二ペアより少ないDEMOSトラジスタのそれぞれ一つのゲート端子に結合される前記第2のセット信号及び前記第2のリセット信号を含む、装置。
- 請求項2に記載の装置であって、前記隔離回路が更に、
前記第2の負の供給電圧と前記二ペアより少ないDEMOSトラジスタのソース端子との間に結合されるソース及びドレイン端子を有するMOSトラジスタ、
を含み、
前記MOSトラジスタが、前記イネーブル信号に結合されるゲート端子を有する、
装置。 - 請求項1に記載の装置であって、前記第1の正の供給電圧が、前記第2の正の供給電圧より少なくとも20ボルト大きい、装置。
- 請求項1に記載の装置であって、前記第1の正の供給電圧が、前記第1の負の供給電圧より少なくとも5ボルト大きい、装置。
- 請求項1に記載の装置であって、前記第2の負の供給電圧が、前記第1の負の供給電圧とは独立しており、前記第1の負の供給電圧に対して浮遊している、装置。
- 請求項6に記載の装置であって、前記第2の正の供給電圧が、前記第2の負の供給電圧より少なくとも5ボルト大きい、装置。
- 請求項6に記載の装置であって、前記第2の正の供給電圧が、前記第2の負の供給電圧より少なくとも3ボルト大きい、装置。
- 請求項1に記載の装置であって、前記第1のインバータが、第1のインバータ供給電圧に結合され、前記第2のインバータが、第2のインバータ供給電圧に結合され、前記第1のインバータ供給電圧及び前記第2のインバータ供給電圧が別個の電圧である、装置。
- 請求項9に記載の装置であって、更に、
前記ラッチを含む電圧コア、
前記第1のインバータ供給電圧を出力するために前記第1の正の供給電圧に結合される、第1のダイオード接続されるトラジスタ、及び、
前記第2のインバータ供給電圧を出力するために前記第1の正の供給電圧に結合される、第2のダイオード接続されるトラジスタ、
を含む、装置。 - 請求項10に記載の装置であって、前記電圧コアが、前記第1のセット信号及び前記第1のリセット信号の少なくとも一方における遷移に応答して、前記第1のインバータ供給電圧を、前記第2のインバータ供給電圧と異なるものにさせるように結合される、装置。
- 請求項11に記載の装置であって、前記電圧コアが、前記第1のセット信号及び前記第1のリセット信号の一方における遷移に応答して、前記第1及び第2のインバータ供給電圧の一方を、前記第1及び第2のダイオード接続されるトラジスタの一方のゲート−ソース電圧降下分だけ、前記第1の正の供給電圧より低くさせるように結合される、装置。
- 請求項12に記載の装置であって、
前記第1のダイオード接続されるトラジスタが第1のPMOSトラジスタであり、前記第1のPMOSトラジスタが、互いに結合されるゲート端子及びドレイン端子を有し、前記第1の正の供給電圧に結合されるソース端子を有し、
前記第1のPMOSトラジスタが、前記隔離回路における第1のDEMOSトラジスタからの前記第1のリセット信号に結合され、前記隔離回路が前記第2のリセット信号を受信するように結合され、
前記電圧コアが更に、前記第2のダイオード接続されるトラジスタを含み、前記第2のダイオード接続されるトラジスタが、互いに結合されるドレイン端子及びゲート端子を有し、前記第1の正の供給電圧に結合されるソース端子を有する、第2のPMOSトラジスタであり、
前記第2のPMOSトラジスタが、前記隔離回路における第2のDEMOSトラジスタからの前記第1のセット信号に結合され、前記隔離回路が前記第2のセット信号に結合される、
装置。 - 請求項1に記載の装置であって、スタートアップ回路を更に含み、前記スタートアップ回路が、
前記第1のインバータの入力に結合される第1の出力と、
前記第2のインバータの入力に結合される第2の出力と、
前記第1の正の供給電圧のパワーアップの間、前記第1の負の供給電圧から前記第1の正の供給電圧を充電するためにコンデンサとして結合されるトランジスタと、
を有する、
装置。 - 請求項14に記載の装置であって、前記スタートアップ回路が、前記第1の正の供給電圧のパワーアップの間、前記第1の出力及び前記第2の出力の一方に低電圧を出力するように結合され、前記第1の出力及び前記第2の出力が、前記コンデンサが充電するまで、前記ラッチを予め決定された論理状態にさせるために前記ラッチに結合される、装置。
- 請求項15に記載の装置であって、前記ラッチ及び前記スタートアップ回路がDEMOSトラジスタを含まない、装置。
- 集積回路であって、
第1の正の供給電圧に及び第1の負の供給電圧に結合される少なくとも一つのラッチ、
第2の正の供給電圧に及び第2の負の供給電圧に結合され、第2のセット信号、第2のリセット信号、及びイネーブルパルス信号を受信するように結合される隔離回路、並びに、
前記第2の負の供給電圧に及び前記イネーブルパルス信号に結合されるイネーブルトランジスタ、
を含み、
前記ラッチが、互いにバックツーバック結合される第1のインバータ及び第2のインバータを有し、前記ラッチが、第1のセット信号及び第1のリセット信号に応答して、第1のラッチ状態に対応する第1の電圧及び第2のラッチ状態に対応する第2の電圧を出力するように結合され、
前記隔離回路が、前記第1のセット信号及び前記第1のリセット信号を出力するように結合される二ペアより少ないドレイン拡張されたMOS(DEMOS)トラジスタを含み、
前記第1の正の供給電圧が、前記第2の正の供給電圧に対して浮遊している、
集積回路。 - 請求項17に記載の集積回路であって、前記二ペアより少ないDEMOSトラジスタがN型DEMOSトラジスタである、集積回路。
- 請求項17に記載の集積回路であって、
前記イネーブルトランジスタが、前記第2の負の供給電圧と前記二ペアより少ないDEMOSトラジスタのソース端子との間に結合されるソース端子及びドレイン端子を有するN型MOSトラジスタを含み、
前記N型MOSトラジスタが、前記イネーブルパルス信号に結合されるゲート端子を有する、
集積回路。 - 請求項19に記載の集積回路であって、前記隔離回路が、前記二ペアより少ないDEMOSトラジスタを含み、一方、前記ラッチがDEMOSトラジスタを含まない、集積回路。
- 請求項17に記載の集積回路であって、前記第1のインバータが第1のインバータ供給電圧に結合され、前記第2のインバータが第2のインバータ供給電圧に結合され、前記第1のインバータ供給電圧が前記第2のインバータ供給電圧と別個である、集積回路。
- 請求項21に記載の集積回路であって、更に、
前記第1のインバータ供給電圧を出力するために前記第1の正の供給電圧に結合される、第1のダイオード接続されるトラジスタ、及び
前記第2のインバータ供給電圧を出力するために前記第1の正の供給電圧に結合される、第2のダイオード接続されるトラジスタ、
を含む、集積回路。 - 請求項17に記載の集積回路であって、前記第1の正の供給電圧が、前記第2の正の供給電圧より少なくとも20ボルト大きい電圧を有する、集積回路。
- 装置であって、
第1の正の供給電圧に及び第1の負の供給電圧に結合される少なくとも一つのラッチ、並びに、
第2のセット信号、第2のリセット信号、及びイネーブル信号を受信するために、第2の正の供給電圧に及び第2の負の供給電圧に結合される隔離回路、
を含み、
前記ラッチが、互いにバックツーバック結合される第1のインバータ及び第2のインバータを有し、前記ラッチが、第1のセット信号及び第1のリセット信号に応答して、第1のラッチ状態に対応する第1の電圧及び第2のラッチ状態に対応する第2の電圧を出力するように結合され、前記第1のインバータが第1のインバータ供給電圧に結合され、前記第2のインバータが、前記第1のインバータ供給電圧と異なる第2のインバータ供給電圧に結合され、
前記隔離回路が、前記第2のセット信号及び前記第2のリセット信号に応答して、前記第1のセット信号及び前記第1のリセット信号を出力するように結合され、
前記第1の正の供給電圧が、前記第2の正の供給電圧に対して浮遊している、
装置。 - 請求項24に記載の装置であって、電圧コアを更に含み、前記電圧コアが、
前記ラッチと、
前記第1のインバータ供給電圧を前記第1のインバータに出力するために前記第1の正の供給電圧に結合される、第1のダイオード接続されるトラジスタと、
前記第2のインバータ供給電圧を前記第2のインバータに出力するために前記第1の正の供給電圧に結合される、第2のダイオード接続されるトラジスタと、
を含む、装置。 - 請求項25に記載の装置であって、前記電圧コアが、前記第1のセット信号及び前記第1のリセット信号における遷移に応答して、前記第1のインバータ供給電圧を、前記第2のインバータ供給電圧と異なるものにさせるように結合される、装置。
- 請求項26に記載の装置であって、前記電圧コアが、前記第1のセット信号及び前記第1のリセット信号の一方の遷移に応答して、前記第1及び第2のインバータ供給電圧の一方を、前記第1及び第2のダイオード接続されるトラジスタの一方のゲート−ソース電圧降下分だけ、前記第1の正の供給電圧より低い電圧にさせるように結合される、装置。
- 請求項26に記載の装置であって、
前記第1のダイオード接続されるトラジスタが第1のPMOSトラジスタであり、前記第1のPMOSトラジスタが、互いに結合されるゲート端子及びドレイン端子を有し、前記第1の正の供給電圧に結合されるソース端子を有し、
前記第1のPMOSトラジスタが、前記隔離回路における第1のDEMOSトラジスタからの前記第1のリセット信号に結合され、前記隔離回路が、前記第2のリセット信号を受信するように結合され、
前記電圧コアが更に、前記第2のダイオード接続されるトラジスタを含み、前記第2のダイオード接続されるトラジスタが、互いに結合されるドレイン端子及びゲート端子を有し、前記第1の正の供給電圧に結合されるソース端子を有する、第2のPMOSトラジスタであり、
前記第2のPMOSトラジスタが、前記隔離回路における第2のDEMOSトラジスタからの前記第1のセット信号に結合され、前記隔離回路が前記第2のセット信号に結合される、
装置。 - 方法であって、
論理入力信号における遷移を検出すること、
前記遷移を検出することに応答して、特定の持続時間のアクティブ部を有するイネーブルパルスを生成すること、
二ペアより少ないドレイン拡張されたMOS(DEMOS)トラジスタを含み、第1の正の供給電圧及び第1の負の供給電圧を有する第1の電圧コアと、第2の正の供給電圧及び第2の負の供給電圧を有する第2の電圧コアとの間に結合される隔離回路に、前記イネーブルパルスを結合すること、
前記第1の正の供給電圧によって及び前記第1の負の供給電圧によって供給される前記第1の電圧コアにおけるセット−リセットラッチに、前記隔離回路からの第1のセット信号及び第1のリセット信号を出力すること、並びに、
ラッチ出力ノードに出力信号を出力すること、
を含み、
前記第1の正の供給電圧が、前記第2の正の供給電圧に対して浮遊しており、前記セット−リセットラッチが、前記セット−リセットラッチの論理状態に対応する前記ラッチ出力ノードを有する、
方法。 - 請求項29に記載の方法であって、前記隔離回路が、二ペアより少ないN型DEMOSトラジスタを含む、方法。
- 請求項29に記載の方法であって、前記イネーブルパルスの前記アクティブ部の間のみ、電流が前記隔離回路を流れる、方法。
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