CN112383353B - 一种信号丢失检测电路 - Google Patents

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Abstract

一种信号丢失检测电路，涉及集成电路技术领域，主要由一个输入缓冲电路、一个交流耦合电路、一个高速信号峰值检测电路、一个镜像峰值检测电路、一个比较器电路、两组电流数模转换电路以及一个数字算法控制逻辑构成。高速信号峰值检测电路检测输入信号的幅度并产生一个与输入信号幅度成正比的电压，镜像峰值检测电路产生一个可随PVT（工艺、电源电压、温度）变化的参考电压，通过比较器将这两个电压进行比较得到信号丢失检测结果。采用两组电流数模转换电路以及一个算法控制逻辑对两个峰值检测电路以及比较器的失调进行补偿，可进一步提高检测精度。本发明有效的减小了PVT和失调对检测精度的影响，提高信号丢失检测的精度。

Description

一种信号丢失检测电路
技术领域
本发明是一种用于光纤通信等***中接收端的信号丢失检测电路，可检测接收***是否存在足够摆幅的信号输入，电路具有设计简单以及高精度的特点。
背景技术
在高速光通信***中，信号丢失(loss of signal，LOS)检测器位于接收***的限幅放大器中，以检测前级跨阻放大器的高速信号是否存在。当输入信号电平低于LOS检测器阈值时，LOS检测电路触发信号丢失事件，***停用发射驱动器，以节省消耗。传统的LOS检测电路检测输入信号的速率较低，且受工艺、电源电压和温度的影响，其精确度无法保证，这可能会导致***在不同环境条件下工作异常。因此，设计一款高速、高精度的LOS电路对光纤通信***而言具有重大意义。
发明内容
本发明的目的是为了解决上述问题，提供一种高速高精度的信号丢失检测电路。
为达到上述目的，本发明采用的方法是：输入缓冲电路不失真的接收输入高速信号，通过交流耦合电路进行电平移位，采用高速信号峰值检测电路检测信号的幅度并产生一个与输入信号幅度成正比的电压，镜像峰值检测电路产生一个随 PVT变化的参考电压，通过比较器将这两个电压进行比较得到信号丢失检测结果。采用两组电流数模转换电路以及一个算法控制逻辑对两个峰值检测电路以及比较器的失调进行补偿，可进一步提高检测精度。本发明有效的减小了PVT和失调对检测精度的影响，提高信号丢失检测的精度。
所述信号丢失检测电路包含输入缓冲电路、交流耦合模块、两个峰值检测电路、比较器电路、两组电流DAC以及数字算法单元。差分输入缓冲的输出连接到差分交流耦合的输入，交流耦合的输出连接到一个峰值检测，高速信号峰值检测电路的输出连接比较器的负端，镜像峰值检测电路的输出连接比较器的正端。数字算法单元控制两组电流DAC，同时控制缓冲电路与镜像峰值检测电路的工作状态。
所述的输入缓冲电路，其特征在于，接收输入数据，并实现共模电平移位，减小前级电路的负载。所述输入缓冲电路包括：输入高速差分对NPN管Q0和Q1、电流源I0、开关SB、两个退化电阻Re、以及两个由电阻RL与电感Ls组成的电感峰化负载。
Q0和Q1的发射极分别连接两个退化电阻Re的一端，退化电阻Re的另外一端共同与开关SB的一端相连，开关SB的另一端连接电流源I0。当开关SB闭合，缓冲器才进入工作状态；当开关SB断开，缓冲器的输出被上拉至电源电压。Q0和Q1的集电极分别连接两个负载电阻RL的一端，负载电阻RL的另外一端与电感 Ls相连，实现串联电感峰化技术。
所述的交流耦合电路，其特征在于，去除缓冲器输出的直流分量，通过缓冲器输出的交流分量。
所述交流耦合电路中电容C的一端连接前级缓冲器的输出，另外一端连接上拉电阻Rc，Rc连接电源电压。实现将高速信号的共模电平移位至电源电压。
所述的峰值检测电路，其特征在于，检测高速输入信号的信号幅度。所述峰值检测电路包括两个高速输入NPN晶体管Q2与Q3、电阻R0、R1、R2、电流源I1、滤波电容CL。Q2、Q3的基极连接交流耦合的输出，集电极连接电源，发射极共同连接电阻R0的一端。电阻R0、R1、R2串联连接，电阻R2连接电流源I1。电阻R1与R2的结点A连接滤波电容CL，结点A作为峰值检测电路的输出。
所述的镜像峰值检测电路，其特征在于，为比较器提供一个参考电压，该参考电压与高速信号峰值检测电路的输出电压具有相同的PVT(工艺脚、电源电压、温度)变化特性。
所述镜像峰值检测电路中，两个上拉电阻Rc的一端共同连接电源电压，另外一端分别连接至NPN晶体管Q4、Q5的基极。Q4、Q5的集电极共同连接电源电压，发射极共同连接电阻R3的一端，电阻R3、R4、R5串联连接。R5连接电流源I2。
所述Rc与交流耦合电路的上拉电阻Rc阻值一致，电阻R3与峰值检测电路中电阻R0相等，电阻R4与峰值检测电路中电阻R1相等，电阻R5与峰值检测电路中电阻R2相等。
所述镜像峰值检测电路中的结点C连接开关SB的一端，结点B连接开关S 的一端。若果开关S导通，则SB断开；开关S断开，则SB导通。开关S与SB 的另外一端共同连接滤波电容CL。
所述镜像峰值检测电路中的开关SB与所述权利要求1中的输入缓冲中的开关SB控制信号一致。
所述比较器电路，其特征在于，采用两级开环运算放大器结构；
所述电流DAC为5bit电流DAC，包括：
第一开关NMOS管MSN0，栅极连接至控制信号S0，源极连接至参考电流源I，漏极连接至OUT；
第二开关NMOS管MSN1，栅极连接至控制信号S1，源极连接至参考电流源 2I，漏极连接至OUT；
第三开关NMOS管MSN2，栅极连接至控制信号S2，源极连接至参考电流源 4I，漏极连接至OUT；
第四开关NMOS管MSN3，栅极连接至控制信号S3，源极连接至参考电流源 8I，漏极连接至OUT；
第五开关NMOS管MSN4，栅极连接至控制信号S4，源极连接至参考电流源 16I，漏极连接至OUT；
所述两组5bit电流DAC的输出分别连接比较器电路差分输入管MN0与MN1 的漏极。
所述数字算法单元包括12个带有负电平复位功能的D触发器RDF0-RDF11、 11个与门AD0-AD10、1个异或非门NX0、一个或门OR0、3个非门IV0-IV2、5 个或非门NOR0-NOR4、一个缓冲buffer BF0。
输入引脚CLK连接IV0以及AD1的输入端；
IV0的输出连接RDF0-RDF2的CLK端；
输入引脚ResetN连接RDF0-RDF2的RN端，同时连接AD0的输入端；
RDF0的D端连接电源电压VDD、输出Q连接RDF1的D端与异或非门NX0的一端；
RDF1的输出Q连接RDF2的D端与异或非门NX0的一端；
RDF2的输出Q连接RDF3的CLK端；
RDF3的D端连接电源电压VDD，RN端连接AD2的输出，输出Q端连接输出引脚CM_STATE、AD1的输入、IV2的输入、BF0的输入；
IV2的输出连接输出引脚SB；
BF0的输出连接输出引脚S；
AD0的一端输入连接异或非门NX0的输出，另一端输入连接ResetN，输出连接AD1、AD2的一端输入以及RDF4-RDF11的RN端；
AD1的输出连接IV1的输入以及RDF6的CLK端；
RDF4的D端连接输入引脚CMP_IN，CLK端连接IV1的输出，Q连接OR0的一端输入；
OR0的一端输入连接AD5的输出，输出连接RDF5的CLK端；
RDF5的D端连接电源电压VDD，Q非端连接AD2的一个输入；
RDF6的Q非端连接至输入D端，同时连接至RDF7的CLK端，输出Q同时连接AD4、AD10的一端输入与NOR4的一端输入；
RDF7的Q非端连接至输入D端，同时连接至RDF8的CLK端，输出Q同时连接AD4、AD9的一端输入与NOR3的一端输入；
RDF8的Q非端连接至输入D端，同时连接至RDF9的CLK端，输出Q同时连接AD4、AD8的一端输入与NOR2的一端输入；
RDF9的Q非端连接至输入D端，同时连接至RDF10的CLK端，输出Q同时连接AD3、AD7的一端输入与NOR1的一端输入；
RDF10的Q非端连接至输入D端，同时连接至RDF11的CLK端，输出Q同时连接AD3、AD6的一端输入与NOR0的一端输入；
RDF11的Q非端连接至输入D端，输出Q同时连接AD3、AD6-AD10的一端输入与NOR0-NOR4的一端输入；
AD5的两个输入分别连接AD3、AD4的输出；
NOR4输出连接输出引脚SN<0>；
NOR3输出连接输出引脚SN<1>；
NOR2输出连接输出引脚SN<2>；
NOR1输出连接输出引脚SN<3>；
NOR0输出连接输出引脚SN<4>；
AD6输出连接输出引脚SP<4>；
AD7输出连接输出引脚SP<3>；
AD8输出连接输出引脚SP<2>；
AD9输出连接输出引脚SP<1>；
AD10输出连接输出引脚SP<0>；
输出引脚SP<4:0>、SN<4:0>输出的信号分别控制两组电流DAC，用以抵消电路的失调电压。
所述的信号丢失检测电路，其算法单元输出的一个控制信号S直接控制镜像峰值检测电路中的开关S，另一个控制信号SB直接控制镜像峰值检测电路与输入缓冲电路中的开关SB；
有益效果：
A)本发明采用高速SiGe工艺的NPN晶体管作为峰值检测的输入管，可有效的提高检测信号的速率。
B)通过增加镜像峰值检测电路作为参考电平，可有效的避免峰值检测电路 PVT变化导致的检测误差。
C)失调消除电路(两组电流数模转换电路与数字算法单元的组合)的增加可有效的提高检测精度。
D)采用数字方案消除失调电路不引入额外的功耗。
E)该电路已经过GF 8HP工艺验证，检测电路的PVT性能以及精度均得到较大提升。
附图说明：
图1是本发明信号丢失检测电路结构框图。
图2是实施例中信号丢失检测电路的示意图。
图3是实施例中5bit的电流DAC的示意图。
图4是实施例中数字算法单元的示意图。
图5是电路仿真示意图
具体实施方式
下面结合附图与具体实施方式对本技术方案作进一步说明。
如图1所示为本发明信号丢失检测电路的整体结构框图，所述信号丢失检测电路包含输入缓冲电路、交流耦合模块、两个峰值检测电路、比较器电路、两个 5bit电流DAC以及数字算法单元。差分输入缓冲电路的输出连接到差分交流耦合模块的输入，交流耦合模块的输出连接到高速信号峰值检测电路，高速信号峰值检测电路的输出连接比较器的负端，镜像峰值检测电路的输出连接比较器的正端。数字算法单元控制两个5bit的电流DAC，同时控制缓冲电路与镜像峰值检测电路的工作状态。
如图2，本发明输入缓冲电路包括：输入高速差分对NPN管Q0和Q1、电流源 I0、开关SB、两个退化电阻Re、以及两个由电阻RL与电感Ls组成的电感峰化负载。
Q0和Q1的发射极分别连接两个退化电阻Re的一端，退化电阻Re的另外一端共同与开关SB的一端相连，开关SB的另一端连接电流源I0。当开关SB闭合，缓冲器才进入工作状态；当开关SB断开，缓冲器的输出被上拉至电源电压。Q0和Q1的集电极分别连接两个负载电阻RL的一端，负载电阻RL的另外一端与电感 Ls相连，实现串联电感峰化技术。
输入缓冲电路接收输入数据，不失真的传输给后级电路，并减小前级电路的负载。SiGe工艺中的高速NPN管Q0和Q1具有较高的截止频率fT，可有效的减小前级电路的负载效应；同时Q0和Q1提供较大的跨导Gm，因此缓冲电路的增益会较大，这会使得输入信号的幅度被放大，从而导致检测误差。因此，在Q0和Q1的发射极引入退化电阻Re，可有效的减小电路的等效跨导Gm，提高电路的线性度，从而实现单位增益。为了进一步扩大缓冲级的带宽，负载采用串联电感峰化技术。
本发明的缓冲电路中的开关SB受算法单元的输出控制，当整个电路进入失调消除的阶段，开关SB断开，缓冲器不工作。失调消除结束后，开关SB闭合，缓冲器正常工作，整个电路也进入正常检测模式。
本发明的交流耦合电路去除缓冲器输出的直流分量，通过缓冲器输出的交流分量。
交流耦合电路中电容C的一端连接前级缓冲器的输出，另外一端连接上拉电阻Rc，Rc连接电源电压。实现将高速信号的共模电平移位至电源电压。
本发明的高速信号峰值检测电路包括两个高速输入NPN晶体管Q2与Q3、电阻R0、R1、R2、电流源I1、滤波电容CL。Q2、Q3的基极连接交流耦合的输出，集电极连接电源，发射极共同连接电阻R0的一端。电阻R0、R1、R2串联连接，电阻 R2连接电流源I1。电阻R1与R2的结点A连接滤波电容CL，结点A作为峰值检测电路的输出。
经分析，流过NPN晶体管Q2与Q3的电流等于电流源I1，因此有如下公式：
I1＝Is(e(VDD+vin-ve)/Vt-1)+Is(e(VDD-vin-ve)/Vt-1)
式中VDD为电源电压，vin为输入差分信号的正向电压，ve为晶体管的发射极电压，Is为NPN管的反向饱和电流，Vt为热电压，常温下约等于26mV。由数学分析可得，当vin很小时，vin与ve近似呈线性关系。ve与高速信息峰值检测电路的输出节点A的电压关系如下公式：I1(R0+R1)+vA＝ve。因此可得结点A 的输出电压与输入信号幅度成正比关系，从而检测输入信号的幅度。
本发明的镜像峰值检测电路与高速信号峰值检测电路的结构一致，两个上拉电阻Rc的一端共同连接电源电压，另外一端分别连接至NPN晶体管Q4、Q5的基极。Q4、Q5的集电极共同连接电源电压，发射极共同连接电阻R3的一端，电阻R3、 R4、R5串联连接。R5连接电流源I2。
本发明的镜像峰值检测电路的上拉电阻Rc与交流耦合电路的上拉电阻Rc 阻值一致，电阻R3与峰值检测电路中电阻R0相等，电阻R4与峰值检测电路中电阻R1相等，电阻R5与峰值检测电路中电阻R2相等。峰值检测电路中的电流源I1的值等于镜像峰值检测电路中电流源I2的值。
本发明镜像峰值检测电路中的结点C连接开关SB的一端，结点B连接开关 S的一端。开关S与SB的另外一端共同连接滤波电容CL，开关S与SB受到数字算法单元的控制。
本发明镜像峰值检测电路中的开关SB与前述的输入缓冲中的开关SB控制信号一致。当电路处于失调消除阶段时，SB断开，S闭合，镜像峰值检测电路的输出为结点B；当失调消除阶段结束，电路进入正常模式时，SB闭合，S断开，镜像峰值检测电路的输出为结点C的电压。
由于峰值检测电路与镜像峰值检测电路所采用结构一致，外部连接方式基本一致。因此镜像峰值检测电路的输出电压作为比较器的参考电压与高速信号峰值检测电路的输出电压具有相同的PVT变化特性。因此当PVT发生变化时，可以保证参考电压相对于峰值检测电路的输出电压是稳定的。
本发明的比较器电路采用两级开环运算放大器结构，比较高速信息峰值检测电路与镜像峰值检测电路的输出，当前者小于后者，则LOS输出为高电平1，说明输入信号的幅度低于设定的阈值。当前者大于后者，则LOS输出为低电平0，说明输入信号的幅度高于设定的阈值Vth。阈值Vth的设定与两个峰值检测两路中的电阻R4、R1以及电流源I2直接相关，近似计算可知R4*I2≈Vth，设计者同样可以采用仿真软件精确得到R4与R1的数值。
如图3所示为本发明的5bit电流DAC的示意图，包括：
第一开关NMOS管MSN0，栅极连接至控制信号S0，源极连接至参考电流源I，漏极连接至OUT；
第二开关NMOS管MSN1，栅极连接至控制信号S1，源极连接至参考电流源 2I，漏极连接至OUT；
第三开关NMOS管MSN2，栅极连接至控制信号S2，源极连接至参考电流源 4I，漏极连接至OUT；
第四开关NMOS管MSN3，栅极连接至控制信号S3，源极连接至参考电流源 8I，漏极连接至OUT；
第五开关NMOS管MSN4，栅极连接至控制信号S4，源极连接至参考电流源 16I，漏极连接至OUT；
两个5bit的IDAC输出分别连接比较器的第一级差分输入管MN0与MN1的漏极输出。由于集成电路制造过程中存在着偏差，实际上的比较器第一级差分输入管MN0与MN1的漏极输出电流会存在差异。通过数字算法控制两个IDAC的输出，可以有效的平衡输入管MN0与MN1的漏极输出电流，从而抵消失调。
本发明的数字算法单元如图4所示，包括12个带有负电平复位功能的D触发器RDF0-RDF11、11个与门AD0-AD10、1个异或非门NX0、一个或门OR0、3个非门IV0-IV2、5个或非门NOR0-NOR4、一个缓冲buffer BF0。
输入引脚CLK连接IV0以及AD1的输入端；
IV0的输出连接RDF0-RDF2的CLK端；
输入引脚ResetN连接RDF0-RDF2的RN端，同时连接AD0的输入端；
RDF0的D端连接电源电压VDD、输出Q连接RDF1的D端与异或非门NX0的一端；
RDF1的输出Q连接RDF2的D端与异或非门NX0的一端；
RDF2的输出Q连接RDF3的CLK端；
RDF3的D端连接电源电压VDD，RN端连接AD2的输出，输出Q端连接输出引脚CM_STATE、AD1的输入、IV2的输入、BF0的输入；
IV2的输出连接输出引脚SB；
BF0的输出连接输出引脚S；
AD0的一端输入连接异或非门NX0的输出，另一端输入连接ResetN，输出连接AD1、AD2的一端输入以及RDF4-RDF11的RN端；
AD1的输出连接IV1的输入以及RDF6的CLK端；
RDF4的D端连接输入引脚CMP_IN，CLK端连接IV1的输出，Q连接OR0的一端输入；
OR0的一端输入连接AD5的输出，输出连接RDF5的CLK端；
RDF5的D端连接电源电压VDD，Q非端连接AD2的一个输入；
RDF6的Q非端连接至输入D端，同时连接至RDF7的CLK端，输出Q同时连接AD4、AD10的一端输入与NOR4的一端输入；
RDF7的Q非端连接至输入D端，同时连接至RDF8的CLK端，输出Q同时连接AD4、AD9的一端输入与NOR3的一端输入；
RDF8的Q非端连接至输入D端，同时连接至RDF9的CLK端，输出Q同时连接AD4、AD8的一端输入与NOR2的一端输入；
RDF9的Q非端连接至输入D端，同时连接至RDF10的CLK端，输出Q同时连接AD3、AD7的一端输入与NOR1的一端输入；
RDF10的Q非端连接至输入D端，同时连接至RDF11的CLK端，输出Q同时连接AD3、AD6的一端输入与NOR0的一端输入；
RDF11的Q非端连接至输入D端，输出Q同时连接AD3、AD6-AD10的一端输入与NOR0-NOR4的一端输入；
AD5的两个输入分别连接AD3、AD4的输出；
NOR4输出连接输出引脚SN<0>；
NOR3输出连接输出引脚SN<1>；
NOR2输出连接输出引脚SN<2>；
NOR1输出连接输出引脚SN<3>；
NOR0输出连接输出引脚SN<4>；
AD6输出连接输出引脚SP<4>；
AD7输出连接输出引脚SP<3>；
AD8输出连接输出引脚SP<2>；
AD9输出连接输出引脚SP<1>；
AD10输出连接输出引脚SP<0>。
本发明的信号丢失检测电路中数字算法单元输出的一个控制信号S直接控制镜像峰值检测电路中的开关S，另一个控制信号SB直接控制镜像峰值检测电路与输入缓冲电路中的开关SB；
本发明数字算法实施如下，输入ResetN信号为算法单元的复位信号，低电平0有效。电路上电之后，***会将ResetN设置成低电平0，RDF0-RDF2的输出 Q被reset为低电平0，AD0-AD2的输出也为低电平0，RDF3被复位成0，输出S 为低电平0，输出SB为高电平1。RDF4-RDF11的输出Q均被复位设置成0， SN<4:0>＝5’b11111，SP<4:0>＝5’b00000。此时，SN<4:0>控制的IDAC全部打开，电流最大输出。如果CMP_IN此时不为低电平0，则说明电路的失调很大，SN<4:0> 控制的IDAC电流最大输出依然不能平衡比较器差分两路的电流。因此，本发明在实施过程中必须保证SN<4:0>控制的IDAC电流最大输出时，CMP_IN为低电平 0，这需要设计人员通过蒙特卡洛仿真得到电路的最大失调。
当数字算法部分复位成功后，***需将ResetN信号置为高电平1，此后的第一个CLK下降沿，RDF0的Q输出为高电平1，第二个CLK下降沿，RDF1的Q 输出为高电平1，此时异或非门NX0的输出为高电平1，AD0的输出为高电平1， RDF4-RDF11处于非复位状态。第三个CLK下降沿，RDF2的Q输出为高电平1， RDF3的Q输出为高电平1，输出S为高电平1，输出SB为低电平0，此时，输入缓冲电路电流源I0被关闭，高速输入数据无法进入，同时，镜像峰值检测电路的输出连接至结点B，整个电路进入失调消除阶段。此后AD1的输出由低电平变为CLK信号，RDF6-RDF11组成了6bit的加法计数器，随着AD1的输出时钟进行加法计数。而此时SN<4:0>开始从11111按照时钟节拍减1降低，SP<4:0>保持不变，加载在比较器MN1漏极的电流开始减小，MN1漏极的电压开始按照时钟的节拍上升。
当整个电路的等效失调电压为在比较器MN0的栅级加上正向电压时，则需要SN<4:0>控制的IDAC开启，这样才能平衡比较器第一级差分输出电流，那么在 RDF6-RDF11组成了6bit的加法计数器计数到011111之前，即SN<4:0>减小至 00000之前，SN<4:0>控制的IDAC可以平衡比较器差分输出电流，CMP_IN由低电平变成高电平。RDF4将在AD1输出时钟的下一个下降沿将CMP_IN的高电平触发至输出端Q，OR0的输出由低电平0变成高电平1，该上升沿触发RDF5输出Q为高电平1，Q非为低电平0。AD2输出变为低电平，RDF3的输出被复位成低电平0，此后AD1输出从时钟信号变成低电平，RDF6-RDF11组成了6bit的加法计数器停止计数。同时，S变成低电平0，SB变成高电平1，输入缓冲重新开启，镜像峰值检测电路的输出变成结点B。失调消除阶段结束，电路进入正常的检测工作状态。
当整个电路的等效失调电压为在比较器MN1的栅极上加正向电压时，则需要 SP<4:0>控制的IDAC开启，这样才能平衡比较器第一级差分输出电流。此时由 RDF6-RDF11组成了6bit的加法计数器计数到011111之前，即SN<4:0>减小至 00000之前，CMP_IN无法变成高电平。RDF6-RDF11组成了6bit的加法计数器继续累加计数，当计数至100000时，SN<4:0>＝00000，SP<4:0>＝00000，此后SP<4:0> 开始累加，所控制的IDAC输出电流累加，SN<4:0>保持00000不变。当SP<4:0> 控制的电流达到平衡比较器差分输出端的电流时，CMP_IN由低电平变成高电平，后续与前述的时序一致，失调消除阶段结束，电路进入正常的检测工作状态。
当SP<4:0>累加到11111时，CMP_IN依然保持低电平，则说明电路的失调太大，最大输出电流也无法满足抵消需求，此时RDF6-RDF11的输出Q均为高电平， AD5的输出为高电平，OR0由低电平变成高电平，与前述一致，失调消除阶段同样结束，电路进入正常工作状态。
仿真验证
采用Global Foundry 130nm SiGe Bicmos工艺对本发明进行了验证，设计信号丢失阈值为差分40mV，额外增加一个4uA的电流从电源流入至比较器的MN1 漏极，用来模拟电路的失调。如图5所示，经过仿真验证，失调消除后SP<4:0> 为00000，SN<4:0>为10011。电路进入正常工作模式，当输入幅度只有差分5mV 时，低于设计的阈值，信号丢失LOS为1，当输入幅度为差分100mV时，高于设计的阈值，信号丢失LOS为0
本发明设计的电路已经应用到光接收机***的限幅放大器中，实际测试结果显示检测精度较高，且不随PVT变化。

Claims (5)

1.一种信号丢失检测电路，其特征在于包含输入缓冲电路、交流耦合模块、高速信号峰值检测电路、镜像峰值检测电路、比较器、两组电流DAC以及数字算法单元；所述输入缓冲电路的两路输出分别连接到交流耦合模块的两个输入端；所述交流耦合模块的两路输出分别连接到高速信号峰值检测电路的两个输入端；所述高速信号峰值检测电路的输出连接比较器的负端；所述镜像峰值检测电路的输出连接比较器的正端；所述两组电流DAC的输出分别连接比较器的第一级差分输入管的漏极；所述比较器用于比较所述高速信号峰值检测电路和所述镜像峰值检测电路的输出，当高速信号峰值检测电路的输出小于镜像峰值检测电路的输出，输出为高电平，否则输出为低电平，输出比较结果连接数字算法单元的输入端；
所述输入缓冲电路包括输入高速差分对NPN管Q0和Q1、电流源I0、开关SB、两个退化电阻Re以及两个由电阻RL与电感Ls组成的电感峰化负载；
NPN管Q0和Q1的基极连接输入信号，发射极分别连接两个退化电阻Re的一端，两个退化电阻Re的另外一端共同与开关SB的一端相连，开关SB的另一端连接电流源I0后接地；NPN管Q0和Q1的集电极分别连接两个负载电阻RL的一端，两个负载电阻RL的另外一端分别与两个电感Ls相连；
所述高速信号峰值检测电路包括两个NPN晶体管Q2与Q3，电阻R0、R1、R2、电流源I1、滤波电容CL；NPN晶体管Q2、Q3的基极分别连接交流耦合电路的两路输出，集电极连接电源电压，发射极共同连接电阻R0的一端，电阻R0、R1、R2串联连接，电阻R2连接电流源I1后接地；电阻R1与R2的结点A连接滤波电容CL后接地，结点A作为高速信号峰值检测电路的输出端连接比较器的负输入端；
所述镜像峰值检测电路为比较器提供一个参考电压，该参考电压与高速信号峰值检测电路的输出电压具有相同的PVT变化特性；
所述镜像峰值检测电路包括两个NPN晶体管Q4与Q5，电阻R3、R4、R5、电流源I2、滤波电容CL及两个上拉电阻Rc；两个上拉电阻Rc的一端共同连接电源电压，另外一端分别连接至NPN晶体管Q4、Q5的基极；NPN晶体管Q4、Q5的集电极共同连接电源电压，发射极共同连接电阻R3的一端，电阻R3、R4、R5串联连接，R5连接电流源I2后接地；电阻R3与R4的结点C连接开关SB的一端，电阻R4与R5的结点B连接开关S的一端；镜像峰值检测电路中的开关SB与输入缓冲中的开关SB控制信号一致；当电路处于失调消除阶段时，开关SB断开，开关S闭合，镜像峰值检测电路的输出为结点B；当失调消除阶段结束，电路进入正常模式时，开关SB闭合，开关S断开，镜像峰值检测电路的输出为结点C的电压；
所述数字算法单元输出控制信号S控制所述镜像峰值检测电路中的开关S，输出与所述控制信号S相反的控制信号SB控制所述镜像峰值检测电路与所述输入缓冲电路中的开关SB；开关S导通，则SB断开，开关S断开，则SB导通；开关S与SB共同连接滤波电容CL后接地，开关S与SB的结点连接比较器的正输入端；
所述数字算法单元输出两路控制信号到两组电流DAC分别进行DAC转换，控制两组电流DAC的输出，用于平衡所述比较器的第一级差分输入管的漏极输出电流。
2.如权利要求1所述的信号丢失检测电路，其特征在于：所述交流耦合电路包括两个电容C和两个上拉电阻Rc，两个电容C的一端分别连接输入缓冲器的两路输出，另外一端分别经上拉电阻Rc连接电源电压。
3.如权利要求1所述的信号丢失检测电路，其特征在于：所述比较器采用两级开环运算放大器结构。
4.如权利要求1所述的信号丢失检测电路，其特征在于：所述电流DAC为5bit电流DAC，包括：
第一开关NMOS管MSN0，栅极连接至数字算法单元的控制信号S0，源极连接至参考电流源I，漏极连接至OUT；
第二开关NMOS管MSN1，栅极连接至数字算法单元的控制信号S1，源极连接至参考电流源2I，漏极连接至OUT；
第三开关NMOS管MSN2，栅极连接至数字算法单元的控制信号S2，源极连接至参考电流源4I，漏极连接至OUT；
第四开关NMOS管MSN3，栅极连接至数字算法单元的控制信号S3，源极连接至参考电流源8I，漏极连接至OUT；
第五开关NMOS管MSN4，栅极连接至数字算法单元的控制信号S4，源极连接至参考电流源16I，漏极连接至OUT。
5.如权利要求1所述的信号丢失检测电路，其特征在于，所述数字算法单元包括12个带有负电平复位功能的D触发器RDF0-RDF11、11个与门AD0-AD10、1个异或非门NX0、一个或门OR0、3个非门IV0-IV2、5个或非门NOR0-NOR4、一个缓冲器 BF0；
输入引脚CLK连接非门IV0以及与门AD1的输入端；
非门IV0的输出连接D触发器RDF0-RDF2的CLK端；
输入引脚ResetN连接D触发器RDF0-RDF2的RN端，同时连接与门AD0的输入端；
D触发器RDF0的D端连接电源电压VDD、输出Q连接D触发器RDF1的D端与异或非门NX0的一端；
D触发器RDF1的输出Q连接D触发器RDF2的D端与异或非门NX0的一端；
D触发器RDF2的输出Q连接D触发器RDF3的CLK端；
D触发器RDF3的D端连接电源电压VDD，RN端连接与门AD2的输出，输出Q端连接输出引脚CM_STATE、与门AD1的输入、非门IV2的输入、BF0的输入；
非门IV2的输出连接输出引脚SB；
缓冲器BF0的输出连接输出引脚S；
与门AD0的一端输入连接异或非门NX0的输出，另一端输入连接ResetN，输出连接与门AD1、与门AD2的一端输入以及RDF4-RDF11的RN端；
与门AD1的输出连接IV1的输入以及D触发器RDF6的CLK端；
D触发器RDF4的D端连接输入引脚CMP_IN，输入引脚CMP_IN连接比较器的输入，CLK端连接IV1的输出，Q连接OR0的一端输入；
OR0的一端输入连接与门AD5的输出，输出连接D触发器RDF5的CLK端；
D触发器RDF5的D端连接电源电压VDD，Q非端连接与门AD2的一个输入；
D触发器RDF6的Q非端连接至输入D端，同时连接至D触发器RDF7的CLK端，输出Q同时连接与门AD4、与门AD10的一端输入与或非门NOR4的一端输入；
D触发器RDF7的Q非端连接至输入D端，同时连接至D触发器RDF8的CLK端，输出Q同时连接与门AD4、与门AD9的一端输入与或非门NOR3的一端输入；
D触发器RDF8的Q非端连接至输入D端，同时连接至D触发器RDF9的CLK端，输出Q同时连接与门AD4、与门AD8的一端输入与或非门NOR2的一端输入；
D触发器RDF9的Q非端连接至输入D端，同时连接至RDF10的CLK端，输出Q同时连接与门AD3、与门AD7的一端输入与或非门NOR1的一端输入；
D触发器RDF10的Q非端连接至输入D端，同时连接至D触发器RDF11的CLK端，输出Q同时连接与门AD3、与门AD6的一端输入与或非门NOR0的一端输入；
D触发器RDF11的Q非端连接至输入D端，输出Q同时连接与门AD3、与门AD6-与门AD10的一端输入与或非门NOR0-NOR4的一端输入；
与门AD5的两个输入分别连接与门AD3、与门AD4的输出；
或非门NOR4输出连接输出引脚SN<0>；
或非门NOR3输出连接输出引脚SN<1>；
或非门NOR2输出连接输出引脚SN<2>；
或非门NOR1输出连接输出引脚SN<3>；
或非门NOR0输出连接输出引脚SN<4>；
与门AD6输出连接输出引脚SP<4>；
与门AD7输出连接输出引脚SP<3>；
与门AD8输出连接输出引脚SP<2>；
与门AD9输出连接输出引脚SP<1>；
与门AD10输出连接输出引脚SP<0>；
输出引脚SP<4:0>、SN<4:0>输出的信号分别控制两组电流DAC，用以抵消电路的失调电压。
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