JP2000307397A

JP2000307397A - ハイサイドスイッチ回路

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Publication number: JP2000307397A
Application number: JP11110792A
Authority: JP
Inventors: Takayuki Matsuda; 高幸松田; Koji Ueno; 晃司上野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-04-19
Filing date: 1999-04-19
Publication date: 2000-11-02
Anticipated expiration: 2019-04-19
Also published as: JP4085512B2

Abstract

(57)【要約】【課題】出力用のＮチャネルトランジスタのオン制御
にブートストラップ手法を取り入れてスイッチング速度
の向上や出力電圧レベルの上昇を図る場合に、内部素子
が過電圧で破壊される事態を未然に防止すること。【解決手段】ハイサイドスイッチ回路１において、出
力用のＮチャネルＬＤＭＯＳ４は、制御用のＮチャネル
ＬＤＭＯＳ１５のオン状態でオフされ、オフ状態でオン
される。ＬＤＭＯＳ４のオン時には、そのゲート電位が
コンデンサ要素６によるブートストラップ効果により持
ち上げられる。ＬＤＭＯＳ１５のゲートは第２電源端子
８に接続され、ドレインはＬＤＭＯＳ４のゲートに接続
され、ソースはレベルシフト回路１０の出力点１０ａに
接続される。レベルシフト回路１０は、出力点１０ａ
を、制御端子１６にＬＤＭＯＳ１５のオン指令信号が与
えられた状態でグランド端子９に接続し、制御端子１６
にＬＤＭＯＳ１５のオフ指令信号が与えられた状態で第
２電源端子８に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源のオンオフ制
御を行うためのハイサイドスイッチ回路、特には、出力
用のＮチャネルトランジスタをオンさせるためにブート
ストラップの手法を取り入れたハイサイドスイッチ回路
に関する。

【０００２】

【発明が解決しようとする課題】従来より、高耐圧のハ
イサイドスイッチ回路をＮチャネルトランジスタで構成
する場合、図２に示すようなソースフォロワとすること
が一般的に行われている。この図２の回路では、電源端
子１０１と出力端子１０２との間に出力用のＮチャネル
トランジスタ１０３（例えばＮチャネルＬＤＭＯＳ）を
接続し、そのＮチャネルトランジスタ１０３のゲートを
制御用のＮチャネルトランジスタ１０４（例えばＮチャ
ネルＬＤＭＯＳ）を介してグランド端子１０５に接続し
ている。また、Ｎチャネルトランジスタ１０３のドレイ
ン・ゲート間に抵抗１０６を接続しており、Ｎチャネル
トランジスタ１０４のゲートを制御端子１０７に接続し
ている。

【０００３】しかしながら、このような構成では、Ｎチ
ャネルトランジスタ１０３のオン状態時には、出力端子
１０２の電位、すなわちＮチャネルトランジスタ１０３
のソース電位が上昇してそのゲート・ソース間電圧が等
価的に低下することになり、これにより当該Ｎチャネル
トランジスタ１０３をオフさせるように働いてしまう。
このため、ハイサイドスイッチ回路のスイッチング速度
を著しく悪化させると共に、出力端子１０２からの出力
電圧のレベルが、電源端子１０１に供給されている電源
電圧のレベルからＮチャネルトランジスタ１０３のゲー
トしきい値電圧分だけ差し引いたレベルにしか至らない
という問題点が生じてしまう。

【０００４】この問題点を解決するために、上記ソース
フォロワ回路構成にブートストラップの手法を取り入れ
ることが考えられている。具体的には、例えば図３に示
すように、電源端子２０１と出力端子２０２との間に出
力用のＮチャネルトランジスタ２０３（例えばＮチャネ
ルＬＤＭＯＳ）を接続し、そのＮチャネルトランジスタ
２０３のゲートを制御用のＮチャネルトランジスタ２０
４（例えばＮチャネルＬＤＭＯＳ）を介してグランド端
子２０５に接続している。また、Ｎチャネルトランジス
タ２０３のゲート・ソース間に抵抗２０６及びブートス
トラップ用のコンデンサ要素２０７の直列回路を接続す
ると共に、それら抵抗２０６及びコンデンサ要素２０７
の共通接続点ｂをダイオード２０８を逆方向に介して電
源端子２０９に接続しており、Ｎチャネルトランジスタ
２０４のゲートを制御端子２１０に接続している。

【０００５】このような回路構成の作用は以下の通りで
ある。但し、各電源端子２０１及び２０９の電源電圧Ｖ
ＤＤ及びＶＥＥ並びにグランド端子２０５の電圧ＧＮＤ
の間の関係がＧＮＤ＜ＶＤＤ＝ＶＥＥの状態にあると
し、出力端子２０２には容量性負荷（図示せず）が接続
されているものとし、初期状態において出力端子２０２
からの出力電圧ＶＯＵＴはＧＮＤの状態にあるものとす
る。また、制御端子２１０には図示しないレベルシフト
回路の出力が与えられるものとする。

【０００６】すなわち、制御端子２１０がハイレベルで
ある場合、制御用のＮチャネルトランジスタ２０４は、
ゲート電位＞ソース電位（＝ＧＮＤ）の状態になってオ
ンするようになり、図３中の接続点ａ（トランジスタ２
０３のゲート及びトランジスタ２０４のドレイン間の接
続点）の電位はロウレベルとなる。これにより、出力用
のＮチャネルトランジスタ２０３がゲート電位≦ソース
電位の状態となってオフし、ブートストラップ用のコン
デンサ要素２０７に対し電源端子２０９からダイオード
２０８を通じて充電されるのに応じて接続点ｂの電位は
ほぼＶＥＥとなる。このとき、オン状態にあるＮチャネ
ルトランジスタ２０４の各電極の電位は、ソース電極＝
ＧＮＤ、ゲート電極＝ＶＥＥ、ドレイン電極＝ＧＮＤで
あり、これら電極間に印加される電圧の最大値はＶＥＥ
となる。

【０００７】次に、制御端子２１０がロウレベル（＝Ｇ
ＮＤ）である場合、制御用のＮチャネルトランジスタ２
０４は、ゲート電位＝ソース電位の状態になるためオフ
するようになり、接続点ａの電位（つまり出力用のＮチ
ャネルトランジスタ２０３のゲート電位）が上昇して、
Ｎチャネルトランジスタ２０３がオンする。すると、接
続点ａにおいては、出力端子２０２からの出力電圧ＶＯ
ＵＴ（最大値でほぼＶＤＤ）にコンデンサ要素２０７の
充電電圧が重畳するため、Ｎチャネルトランジスタ２０
３のゲート電位が持ち上げられるようになる。このよう
なブートストラップ効果によって、ハイサイドスイッチ
回路のスイッチング速度を向上させ得ると共に、出力端
子２０２からの出力電圧ＶＯＵＴのレベルが電源端子２
０１に供給されている電源電圧ＶＤＤのレベルに保持さ
れるようになるため、前記図２に示した回路構成での問
題点を解決できることになる。

【０００８】ところで、図３の回路構成において、制御
端子２１０がロウレベル（＝ＧＮＤ）である場合、コン
デンサ要素２０７での漏れ電流やダイオード２０８の順
方向電圧降下などを無視すると、接続点ａの電位Ｖａは
次式（１）で得られる値まで上昇する。但し、式（１）
において、ＶＯＵＴint は、出力用のＮチャネルトラン
ジスタ２０３がオンする直前での出力端子２０２からの
出力電圧ＶＯＵＴの値である。

【０００９】Ｖａ＝（電源端子２０１の供給電圧）＋（コンデンサ要素２０７の充電電圧）＝ＶＤＤ＋（ＶＥＥ−ＶＯＵＴint ） ………（１）

【００１０】このとき、オフ状態にあるＮチャネルトラ
ンジスタ２０４の各電極の電位は、ソース電極＝ＧＮ
Ｄ、ゲート電極＝ＧＮＤ、ドレイン電極＝Ｖａであり、
これら電極間に印加される電圧の最大値は、Ｎチャネル
トランジスタ２０３がオンする直前での出力端子２０２
からの出力電圧ＶＯＵＴint がＧＮＤ（＝０）の場合
に、式（１）から明らかなように、ＶＤＤ＋ＶＥＥ＝２
×ＶＥＥとなり、Ｎチャネルトランジスタ２０４のドレ
イン・ゲート間及びドレイン・ソース間に、その耐圧以
上の電位差が生じてしまう恐れが出てくる。

【００１１】つまり、上記のように出力用のＮチャネル
トランジスタ２０３をソースフォロワとし、且つブート
ストラップの手法を取り入れたハイサイドスイッチ回路
においては、制御用のＮチャネルトランジスタ２０４の
ゲートに印加する電圧レベルを変化させることにより、
ハイサイドスイッチ回路のスイッチング動作を制御する
場合、出力用のＮチャネルトランジスタ２０３のオン時
に制御用のＮチャネルトランジスタ２０４に過大な電圧
が印加されるため、これが破壊される恐れが出てくる。

【００１２】本発明は上記事情に鑑みてなされたもので
あり、その目的は、出力用のＮチャネルトランジスタの
オン制御にブートストラップ手法を取り入れてスイッチ
ング速度の向上や出力電圧レベルの上昇を図ったもので
ありながら、内部素子が過電圧で破壊される事態を未然
に防止できるハイサイドスイッチ回路を提供することに
ある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載した手段を採用できる。この手段に
よれば、出力用のＮチャネルトランジスタ（４）のオン
オフに応じて第１電源端子（２）と出力端子（３）との
間が選択的に断続されるものであり、これによりハイサ
イドスイッチ回路としての機能が得られる。このＮチャ
ネルトランジスタ（４）は、制御用半導体スイッチング
素子（１５）のオン状態でゲート電位がグランド電位レ
ベルに落とされてオフされ、制御用半導体スイッチング
素子（１５）のオフ状態で第２電源端子（８）の出力電
圧がゲートに与えられてオンされる。この場合、制御用
半導体スイッチング素子（１５）のオフ期間、つまり出
力用のＮチャネルトランジスタ（４）のオン期間には、
当該Ｎチャネルトランジスタ（４）のゲート電位が、上
記制御用半導体スイッチング素子（１５）のオン期間に
おいて第２電源端子（８）から充電されたコンデンサ要
素（６）の充電電圧により持ち上げられるというブート
ストラップ効果が得られるから、そのＮチャネルトラン
ジスタ（４）のスイッチング速度が向上すると共に、出
力端子（３）からの出力電圧のレベルを第１電源端子
（２）に供給されている電源電圧のレベルに保持できる
ようになる。

【００１４】第２電源端子（８）とグランド端子（９）
との間に接続されたレベルシフト回路（１０）は、その
出力点（１０ａ）を、制御端子（１６）に制御用半導体
スイッチング素子（１５）をオンさせるためのオン指令
信号が与えられた状態でグランド端子（９）に接続し、
制御端子（１６）に制御用半導体スイッチング素子（１
５）をオフさせるためのオフ指令信号が与えられた状態
で第２電源端子（８）に接続する。制御用半導体スイッ
チング素子（１５）は、一対の主電極がＮチャネルトラ
ンジスタ（４）のゲートとレベルシフト回路（１０）の
出力点（１０ａ）との間に介在されると共に、その制御
電極が前記第２電源端子（８）に接続されており、その
出力点（１０ａ）と第２電源端子（８）（つまり、制御
電極）との間の電位差が所定レベル以上のとき（出力点
（１０ａ）がグランド端子（９）に接続されたとき）に
オンされ、当該電位差が所定レベル未満のとき（出力点
（１０ａ）が第２電源端子（８）に接続されたとき）に
オンする。

【００１５】この場合、制御用半導体スイッチング素子
（１５）の各電極に印加される電圧は以下のようにな
る。すなわち、制御用半導体スイッチング素子（１５）
がオンされた状態では、一方の主電極及び制御電極に第
２電源端子（８）の電圧が印加され、他方の主電極にグ
ランド端子（９）の電圧が印加される。また、制御用半
導体スイッチング素子（１５）がオフされた状態では、
一方の主電極にコンデンサ要素（６）のブートストラッ
プ効果で持ち上げられた高電圧（但し、最大値でも第２
電源端子（８）の電圧の２倍）が印加されるが、他方の
主電極及び制御電極にも第２電源端子（８）からの比較
的高い電圧が印加される。従って、制御用半導体スイッ
チング素子（１５）の各電極間に印加される電圧の最大
値は、常時において第２電源端子（８）の出力電圧以下
に抑制されるものであり、その制御用半導体スイッチン
グ素子（１５）が従来構成（図３）のように過電圧で破
壊される可能性が低くなる。

【００１６】

【発明の実施の形態】以下、本発明をＥＬ表示装置のよ
うな容量性負荷を駆動するのに使用されるハイサイドス
イッチ回路に適用した一実施例について図１を参照しな
がら説明する。ハイサイドスイッチ回路１は、第１電源
端子２と出力端子３との間に接続された出力用のＮチャ
ネルＬＤＭＯＳ４（本発明でいうＮチャネルトランジス
タに相当）を備えたソースフォロワ構成となっている。
このＮチャネルＬＤＭＯＳ４のゲート・ソース間には、
抵抗５及びブートストラップ用のコンデンサ要素６の直
列回路が接続され、図中の接続点ｂ（抵抗５及びコンデ
ンサ要素６の共通接続点）がダイオード７を逆方向に介
して第２電源端子８に接続されている。尚、上記コンデ
ンサ要素６は、ＭＯＳＦＥＴのゲート・ソース間容量を
利用して実現することができる。

【００１７】第２電源端子８とグランド端子９との間に
はレベルシフト回路１０が接続されている。このレベル
シフト回路１０は、第２電源端子８とグランド端子９と
の間に、ＰチャネルＬＤＭＯＳ１１（本発明でいう第１
のＰチャネルトランジスタに相当）及びＮチャネルＬＤ
ＭＯＳ１２（本発明でいう第１のＮチャネルトランジス
タに相当）の直列回路と、ＰチャネルＬＤＭＯＳ１３
（本発明でいう第２のＰチャネルトランジスタに相当）
及びＮチャネルＬＤＭＯＳ１４（本発明でいう第２のＮ
チャネルトランジスタに相当）の直列回路とを並列に接
続すると共に、その出力点１０ａ（ＬＤＭＯＳ１１及び
１２の共通接続点）をＬＤＭＯＳ１４のゲートの接続
し、ＬＤＭＯＳ１３及び１４の共通接続点をＬＤＭＯＳ
１１のゲートに接続した構成となっている。

【００１８】このレベルシフト回路１０の出力点１０ａ
は、図中の接続点ａ（出力用のＬＤＭＯＳ４のゲート）
に対し、ＮチャネルＬＤＭＯＳ１５（本発明でいう制御
用半導体スイッチング素子に相当）のソース・ドレイン
（一対の主電極）間を介して接続されるものであり、こ
のＮチャネルＬＤＭＯＳ１５のゲート（制御電極）は第
２電源端子８に接続されている。レベルシフト回路１０
の入力端子となるＮチャネルトランジスタ１２のゲート
は、制御端子１６に接続され、同じくレベルシフト回路
１０の入力端子となるＮチャネルトランジスタ１４のゲ
ートは、制御端子１６に対しインバータ回路１７を介し
て接続されている。尚、インバータ回路１７は、第３の
電源端子１８及びグランド端子９間から電源を得る構成
となっている。また、第１電源端子２及び第２電源端子
８からは、比較的高いレベル（例えば７０Ｖ前後）の電
源電圧ＶＤＤ２及びＶＥＥ（ＶＤＤ２＝ＶＥＥ）がそれ
ぞれ出力され、第３の電源端子１８からは比較的低いレ
ベル（例えば５Ｖ前後）の電源電圧ＶＤＤ１が出力され
る構成となっている。

【００１９】上記した本実施例の回路構成による作用は
以下の通りである。但し、各電源端子２、８、１８の電
源電圧ＶＤＤ２、ＶＤＤ１、ＶＥＥ並びにグランド端子
９の電圧ＧＮＤ間には、ＧＮＤ＜ＶＤＤ１＜ＶＤＤ２＝
ＶＥＥなる関係にあるものとする。また、出力端子３に
は図示しない容量性負荷が接続されているものとし、初
期状態において出力端子３からの出力電圧ＶＯＵＴはＧ
ＮＤの状態にあるものとする。

【００２０】すなわち、制御端子１６にハイレベル（＝
ＶＤＤ１）の論理値信号（本発明でいうオン指令信号に
相当：これはＮチャネルＬＤＭＯＳ１５のオンを指令す
る信号であり、従って出力用のＮチャネルＬＤＭＯＳ４
のオフを指令する信号となる）が与えられた場合、Ｎチ
ャネルトランジスタ１２、Ｐチャネルトランジスタ１３
がオン、Ｎチャネルトランジスタ１４、Ｐチャネルトラ
ンジスタ１１がオフとなり、レベルシフト回路１０の出
力点１０ａがグランド端子９に接続された状態となる。
これにより、出力点１０ａの電位、つまり制御用のＮチ
ャネルＬＤＭＯＳ１５のソース電位はロウレベル（＝Ｇ
ＮＤ）となる。このため、当該ＮチャネルＬＤＭＯＳ１
５は、ゲート電位（＝ＶＥＥ）＞ソース電位（＝ＧＮ
Ｄ）の状態になってオンするようになり、図１中の接続
点ａ（ＬＤＭＯＳ４のゲート）の電位はロウレベルとな
る。これにより、ＮチャネルＬＤＭＯＳ４は、ゲート電
位≦ソース電位の状態となってオフし、ブートストラッ
プ用のコンデンサ要素６に対し第２電源端子８からダイ
オード７を通じて充電されるのに応じて接続点ｂの電圧
はほぼＶＥＥとなる。このとき、オン状態にあるＮチャ
ネルＬＤＭＯＳ１５の各電極の電位は、ソース電極＝Ｇ
ＮＤ、ゲート電極＝ＶＥＥ、ドレイン電極＝ＧＮＤであ
り、これら電極間に印加される電圧の最大値はＶＥＥと
なる。

【００２１】次に、制御端子１６がロウレベル（＝ＧＮ
Ｄ）の論理値信号（本発明でいうオフ指令信号に相当：
これはＮチャネルＬＤＭＯＳ１５のオフを指令する信号
であり、従って出力用のＮチャネルＬＤＭＯＳ４のオン
を指令する信号となる）が与えられた場合、Ｎチャネル
トランジスタ１４、Ｐチャネルトランジスタ１１がオ
ン、Ｎチャネルトランジスタ１２、Ｐチャネルトランジ
スタ１３がオフとなり、レベルシフト回路１０の出力点
１０ａが第２電源端子８に接続された状態となる。これ
により、出力点１０ａの電位、つまり制御用のＮチャネ
ルＬＤＭＯＳ１５のソース電位はハイレベル（＝ＶＥ
Ｅ）となる。

【００２２】すると、当該ＮチャネルＬＤＭＯＳ１５に
あっては、ゲート電位（＝ＶＥＥ）＝ソース電位（＝Ｖ
ＥＥ）の状態になってオフするようになり、これに応じ
て接続点ａの電位（つまり出力用のＮチャネルＬＤＭＯ
Ｓ４のゲート電位）が第２電源端子８からの電源電圧Ｖ
ＥＥにより上昇するため、ＮチャネルＬＤＭＯＳ４がオ
ンする。この状態では、接続点ａにおいては、出力端子
２からの出力電圧ＶＯＵＴ（最大値でほぼＶＤＤ２）に
対しコンデンサ要素６の充電電圧が重畳するため、Ｎチ
ャネルＬＤＭＯＳ４のゲート電圧が持ち上げられるよう
になる。このようなブートストラップ効果によって、Ｎ
チャネルＬＤＭＯＳ４のスイッチング速度が向上すると
共に、出力端子３からの出力電圧ＶＯＵＴのレベルが、
第１電源端子２に供給されている電源電圧ＶＤＤ２のレ
ベルに保持されるようになる。

【００２３】この場合、コンデンサ要素６での漏れ電流
やダイオード７の順方向電圧降下などを無視すると、接
続点ａの電位Ｖａは、次式（２）で得られる値まで上昇
する。但し、式（２）において、ＶＯＵＴint は、出力
用のＮチャネルＬＤＭＯＳ４がオンする直前での出力端
子３からの出力電圧ＶＯＵＴの値である。

【００２４】Ｖａ＝（第１電源端子２の供給電圧）＋（コンデンサ要素６の充電電圧）＝ＶＤＤ２＋（ＶＥＥ−ＶＯＵＴint ） ………（２）

【００２５】従って、接続点ａの電位Ｖａは、Ｎチャネ
ルＬＤＭＯＳ４がオンする直前の状態時（ＶＯＵＴint
＝ＧＮＤ（＝０）の状態時）に最大となるものであり、
その最大値はＶＤＤ２＋ＶＥＥ＝２×ＶＥＥとなる。こ
のとき、オフ状態にあるＮチャネルＬＤＭＯＳ１５の各
電極の電圧は、ソース電極＝ＶＥＥ、ゲート電極＝ＶＥ
Ｅ、ドレイン電極＝Ｖａであるから、そのＮチャネルＬ
ＤＭＯＳ１５の各電極間に印加される電圧の最大値は、
出力用のＮチャネルＬＤＭＯＳ４がオンする直前の状態
でもＶＥＥに抑制されることになる。

【００２６】つまり、出力用のＮチャネルＬＤＭＯＳ４
をソースフォロワとしブートストラップの手法を取り入
れた本実施例のハイサイドスイッチ回路１においては、
制御用のＮチャネルＬＤＭＯＳ１５のソースに印加する
電圧レベルを変化させることにより出力用のＮチャネル
ＬＤＭＯＳ４のスイッチング動作を制御するので、その
ＮチャネルＬＤＭＯＳ４のオン時に制御用のＮチャネル
ＬＤＭＯＳ１５に対し、図３に示すような従来構成のハ
イサイドスイッチ回路のように大きな電圧が印加される
恐れがなくなるため、そのＮチャネルＬＤＭＯＳ１５が
過電圧によって破壊される事態を効果的に防止できる。

【００２７】尚、上記のようなハイサイドスイッチ回路
１をＳＯＩ基板上に集積化した状態で形成する構成とし
ても良く、このような構成によれば、素子分離を容易に
行い得ると共に、寄生容量の減少するようになって、そ
の設計や配置の自由度を高め得るなどの効果が得られる
ようになる。

【００２８】また、本発明は上記した実施例に限定され
るものではなく、次のような変形または拡張が可能であ
る。出力用のＮチャネルトランジスタとしてＮチャネル
ＬＤＭＯＳ４を使用する例で説明したが、他の形式のＦ
ＥＴやＮチャネル型ＩＧＢＴを使用することもできる。
制御用半導体スイッチング素子として、ＮチャネルＬＤ
ＭＯＳ１５を使用する例で説明したが、これを他の形式
のＦＥＴやＮチャネルＩＧＢＴ、或いはＮＰＮ型のバイ
ポーラトランジスタに置き換える構成としても良く、ま
た、ＰチャネルＬＤＭＯＳやＰＮＰ型のバイポーラトラ
ンジスタなどを用いることも可能である。また、上記実
施例によるハイサイドスイッチ回路１を用いて多値出力
回路を構成することも可能である。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路構成図

【図２】第１の従来例を示す回路構成図

【図３】第２の従来例を示す回路構成図

【符号の説明】

１はハイサイドスイッチ回路、２は第１電源端子、３は
出力端子、４はＮチャネルＬＤＭＯＳ（Ｎチャネルトラ
ンジスタ）、５は抵抗、６はコンデンサ要素、７はダイ
オード、８は第２電源端子、９はグランド端子、１０は
レベルシフト回路、１０ａは出力点、１１はＰチャネル
ＬＤＭＯＳ（第１のＰチャネルトランジスタ）、１２は
ＮチャネルＬＤＭＯＳ（第１のＮチャネルトランジス
タ）、１３はＰチャネルＬＤＭＯＳ（第２のＰチャネル
トランジスタ）、１４はＮチャネルＬＤＭＯＳ（第２の
Ｎチャネルトランジスタ）、１５はＮチャネルＬＤＭＯ
Ｓ（制御用半導体スイッチング素子）、１６は制御端
子、１７はインバータ回路を示す。

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Claims

【特許請求の範囲】

【請求項１】第１電源端子（２）と出力端子（３）と
の間に接続された出力用のＮチャネルトランジスタ
（４）と、制御端子（１６）に与えられるオン指令信号及びオフ指
令信号に基づいてオンオフするように設けられ、オン状
態で前記Ｎチャネルトランジスタ（４）のゲート電位を
グランド電位レベルに落としてこれをオフさせると共
に、オフ状態で第２電源端子（８）の出力電圧をＮチャ
ネルトランジスタ（４）のゲートに与えてこれをオンさ
せるための制御用半導体スイッチング素子（１５）と、この制御用半導体スイッチング素子（１５）のオン期間
に第２電源端子（８）から充電されるように設けられ、
その充電電圧を上記制御用スイッチング素子（１５）の
オフ期間に出力端子（３）の出力電圧に重畳させること
により前記Ｎチャネルトランジスタ（４）のゲート電位
を持ち上げるコンデンサ要素（６）とを備えたハイサイ
ドスイッチ回路において、前記第２電源端子（８）とグランド端子（９）との間に
接続され、その出力点（１０ａ）を、前記制御端子（１
６）に前記オン指令信号が与えられた状態でグランド端
子（９）に接続すると共に、その制御端子（１６）に前
記オフ指令信号が与えられた状態で第２電源端子（８）
に接続するレベルシフト回路（１０）を設け、前記制御用半導体スイッチング素子（１５）は、一対の
主電極が前記Ｎチャネルトランジスタ（４）のゲートと
前記レベルシフト回路（１０）の出力点（１０ａ）との
間に介在されると共に、その制御電極が前記第２電源端
子（８）に接続され、出力点（１０ａ）と第２電源端子
（８）との間の電位差が所定レベル以上のときにオンさ
れ、且つ当該電位差が所定レベル未満のときにオフする
ように接続されることを特徴とするハイサイドスイッチ
回路。
【請求項２】前記制御用半導体スイッチング素子（１
５）は、制御電極としてゲートを備えたＮチャネルＦＥ
Ｔ若しくはＮチャネルＩＧＢＴにより構成され、そのＮ
チャネルＦＥＴ若しくはＮチャネルＩＧＢＴは、ドレイ
ンまたはコレクタ側が前記出力用のＮチャネルトランジ
スタ（４）のゲートに接続され、ソースまたはエミッタ
側が前レベルシフト回路（１０）の出力点（１０ａ）に
接続されることを特徴とする請求項１記載のハイサイド
スイッチ回路。
【請求項３】前記コンデンサ要素（６）は、一端側が
前記出力端子（３）に接続され、他端側がダイオード
（７）を逆方向に介して前記第２電源端子（８）に接続
され、前記ダイオード（７）のカソードと前記Ｎチャネルトラ
ンジスタ（４）のゲートとの間に抵抗（５）が接続され
ることを特徴とする請求項１または２記載のハイサイド
スイッチ回路。
【請求項４】前記レベルシフト回路（１０）は、前記第２電源端子（８）とグランド端子（９）との間
に、第１のＰチャネルトランジスタ（１１）及び前記制
御端子（１６）に前記オン指令信号が与えられたときに
オンする第１のＮチャネルトランジスタ（１２）の直列
回路と、第２のＰチャネルトランジスタ（１３）及び前
記制御端子（１６）に前記オフ指令信号が与えられたと
きにオンする第２のＮチャネルトランジスタ（１４）の
直列回路とを並列に接続し、第１のＰチャネルトランジスタ（１１）及び第１のＮチ
ャネルトランジスタ（１２）の共通接続点を第２のＰチ
ャネルトランジスタ（１３）のゲートに接続し、第２の
Ｐチャネルトランジスタ（１３）及び第２のＮチャネル
トランジスタ（１４）の共通接続点を第１のＰチャネル
トランジスタ（１１）のゲートに接続して構成され、第１のＰチャネルトランジスタ（１１）及び第１のＮチ
ャネルトランジスタ（１２）の共通接続点が前記出力点
（１０ａ）として利用されることを特徴とする請求項１
ないし３のいずれかに記載のハイサイドスイッチ回路。
【請求項５】請求項４記載のハイサイドスイッチ回路
において、前記制御端子（１６）に与えられる前記オン指令信号及
びオフ指令信号は、異なる論理値の論理レベル信号とし
て構成され、前記制御端子（１６）と前記第１のＮチャネルトランジ
スタ（１２）及び第２のＮチャネルトランジスタ（１
４）の一方のゲートとの間にインバータ回路（１７）が
介在されることを特徴とするハイサイドスイッチ回路。
【請求項６】ＳＯＩ基板上に集積化されて形成される
ことを特徴とする請求項１ないし５のいずれかに記載の
ハイサイドスイッチ回路。