JP2000307397A - ハイサイドスイッチ回路 - Google Patents
ハイサイドスイッチ回路Info
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Abstract
にブートストラップ手法を取り入れてスイッチング速度
の向上や出力電圧レベルの上昇を図る場合に、内部素子
が過電圧で破壊される事態を未然に防止すること。 【解決手段】 ハイサイドスイッチ回路1において、出
力用のNチャネルLDMOS4は、制御用のNチャネル
LDMOS15のオン状態でオフされ、オフ状態でオン
される。LDMOS4のオン時には、そのゲート電位が
コンデンサ要素6によるブートストラップ効果により持
ち上げられる。LDMOS15のゲートは第2電源端子
8に接続され、ドレインはLDMOS4のゲートに接続
され、ソースはレベルシフト回路10の出力点10aに
接続される。レベルシフト回路10は、出力点10a
を、制御端子16にLDMOS15のオン指令信号が与
えられた状態でグランド端子9に接続し、制御端子16
にLDMOS15のオフ指令信号が与えられた状態で第
2電源端子8に接続する。
Description
御を行うためのハイサイドスイッチ回路、特には、出力
用のNチャネルトランジスタをオンさせるためにブート
ストラップの手法を取り入れたハイサイドスイッチ回路
に関する。
イサイドスイッチ回路をNチャネルトランジスタで構成
する場合、図2に示すようなソースフォロワとすること
が一般的に行われている。この図2の回路では、電源端
子101と出力端子102との間に出力用のNチャネル
トランジスタ103(例えばNチャネルLDMOS)を
接続し、そのNチャネルトランジスタ103のゲートを
制御用のNチャネルトランジスタ104(例えばNチャ
ネルLDMOS)を介してグランド端子105に接続し
ている。また、Nチャネルトランジスタ103のドレイ
ン・ゲート間に抵抗106を接続しており、Nチャネル
トランジスタ104のゲートを制御端子107に接続し
ている。
ャネルトランジスタ103のオン状態時には、出力端子
102の電位、すなわちNチャネルトランジスタ103
のソース電位が上昇してそのゲート・ソース間電圧が等
価的に低下することになり、これにより当該Nチャネル
トランジスタ103をオフさせるように働いてしまう。
このため、ハイサイドスイッチ回路のスイッチング速度
を著しく悪化させると共に、出力端子102からの出力
電圧のレベルが、電源端子101に供給されている電源
電圧のレベルからNチャネルトランジスタ103のゲー
トしきい値電圧分だけ差し引いたレベルにしか至らない
という問題点が生じてしまう。
フォロワ回路構成にブートストラップの手法を取り入れ
ることが考えられている。具体的には、例えば図3に示
すように、電源端子201と出力端子202との間に出
力用のNチャネルトランジスタ203(例えばNチャネ
ルLDMOS)を接続し、そのNチャネルトランジスタ
203のゲートを制御用のNチャネルトランジスタ20
4(例えばNチャネルLDMOS)を介してグランド端
子205に接続している。また、Nチャネルトランジス
タ203のゲート・ソース間に抵抗206及びブートス
トラップ用のコンデンサ要素207の直列回路を接続す
ると共に、それら抵抗206及びコンデンサ要素207
の共通接続点bをダイオード208を逆方向に介して電
源端子209に接続しており、Nチャネルトランジスタ
204のゲートを制御端子210に接続している。
ある。但し、各電源端子201及び209の電源電圧V
DD及びVEE並びにグランド端子205の電圧GND
の間の関係がGND<VDD=VEEの状態にあると
し、出力端子202には容量性負荷(図示せず)が接続
されているものとし、初期状態において出力端子202
からの出力電圧VOUTはGNDの状態にあるものとす
る。また、制御端子210には図示しないレベルシフト
回路の出力が与えられるものとする。
ある場合、制御用のNチャネルトランジスタ204は、
ゲート電位>ソース電位(=GND)の状態になってオ
ンするようになり、図3中の接続点a(トランジスタ2
03のゲート及びトランジスタ204のドレイン間の接
続点)の電位はロウレベルとなる。これにより、出力用
のNチャネルトランジスタ203がゲート電位≦ソース
電位の状態となってオフし、ブートストラップ用のコン
デンサ要素207に対し電源端子209からダイオード
208を通じて充電されるのに応じて接続点bの電位は
ほぼVEEとなる。このとき、オン状態にあるNチャネ
ルトランジスタ204の各電極の電位は、ソース電極=
GND、ゲート電極=VEE、ドレイン電極=GNDで
あり、これら電極間に印加される電圧の最大値はVEE
となる。
ND)である場合、制御用のNチャネルトランジスタ2
04は、ゲート電位=ソース電位の状態になるためオフ
するようになり、接続点aの電位(つまり出力用のNチ
ャネルトランジスタ203のゲート電位)が上昇して、
Nチャネルトランジスタ203がオンする。すると、接
続点aにおいては、出力端子202からの出力電圧VO
UT(最大値でほぼVDD)にコンデンサ要素207の
充電電圧が重畳するため、Nチャネルトランジスタ20
3のゲート電位が持ち上げられるようになる。このよう
なブートストラップ効果によって、ハイサイドスイッチ
回路のスイッチング速度を向上させ得ると共に、出力端
子202からの出力電圧VOUTのレベルが電源端子2
01に供給されている電源電圧VDDのレベルに保持さ
れるようになるため、前記図2に示した回路構成での問
題点を解決できることになる。
端子210がロウレベル(=GND)である場合、コン
デンサ要素207での漏れ電流やダイオード208の順
方向電圧降下などを無視すると、接続点aの電位Vaは
次式(1)で得られる値まで上昇する。但し、式(1)
において、VOUTint は、出力用のNチャネルトラン
ジスタ203がオンする直前での出力端子202からの
出力電圧VOUTの値である。
ンジスタ204の各電極の電位は、ソース電極=GN
D、ゲート電極=GND、ドレイン電極=Vaであり、
これら電極間に印加される電圧の最大値は、Nチャネル
トランジスタ203がオンする直前での出力端子202
からの出力電圧VOUTint がGND(=0)の場合
に、式(1)から明らかなように、VDD+VEE=2
×VEEとなり、Nチャネルトランジスタ204のドレ
イン・ゲート間及びドレイン・ソース間に、その耐圧以
上の電位差が生じてしまう恐れが出てくる。
トランジスタ203をソースフォロワとし、且つブート
ストラップの手法を取り入れたハイサイドスイッチ回路
においては、制御用のNチャネルトランジスタ204の
ゲートに印加する電圧レベルを変化させることにより、
ハイサイドスイッチ回路のスイッチング動作を制御する
場合、出力用のNチャネルトランジスタ203のオン時
に制御用のNチャネルトランジスタ204に過大な電圧
が印加されるため、これが破壊される恐れが出てくる。
あり、その目的は、出力用のNチャネルトランジスタの
オン制御にブートストラップ手法を取り入れてスイッチ
ング速度の向上や出力電圧レベルの上昇を図ったもので
ありながら、内部素子が過電圧で破壊される事態を未然
に防止できるハイサイドスイッチ回路を提供することに
ある。
に、請求項1に記載した手段を採用できる。この手段に
よれば、出力用のNチャネルトランジスタ(4)のオン
オフに応じて第1電源端子(2)と出力端子(3)との
間が選択的に断続されるものであり、これによりハイサ
イドスイッチ回路としての機能が得られる。このNチャ
ネルトランジスタ(4)は、制御用半導体スイッチング
素子(15)のオン状態でゲート電位がグランド電位レ
ベルに落とされてオフされ、制御用半導体スイッチング
素子(15)のオフ状態で第2電源端子(8)の出力電
圧がゲートに与えられてオンされる。この場合、制御用
半導体スイッチング素子(15)のオフ期間、つまり出
力用のNチャネルトランジスタ(4)のオン期間には、
当該Nチャネルトランジスタ(4)のゲート電位が、上
記制御用半導体スイッチング素子(15)のオン期間に
おいて第2電源端子(8)から充電されたコンデンサ要
素(6)の充電電圧により持ち上げられるというブート
ストラップ効果が得られるから、そのNチャネルトラン
ジスタ(4)のスイッチング速度が向上すると共に、出
力端子(3)からの出力電圧のレベルを第1電源端子
(2)に供給されている電源電圧のレベルに保持できる
ようになる。
との間に接続されたレベルシフト回路(10)は、その
出力点(10a)を、制御端子(16)に制御用半導体
スイッチング素子(15)をオンさせるためのオン指令
信号が与えられた状態でグランド端子(9)に接続し、
制御端子(16)に制御用半導体スイッチング素子(1
5)をオフさせるためのオフ指令信号が与えられた状態
で第2電源端子(8)に接続する。制御用半導体スイッ
チング素子(15)は、一対の主電極がNチャネルトラ
ンジスタ(4)のゲートとレベルシフト回路(10)の
出力点(10a)との間に介在されると共に、その制御
電極が前記第2電源端子(8)に接続されており、その
出力点(10a)と第2電源端子(8)(つまり、制御
電極)との間の電位差が所定レベル以上のとき(出力点
(10a)がグランド端子(9)に接続されたとき)に
オンされ、当該電位差が所定レベル未満のとき(出力点
(10a)が第2電源端子(8)に接続されたとき)に
オンする。
(15)の各電極に印加される電圧は以下のようにな
る。すなわち、制御用半導体スイッチング素子(15)
がオンされた状態では、一方の主電極及び制御電極に第
2電源端子(8)の電圧が印加され、他方の主電極にグ
ランド端子(9)の電圧が印加される。また、制御用半
導体スイッチング素子(15)がオフされた状態では、
一方の主電極にコンデンサ要素(6)のブートストラッ
プ効果で持ち上げられた高電圧(但し、最大値でも第2
電源端子(8)の電圧の2倍)が印加されるが、他方の
主電極及び制御電極にも第2電源端子(8)からの比較
的高い電圧が印加される。従って、制御用半導体スイッ
チング素子(15)の各電極間に印加される電圧の最大
値は、常時において第2電源端子(8)の出力電圧以下
に抑制されるものであり、その制御用半導体スイッチン
グ素子(15)が従来構成(図3)のように過電圧で破
壊される可能性が低くなる。
うな容量性負荷を駆動するのに使用されるハイサイドス
イッチ回路に適用した一実施例について図1を参照しな
がら説明する。ハイサイドスイッチ回路1は、第1電源
端子2と出力端子3との間に接続された出力用のNチャ
ネルLDMOS4(本発明でいうNチャネルトランジス
タに相当)を備えたソースフォロワ構成となっている。
このNチャネルLDMOS4のゲート・ソース間には、
抵抗5及びブートストラップ用のコンデンサ要素6の直
列回路が接続され、図中の接続点b(抵抗5及びコンデ
ンサ要素6の共通接続点)がダイオード7を逆方向に介
して第2電源端子8に接続されている。尚、上記コンデ
ンサ要素6は、MOSFETのゲート・ソース間容量を
利用して実現することができる。
はレベルシフト回路10が接続されている。このレベル
シフト回路10は、第2電源端子8とグランド端子9と
の間に、PチャネルLDMOS11(本発明でいう第1
のPチャネルトランジスタに相当)及びNチャネルLD
MOS12(本発明でいう第1のNチャネルトランジス
タに相当)の直列回路と、PチャネルLDMOS13
(本発明でいう第2のPチャネルトランジスタに相当)
及びNチャネルLDMOS14(本発明でいう第2のN
チャネルトランジスタに相当)の直列回路とを並列に接
続すると共に、その出力点10a(LDMOS11及び
12の共通接続点)をLDMOS14のゲートの接続
し、LDMOS13及び14の共通接続点をLDMOS
11のゲートに接続した構成となっている。
は、図中の接続点a(出力用のLDMOS4のゲート)
に対し、NチャネルLDMOS15(本発明でいう制御
用半導体スイッチング素子に相当)のソース・ドレイン
(一対の主電極)間を介して接続されるものであり、こ
のNチャネルLDMOS15のゲート(制御電極)は第
2電源端子8に接続されている。レベルシフト回路10
の入力端子となるNチャネルトランジスタ12のゲート
は、制御端子16に接続され、同じくレベルシフト回路
10の入力端子となるNチャネルトランジスタ14のゲ
ートは、制御端子16に対しインバータ回路17を介し
て接続されている。尚、インバータ回路17は、第3の
電源端子18及びグランド端子9間から電源を得る構成
となっている。また、第1電源端子2及び第2電源端子
8からは、比較的高いレベル(例えば70V前後)の電
源電圧VDD2及びVEE(VDD2=VEE)がそれ
ぞれ出力され、第3の電源端子18からは比較的低いレ
ベル(例えば5V前後)の電源電圧VDD1が出力され
る構成となっている。
以下の通りである。但し、各電源端子2、8、18の電
源電圧VDD2、VDD1、VEE並びにグランド端子
9の電圧GND間には、GND<VDD1<VDD2=
VEEなる関係にあるものとする。また、出力端子3に
は図示しない容量性負荷が接続されているものとし、初
期状態において出力端子3からの出力電圧VOUTはG
NDの状態にあるものとする。
VDD1)の論理値信号(本発明でいうオン指令信号に
相当:これはNチャネルLDMOS15のオンを指令す
る信号であり、従って出力用のNチャネルLDMOS4
のオフを指令する信号となる)が与えられた場合、Nチ
ャネルトランジスタ12、Pチャネルトランジスタ13
がオン、Nチャネルトランジスタ14、Pチャネルトラ
ンジスタ11がオフとなり、レベルシフト回路10の出
力点10aがグランド端子9に接続された状態となる。
これにより、出力点10aの電位、つまり制御用のNチ
ャネルLDMOS15のソース電位はロウレベル(=G
ND)となる。このため、当該NチャネルLDMOS1
5は、ゲート電位(=VEE)>ソース電位(=GN
D)の状態になってオンするようになり、図1中の接続
点a(LDMOS4のゲート)の電位はロウレベルとな
る。これにより、NチャネルLDMOS4は、ゲート電
位≦ソース電位の状態となってオフし、ブートストラッ
プ用のコンデンサ要素6に対し第2電源端子8からダイ
オード7を通じて充電されるのに応じて接続点bの電圧
はほぼVEEとなる。このとき、オン状態にあるNチャ
ネルLDMOS15の各電極の電位は、ソース電極=G
ND、ゲート電極=VEE、ドレイン電極=GNDであ
り、これら電極間に印加される電圧の最大値はVEEと
なる。
D)の論理値信号(本発明でいうオフ指令信号に相当:
これはNチャネルLDMOS15のオフを指令する信号
であり、従って出力用のNチャネルLDMOS4のオン
を指令する信号となる)が与えられた場合、Nチャネル
トランジスタ14、Pチャネルトランジスタ11がオ
ン、Nチャネルトランジスタ12、Pチャネルトランジ
スタ13がオフとなり、レベルシフト回路10の出力点
10aが第2電源端子8に接続された状態となる。これ
により、出力点10aの電位、つまり制御用のNチャネ
ルLDMOS15のソース電位はハイレベル(=VE
E)となる。
あっては、ゲート電位(=VEE)=ソース電位(=V
EE)の状態になってオフするようになり、これに応じ
て接続点aの電位(つまり出力用のNチャネルLDMO
S4のゲート電位)が第2電源端子8からの電源電圧V
EEにより上昇するため、NチャネルLDMOS4がオ
ンする。この状態では、接続点aにおいては、出力端子
2からの出力電圧VOUT(最大値でほぼVDD2)に
対しコンデンサ要素6の充電電圧が重畳するため、Nチ
ャネルLDMOS4のゲート電圧が持ち上げられるよう
になる。このようなブートストラップ効果によって、N
チャネルLDMOS4のスイッチング速度が向上すると
共に、出力端子3からの出力電圧VOUTのレベルが、
第1電源端子2に供給されている電源電圧VDD2のレ
ベルに保持されるようになる。
やダイオード7の順方向電圧降下などを無視すると、接
続点aの電位Vaは、次式(2)で得られる値まで上昇
する。但し、式(2)において、VOUTint は、出力
用のNチャネルLDMOS4がオンする直前での出力端
子3からの出力電圧VOUTの値である。
ルLDMOS4がオンする直前の状態時(VOUTint
=GND(=0)の状態時)に最大となるものであり、
その最大値はVDD2+VEE=2×VEEとなる。こ
のとき、オフ状態にあるNチャネルLDMOS15の各
電極の電圧は、ソース電極=VEE、ゲート電極=VE
E、ドレイン電極=Vaであるから、そのNチャネルL
DMOS15の各電極間に印加される電圧の最大値は、
出力用のNチャネルLDMOS4がオンする直前の状態
でもVEEに抑制されることになる。
をソースフォロワとしブートストラップの手法を取り入
れた本実施例のハイサイドスイッチ回路1においては、
制御用のNチャネルLDMOS15のソースに印加する
電圧レベルを変化させることにより出力用のNチャネル
LDMOS4のスイッチング動作を制御するので、その
NチャネルLDMOS4のオン時に制御用のNチャネル
LDMOS15に対し、図3に示すような従来構成のハ
イサイドスイッチ回路のように大きな電圧が印加される
恐れがなくなるため、そのNチャネルLDMOS15が
過電圧によって破壊される事態を効果的に防止できる。
1をSOI基板上に集積化した状態で形成する構成とし
ても良く、このような構成によれば、素子分離を容易に
行い得ると共に、寄生容量の減少するようになって、そ
の設計や配置の自由度を高め得るなどの効果が得られる
ようになる。
るものではなく、次のような変形または拡張が可能であ
る。出力用のNチャネルトランジスタとしてNチャネル
LDMOS4を使用する例で説明したが、他の形式のF
ETやNチャネル型IGBTを使用することもできる。
制御用半導体スイッチング素子として、NチャネルLD
MOS15を使用する例で説明したが、これを他の形式
のFETやNチャネルIGBT、或いはNPN型のバイ
ポーラトランジスタに置き換える構成としても良く、ま
た、PチャネルLDMOSやPNP型のバイポーラトラ
ンジスタなどを用いることも可能である。また、上記実
施例によるハイサイドスイッチ回路1を用いて多値出力
回路を構成することも可能である。
出力端子、4はNチャネルLDMOS(Nチャネルトラ
ンジスタ)、5は抵抗、6はコンデンサ要素、7はダイ
オード、8は第2電源端子、9はグランド端子、10は
レベルシフト回路、10aは出力点、11はPチャネル
LDMOS(第1のPチャネルトランジスタ)、12は
NチャネルLDMOS(第1のNチャネルトランジス
タ)、13はPチャネルLDMOS(第2のPチャネル
トランジスタ)、14はNチャネルLDMOS(第2の
Nチャネルトランジスタ)、15はNチャネルLDMO
S(制御用半導体スイッチング素子)、16は制御端
子、17はインバータ回路を示す。
Claims (6)
- 【請求項1】 第1電源端子(2)と出力端子(3)と
の間に接続された出力用のNチャネルトランジスタ
(4)と、 制御端子(16)に与えられるオン指令信号及びオフ指
令信号に基づいてオンオフするように設けられ、オン状
態で前記Nチャネルトランジスタ(4)のゲート電位を
グランド電位レベルに落としてこれをオフさせると共
に、オフ状態で第2電源端子(8)の出力電圧をNチャ
ネルトランジスタ(4)のゲートに与えてこれをオンさ
せるための制御用半導体スイッチング素子(15)と、 この制御用半導体スイッチング素子(15)のオン期間
に第2電源端子(8)から充電されるように設けられ、
その充電電圧を上記制御用スイッチング素子(15)の
オフ期間に出力端子(3)の出力電圧に重畳させること
により前記Nチャネルトランジスタ(4)のゲート電位
を持ち上げるコンデンサ要素(6)とを備えたハイサイ
ドスイッチ回路において、 前記第2電源端子(8)とグランド端子(9)との間に
接続され、その出力点(10a)を、前記制御端子(1
6)に前記オン指令信号が与えられた状態でグランド端
子(9)に接続すると共に、その制御端子(16)に前
記オフ指令信号が与えられた状態で第2電源端子(8)
に接続するレベルシフト回路(10)を設け、 前記制御用半導体スイッチング素子(15)は、一対の
主電極が前記Nチャネルトランジスタ(4)のゲートと
前記レベルシフト回路(10)の出力点(10a)との
間に介在されると共に、その制御電極が前記第2電源端
子(8)に接続され、出力点(10a)と第2電源端子
(8)との間の電位差が所定レベル以上のときにオンさ
れ、且つ当該電位差が所定レベル未満のときにオフする
ように接続されることを特徴とするハイサイドスイッチ
回路。 - 【請求項2】 前記制御用半導体スイッチング素子(1
5)は、制御電極としてゲートを備えたNチャネルFE
T若しくはNチャネルIGBTにより構成され、そのN
チャネルFET若しくはNチャネルIGBTは、ドレイ
ンまたはコレクタ側が前記出力用のNチャネルトランジ
スタ(4)のゲートに接続され、ソースまたはエミッタ
側が前レベルシフト回路(10)の出力点(10a)に
接続されることを特徴とする請求項1記載のハイサイド
スイッチ回路。 - 【請求項3】 前記コンデンサ要素(6)は、一端側が
前記出力端子(3)に接続され、他端側がダイオード
(7)を逆方向に介して前記第2電源端子(8)に接続
され、 前記ダイオード(7)のカソードと前記Nチャネルトラ
ンジスタ(4)のゲートとの間に抵抗(5)が接続され
ることを特徴とする請求項1または2記載のハイサイド
スイッチ回路。 - 【請求項4】 前記レベルシフト回路(10)は、 前記第2電源端子(8)とグランド端子(9)との間
に、第1のPチャネルトランジスタ(11)及び前記制
御端子(16)に前記オン指令信号が与えられたときに
オンする第1のNチャネルトランジスタ(12)の直列
回路と、第2のPチャネルトランジスタ(13)及び前
記制御端子(16)に前記オフ指令信号が与えられたと
きにオンする第2のNチャネルトランジスタ(14)の
直列回路とを並列に接続し、 第1のPチャネルトランジスタ(11)及び第1のNチ
ャネルトランジスタ(12)の共通接続点を第2のPチ
ャネルトランジスタ(13)のゲートに接続し、第2の
Pチャネルトランジスタ(13)及び第2のNチャネル
トランジスタ(14)の共通接続点を第1のPチャネル
トランジスタ(11)のゲートに接続して構成され、 第1のPチャネルトランジスタ(11)及び第1のNチ
ャネルトランジスタ(12)の共通接続点が前記出力点
(10a)として利用されることを特徴とする請求項1
ないし3のいずれかに記載のハイサイドスイッチ回路。 - 【請求項5】 請求項4記載のハイサイドスイッチ回路
において、 前記制御端子(16)に与えられる前記オン指令信号及
びオフ指令信号は、異なる論理値の論理レベル信号とし
て構成され、 前記制御端子(16)と前記第1のNチャネルトランジ
スタ(12)及び第2のNチャネルトランジスタ(1
4)の一方のゲートとの間にインバータ回路(17)が
介在されることを特徴とするハイサイドスイッチ回路。 - 【請求項6】 SOI基板上に集積化されて形成される
ことを特徴とする請求項1ないし5のいずれかに記載の
ハイサイドスイッチ回路。
Priority Applications (1)
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JP11079299A JP4085512B2 (ja) | 1999-04-19 | 1999-04-19 | ハイサイドスイッチ回路 |
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