JP2000258504A - 半導体装置検査回路 - Google Patents
半導体装置検査回路Info
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- JP2000258504A JP2000258504A JP11065109A JP6510999A JP2000258504A JP 2000258504 A JP2000258504 A JP 2000258504A JP 11065109 A JP11065109 A JP 11065109A JP 6510999 A JP6510999 A JP 6510999A JP 2000258504 A JP2000258504 A JP 2000258504A
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- Japan
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- circuit
- semiconductor device
- control signal
- inspection
- input
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 回路検査のために異なるテスト信号が必要な
半導体装置に対応でき、検査対象となる半導体装置の種
類に応じて異なるテスト信号を生成できる半導体装置検
査回路を実現する。 【解決手段】 検査モード選択信号に応じて、検査対象
となる半導体装置に内蔵されているバウンダリスキャン
セルを制御するための制御信号を生成する制御回路と、
選択制御信号に応じて、検査モード制御信号を制御回路
または検査対象となる上記半導体装置の何れかに出力す
る切り換え回路とを設けて、検査対象となる半導体装置
の種類に応じて、検査モード制御信号またはそれに応じ
て生成した検査制御信号を半導体装置に供給する。
半導体装置に対応でき、検査対象となる半導体装置の種
類に応じて異なるテスト信号を生成できる半導体装置検
査回路を実現する。 【解決手段】 検査モード選択信号に応じて、検査対象
となる半導体装置に内蔵されているバウンダリスキャン
セルを制御するための制御信号を生成する制御回路と、
選択制御信号に応じて、検査モード制御信号を制御回路
または検査対象となる上記半導体装置の何れかに出力す
る切り換え回路とを設けて、検査対象となる半導体装置
の種類に応じて、検査モード制御信号またはそれに応じ
て生成した検査制御信号を半導体装置に供給する。
Description
【0001】
【発明の属する技術分野】本発明は、実装基板に搭載さ
れた半導体装置の動作を検査する半導体装置検査回路に
関するものである。
れた半導体装置の動作を検査する半導体装置検査回路に
関するものである。
【0002】
【従来の技術】LSI(大規模半導体集積回路)などの
半導体装置の回路試験およびこれらの半導体装置を搭載
した基板の回路試験は、実装された状態で行うことが必
要である。半導体パッケージなどを実装された実装基板
を検査するには、ICT(In Circuit Test )が行われ
てきた。しかし、最近の高密度実装の傾向から、部品の
小型化、基板の高密度化が進んでおり、実装基板上にテ
ストパッドを配置することが難しくなってきた。
半導体装置の回路試験およびこれらの半導体装置を搭載
した基板の回路試験は、実装された状態で行うことが必
要である。半導体パッケージなどを実装された実装基板
を検査するには、ICT(In Circuit Test )が行われ
てきた。しかし、最近の高密度実装の傾向から、部品の
小型化、基板の高密度化が進んでおり、実装基板上にテ
ストパッドを配置することが難しくなってきた。
【0003】このような問題を解決するための方法とし
て、バウンダリスキャンテストがある。ディジタル回路
の検査に用いられているディジタル・バウンダリスキャ
ンテストの規格は、IEEE1149.1に詳しく定め
られている。図4は、バウンダリスキャンセルを含む半
導体集積回路の一例を示している。図示のように、この
半導体集積回路には、コアロジック1の他にバウンダリ
スキャンセルによって構成された入力セル2aと出力セ
ル2b、さらに、これらのバウンダリスキャンセルの入
出力動作を制御するための制御回路10が設けられてい
る。
て、バウンダリスキャンテストがある。ディジタル回路
の検査に用いられているディジタル・バウンダリスキャ
ンテストの規格は、IEEE1149.1に詳しく定め
られている。図4は、バウンダリスキャンセルを含む半
導体集積回路の一例を示している。図示のように、この
半導体集積回路には、コアロジック1の他にバウンダリ
スキャンセルによって構成された入力セル2aと出力セ
ル2b、さらに、これらのバウンダリスキャンセルの入
出力動作を制御するための制御回路10が設けられてい
る。
【0004】コアロジック1は集積回路のメインの機能
を持つ主回路である。コアロジック1は、外部からの入
力信号を取り入れて、入力信号に応じて所定の演算また
は処理などを行い、その結果を外部に出力する。なお、
バウンダリスキャンテスト機能を有しない半導体集積回
路においては、コアロジック1は、例えば、パッケージ
に形成された入力端子から直接入力信号を受けて、演算
または処理の結果をパッケージに形成された出力端子を
介して外部に出力する。図4に示す回路では、コアロジ
ック1のデータ入力および出力は、それぞれバウンダリ
スキャンセルからなる入力セル2aおよび出力セル2b
を介して行われる。例えば,データ入力は入力セル2a
を介して行われ、入力端子3aからの入力データは、入
力セル2aのデータレジスタに取り込まれ、保持された
あと、当該保持データがコアロジック1に入力される。
コアロジック1のデータ出力は、出力セル2bを介して
行われ、まずコアロジック1の出力データが出力セル2
bのデータレジスタに保持される。そして、出力セル2
bに保持されたデータが出力端子3bに出力される。
を持つ主回路である。コアロジック1は、外部からの入
力信号を取り入れて、入力信号に応じて所定の演算また
は処理などを行い、その結果を外部に出力する。なお、
バウンダリスキャンテスト機能を有しない半導体集積回
路においては、コアロジック1は、例えば、パッケージ
に形成された入力端子から直接入力信号を受けて、演算
または処理の結果をパッケージに形成された出力端子を
介して外部に出力する。図4に示す回路では、コアロジ
ック1のデータ入力および出力は、それぞれバウンダリ
スキャンセルからなる入力セル2aおよび出力セル2b
を介して行われる。例えば,データ入力は入力セル2a
を介して行われ、入力端子3aからの入力データは、入
力セル2aのデータレジスタに取り込まれ、保持された
あと、当該保持データがコアロジック1に入力される。
コアロジック1のデータ出力は、出力セル2bを介して
行われ、まずコアロジック1の出力データが出力セル2
bのデータレジスタに保持される。そして、出力セル2
bに保持されたデータが出力端子3bに出力される。
【0005】制御回路10は、バウンダリスキャンセル
を制御するTAP(Test access port)コントローラ
4、ステートデコーダ5、回路命令を受け取るインスト
ラクションレジスタ6、インストラクションデコーダ7
およびマルチプレクサ9を内蔵している。TAPコント
ローラ4は、外部から入力されたクロック信号TCKお
よびテストモード選択信号TMS応じて、ステート情報
を示すデータを生成し、ステートデコーダ5に供給す
る。ステートデコーダ5は、TAPコントローラ4から
入力されたステート情報データをデコードし、制御信号
を出力する。
を制御するTAP(Test access port)コントローラ
4、ステートデコーダ5、回路命令を受け取るインスト
ラクションレジスタ6、インストラクションデコーダ7
およびマルチプレクサ9を内蔵している。TAPコント
ローラ4は、外部から入力されたクロック信号TCKお
よびテストモード選択信号TMS応じて、ステート情報
を示すデータを生成し、ステートデコーダ5に供給す
る。ステートデコーダ5は、TAPコントローラ4から
入力されたステート情報データをデコードし、制御信号
を出力する。
【0006】インストラクションレジスタ6は、ステー
トデコーダ5からの制御信号およびデータ入力端子(T
DI)12から入力された命令(インストラクション)
を保持する。そして、保持した制御信号および命令デー
タをインストラクションデコーダ7に出力する。インス
トラクションデコーダ7は、インストラクションレジス
タ6より入力された命令データを解析して、解析の結果
に応じて、イネーブル信号(Enable)、テスト入
力信号(INTEST)およびテスト出力信号(EXT
EST)をそれぞれ出力する。
トデコーダ5からの制御信号およびデータ入力端子(T
DI)12から入力された命令(インストラクション)
を保持する。そして、保持した制御信号および命令デー
タをインストラクションデコーダ7に出力する。インス
トラクションデコーダ7は、インストラクションレジス
タ6より入力された命令データを解析して、解析の結果
に応じて、イネーブル信号(Enable)、テスト入
力信号(INTEST)およびテスト出力信号(EXT
EST)をそれぞれ出力する。
【0007】TAPコントローラ4およびステートデコ
ーダ5により、入力端子13から入力されたテストモー
ド選択信号TMS(Test model select )に応じてバウ
ンダリスキャンセルを制御するためのデータレジスタ制
御信号(Shift-DR)、(Capture-DR)および(Update-D
R )が発生され、それぞれ入力セル2aおよび出力セル
2bに出力される。また、ステートデコーダ5により発
生されたインストラクションレジスタ制御信号(Shift-
IR)、(Capture-IR)および(Update-IR )がそれぞれ
インストラクションレジスタ6に入力され、これらの制
御信号に応じて、インストラクションデコーダ7により
入力セル2a、出力セル2bの動作を制御するイネーブ
ル信号(Enable)、テスト入力信号INTESTおよび
テスト出力信号EXTESTがそれぞれ発生され、入力
セル2aおよび出力セル2bにそれぞれ出力される。イ
ンストラクションレジスタ6からの出力データまたは出
力セル2bからの出力データがマルチプレクサ9に入力
される。マルチプレクサ9はステートデコーダ5からの
選択制御信号に応じて、これらの入力信号の何れかを選
択して、端子4に出力する。
ーダ5により、入力端子13から入力されたテストモー
ド選択信号TMS(Test model select )に応じてバウ
ンダリスキャンセルを制御するためのデータレジスタ制
御信号(Shift-DR)、(Capture-DR)および(Update-D
R )が発生され、それぞれ入力セル2aおよび出力セル
2bに出力される。また、ステートデコーダ5により発
生されたインストラクションレジスタ制御信号(Shift-
IR)、(Capture-IR)および(Update-IR )がそれぞれ
インストラクションレジスタ6に入力され、これらの制
御信号に応じて、インストラクションデコーダ7により
入力セル2a、出力セル2bの動作を制御するイネーブ
ル信号(Enable)、テスト入力信号INTESTおよび
テスト出力信号EXTESTがそれぞれ発生され、入力
セル2aおよび出力セル2bにそれぞれ出力される。イ
ンストラクションレジスタ6からの出力データまたは出
力セル2bからの出力データがマルチプレクサ9に入力
される。マルチプレクサ9はステートデコーダ5からの
選択制御信号に応じて、これらの入力信号の何れかを選
択して、端子4に出力する。
【0008】図4に示す制御回路10では、外部から入
力されたTDI(Test data in)、TDO(Test data
out ),TMSおよびTCK(Test clock)など少ない
種類のテスト信号を送ることによってその半導体装置の
動作などに関する多くの試験を行うことができる。
力されたTDI(Test data in)、TDO(Test data
out ),TMSおよびTCK(Test clock)など少ない
種類のテスト信号を送ることによってその半導体装置の
動作などに関する多くの試験を行うことができる。
【0009】
【発明が解決しようとする課題】ところで、上述した従
来のバウンダリスキャンテスト機能を持つ半導体装置に
おいては、上述したように、TAPコントローラ4、ス
テートデコーダおよびインストラクションレジスタ6な
どを含む制御回路10を半導体装置の内部に形成しなけ
ればならない。このため、回路構成がやや複雑になり、
レイアウト面積およびコストの増加を招く結果となる。
テスト以外の通常動作時に、制御回路10は全く機能せ
ず、無駄を生じてしまうという不利益がある。
来のバウンダリスキャンテスト機能を持つ半導体装置に
おいては、上述したように、TAPコントローラ4、ス
テートデコーダおよびインストラクションレジスタ6な
どを含む制御回路10を半導体装置の内部に形成しなけ
ればならない。このため、回路構成がやや複雑になり、
レイアウト面積およびコストの増加を招く結果となる。
テスト以外の通常動作時に、制御回路10は全く機能せ
ず、無駄を生じてしまうという不利益がある。
【0010】これを解決するために、図5に示す構成の
半導体装置が提案されている。図示のように、当該半導
体装置には、コアロジック1の他、バウンダリスキャン
セルからなる入力セル2aと出力セル2bのみが配置さ
れ、図4に示す制御回路10が取り除かれている。制御
回路10により発生すべき制御信号がテスト信号入力端
子を通して外部から直接供給される。このため、データ
レジスタ制御信号(Shift-IR)、(Capture-IR)および
(Update-IR )を入力するためのテスト信号端子15,
16および17のほか、イネーブル信号(Enable)、テ
スト入力信号INTESTおよびテスト出力信号EXT
ESTを入力するためのテスト信号端子18,19およ
び20がそれぞれ追加されている。
半導体装置が提案されている。図示のように、当該半導
体装置には、コアロジック1の他、バウンダリスキャン
セルからなる入力セル2aと出力セル2bのみが配置さ
れ、図4に示す制御回路10が取り除かれている。制御
回路10により発生すべき制御信号がテスト信号入力端
子を通して外部から直接供給される。このため、データ
レジスタ制御信号(Shift-IR)、(Capture-IR)および
(Update-IR )を入力するためのテスト信号端子15,
16および17のほか、イネーブル信号(Enable)、テ
スト入力信号INTESTおよびテスト出力信号EXT
ESTを入力するためのテスト信号端子18,19およ
び20がそれぞれ追加されている。
【0011】このように、図5に示す半導体集積回路に
対して検査を行うとき、外部から直接バウンダリスキャ
ンセルを制御するための制御信号が供給されるので、半
導体集積回路に内蔵したデコーダでテストモード選択信
号TMSなどに応じて制御信号を発生する必要がなく、
試験速度の向上を実現でき、かつ回路試験以外のときに
使用しない部分回路が配置されていないので、回路規模
の縮小とコストの低減が図れる。
対して検査を行うとき、外部から直接バウンダリスキャ
ンセルを制御するための制御信号が供給されるので、半
導体集積回路に内蔵したデコーダでテストモード選択信
号TMSなどに応じて制御信号を発生する必要がなく、
試験速度の向上を実現でき、かつ回路試験以外のときに
使用しない部分回路が配置されていないので、回路規模
の縮小とコストの低減が図れる。
【0012】しかし、図4および図5に示す異なる種類
の半導体装置に対して性能検査を行う場合に、それぞれ
異なる試験回路が必要となる。例えば、図4に示す集積
回路を搭載した半導体装置を検査するとき、外部からテ
ストモード選択信号TMSおよび必要な命令(インスト
ラクション)を供給すればよく、バウンダリスキャンセ
ルからなる入出力セルに供給する必要な制御信号、例え
ば、(Shift-IR)、(Capture-IR)および(Update-IR
)が半導体装置に内蔵した制御回路10のステートデ
コーダ5およびインストラクションデコーダ7により生
成可能である。一方、図5に示す集積回路を搭載した半
導体装置を検査するとき、外部から(Shift-IR)、(Ca
pture-IR)および(Update-IR )などの制御信号を直接
供給する必要がある。このように、それぞれの半導体装
置を検査するために、異なる信号を供給する必要が生じ
ており、通常の検査回路では、全ての要求に対応できな
くなる問題が生じる。
の半導体装置に対して性能検査を行う場合に、それぞれ
異なる試験回路が必要となる。例えば、図4に示す集積
回路を搭載した半導体装置を検査するとき、外部からテ
ストモード選択信号TMSおよび必要な命令(インスト
ラクション)を供給すればよく、バウンダリスキャンセ
ルからなる入出力セルに供給する必要な制御信号、例え
ば、(Shift-IR)、(Capture-IR)および(Update-IR
)が半導体装置に内蔵した制御回路10のステートデ
コーダ5およびインストラクションデコーダ7により生
成可能である。一方、図5に示す集積回路を搭載した半
導体装置を検査するとき、外部から(Shift-IR)、(Ca
pture-IR)および(Update-IR )などの制御信号を直接
供給する必要がある。このように、それぞれの半導体装
置を検査するために、異なる信号を供給する必要が生じ
ており、通常の検査回路では、全ての要求に対応できな
くなる問題が生じる。
【0013】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路検査のために異なるテスト
信号が必要な半導体装置に対応でき、検査対象となる半
導体装置の種類に応じて異なるテスト信号を生成できる
半導体装置検査回路を提供することにある。
のであり、その目的は、回路検査のために異なるテスト
信号が必要な半導体装置に対応でき、検査対象となる半
導体装置の種類に応じて異なるテスト信号を生成できる
半導体装置検査回路を提供することにある。
【0014】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置検査回路は、検査対象となる主
回路と、外部からの検査データを上記主回路に入力し、
若しくは上記主回路の出力データを外部に出力するバウ
ンダリスキャンセルと、外部からの検査モード制御信号
に応じて検査制御信号を生成して上記バウンダリスキャ
ンセルに供給するバウンダリスキャン制御回路とを有す
る第1種類の半導体装置、または、検査対象となる主回
路と、外部からの検査データを上記主回路に入力し、若
しくは上記主回路の出力データを外部に出力するバウン
ダリスキャンセルとを有し、外部から入力された検査制
御信号に応じてバウンダリスキャンセルを制御する第2
種類の半導体装置の何れに対しても検査可能な半導体装
置検査回路であって、上記検査モード制御信号に応じ
て、上記バウンダリスキャンセルを制御するための上記
検査制御信号を生成する検査制御回路と、選択制御信号
に応じて、上記検査モード制御信号を上記検査制御回路
または検査対象となる上記半導体装置の何れかに出力す
る切り換え回路とを有し、上記切り換え回路は、上記第
1種類の半導体装置の主回路を検査する場合に、外部か
ら入力された上記検査モード制御信号を上記半導体装置
に出力し、上記第2種類の半導体装置の主回路を検査す
る場合に、外部から入力された上記検査モード制御信号
を上記制御回路に出力する。
め、本発明の半導体装置検査回路は、検査対象となる主
回路と、外部からの検査データを上記主回路に入力し、
若しくは上記主回路の出力データを外部に出力するバウ
ンダリスキャンセルと、外部からの検査モード制御信号
に応じて検査制御信号を生成して上記バウンダリスキャ
ンセルに供給するバウンダリスキャン制御回路とを有す
る第1種類の半導体装置、または、検査対象となる主回
路と、外部からの検査データを上記主回路に入力し、若
しくは上記主回路の出力データを外部に出力するバウン
ダリスキャンセルとを有し、外部から入力された検査制
御信号に応じてバウンダリスキャンセルを制御する第2
種類の半導体装置の何れに対しても検査可能な半導体装
置検査回路であって、上記検査モード制御信号に応じ
て、上記バウンダリスキャンセルを制御するための上記
検査制御信号を生成する検査制御回路と、選択制御信号
に応じて、上記検査モード制御信号を上記検査制御回路
または検査対象となる上記半導体装置の何れかに出力す
る切り換え回路とを有し、上記切り換え回路は、上記第
1種類の半導体装置の主回路を検査する場合に、外部か
ら入力された上記検査モード制御信号を上記半導体装置
に出力し、上記第2種類の半導体装置の主回路を検査す
る場合に、外部から入力された上記検査モード制御信号
を上記制御回路に出力する。
【0015】また、本発明では、上記制御回路は、上記
検査モード制御信号に従って検査ステートを示すステー
ト制御信号を発生する第1のデコーダ回路と、上記第1
のデコーダ回路からのステート制御信号に応じて、イネ
ーブル信号およびモード制御信号を出力する第2のデコ
ーダとを有する。
検査モード制御信号に従って検査ステートを示すステー
ト制御信号を発生する第1のデコーダ回路と、上記第1
のデコーダ回路からのステート制御信号に応じて、イネ
ーブル信号およびモード制御信号を出力する第2のデコ
ーダとを有する。
【0016】さらに、本発明では、好適には、上記制御
回路は、上記第1のデコーダにより発生された上記ステ
ート制御信号の一部分を保持し、保持した信号を上記第
2のデコーダに供給する保持回路を有する。
回路は、上記第1のデコーダにより発生された上記ステ
ート制御信号の一部分を保持し、保持した信号を上記第
2のデコーダに供給する保持回路を有する。
【0017】本発明によれば、切り換え回路によって、
バウンダリスキャンセルを直接制御可能な制御信号と検
査モードを指示する検査モード制御信号を制御回路また
は検査対象となる半導体装置へ切り換えて出力する。制
御回路によって、検査モード制御信号に応じて検査モー
ドを決定し、それに応じて検査用の制御信号を生成し、
検査対象となる半導体装置に供給する。このため、検査
対象となる半導体装置の種類に応じて、半導体装置にあ
る主回路の動作を検査するための信号を半導体装置に供
給し、異なる種類の半導体装置に対応可能である。例え
ば、第1種類の半導体装置を検査する場合に、切り換え
回路により、検査モード制御信号が半導体装置に供給さ
れ、当該第1種類の半導体装置に設けられているバウン
ダリスキャン制御回路により検査制御信号が生成され、
それに応じてバウンダリスキャンセルが所定の動作を行
い、主回路の動作検査が行われる。一方、第2種類の半
導体装置を検査する場合に、切り換え回路により、外部
から入力された検査モード制御信号が制御回路に入力さ
れ、制御回路により生成した検査制御信号が半導体装置
にあるバウンダリスキャンセルに直接供給され、それに
応じてバウンダリスキャンセルが所定の動作を行い、主
回路の動作検査が行われる。このように、検査対象とな
る半導体装置の種類に応じて異なる検査用信号を半導体
装置に供給するので、異なる種類の半導体装置に対応で
きる共通の半導体装置検査回路を実現できる。
バウンダリスキャンセルを直接制御可能な制御信号と検
査モードを指示する検査モード制御信号を制御回路また
は検査対象となる半導体装置へ切り換えて出力する。制
御回路によって、検査モード制御信号に応じて検査モー
ドを決定し、それに応じて検査用の制御信号を生成し、
検査対象となる半導体装置に供給する。このため、検査
対象となる半導体装置の種類に応じて、半導体装置にあ
る主回路の動作を検査するための信号を半導体装置に供
給し、異なる種類の半導体装置に対応可能である。例え
ば、第1種類の半導体装置を検査する場合に、切り換え
回路により、検査モード制御信号が半導体装置に供給さ
れ、当該第1種類の半導体装置に設けられているバウン
ダリスキャン制御回路により検査制御信号が生成され、
それに応じてバウンダリスキャンセルが所定の動作を行
い、主回路の動作検査が行われる。一方、第2種類の半
導体装置を検査する場合に、切り換え回路により、外部
から入力された検査モード制御信号が制御回路に入力さ
れ、制御回路により生成した検査制御信号が半導体装置
にあるバウンダリスキャンセルに直接供給され、それに
応じてバウンダリスキャンセルが所定の動作を行い、主
回路の動作検査が行われる。このように、検査対象とな
る半導体装置の種類に応じて異なる検査用信号を半導体
装置に供給するので、異なる種類の半導体装置に対応で
きる共通の半導体装置検査回路を実現できる。
【0018】
【発明の実施の形態】図1は本発明に係る半導体装置検
査回路の一実施形態を示す回路図である。図示のよう
に、本実施形態の半導体装置検査回路は、制御回路10
aおよび切り換え回路30,31,32により構成され
ている。
査回路の一実施形態を示す回路図である。図示のよう
に、本実施形態の半導体装置検査回路は、制御回路10
aおよび切り換え回路30,31,32により構成され
ている。
【0019】図示のように、本実施形態の半導体装置検
査回路においては、入力端子21,22,…,26から
入力された制御信号SDR(Shift-DR)、CDR(Capt
ure-DR)、UDR(Update-DR )、イネーブル信号EN
B(Enable)およびモード信号MOD1(Mode
1),MOD2(Mode2)は、それぞれ出力端子4
1,42,…,46に出力される。また、制御回路10
aにより、入力端子21,22,…,26からの入力信
号とほぼ同様な制御信号SDR,CDR,UDR、イネ
ーブル信号ENBおよびモード信号MOD1,MOD2
がそれぞれ生成され、出力端子41,42,…,46に
出力される。
査回路においては、入力端子21,22,…,26から
入力された制御信号SDR(Shift-DR)、CDR(Capt
ure-DR)、UDR(Update-DR )、イネーブル信号EN
B(Enable)およびモード信号MOD1(Mode
1),MOD2(Mode2)は、それぞれ出力端子4
1,42,…,46に出力される。また、制御回路10
aにより、入力端子21,22,…,26からの入力信
号とほぼ同様な制御信号SDR,CDR,UDR、イネ
ーブル信号ENBおよびモード信号MOD1,MOD2
がそれぞれ生成され、出力端子41,42,…,46に
出力される。
【0020】切り換え回路30,31および32には、
入力端子35から入力されたTAPイネーブル信号TE
B(TAP _Enable)に応じて、それぞれ入力信号を切り
換えて出力する。例えば、切り換え回路30は、入力端
子33から入力されたテストモード選択信号TMSを出
力端子40または制御回路10aの何れかに出力し、切
り換え回路31は、入力端子34から入力されたテスト
入力データTDIを出力端子39または制御回路10a
の何れかに出力する。切り換え回路32は、入力端子4
7から入力されたテスト出力データTDOを出力端子3
6または制御回路10aの何れかに出力する。
入力端子35から入力されたTAPイネーブル信号TE
B(TAP _Enable)に応じて、それぞれ入力信号を切り
換えて出力する。例えば、切り換え回路30は、入力端
子33から入力されたテストモード選択信号TMSを出
力端子40または制御回路10aの何れかに出力し、切
り換え回路31は、入力端子34から入力されたテスト
入力データTDIを出力端子39または制御回路10a
の何れかに出力する。切り換え回路32は、入力端子4
7から入力されたテスト出力データTDOを出力端子3
6または制御回路10aの何れかに出力する。
【0021】制御回路10aは、入力端子11から入力
されたクロック信号TCK、切り換え回路30と31か
ら入力されたテストモード選択信号TMSおよびテスト
入力データTDIを受けて、これらの信号に応じて、制
御信号SDR,CDR,UDR、イネーブル信号ENB
およびモード信号MOD1,MOD2を生成する。
されたクロック信号TCK、切り換え回路30と31か
ら入力されたテストモード選択信号TMSおよびテスト
入力データTDIを受けて、これらの信号に応じて、制
御信号SDR,CDR,UDR、イネーブル信号ENB
およびモード信号MOD1,MOD2を生成する。
【0022】図2は、制御信号10aの一構成例を示し
ている。図示のように、この制御回路10aは、TAP
コントローラ4a、ステートデコーダ5a、インストラ
クションレジスタ6a、インストラクションデコーダ7
aおよびマルチプレクサ(MUX)9aにより構成され
ている。
ている。図示のように、この制御回路10aは、TAP
コントローラ4a、ステートデコーダ5a、インストラ
クションレジスタ6a、インストラクションデコーダ7
aおよびマルチプレクサ(MUX)9aにより構成され
ている。
【0023】TAPコントローラ4aは、入力端子37
から入力されたクロック信号TCKよび入力端子30_
1から入力されたテストモード選択信号TMSに応じ
て、ステートデコーダ5aに制御データD4を出力す
る。なお、入力端子30_1は、切り換え回路30の出
力端子に接続されている。ステートデコーダ5aは、T
APコントローラ4aからの制御データD4をデコード
して、その結果、制御信号SDR,CDRおよびUDR
を発生し出力端子41,42および43にそれぞれ出力
する。さらに、ステートデコーダ5a、デコーダの結果
に応じてインストラクションデータD5を生成し、イン
ストラクションレジスタ6aに出力する。
から入力されたクロック信号TCKよび入力端子30_
1から入力されたテストモード選択信号TMSに応じ
て、ステートデコーダ5aに制御データD4を出力す
る。なお、入力端子30_1は、切り換え回路30の出
力端子に接続されている。ステートデコーダ5aは、T
APコントローラ4aからの制御データD4をデコード
して、その結果、制御信号SDR,CDRおよびUDR
を発生し出力端子41,42および43にそれぞれ出力
する。さらに、ステートデコーダ5a、デコーダの結果
に応じてインストラクションデータD5を生成し、イン
ストラクションレジスタ6aに出力する。
【0024】インストラクションレジスタ6aは、入力
端子37から入力されたクロック信号TCK、入力端子
31_1から入力されたテスト入力データTDIおよび
ステートデコーダ5aからの入力されるインストラクシ
ョンデータD5を受けて、これらのデータをそれぞれ保
持する。そして、保持されたインストラクションデータ
(D6)をインストラクションデコーダ7aに出力し、
さらに保持されたテスト入力データ(D6a)をマルチ
プレクサ9aに出力する。
端子37から入力されたクロック信号TCK、入力端子
31_1から入力されたテスト入力データTDIおよび
ステートデコーダ5aからの入力されるインストラクシ
ョンデータD5を受けて、これらのデータをそれぞれ保
持する。そして、保持されたインストラクションデータ
(D6)をインストラクションデコーダ7aに出力し、
さらに保持されたテスト入力データ(D6a)をマルチ
プレクサ9aに出力する。
【0025】インストラクションデコーダ7aは、イン
ストラクションレジスタ6aから入力されたデータD6
に応じて、イネーブル信号ENBおよびモード信号MO
D1,MOD2を生成し、それぞれ出力端子44,45
および46に出力する。マルチプレクサ9aは、インス
トラクションレジスタ6aから入力されたデータD6a
および入力端子32_1から入力されたテスト出力デー
タTDOの何れかを選択して、出力端子36に出力す
る。なお、入力端子32_1は、切り換え回路32の出
力端子に接続されている。
ストラクションレジスタ6aから入力されたデータD6
に応じて、イネーブル信号ENBおよびモード信号MO
D1,MOD2を生成し、それぞれ出力端子44,45
および46に出力する。マルチプレクサ9aは、インス
トラクションレジスタ6aから入力されたデータD6a
および入力端子32_1から入力されたテスト出力デー
タTDOの何れかを選択して、出力端子36に出力す
る。なお、入力端子32_1は、切り換え回路32の出
力端子に接続されている。
【0026】上述した構成を有する制御回路10aによ
り、入力されたクロック信号TCK、テストモード選択
信号TMSおよびテスト入力データTDIに応じて、バ
ウンダリスキャンセルを制御するための制御信号SD
R,CDR,UDR、イネーブル信号ENBおよびモー
ド信号MOD1,MOD2がそれぞれ生成され、出力さ
れる。これらの制御信号などに応じて、バウンダリスキ
ャンセルの動作が制御され、バウンダリスキャンセルを
介して、検査対象となる半導体装置に対して、データの
入出力が行われる。
り、入力されたクロック信号TCK、テストモード選択
信号TMSおよびテスト入力データTDIに応じて、バ
ウンダリスキャンセルを制御するための制御信号SD
R,CDR,UDR、イネーブル信号ENBおよびモー
ド信号MOD1,MOD2がそれぞれ生成され、出力さ
れる。これらの制御信号などに応じて、バウンダリスキ
ャンセルの動作が制御され、バウンダリスキャンセルを
介して、検査対象となる半導体装置に対して、データの
入出力が行われる。
【0027】図3は、バウンダリスキャンセルの一例を
示す回路図である。ここで、入力セルとして用いられて
いるバウンダリスキャンセル2aの構成を示している。
図示のように、入力セル2aは、バウンダリスキャンシ
フトレジスタ(以下、B−Sシフトレジスタと略記す
る)2e、パラレルラッチ2cおよびマルチプレクサ
(MUX)2dにより構成されている。
示す回路図である。ここで、入力セルとして用いられて
いるバウンダリスキャンセル2aの構成を示している。
図示のように、入力セル2aは、バウンダリスキャンシ
フトレジスタ(以下、B−Sシフトレジスタと略記す
る)2e、パラレルラッチ2cおよびマルチプレクサ
(MUX)2dにより構成されている。
【0028】B−Sシフトレジスタ2eは、入力端子T
INから入力されたパラレル(並列)の入力データを受け
て、それを保持する。また、当該B−Sシフトレジスタ
2eは、入力端子39から入力されたシリアルなテスト
入力データTDIを受けて、当該シリアルデータをパラ
レルデータに変換してそれを保持する。図示のように、
B−Sシフトレジスタ2eの動作は、クロック信号TC
K、制御信号SDR,CDR,UDRおよびイネーブル
信号ENBにより制御される。なお、このれら制御信号
などは、それぞれ図1に示す半導体装置検査回路により
供給される。
INから入力されたパラレル(並列)の入力データを受け
て、それを保持する。また、当該B−Sシフトレジスタ
2eは、入力端子39から入力されたシリアルなテスト
入力データTDIを受けて、当該シリアルデータをパラ
レルデータに変換してそれを保持する。図示のように、
B−Sシフトレジスタ2eの動作は、クロック信号TC
K、制御信号SDR,CDR,UDRおよびイネーブル
信号ENBにより制御される。なお、このれら制御信号
などは、それぞれ図1に示す半導体装置検査回路により
供給される。
【0029】パラレルラッチ2cは、B−Sシフトレジ
スタ2eにより保持した入力データを受けて、それをさ
らに保持する。図示のように、パラレルラッチ2cは、
クロック信号TCK、制御信号UDRおよびイネーブル
信号ENBにより制御される。
スタ2eにより保持した入力データを受けて、それをさ
らに保持する。図示のように、パラレルラッチ2cは、
クロック信号TCK、制御信号UDRおよびイネーブル
信号ENBにより制御される。
【0030】マルチプレクサ2dは、入力端子50から
入力されたテスト信号INTESTに応じて、入力端子
TINからの入力データまたはパラレルラッチ2cのラッ
チデータの何れかを選択して、出力する。
入力されたテスト信号INTESTに応じて、入力端子
TINからの入力データまたはパラレルラッチ2cのラッ
チデータの何れかを選択して、出力する。
【0031】このように構成された入力セル2aによ
り、入力端子TINから入力されたパラレルなデータまた
は入力端子39から入力されたシリアルなデータをパラ
レルデータに変換され、外部から入力されたテスト信号
INTESTに応じて、入力端子TINから入力されたパ
ラレルのデータを選択して、例えば、内部回路に入力す
るか、またはパラレルラッチ2cにより保持されたデー
タを選択して内部回路に入力する。
り、入力端子TINから入力されたパラレルなデータまた
は入力端子39から入力されたシリアルなデータをパラ
レルデータに変換され、外部から入力されたテスト信号
INTESTに応じて、入力端子TINから入力されたパ
ラレルのデータを選択して、例えば、内部回路に入力す
るか、またはパラレルラッチ2cにより保持されたデー
タを選択して内部回路に入力する。
【0032】本実施形態の半導体装置検査回路の検査対
象となる半導体装置は、例えば、図4または図5に示す
ように、所定の機能を有するコアロジック、バウンダリ
スキャンセルからなる入力セルおよび出力セルを持つも
のである。図4に示すように、バウンダリスキャンセル
を制御するための制御信号SDR,CDR,UDRおよ
びイネーブル信号ENBなどを生成する制御回路10を
内蔵したものと、図5に示すように制御回路を有せず、
外部から供給された制御信号SDR,CDR,UDRお
よびイネーブル信号ENBなどに依存してバウンダリス
キャンセルの動作を制御し、コアロジックの動作を検査
するものの2種類がある。
象となる半導体装置は、例えば、図4または図5に示す
ように、所定の機能を有するコアロジック、バウンダリ
スキャンセルからなる入力セルおよび出力セルを持つも
のである。図4に示すように、バウンダリスキャンセル
を制御するための制御信号SDR,CDR,UDRおよ
びイネーブル信号ENBなどを生成する制御回路10を
内蔵したものと、図5に示すように制御回路を有せず、
外部から供給された制御信号SDR,CDR,UDRお
よびイネーブル信号ENBなどに依存してバウンダリス
キャンセルの動作を制御し、コアロジックの動作を検査
するものの2種類がある。
【0033】図4に示すような半導体装置に対して動作
検査を行う場合に、半導体装置に内蔵されている制御回
路10により、テストモード選択信号TMSおよびテス
ト入力データに応じて、バウンダリスキャンセルを制御
する制御信号などを生成することができるので、本実施
形態の半導体装置検査回路は、外部から入力されたテス
トモード選択信号TMS、テスト入力データTDIおよ
びクロック信号TCKを半導体装置に出力する。
検査を行う場合に、半導体装置に内蔵されている制御回
路10により、テストモード選択信号TMSおよびテス
ト入力データに応じて、バウンダリスキャンセルを制御
する制御信号などを生成することができるので、本実施
形態の半導体装置検査回路は、外部から入力されたテス
トモード選択信号TMS、テスト入力データTDIおよ
びクロック信号TCKを半導体装置に出力する。
【0034】具体的に、例えば、図1に示す半導体装置
検査回路において、入力端子35から入力されたTAP
イネーブル信号TEBに応じて、切り換え回路30によ
り、入力端子33に入力されたテストモード選択信号T
MSを出力端子40に出力し、入力端子34から入力さ
れたテスト入力データTDIを出力端子39に出力す
る。さらに、入力端子37から入力されたクロック信号
TCKが出力端子48に出力される。このように、半導
体装置検査回路により出力されたテストモード選択信号
TMS、テスト入力データおよびクロック信号TCKが
それぞれ検査対象となる半導体装置に供給され、当該半
導体装置の内部に設けられている制御回路10により、
バウンダリスキャンセルを制御するための制御信号SD
R,CDR,UDRおよびイネーブル信号ENBなどが
それぞれ生成されるので、バウンダリスキャンセルから
なる入力セルおよび出力セルがそれぞれ所定の動作を行
い、コアロジック1に対して試験を行うことができる。
検査回路において、入力端子35から入力されたTAP
イネーブル信号TEBに応じて、切り換え回路30によ
り、入力端子33に入力されたテストモード選択信号T
MSを出力端子40に出力し、入力端子34から入力さ
れたテスト入力データTDIを出力端子39に出力す
る。さらに、入力端子37から入力されたクロック信号
TCKが出力端子48に出力される。このように、半導
体装置検査回路により出力されたテストモード選択信号
TMS、テスト入力データおよびクロック信号TCKが
それぞれ検査対象となる半導体装置に供給され、当該半
導体装置の内部に設けられている制御回路10により、
バウンダリスキャンセルを制御するための制御信号SD
R,CDR,UDRおよびイネーブル信号ENBなどが
それぞれ生成されるので、バウンダリスキャンセルから
なる入力セルおよび出力セルがそれぞれ所定の動作を行
い、コアロジック1に対して試験を行うことができる。
【0035】一方、図5に示すような半導体装置に対し
て動作検査を行う場合に、当該検査対象の半導体装置内
部にバウンダリスキャンセルを制御するための制御信号
などを生成する制御回路が設けられていないので、本実
施形態の半導体装置検査回路において、制御回路10a
により、バウンダリスキャンセルを制御するための制御
信号SDR,CDR,UDRおよびイネーブル信号EN
Bなどが生成され、検査対象となる半導体装置に供給さ
れる。
て動作検査を行う場合に、当該検査対象の半導体装置内
部にバウンダリスキャンセルを制御するための制御信号
などを生成する制御回路が設けられていないので、本実
施形態の半導体装置検査回路において、制御回路10a
により、バウンダリスキャンセルを制御するための制御
信号SDR,CDR,UDRおよびイネーブル信号EN
Bなどが生成され、検査対象となる半導体装置に供給さ
れる。
【0036】具体的に、例えば、図1に示す半導体装置
検査回路において、入力端子35から入力されたTAP
イネーブル信号TEBに応じて、切り換え回路30およ
び31は入力端子33,34から入力されたテストモー
ド選択信号TMSおよびテスト入力データTDIをそれ
ぞれ制御回路10aに出力する。制御回路10aによっ
て、切り換え回路から入力されたテストモード選択信号
TMS、テスト入力データTDIおよび入力端子37か
ら入力されたクロック信号TCKに応じて、制御信号S
DR,CDR,UDR、イネーブル信号ENBおよびモ
ード信号MOD1,MOD2がそれぞれ生成され、出力
端子41,42,…,47に出力される。これらのテス
ト信号は、出力端子を介して検査対象の半導体装置にそ
れぞれ伝送されるので、検査対象となる半導体装置内に
設けられているバウンダリスキャンセルからなる入力セ
ルおよび出力セルがそれぞれ所定の動作を行い、コアロ
ジック1に対して試験を行うことができる。
検査回路において、入力端子35から入力されたTAP
イネーブル信号TEBに応じて、切り換え回路30およ
び31は入力端子33,34から入力されたテストモー
ド選択信号TMSおよびテスト入力データTDIをそれ
ぞれ制御回路10aに出力する。制御回路10aによっ
て、切り換え回路から入力されたテストモード選択信号
TMS、テスト入力データTDIおよび入力端子37か
ら入力されたクロック信号TCKに応じて、制御信号S
DR,CDR,UDR、イネーブル信号ENBおよびモ
ード信号MOD1,MOD2がそれぞれ生成され、出力
端子41,42,…,47に出力される。これらのテス
ト信号は、出力端子を介して検査対象の半導体装置にそ
れぞれ伝送されるので、検査対象となる半導体装置内に
設けられているバウンダリスキャンセルからなる入力セ
ルおよび出力セルがそれぞれ所定の動作を行い、コアロ
ジック1に対して試験を行うことができる。
【0037】以上説明したように、本実施形態によれ
ば、テストモード選択信号TMSなどの入力信号に応じ
てバウンダリスキャンセルの動作を制御するための制御
信号を生成する制御回路を設けて、さらに、外部入力信
号を上記制御回路または出力端子の何れかに出力する切
り換え回路を設けることにより、種類の異なる半導体装
置に対して動作検査に必要な信号を供給することがで
き、異なる半導体装置の検査に対応できる。
ば、テストモード選択信号TMSなどの入力信号に応じ
てバウンダリスキャンセルの動作を制御するための制御
信号を生成する制御回路を設けて、さらに、外部入力信
号を上記制御回路または出力端子の何れかに出力する切
り換え回路を設けることにより、種類の異なる半導体装
置に対して動作検査に必要な信号を供給することがで
き、異なる半導体装置の検査に対応できる。
【0038】
【発明の効果】以上説明したように、本発明の半導体装
置検査回路によれば、種類の異なる半導体装置に対して
動作検査に必要な信号を供給することができ、それぞれ
異なる半導体装置の動作検査に対応できる利点がある。
置検査回路によれば、種類の異なる半導体装置に対して
動作検査に必要な信号を供給することができ、それぞれ
異なる半導体装置の動作検査に対応できる利点がある。
【図1】本発明に係る半導体装置検査回路の一実施形態
を示す回路図である。
を示す回路図である。
【図2】本実施形態の半導体装置検査回路の制御回路の
構成を示す回路図である。
構成を示す回路図である。
【図3】バウンダリスキャンセルの構成を示す回路図で
ある。
ある。
【図4】従来の制御回路付き半導体装置の構成を示す回
路図である。
路図である。
【図5】従来の制御回路なし半導体装置の構成を示す回
路図である。
路図である。
1…コアロジック、2a,2b…バウンダリスキャンセ
ルからなる入出力セル、3a…入力端子、3b…出力端
子、4,4a…TAPコントローラ、5,5a…ステー
トデコーダ、6,6a…インストラクションレジスタ、
7,7a…インストラクションデコーダ、9,9a…マ
ルチプレクサ、2c…パラレルラッチ、2d…マルチプ
レクサ、2e…バウンダリスキャンシフトレジスタ、1
0,10a…制御回路、30,31,32…切り換え回
路。
ルからなる入出力セル、3a…入力端子、3b…出力端
子、4,4a…TAPコントローラ、5,5a…ステー
トデコーダ、6,6a…インストラクションレジスタ、
7,7a…インストラクションデコーダ、9,9a…マ
ルチプレクサ、2c…パラレルラッチ、2d…マルチプ
レクサ、2e…バウンダリスキャンシフトレジスタ、1
0,10a…制御回路、30,31,32…切り換え回
路。
Claims (3)
- 【請求項1】検査対象となる主回路と、外部からの検査
データを上記主回路に入力し、若しくは上記主回路の出
力データを外部に出力するバウンダリスキャンセルと、
外部からの検査モード制御信号に応じて検査制御信号を
生成して上記バウンダリスキャンセルに供給するバウン
ダリスキャン制御回路とを有する第1種類の半導体装
置、または、検査対象となる主回路と、外部からの検査
データを上記主回路に入力し、若しくは上記主回路の出
力データを外部に出力するバウンダリスキャンセルとを
有し、外部から入力された検査制御信号に応じてバウン
ダリスキャンセルを制御する第2種類の半導体装置の何
れに対しても検査可能な半導体装置検査回路であって、 上記検査モード制御信号に応じて、上記バウンダリスキ
ャンセルを制御するための上記検査制御信号を生成する
検査制御回路と、 選択制御信号に応じて、上記検査モード制御信号を上記
検査制御回路または検査対象となる上記半導体装置の何
れかに出力する切り換え回路とを有し、 上記切り換え回路は、上記第1種類の半導体装置の主回
路を検査する場合に、外部から入力された上記検査モー
ド制御信号を上記半導体装置に出力し、上記第2種類の
半導体装置の主回路を検査する場合に、外部から入力さ
れた上記検査モード制御信号を上記制御回路に出力する
半導体装置検査回路。 - 【請求項2】上記制御回路は、上記検査モード制御信号
に従って検査ステートを示すステート制御信号を発生す
る第1のデコーダ回路と、 上記第1のデコーダ回路からのステート制御信号に応じ
て、イネーブル信号およびモード制御信号を出力する第
2のデコーダとを有する請求項1記載の半導体装置検査
回路。 - 【請求項3】上記制御回路は、上記第1のデコーダによ
り発生された上記ステート制御信号の一部分を保持し、
保持した信号を上記第2のデコーダに供給する保持回路
をさらに有する請求項2記載の半導体装置検査回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11065109A JP2000258504A (ja) | 1999-03-11 | 1999-03-11 | 半導体装置検査回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11065109A JP2000258504A (ja) | 1999-03-11 | 1999-03-11 | 半導体装置検査回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000258504A true JP2000258504A (ja) | 2000-09-22 |
Family
ID=13277413
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11065109A Pending JP2000258504A (ja) | 1999-03-11 | 1999-03-11 | 半導体装置検査回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000258504A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100413763B1 (ko) * | 2001-07-13 | 2003-12-31 | 삼성전자주식회사 | 탭드 코아 선택회로를 구비하는 반도체 집적회로 |
-
1999
- 1999-03-11 JP JP11065109A patent/JP2000258504A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100413763B1 (ko) * | 2001-07-13 | 2003-12-31 | 삼성전자주식회사 | 탭드 코아 선택회로를 구비하는 반도체 집적회로 |
US6691289B2 (en) | 2001-07-13 | 2004-02-10 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit including circuit for selecting embedded tap cores |
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